KR20210141175A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 기술은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 희생 구조체 및 제1 컨택을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하는 제1 홀을 형성하여 상기 희생 구조체를 노출시키는 단계; 상기 희생 구조체를 제거하여 상기 제1 적층체를 관통하는 제2 홀을 형성하는 단계; 상기 제1 및 제2 홀들 내에 채널 구조체를 형성하는 단계; 및 상기 제2 적층체를 관통하고, 상기 제1 컨택과 접하는 제2 컨택을 형성하는 단계를 포함하고, 상기 희생 구조체의 높이는 상기 제1 컨택의 높이보다 큰 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다.
모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 희생 구조체 및 제1 컨택을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하는 제1 홀을 형성하여 상기 희생 구조체를 노출시키는 단계; 상기 희생 구조체를 제거하여 상기 제1 적층체를 관통하는 제2 홀을 형성하는 단계; 상기 제1 및 제2 홀들 내에 채널 구조체를 형성하는 단계; 및 상기 제2 적층체를 관통하고, 상기 제1 컨택과 연결되는 제2 컨택을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판을 형성하는 단계; 상기 기판 상에 절연 구조체를 형성하는 단계; 상기 절연 구조체 상에 소스 구조체 및 제1 절연막을 형성하는 단계; 상기 소스 구조체를 관통하는 제1 컨택 및 상기 제1 절연막을 관통하는 제2 컨택을 형성하는 단계; 상기 소스 구조체 및 상기 제1 절연막 상에 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하고, 상기 제2 컨택과 연결되는 제3 컨택을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 및 상기 제2 적층체를 관통하고, 상기 제3 컨택과 연결되는 제4 컨택을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판을 형성하는 단계; 상기 기판 상에 절연 구조체를 형성하는 단계; 상기 절연 구조체 상에 소스 구조체 및 제1 절연막을 형성하는 단계; 상기 소스 구조체를 관통하는 제1 컨택을 형성하는 단계; 상기 소스 구조체 및 상기 제1 절연막 상에 제1 적층체를 형성하는 단계; 상기 제1 적층체 및 상기 제1 절연막을 관통하는 제2 컨택을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 및 상기 제2 적층체를 관통하고, 상기 제2 컨택과 연결되는 제3 컨택을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 절연 구조체; 상기 절연 구조체 상의 소스 구조체 및 제1 절연막; 상기 소스 구조체를 관통하는 제1 컨택; 상기 제1 절연막을 관통하는 제2 컨택; 상기 소스 구조체 및 상기 제1 절연막 상의 제1 적층체; 상기 제1 적층체를 관통하여 상기 제2 컨택과 연결되는 제3 컨택; 상기 제1 적층체 상의 제2 적층체; 상기 제2 적층체를 관통하여 상기 제3 컨택과 연결되는 제4 컨택; 및 상기 제1 및 제2 적층체들을 관통하는 채널 구조체를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 주변 트랜지스터에 연결되는 컨택들의 높이가 상대적으로 작을 수 있다. 이에 따라, 주변 트랜지스터와 연결되는 컨택들의 휨 특성이 개선될 수 있고, 주변 트랜지스터와 연결되는 컨택들 각각의 하면의 폭이 충분히 확보될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 1c는 도 1a의 B영역의 확대도이다.
도 2a 내지 2i는 도 1a 내지 1c에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 4a 내지 4d는 도 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 도 1b는 도 1a의 A영역의 확대도이다. 도 1c는 도 1a의 B영역의 확대도이다.
도 1a 내지 1c를 참조하면, 본 실시예에 따른 반도체 장치는 셀 영역(CER) 및 연결 영역(COR)을 포함할 수 있다. 셀 영역(CER) 및 연결 영역(COR)은 평면적으로 구분되는 영역들일 수 있다.
본 실시예에 따른 반도체 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 기판(100)은 셀 영역(CER)에서 연결 영역(COR)까지 연장할 수 있다. 일 예로, 기판(100)은 제1 방향(D1)으로 연장할 수 있다.
기판(100) 내에 제1 불순물 영역(IR1)이 제공될 수 있다. 제1 불순물 영역(IR1)은 셀 영역(CER)에 제공될 수 있다. 제1 불순물 영역(IR1)은 기판(100)에 불순물이 도핑되어 형성될 수 있다.
기판(100) 상에 주변 트랜지스터(TR)가 제공될 수 있다. 주변 트랜지스터(TR)는 연결 영역(COR)에 제공될 수 있다. 주변 트랜지스터(TR)는 반도체 장치의 주변 회로를 구성하는 트랜지스터들 중 하나일 수 있다.
주변 트랜지스터(TR)는 제2 불순물 영역들(IR2), 게이트 절연막(GI) 및 게이트 전극(GM)을 포함할 수 있다. 제2 불순물 영역들(IR2)은 기판(100) 내에 제공될 수 있다. 제2 불순물 영역들(IR2)은 기판(100)에 불순물이 도핑되어 형성될 수 있다. 제2 불순물 영역들(IR2) 사이에 주변 트랜지스터(TR)의 채널이 형성될 수 있다. 게이트 전극(GM)은 게이트 절연막(GI)을 사이에 두고 기판(100)과 이격될 수 있다. 게이트 전극(GM)은 도전 물질을 포함할 수 있고, 게이트 절연막(GI)은 절연 물질을 포함할 수 있다.
기판(100) 내에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 연결 영역(COR)에 제공될 수 있다. 소자 분리막(ST)은 상기 주변 회로를 구성하는 트랜지스터들을 서로 전기적으로 분리할 수 있다. 소자 분리막(ST)은 절연 물질을 포함할 수 있다.
기판(100) 상에 절연 구조체(IS)가 제공될 수 있다. 절연 구조체(IS)는 제3 방향(D3)으로 순차적으로 적층된 복수개의 막들을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다. 절연 구조체(IS)는 제3 방향(D3)으로 순차적으로 적층된 제1 막(LA1), 제2 막(LA2) 및 제3 막(LA3)을 포함할 수 있다.
제1 막(LA1)은 주변 트랜지스터(TR)를 덮을 수 있다. 제1 막(LA1)은 제1 불순물 영역(IR1)을 덮을 수 있다. 제1 막(LA1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 막(LA1)은 산화물을 포함할 수 있다.
제1 막(LA1) 내에 제1 언더 컨택(UCT1)이 제공될 수 있다. 제1 언더 컨택(UCT1)은 셀 영역(CER)에 제공될 수 있다. 제1 언더 컨택(UCT1)은 제1 불순물 영역(IR1)과 연결될 수 있다. 제1 언더 컨택(UCT1)의 하면이 제1 불순물 영역(IR1)의 상면과 접할 수 있다. 제1 언더 컨택(UCT1)은 제3 방향(D3)으로 연장할 수 있다. 제1 언더 컨택(UCT1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 언더 컨택(UCT1)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제1 막(LA1) 내에 제1 도전 라인(CO1)이 제공될 수 있다. 제1 도전 라인(CO1)은 셀 영역(CER)에 제공될 수 있다. 제1 도전 라인(CO1)은 제1 언더 컨택(UCT1)에 연결될 수 있다. 제1 도전 라인(CO1)의 하면이 제1 언더 컨택(UCT1)의 상면과 접할 수 있다. 제1 도전 라인(CO1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 도전 라인(CO1)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제1 막(LA1) 내에 제2 언더 컨택(UCT2)이 제공될 수 있다. 제2 언더 컨택(UCT2)은 연결 영역(COR)에 제공될 수 있다. 일 실시예에서, 도시된 것과 같이, 제2 언더 컨택(UCT2)은 주변 트랜지스터(TR)의 제2 불순물 영역(IR2)에 연결될 수 있다. 제2 언더 컨택(UCT2)의 하면이 제2 불순물 영역(IR2)의 상면에 접할 수 있다. 다른 실시예에서, 도시된 것과 달리, 제2 언더 컨택(UCT2)은 주변 트랜지스터(TR)의 게이트 전극(GM)에 연결될 수도 있다. 제2 언더 컨택(UCT2)은 제3 방향(D3)으로 연장할 수 있다. 제2 언더 컨택(UCT2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 언더 컨택(UCT2)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제1 막(LA1) 내에 제2 도전 라인(CO2)이 제공될 수 있다. 제2 도전 라인(CO2)은 연결 영역(COR)에 제공될 수 있다. 제2 도전 라인(CO2)은 제2 언더 컨택(UCT2)에 연결될 수 있다. 제2 도전 라인(CO2)의 하면이 제2 언더 컨택(UCT2)의 상면에 접할 수 있다. 제2 도전 라인(CO2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 도전 라인(CO2)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제1 언더 컨택(UCT1) 및 제2 언더 컨택(UCT2)은 서로 동일한 레벨에 배치될 수 있다. 다시 말하면, 제1 언더 컨택(UCT1)의 상면의 레벨과 제2 언더 컨택(UCT2)의 상면의 레벨이 동일할 수 있고, 제1 언더 컨택(UCT1)의 하면의 레벨과 제2 언더 컨택(UCT2)의 하면의 레벨이 동일할 수 있다. 제1 도전 라인(CO1) 및 제2 도전 라인(CO2)은 서로 동일한 레벨에 배치될 수 있다. 다시 말하면, 제1 도전 라인(CO1)의 상면의 레벨과 제2 도전 라인(CO2)의 상면의 레벨이 동일할 수 있고, 제1 도전 라인(CO1)의 하면의 레벨과 제2 도전 라인(CO2)의 하면의 레벨이 동일할 수 있다.
제1 막(LA1) 상에 제2 막(LA2)이 제공될 수 있다. 제2 막(LA2)은 제1 도전 라인(CO1) 및 제2 도전 라인(CO2)을 덮을 수 있다. 제2 막(LA2)은 제1 막(LA1)과 다른 절연 물질을 포함할 수 있다. 일 예로, 제2 막(LA2)은 질화물을 포함할 수 있다.
제2 막(LA2) 상에 제3 막(LA3)이 제공될 수 있다. 제3 막(LA3)은 제2 막(LA2)과 다른 절연 물질을 포함할 수 있다. 일 예로, 제3 막(LA3)은 산화물을 포함할 수 있다.
절연 구조체(IS) 상에 소스 구조체(SOS)가 제공될 수 있다. 소스 구조체(SOS)는 셀 영역(CER) 내에 제공될 수 있다. 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 소스 구조체(SOS)는 메모리 셀에 연결되는 소스 라인으로 사용될 수 있다.
소스 구조체(SOS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SOL1), 제2 소스막(SOL2) 및 제3 소스막(SOL3)을 포함할 수 있다. 제1 및 제3 소스막들(SOL1, SOL3) 사이에 제2 소스막(SOL2)이 제공될 수 있다. 제1 내지 제3 소스막들(SOL1, SOL2, SOL3)은 그들 사이에 경계가 형성되도록 형성될 수 있다. 또는, 제1 내지 제3 소스막들(SOL1, SOL2, SOL3)은 동일한 물질을 포함하여, 그들 사이의 경계 없이 연속적으로 형성될 수 있다. 제1 내지 제3 소스막들(SOL1, SOL2, SOL3)은 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 소스막들(SOL1, SOL2, SOL3)은 도프트(doped) 폴리 실리콘을 포함할 수 있다.
소스 구조체(SOS)는 제1 도전 라인(CO1)과 이격될 수 있다. 일 예로, 소스 구조체(SOS)는 제1 도전 라인(CO1)과 제3 방향(D3)으로 이격될 수 있다. 소스 구조체(SOS)와 제1 도전 라인(CO1) 사이에 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3)이 제공될 수 있다.
절연 구조체(IS) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 연결 영역(COR) 내에 제공될 수 있다. 제1 절연막(110)은 소스 구조체(SOS)와 동일한 레벨에 위치할 수 있다. 제1 절연막(110) 및 절연 구조체(IS)의 제3 막(LA3)은 그들 사이에 경계가 형성되도록 형성될 수 있다. 또는, 제1 절연막(110) 및 절연 구조체(IS)의 제3 막(LA3)은 동일한 물질을 포함하여, 그들 사이의 경계 없이 연속적으로 형성될 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물을 포함할 수 있다.
소스 구조체(SOS) 및 제1 절연막(110)을 덮는 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 소스 구조체(SOS)의 상면 및 제1 절연막(110)의 상면을 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물을 포함할 수 있다.
절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 소스 구조체(SOS) 및 제2 절연막(120)을 관통하는 제1 컨택(CT1)이 제공될 수 있다. 일 예로, 제1 컨택(CT1)은 제3 방향(D3)으로 연장할 수 있다.
제1 컨택(CT1)은 제1 도전 라인(CO1)에 전기적으로 연결될 수 있다. 제1 컨택(CT1)의 하면은 제1 도전 라인(CO1)의 상면에 접할 수 있다. 제1 컨택(CT1)은 소스 구조체(SOS)에 전기적으로 연결될 수 있다. 제1 컨택(CT1)은 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3)을 관통하여 소스 구조체(SOS) 및 제1 도전 라인(CO1)을 서로 전기적으로 연결할 수 있다. 제1 컨택(CT1)의 상면의 레벨은 소스 구조체(SOS)의 상면의 레벨보다 높을 수 있다. 소스 구조체(SOS)는 제1 컨택(CT1)의 측벽에 접할 수 있다. 소스 구조체(SOS)는 제1 컨택(CT1)을 둘러쌀 수 있다.
제1 컨택(CT1)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제1 컨택(CT1)의 폭은 제1 도전 라인(CO1)에 가까워질수록 작아질 수 있다. 일 예로, 제1 컨택(CT1)의 제1 방향(D1)으로의 폭은 제1 도전 라인(CO1)에 가까워질수록 작아질 수 있다. 제1 컨택(CT1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 컨택(CT1)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제1 컨택(CT1), 제1 도전 라인(CO1) 및 제1 언더 컨택(UCT1)에 의해 소스 구조체(SOS)가 기판(100) 내의 제1 불순물 영역(IR1)에 전기적으로 연결될 수 있다. 소스 구조체(SOS) 내에 축적된 전하는 제1 컨택(CT1), 제1 도전 라인(CO1) 및 제1 언더 컨택(UCT1)을 따라 기판(100)의 제1 불순물 영역(IR1)으로 방출될 수 있고, 소스 구조체(SOS)의 아킹(arcing) 현상이 방지될 수 있다.
절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 제1 절연막(110) 및 제2 절연막(120)을 관통하는 제2 컨택(CT2)이 제공될 수 있다. 일 예로, 제2 컨택(CT2)은 제3 방향(D3)으로 연장할 수 있다. 제2 컨택(CT2)은 제2 도전 라인(CO2)에 전기적으로 연결될 수 있다. 제2 컨택(CT2)의 하면은 제2 도전 라인(CO2)의 상면에 접할 수 있다. 제1 절연막(110)은 제2 컨택(CT2)의 측벽에 접할 수 있다. 제1 절연막(110)은 제2 컨택(CT2)을 둘러쌀 수 있다. 제2 컨택(CT2)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제2 컨택(CT2)의 폭은 제2 도전 라인(CO2)에 가까워질수록 작아질 수 있다. 일 예로, 제2 컨택(CT2)의 제1 방향(D1)으로의 폭은 제2 도전 라인(CO2)에 가까워질수록 작아질 수 있다. 제2 컨택(CT2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 컨택(CT2)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제2 컨택(CT2)의 높이는 제1 컨택(CT1)의 높이와 동일할 수 있다. 다시 말하면, 제2 컨택(CT2)의 상면에서 하면까지의 최단거리와 제1 컨택(CT1)의 상면에서 하면까지의 최단거리는 동일할 수 있다. 제2 컨택(CT2)이 배치되는 레벨은 제1 컨택(CT1)이 배치되는 레벨과 동일할 수 있다. 다시 말하면, 제2 컨택(CT2)의 상면의 레벨과 제1 컨택(CT1)의 상면의 레벨이 동일할 수 있고, 제2 컨택(CT2)의 하면의 레벨과 제1 컨택(CT1)의 하면의 레벨이 동일할 수 있다.
제2 절연막(120) 상에 제1 적층체(STA1)가 제공될 수 있다. 제1 적층체(STA1)는 제1 컨택(CT1), 제2 컨택(CT2) 및 제2 절연막(120)을 덮을 수 있다. 제1 적층체(STA1)는 제1 적층부(TP1) 및 제2 적층부(TP2)를 포함할 수 있다. 제1 적층부(TP1)는 셀 영역(CER) 내에 제공되는 제1 적층체(STA1)의 일부일 수 있다. 제1 적층부(TP1)는 제1 컨택(CT1)을 덮을 수 있다. 제2 적층부(TP2)는 연결 영역(COR) 내에 제공되는 제1 적층체(STA1)의 일부일 수 있다. 제2 적층부(TP2)는 제2 컨택(CT2)을 덮을 수 있다.
제1 적층부(TP1)는 복수개의 도전 패턴들(CP) 및 복수개의 절연 패턴들(IP)을 포함할 수 있다. 제1 적층부(TP1)의 도전 패턴들(CP) 및 절연 패턴들(IP)은 제3 방향(D3)으로 교대로 적층될 수 있다. 제1 적층부(TP1)의 절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 제1 적층부(TP1)의 절연 패턴들(IP)은 산화물을 포함할 수 잇다. 제1 적층부(TP1)의 도전 패턴들(CP)은 도전막을 포함할 수 있다. 상기 도전막은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 상기 도전막은 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 제1 적층부(TP1)의 도전 패턴들(CP)은 상기 도전막을 둘러싸는 배리어막을 더 포함할 수 있다. 일 예로, 상기 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
제2 적층부(TP2)는 복수개의 희생 패턴들(SP) 및 복수개의 절연 패턴들(IP)을 포함할 수 있다. 제2 적층부(TP2)의 희생 패턴들(SP) 및 절연 패턴들(IP)은 제3 방향(D3)으로 교대로 적층될 수 있다. 제2 적층부(TP2)의 절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 제2 적층부(TP2)의 절연 패턴들(IP)은 제1 적층부(TP1)의 절연 패턴들(IP)과 동일한 레벨에 배치될 수 있다. 제2 적층부(TP2)의 절연 패턴들(IP)과 제1 적층부(TP1)의 절연 패턴들(IP)은 서로 경계없이 연속적으로 형성될 수 있다.
제2 적층부(TP2)의 희생 패턴들(SP)은 절연 패턴들(IP)과 다른 물질을 포함할 수 있다. 일 예로, 제2 적층부(TP2)의 희생 패턴들(SP)은 질화물을 포함할 수 있다. 제2 적층부(TP2)의 희생 패턴들(SP)은 제1 적층부(TP1)의 도전 패턴들(CP)과 동일한 레벨에 배치될 수 있다.
제1 적층체(STA1) 상에 제2 적층체(STA2)가 제공될 수 있다. 제2 적층체(STA2)는 제1 적층체(STA1)를 덮을 수 있다. 제2 적층체(STA2)는 제3 적층부(TP3) 및 제4 적층부(TP4)를 포함할 수 있다. 제3 적층부(TP3)는 셀 영역(CER) 내에 제공되는 제2 적층체(STA2)의 일부일 수 있다. 제3 적층부(TP3)는 제1 적층부(TP1)를 덮을 수 있다. 제4 적층부(TP4)는 연결 영역(COR) 내에 제공되는 제2 적층체(STA2)의 일부일 수 있다. 제4 적층부(TP4)는 제2 적층부(TP2)를 덮을 수 있다. 제4 적층부(TP4)는 후술하는 제3 컨택(CT3)을 덮을 수 있다.
제3 적층부(TP3)는 복수개의 도전 패턴들(CP) 및 복수개의 절연 패턴들(IP)을 포함할 수 있다. 제3 적층부(TP3)의 도전 패턴들(CP) 및 절연 패턴들(IP)은 제1 적층부(TP1)의 도전 패턴들(CP) 및 절연 패턴들(IP)과 유사할 수 있다.
제4 적층부(TP4)는 복수개의 희생 패턴들(SP) 및 복수개의 절연 패턴들(IP)을 포함할 수 있다. 제4 적층부(TP4)의 희생 패턴들(SP) 및 절연 패턴들(IP)은 제2 적층부(TP2)의 희생 패턴들(SP) 및 절연 패턴들(IP)과 유사할 수 있다.
제1 및 제2 적층체들(STA1, STA2) 사이의 경계의 레벨이 제1 레벨(LV1)로 정의될 수 있다. 제1 및 제3 적층부들(TP1, TP3) 사이의 경계의 레벨은 제1 레벨(LV1)과 동일할 수 있다. 제2 및 제4 적층부들(TP2, TP4) 사이의 경계의 레벨은 제1 레벨(LV1)과 동일할 수 있다.
제1 레벨(LV1)은 제1 적층부(TP1)의 최상부 절연 패턴(IPU1)의 상면(IPUT1)의 레벨과 동일할 수 있다. 제1 레벨(LV1)은 제3 적층부(TP3)의 최하부 도전 패턴(CPL)의 하면(CPLB)의 레벨과 동일할 수 있다. 제1 레벨(LV1)은 제2 적층부(TP2)의 최상부 절연 패턴(IPU2)의 상면(IPUT2)의 레벨과 동일할 수 있다. 제1 레벨(LV1)은 제4 적층부(TP4)의 최하부 희생 패턴(SPL)의 하면(SPLB)의 레벨과 동일할 수 있다.
제2 절연막(120), 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통하는 채널 구조체들(CS)이 제공될 수 있다. 일 예로, 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체들(CS)은 제1 및 제3 적층부들(TP1, TP3)을 관통할 수 있다. 채널 구조체들(CS)은 도전 패턴들(CP) 및 절연 패턴들(IP)을 관통할 수 있다. 도전 패턴들(CP) 및 절연 패턴들(IP)은 채널 구조체들(CS)을 둘러쌀 수 있다. 체널 구조체(CS)의 최하부는 소스 구조체(SOS) 내에 위치할 수 있다. 체널 구조체(CS)의 최하부는 소스 구조체(SOS)의 제1 소스막(SOL1) 내에 위치할 수 있다.
채널 구조체(CS)는 필링막(FI), 채널막(CL) 및 캡핑막(CAP)을 포함할 수 있다. 필링막(FI)은 제2 절연막(120), 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통할 수 있다. 채널막(CL)은 필링막(FI)을 둘러쌀 수 있다. 채널막(CL)은 필링막(FI)의 측벽 및 하면에 접할 수 있다. 채널막(CL) 내에 필링막(FI)이 제공될 수 있다. 채널막(CL)은 소스 구조체(SOS)와 접할 수 있다. 채널막(CL)은 소스 구조체(SOS)의 제2 소스막(SOL2)에 접할 수 있다. 캡핑막(CAP)은 필링막(FI) 상에 제공될 수 있다. 캡핑막(CAP)은 채널막(CL)에 의해 둘러싸일 수 있다.
필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다. 캡핑막(CAP)은 도전 물질을 포함할 수 있다. 일 예로, 캡핑막(CAP)은 폴리 실리콘을 포함할 수 있다.
채널 구조체(CS)를 둘러싸는 제1 메모리막들(ML1) 및 제2 메모리막들(ML2)이 제공될 수 있다. 제1 메모리막(ML1)은 채널 구조체(CS)의 중간부 및 상부를 둘러쌀 수 있다. 제2 메모리막(ML2)은 채널 구조체(CS)의 최하부를 둘러쌀 수 있다. 제1 메모리막(ML1)은 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통할 수 있다. 제1 메모리막(ML1)은 제1 적층부(TP1) 및 제3 적층부(TP3)를 관통할 수 있다.
제1 및 제2 메모리막들(ML1, ML2)은 서로 이격될 수 있다. 제1 및 제2 메모리막들(ML1, ML2) 사이에 소스 구조체(SOS)의 제2 소스막(SOL2)의 일부가 제공될 수 있다. 소스 구조체(SOS)의 제2 소스막(SOL2)의 상기 일부는 채널막(CL)에 접할 수 있다. 제2 메모리막(ML2)은 소스 구조체(SOS)의 제1 소스막(SOL1) 내에 제공될 수 있다.
제1 메모리막(ML1)은 채널막(CL)을 둘러싸는 터널 절연막(TL), 터널 절연막(TL)을 둘러싸는 데이터 저장막(DL) 및 데이터 저장막(DL)을 둘러싸는 블로킹막(BKL)을 포함할 수 있다. 터널 절연막(TL)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막(TL)은 산화물을 포함할 수 있다. 일 예로, 데이터 저장막(DL)은 전하가 트랩될 수 있는 질화물을 포함할 수 있다. 데이터 저장막(DL)이 포함하는 물질은 질화물에 한정되지 않고, 데이터 저장 방식에 따라 다양하게 변경될 수 있다. 일 예로, 데이터 저장막(DL)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막(BKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막(BKL)은 산화물을 포함할 수 있다.
제1 메모리막(ML1)과 유사하게, 제2 메모리막(ML2)은 터널 절연막(TL), 데이터 저장막(DL) 및 블로킹막(BKL)을 포함할 수 있다.
제1 메모리막(ML1)은 제1 메모리부(ML1a), 제2 메모리부(ML1b) 및 제3 메모리부(ML1c)를 포함할 수 있다. 제1 메모리부(ML1a)는 제2 적층체(STA2)를 관통할 수 있다. 제1 메모리부(ML1a)는 제3 적층부(TP3)를 관통할 수 있다. 제2 메모리부(ML1b)는 제1 적층체(STA1)를 관통할 수 있다. 제2 메모리부(ML1b)는 제1 적층부(TP1)를 관통할 수 있다. 제3 메모리부(ML1c)는 제1 메모리부(ML1a) 및 상기 제2 메모리부(ML1b)를 서로 연결할 수 있다. 제3 메모리부(ML1c)는 제1 메모리부(ML1a)의 최하부 및 상기 제2 메모리부(ML1b)의 최상부와 연결될 수 있다.
제3 메모리부(ML1c)의 상면(ML1cT)은 제2 적층체(STA2)의 하면에 접할 수 있다. 제3 메모리부(ML1c)의 상면(ML1cT)은 제2 적층체(STA2)의 제3 적층부(SPT3)의 최하부 도전 패턴(CPL)의 하면(CPLB)에 접할 수 있다. 제2 적층체(STA2)의 제3 적층부(SPT3)의 최하부 도전 패턴(CPL)의 하면(CPLB)에 접하는 제3 메모리부(ML1c)의 상면(ML1cT)은 블로킹막(BKL)의 표면의 일부일 수 있다. 제3 메모리부(ML1c)의 상면(ML1cT)의 레벨은 제1 레벨(LV1)과 동일할 수 있다.
제1 적층체(STA1)를 관통하는 제3 컨택(CT3)이 제공될 수 있다. 일 예로, 제3 컨택(CT3)은 제3 방향(D3)으로 연장할 수 있다. 제3 컨택(CT3)은 제2 적층부(TP2)를 관통할 수 있다. 제3 컨택(CT3)은 제1 적층체(STA1)의 제2 적층부(TP2)의 희생 패턴들(SP) 및 절연 패턴들(IP)을 관통할 수 있다. 희생 패턴들(SP) 및 절연 패턴들(IP)은 제3 컨택(CT3)을 둘러쌀 수 있다. 제3 컨택(CT3)은 제2 컨택(CT2)에 전기적으로 연결될 수 있다. 제2 컨택(CT2)은 제3 컨택(CT3) 및 제2 도전 라인(CO2)을 서로 연결할 수 있다. 제3 컨택(CT3)의 하면은 제2 컨택(CT2)의 상면에 접할 수 있다. 제2 컨택(CT2)의 상면의 폭은 제3 컨택(CT3)의 하면의 폭보다 클 수 있다. 일 예로, 제2 컨택(CT2)의 상면의 제1 방향(D1)으로의 폭은 제3 컨택(CT3)의 하면의 제1 방향(D1)으로의 폭보다 클 수 있다.
제3 컨택(CT3)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제3 컨택(CT3)의 폭은 제2 컨택(CT2)에 가까워질수록 작아질 수 있다. 일 예로, 제3 컨택(CT3)의 제1 방향(D1)으로의 폭은 제2 컨택(CT2)에 가까워질수록 작아질 수 있다. 제3 컨택(CT3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 컨택(CT3)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제2 적층체(STA2)를 관통하는 제4 컨택(CT4)이 제공될 수 있다. 일 예로, 제4 컨택(CT4)은 제3 방향(D3)으로 연장할 수 있다. 제4 컨택(CT4)은 제4 적층부(TP4)를 관통할 수 있다. 제4 컨택(CT4)은 제2 적층체(STA2)의 제4 적층부(TP4)의 희생 패턴들(SP) 및 절연 패턴들(IP)을 관통할 수 있다. 제2 적층체(STA2)의 제4 적층부(TP4)의 희생 패턴들(SP) 및 절연 패턴들(IP)은 제4 컨택(CT4)을 둘러쌀 수 있다. 제4 컨택(CT4)은 제3 컨택(CT3)에 전기적으로 연결될 수 있다. 제3 컨택(CT3)은 제4 컨택(CT4) 및 제2 컨택(CT2)을 서로 연결할 수 있다. 제4 컨택(CT4)의 하면(CT4B)은 제3 컨택(CT3)의 상면(CT3T)에 접할 수 있다. 제3 컨택(CT3)의 상면(CT3T)의 폭은 제4 컨택(CT4)의 하면(CT4B)의 폭보다 클 수 있다. 일 예로, 제3 컨택(CT3)의 상면(CT3T)의 제1 방향(D1)으로의 폭은 제4 컨택(CT4)의 하면(CT4B)의 제1 방향(D1)으로의 폭보다 클 수 있다.
제4 컨택(CT4)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제4 컨택(CT4)의 폭은 제3 컨택(CT3)에 가까워질수록 작아질 수 있다. 일 예로, 제4 컨택(CT4)의 제1 방향(D1)으로의 폭은 제3 컨택(CT3)에 가까워질수록 작아질 수 있다. 제4 컨택(CT4)은 도전 물질을 포함할 수 있다. 일 예로, 제4 컨택(CT4)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제3 및 제4 컨택들(CT3, CT4) 사이의 경계의 레벨은 제1 레벨(LV1)과 동일할 수 있다. 제3 컨택(CT3)의 상면(CT3T)의 레벨 및 제4 컨택(CT4)의 하면(CT4B)의 레벨은 제1 레벨(LV1)과 동일할 수 있다. 제3 컨택(CT3)의 상면(CT3T)의 일부는 제2 적층체(STA2)의 하면에 접할 수 있다. 제3 컨택(CT3)의 상면(CT3T)의 일부는 제2 적층체(STA2)의 제4 적층부(TP4)의 최하부 희생 패턴(SPL)의 하면(SPLB)에 접할 수 있다.
제2 내지 제4 컨택들(CT2, CT3, CT4)의 높이의 합은 채널 구조체(CS)의 높이보다 클 수 있다. 다시 말하면, 제2 컨택(CT2)의 하면에서 제4 컨택(CT4)의 상면까지의 최단거리는 채널 구조체(CS)의 하면에서 상면까지의 최단거리보다 클 수 있다.
제3 및 제4 컨택들(CT3, CT4)의 높이의 합은 채널 구조체(CS)의 높이보다 작을 수 있다. 다시 말하면, 제3 컨택(CT3)의 하면에서 제4 컨택(CT4)의 상면까지의 최단거리는 채널 구조체(CS)의 하면에서 상면까지의 최단거리보다 작을 수 있다.
제2 적층체(STA2) 상에 제3 절연막(130)이 제공될 수 있다. 제3 절연막(130)은 채널 구조체(CS) 및 제4 컨택(CT4)을 덮을 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 산화물을 포함할 수 있다.
제3 절연막(130)을 관통하는 제5 컨택들(CT5) 및 제6 컨택(CT6)이 제공될 수 있다. 각각의 제5 컨택들(CT5)은 각각의 채널 구조체들(CS)에 연결될 수 있다. 제6 컨택(CT6)은 제4 컨택(CT4)에 연결될 수 있다. 제5 컨택(CT5) 및 제6 컨택(CT6)은 제3 방향(D3)으로 연장할 수 있다. 제5 컨택(CT5) 및 제6 컨택(CT6)은 도전 물질을 포함할 수 있다. 일 예로, 제5 컨택(CT5) 및 제6 컨택(CT6)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
제3 절연막(130) 상에 제4 절연막(140)이 제공될 수 있다. 제4 절연막(130)은 제5 및 제6 컨택들(CT5, CT6)을 덮을 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물을 포함할 수 있다.
제4 절연막(140)을 관통하는 제3 도전 라인들(CO3) 및 제4 도전 라인(CO4)이 제공될 수 있다. 각각의 제3 도전 라인들(CO3)은 각각의 제5 컨택들(CT5)과 연결될 수 있다. 제3 도전 라인(CO3)은 비트라인일 수 있다. 제4 도전 라인(CO4)은 제6 컨택(CT6)과 연결될 수 있다. 제3 및 제4 도전 라인들(CO3, CO4)은 도전 물질을 포함할 수 있다. 일 예로, 제3 및 제4 도전 라인들(CO3, CO4)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
본 실시예에 따른 반도체 장치는, 주변 트랜지스터(TR)에 연결되는 컨택들(CT2, CT3, CT4)이 복수개로 형성되어, 제1 절연막(110), 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통할 수 있다. 이에 따라, 각각의 제2 내지 제4 컨택들(CT2, CT3, CT4)의 높이가 상대적으로 작을 수 있다. 이에 따라, 각각의 제2 내지 제4 컨택들(CT2, CT3, CT4)의 하면의 폭이 충분히 확보될 수 있어, 제2 도전 라인(CO2) 및 제2 내지 제4 컨택들(CT2, CT3, CT4)이 서로 연결되지 않는 현상이 방지될 수 있고, 제2 도전 라인(CO2) 및 제2 내지 제4 컨택들(CT2, CT3, CT4) 사이의 저항이 개선될 수 있다. 또한, 각각의 제2 내지 제4 컨택들(CT2, CT3, CT4)의 휨 특성이 개선될 수 있어, 제2 내지 제4 컨택들(CT2, CT3, CT4)이 다른 컨택들과 접하는 현상이 방지될 수 있다.
도 2a 내지 2i는 도 1a 내지 1c에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 내지 1c를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 1c에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 1c에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a를 참조하면, 기판(100) 내에 소자 분리막(ST) 및 제1 불순물 영역(IR1)을 형성할 수 있고, 기판(100) 상에 주변 트랜지스터(TR)를 형성할 수 있다.
이어서, 기판(100) 상에 절연 구조체(IS), 제1 및 제2 언더 컨택들(UCT1, UCT2), 및 제1 및 제2 도전 라인들(CO1, CO2)을 형성할 수 있다. 절연 구조체(IS), 제1 및 제2 언더 컨택들(UCT1, UCT2), 및 제1 및 제2 도전 라인들(CO1, CO2)을 형성하는 것은, 제1 막(LA1)을 형성하는 것, 제1 및 제2 언더 컨택들(UCT1, UCT2), 및 제1 및 제2 도전 라인들(CO1, CO2)을 형성하는 것, 제2 막(LA2)을 형성하는 것, 및 제3 막(LA3)을 형성하는 것을 포함할 수 있다.
절연 구조체(IS) 상에 소스 구조체(SOS) 및 제1 절연막(110)을 형성할 수 있다. 소스 구조체(SOS)는 셀 영역(CER)에 형성될 수 있고, 제1 절연막(110)은 연결 영역(COR)에 형성될 수 있다.
소스 구조체(SOS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SOL1), 제1 식각 저지막(EL1), 소스 희생막(SFL), 제2 식각 저지막(EL2) 및 제3 소스막(SOL3)을 포함할 수 있다. 소스 구조체(SOS)는 제1 소스막(SOL1), 제1 식각 저지막(EL1), 소스 희생막(SFL), 제2 식각 저지막(EL2) 및 제3 소스막(SOL3)을 순차적으로 형성하여 형성될 수 있다.
제1 소스막(SOL1), 소스 희생막(SFL) 및 제3 소스막(SOL3)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 소스막(SOL1), 소스 희생막(SFL) 및 제3 소스막(SOL3)은 폴리 실리콘을 포함할 수 있다. 제1 식각 저지막(EL1) 및 제2 식각 저지막(EL2)은 제1 소스막(SOL1), 소스 희생막(SFL) 및 제3 소스막(SOL3)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 제1 식각 저지막(EL1) 및 제2 식각 저지막(EL2)은 산화물을 포함할 수 있다.
제1 절연막(110)은 절연 구조체(IS)의 제3 막(LA3)이 형성된 후에 형성 될 수 있다. 또는, 제1 절연막(110)은 절연 구조체(IS)의 제3 막(LA3)과 동시에 형성될 수 있다. 제1 절연막(110)이 절연 구조체(IS)의 제3 막(LA3)이 형성된 후에 형성되는 경우, 절연 구조체(IS)의 제3 막(LA3)과 제1 절연막(110) 사이에 경계가 형성될 수 있다. 제1 절연막(110)이 절연 구조체(IS)의 제3 막(LA3)과 동시에 형성되는 경우, 절연 구조체(IS)의 제3 막(LA3)과 제1 절연막(110)은 서로 경계 없이 연속적으로 형성될 수 있다. 제1 절연막(10)이 절연 구조체(IS)의 제3 막(LA3)과 동시에 형성되는 경우, 소스 구조체(SOS)는 제1 절연막(10)의 일부를 제거하여 형성된 빈 공간 내에 형성될 수 있다.
소스 구조체(SOS) 및 제1 절연막(110)은 동일한 레벨에 형성될 수 있다. 소스 구조체(SOS) 및 제1 절연막(110) 상에 제2 절연막(120)이 형성될 수 있다.
도 2b를 참조하면, 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 소스 구조체(SOS) 및 제2 절연막(120)을 관통하는 제1 컨택(CT1)이 형성될 수 있다. 제1 컨택(CT1)을 형성하는 것은, 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 소스 구조체(SOS) 및 제2 절연막(120)을 관통하는 제1 홀(HO1)을 형성하는 것, 및 제1 홀(HO1) 내에 제1 컨택(CT1)을 형성하는 것을 포함할 수 있다. 제1 컨택(CT1)은 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3)을 관통하여 소스 구조체(SOS)와 제1 도전 라인(CO1)을 연결할 수 있다.
절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 제1 절연막(110) 및 제2 절연막(120)을 관통하는 제2 컨택(CT2)이 형성될 수 있다. 제2 컨택(CT2)을 형성하는 것은, 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 제1 절연막(110) 및 제2 절연막(120)을 관통하는 제2 홀(HO2)을 형성하는 것, 및 제2 홀(HO2) 내에 제2 컨택(CT2)을 형성하는 것을 포함할 수 있다. 제2 컨택(CT2)은 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 제1 및 제2 절연막들(110, 120)을 관통하여 제2 도전 라인(CO2)과 연결될 수 있다.
제1 및 제2 컨택들(CT1, CT2)은 동시에 형성될 수 있다. 상세하게는, 제1 홀(HO1) 및 제2 홀(HO2)이 동시에 형성될 수 있고, 제1 홀(HO1) 내의 제1 컨택(CT1) 및 제2 홀(HO2) 내의 제2 컨택(CT2)이 동시에 형성될 수 있다.
제1 및 제2 컨택들(CT1, CT2)은 서로 다른 시점에 형성될 수도 있다.
도 2c를 참조하면, 제2 절연막(120) 상에 제1 적층체(STA1)를 형성할 수 있다. 제1 적층체(STA1)는 제3 방향(D3)으로 순차적으로 적층된 예비 절연막들(pIL) 및 예비 희생막들(pSL)을 포함할 수 있다. 제1 적층체(STA1)는 제1 컨택(CT1) 및 제2 컨택(CT2)을 덮을 수 있다. 제1 적층체(STA1)는 제1 컨택(CT1)의 상면 및 제2 컨택(CT2)의 상면을 덮을 수 있다.
예비 절연막들(pIL)은 절연 물질을 포함할 수 있다. 일 예로, 예비 절연막들(pIL)은 산화물을 포함할 수 있다. 예비 희생막들(pSL)은 예비 절연막들(pIL)과 다른 물질을 포함할 수 있다. 일 예로, 예비 희생막들(pSL)은 질화물을 포함할 수 있다.
도 2d를 참조하면, 제1 적층체(STA1), 제2 절연막(120) 및 소스 구조체(SOS)의 일부를 관통하는 희생 구조체들(FS)을 형성할 수 있다. 희생 구조체(FS)는 소스 구조체(SOS)의 제1 및 제2 식각 저지막들(EL1, EL2), 소스 희생막(SFL) 및 제3 소스막(SOL3)을 관통할 수 있다. 희생 구조체(FS)의 최하부는 제1 소스막(SOL1) 내에 위치할 수 있다. 희생 구조체(FS)는 제1 적층체(STA1)의 예비 희생막들(pSL) 및 예비 절연막들(pIL)을 관통할 수 있다. 제1 적층체(STA1)의 예비 희생막들(pSL) 및 예비 절연막들(pIL)이 희생 구조체(FS)를 둘러쌀 수 있다.
희생 구조체(FS)를 형성하는 것은, 제1 적층체(STA1), 제2 절연막(120) 및 소스 구조체(SOS)의 일부를 관통하는 제3 홀(HO3)을 형성하는 것, 및 제3 홀(HO3) 내에 희생 구조체(FS)를 형성하는 것을 포함할 수 있다. 희생 구조체(FS)는 예비 절연막(pIL) 및 예비 희생막(pSL)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 희생 구조체(FS)는 텅스텐을 포함할 수 있다.
제1 적층체(STA1)를 관통하는 제3 컨택(CT3)을 형성할 수 있다. 제3 컨택(CT3)은 제1 적층체(STA1)의 예비 희생막들(pSL) 및 예비 절연막들(pIL)을 관통할 수 있다. 제1 적층체(STA1)의 예비 희생막들(pSL) 및 예비 절연막들(pIL)이 제3 컨택(CT3)을 둘러쌀 수 있다. 제3 컨택(CT3)은 제1 적층체(STA1)를 관통하여 제2 컨택(CT2)과 연결될 수 있다.
제3 컨택(CT3)을 형성하는 것은, 제1 적층체(STA1)를 관통하는 제4 홀(HO4)을 형성하는 것, 및 제4 홀(HO4) 내에 제3 컨택(CT3)을 형성하는 것을 포함할 수 있다.
희생 구조체(FS)의 높이는 제3 컨택(CT3)의 높이보다 클 수 있다. 다시 말하면, 희생 구조체(FS)의 하면에서 상면까지의 최단거리는 제3 컨택(CT3)의 하면에서 상면까지의 최단거리보다 클 수 있다. 희생 구조체(FS)의 상면의 레벨과 제3 컨택(CT3)의 상면의 레벨은 동일할 수 있다.
희생 구조체들(FS) 및 제3 컨택(CT3)은 동시에 형성될 수 있다. 상세하게는, 제3 홀들(HO3) 및 제4 홀(HO4)이 동시에 형성될 수 있고, 제3 홀들(HO3) 내의 희생 구조체(FS) 및 제4 홀(HO4) 내에 제3 컨택(CT3)이 동시에 형성될 수 있다.
희생 구조체들(FS) 및 제3 컨택(CT3)은 서로 다른 시점에 형성될 수도 있다.
희생 구조체들(FS) 및 제3 컨택(CT3)이 형성되면서, 패터닝된 제1 적층체(STA1)의 예비 절연막들(pIL)이 절연 패턴들(IP)로 정의될 수 있다. 희생 구조체들(FS) 및 제3 컨택(CT3)이 형성되면서, 패터닝된 제1 적층체(STA1)의 예비 희생막들(pSL)이 희생 패턴들(SP)로 정의될 수 있다.
도 2e를 참조하면, 제1 적층체(STA1) 상에 제2 적층체(STA2)를 형성할 수 있다. 제2 적층체(STA2)는 제3 방향(D3)으로 순차적으로 적층된 예비 절연막들(pIL) 및 예비 희생막들(pSL)을 포함할 수 있다. 제2 적층체(STA2)는 희생 구조체들(FS) 및 제3 컨택(CT3)을 덮을 수 있다. 제2 적층체(STA2)는 희생 구조체들(FS)의 상면 및 제3 컨택(CT3)의 상면을 덮을 수 있다.
도 2f를 참조하면, 제2 적층체(STA2)를 관통하는 제5 홀들(HO5)을 형성할 수 있다. 제5 홀(HO5)은 희생 구조체(FS)와 중첩될 수 있다. 제5 홀(HO5)이 형성되어, 희생 구조체(FS)가 노출될 수 있다. 제5 홀(HO5)이 형성되어, 희생 구조체(FS)의 상면의 일부가 노출될 수 있다. 제5 홀(HO5)의 하면의 폭은 희생 구조체(FS)의 상면의 폭보다 작을 수 있다. 일 예로, 제5 홀(HO5)의 하면의 제1 방향(D1)으로의 폭은 희생 구조체(FS)의 상면의 제1 방향(D1)으로의 폭보다 작을 수 있다.
제5 홀들(HO5)이 형성되면서, 패터닝된 제2 적층체(STA2)의 예비 절연막들(pIL)이 절연 패턴들(IP)로 정의될 수 있다. 제5 홀들(HO5)이 형성되면서, 패터닝된 제2 적층체(STA2)의 예비 희생막들(pSL)이 희생 패턴들(SP)로 정의될 수 있다.
도 2g를 참조하면, 희생 구조체들(FS)을 제거하여 제6 홀들(HO6)을 형성할 수 있다. 희생 구조체들(FS)이 제거되어 형성된 빈 공간이 제6 홀들(HO6)로 정의될 수 있다. 제6 홀들(HO6)은 제1 적층체(STA1)를 관통할 수 있다. 제6 홀들(HO6)은 제5 홀들(HO5)과 중첩될 수 있다. 제6 홀(HO6)은 제1 적층체(STA1), 제2 절연막(120) 및 소스 구조체(SOS)의 일부를 관통할 수 있다.
도 2h를 참조하면, 제5 및 제6 홀들(HO5, HO6) 내에 채널 구조체(CS) 및 예비 메모리막(pML)을 형성할 수 있다. 채널 구조체(CS) 및 예비 메모리막(pML)은 제1 및 제2 적층체들(STA1, STA2)을 관통할 수 있다. 예비 메모리막(pML)은 예비 터널 절연막, 예비 데이터 저장막 및 예비 블로킹막을 포함할 수 있다.
채널 구조체(CS) 및 예비 메모리막(pML)을 형성하는 것은, 제5 및 제6 홀들(HO5, HO6)의 측벽들 상에 예비 메모리막(pML)을 형성하는 것, 예비 메모리막(pML) 내에 채널막(CL)을 형성하는 것, 및 채널막(CL) 내에 필링막(FI) 및 캡핑막(CAP)을 형성하는 것을 포함할 수 있다.
제1 및 제2 적층체들(STA1, STA2)의 각각의 희생 패턴들(SP)은 제1 부분(SP1) 및 제2 부분(SP2)을 포함할 수 있다. 제1 부분(SP1)은 셀 영역(CER) 내에 배치되는 부분일 수 있다. 제2 부분(SP2)은 연결 영역(COR) 내에 배치되는 부분일 수 있다. 제1 및 제2 적층체들(STA1, STA2)의 희생 패턴들(SP)의 제1 부분들(SP1)은 채널 구조체(CS)를 둘러쌀 수 있다. 제1 적층체(STA1)의 희생 패턴들(SP)의 제2 부분들(SP2)은 제3 컨택(CT3)을 둘러쌀 수 있다.
도 2i를 참조하면, 제1 및 제2 적층체들(STA1, STA2)의 각각의 희생 패턴들(SP)의 제1 부분(SP1)을 도전 패턴(CP)으로 대체할 수 있다. 제1 및 제2 적층체들(STA1, STA2)의 각각의 희생 패턴들(SP)의 제2 부분(SP2)은 도전 패턴(CP)으로 대체되지 않고 잔류할 수 있다.
제1 및 제2 적층체들(STA1, STA2)의 각각의 희생 패턴들(SP)의 제1 부분(SP1)이 도전 패턴(CP)으로 대체되어, 제1 내지 제4 적층부들(TP1, TP2, TP3, TP4)이 형성될 수 있다. 셀 영역(CER) 내의 제1 적층체(STA1)의 일부가 제1 적층부(TP1)로 정의될 수 있다. 연결 영역(COR) 내의 제1 적층체(STA1)의 일부가 제2 적층부(TP2)로 정의될 수 있다. 셀 영역(CER) 내의 제2 적층체(STA2)의 일부가 제3 적층부(TP3)로 정의될 수 있다. 연결 영역(COR) 내의 제2 적층체(STA2)의 일부가 제4 적층부(TP4)로 정의될 수 있다. 제1 및 제3 적층부들(TP1, TP3)은 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 제2 및 제4 적층부들(TP2, TP4)은 희생 패턴들(SP) 및 절연 패턴들(IP)을 포함할 수 있다.
제1 및 제2 적층체들(STA1, STA2)의 각각의 희생 패턴들(SP)의 제1 부분(SP1)을 도전 패턴(CP)으로 대체하는 것은, 제1 및 제2 적층체들(STA1, STA2)을 관통하는 슬릿을 형성하는 것, 상기 슬릿을 통해 제1 및 제2 적층체들(STA1, STA2) 각각의 희생 패턴들(SP)의 제1 부분(SP1)을 제거하는 것, 및 제1 및 제2 적층체들(STA1, STA2) 각각의 희생 패턴들(SP)의 제1 부분(SP1)이 제거되어 형성된 공간에 도전 패턴(CP)을 형성하는 것을 포함할 수 있다.
제1 및 제2 적층체들(STA1, STA2)의 각각의 희생 패턴들(SP)의 잔류된 제2 부분(SP2)이 제2 적층부(TP2) 또는 제4 적층부(TP4)의 희생 패턴(SP)으로 정의될 수 있다.
소스 구조체(SOS)의 제1 식각 저지막(EL1), 제2 식각 저지막(EL2) 및 소스 희생막(SFL)을 제2 소스막(SOL2)으로 대체할 수 있다. 제1 식각 저지막(EL1), 제2 식각 저지막(EL2) 및 소스 희생막(SFL)을 제2 소스막(SOL2)으로 대체하는 것은, 상기 슬릿을 통해 소스 희생막(SFL), 제1 식각 저지막(EL1) 및 제2 식각 저지막(EL2)을 제거하는 것, 및 소스 희생막(SFL), 제1 식각 저지막(EL1) 및 제2 식각 저지막(EL2)을 제거하여 형성된 공간에 제2 소스막(SOL2)을 형성하는 것을 포함할 수 있다.
소스 희생막(SFL), 제1 식각 저지막(EL1) 및 제2 식각 저지막(EL2)이 제거되면서, 예비 메모리막(pML)의 일부가 함께 제거될 수 있다. 예비 메모리막(pML)의 일부가 제거됨에 따라, 예비 메모리막(pML)이 제1 및 제2 메모리막들(ML1, ML2)로 분리될 수 있다. 제1 및 제2 메모리막들(ML1, ML2) 사이로 채널막(CL)의 표면이 노출될 수 있다. 노출된 채널막(CL)의 표면과 제2 소스막(SOL2)이 접하도록 제2 소스막(SOL2)이 형성될 수 있다.
제2 적층체(STA2)를 관통하는 제4 컨택(CT4)을 형성할 수 있다. 제4 컨택(CT4)은 제2 적층체(STA2)의 제4 적층부(TP4)의 희생 패턴들(SP) 및 절연 패턴들(IP)을 관통할 수 있다. 제2 적층체(STA2)의 제4 적층부(TP4)의 희생 패턴들(SP) 및 절연 패턴들(IP)이 제4 컨택(CT4)을 둘러쌀 수 있다. 제4 컨택(CT4)은 제2 적층체(STA2)의 제4 적층부(TP4)를 관통하여 제3 컨택(CT3)과 연결될 수 있다.
제4 컨택(CT4)을 형성하는 것은, 제2 적층체(STA2)의 제4 적층부(TP4)를 관통하는 제7 홀(HO7)을 형성하는 것, 및 제7 홀(HO7) 내에 제4 컨택(CT4)을 형성하는 것을 포함할 수 있다.
이어서, 제3 절연막(130) 및 제3 절연막(130)을 관통하는 제5 및 제6 컨택들(CT5, CT6)을 형성할 수 있다(도 1a 참조). 이어서, 제4 절연막(140) 및 제4 절연막(140)을 관통하는 제3 및 제4 도전 라인들(CO3, CO4)을 형성할 수 있다(도 1a 참조).
본 실시예에 따른 반도체 장치의 제조 방법은, 주변 트랜지스터(TR)에 연결되는 컨택들(CT2, CT3, CT4)이 복수개로 형성되어, 제1 절연막(110), 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통할 수 있다. 이에 따라, 각각의 제2 내지 제4 컨택들(CT2, CT3, CT4)의 높이가 상대적으로 작을 수 있다. 이에 따라, 각각의 제2 내지 제4 컨택들(CT2, CT3, CT4)의 하면의 폭이 충분히 확보될 수 있어, 제2 도전 라인(CO2) 및 제2 내지 제4 컨택들(CT2, CT3, CT4)이 서로 연결되지 않는 현상이 방지될 수 있고, 제2 도전 라인(CO2) 및 제2 내지 제4 컨택들(CT2, CT3, CT4) 사이의 저항이 개선될 수 있다. 또한, 각각의 제2 내지 제4 컨택들(CT2, CT3, CT4)의 휨 특성이 개선될 수 있어, 제2 내지 제4 컨택들(CT2, CT3, CT4)이 다른 컨택들과 접하는 현상이 방지될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는, 아래에서 설명하는 것을 제외하면 도 1a 내지 1c에 따른 반도체 장치와 유사할 수 있다.
도 3을 참조하면, 본 실시예에 따른 반도체 장치는 기판(100), 기판(100) 상의 절연 구조체(IS), 절연 구조체(IS) 상의 소스 구조체(SOS) 및 절연 구조체(SOS) 상의 제1 절연막(110)을 포함할 수 있다. 소스 구조체(SOS) 및 제1 절연막(110) 상에 제2 절연막(120), 제1 적층체(STA1) 및 제2 적층체(STA2)가 순차적으로 제공될 수 있다.
제1 적층체(STA1)의 제2 적층부(TP2), 제2 절연막(120), 제1 절연막(110) 및 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3)을 관통하는 제7 컨택(CT7)이 제공될 수 있다. 제7 컨택(CT7)은 제3 방향(D3)으로 연장할 수 있다. 제7 컨택(CT7)은 절연 구조체(IS)의 제1 막(LA1) 내의 제2 도전 라인(CO2)과 연결될 수 있다. 제7 컨택(CT7)의 하면은 절연 구조체(IS)의 제1 막(LA1) 내의 제2 도전 라인(CO2)의 상면에 접할 수 있다. 제7 컨택(CT7)은 제2 적층체(STA2)를 관통하는 제4 컨택(CT4)에 연결될 수 있다. 제7 컨택(CT7)의 상면은 제2 적층체(STA2)를 관통하는 제4 컨택(CT4)의 하면에 접할 수 있다.
제7 컨택(CT7)의 폭은 제2 도전 라인(CO2)에 가까워질수록 작아질 수 있다. 제7 컨택(CT7)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제7 컨택(CT7)의 높이는 소스 구조체(SOS)를 관통하는 제1 컨택(CT1)의 높이보다 클 수 있다. 제7 컨택(CT7)의 하면의 레벨은 제1 컨택(CT1)의 하면의 레벨과 동일할 수 있다. 제7 컨택(CT7)의 상면의 레벨은 제1 컨택(CT1)의 상면의 레벨보다 높게 배치될 수 있다. 제7 컨택(CT7)의 상면의 레벨은 제1 및 제2 적층체들(STA1, STA2)의 경계의 레벨과 동일할 수 있다. 제7 컨택(CT7)의 상면의 일부는 제2 적층체(STA2)의 하면에 접할 수 있다.
제7 컨택(CT7)의 높이는 채널 구조체(CS)의 높이보다 작을 수 있다. 제7 컨택(CT7) 및 제4 컨택(CT4)의 높이의 합은 채널 구조체(CS)의 높이보다 클 수 있다. 제7 컨택(CT7)은 도전 물질을 포함할 수 있다. 일 예로, 제7 컨택(CT7)은 알루미늄, 구리 또는 텅스텐을 포함할 수 있다.
본 실시예에 따른 반도체 장치는, 주변 트랜지스터(TR)에 연결되는 컨택들(CT4, CT7)이 복수개로 형성되어, 제1 절연막(110), 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통할 수 있다. 이에 따라, 각각의 제4 및 제7 컨택들(CT4, CT7)의 높이가 상대적으로 작을 수 있다. 이에 따라, 각각의 제4 및 제7 컨택들(CT4, CT7)의 하면의 폭이 충분히 확보될 수 있어, 제2 도전 라인(CO2), 제7 컨택(CT7) 및 제4 컨택(CT4)이 서로 연결되지 않는 현상이 방지될 수 있고, 제2 도전 라인(CO2), 제7 컨택(CT7) 및 제4 컨택(CT4) 사이의 저항이 개선될 수 있다. 또한, 각각의 제4 및 제7 컨택들(CT4, CT7)의 휨 특성이 개선될 수 있어, 제4 및 제7 컨택들(CT4, CT7)이 다른 컨택들과 접하는 현상이 방지될 수 있다.
도 4a 내지 4d는 도 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 3을 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 3에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 3에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 4a 내지 4d의 실시예에 따른 제조 방법은, 아래에서 설명하는 것을 제외하면 도 2a 내지 2i의 실시예에 따른 제조 방법과 유사할 수 있다.
도 4a를 참조하면, 기판(100)내에 소자 분리막(ST) 및 제1 불순물 영역(IR1)을 형성할 수 있고, 기판(100) 상에 주변 트랜지스터(TR)를 형성할 수 있다. 이어서, 기판(100) 상에 절연 구조체(IS), 제1 및 제2 언더 컨택들(UCT1, UCT2), 및 제1 및 제2 도전 라인들(CO1, CO2)을 형성할 수 있다.
절연 구조체(IS) 상에 소스 구조체(SOS) 및 제1 절연막(110)을 형성할 수 있다. 소스 구조체(SOS) 및 제1 절연막(110) 상에 제2 절연막(120)을 형성할 수 있다. 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3), 소스 구조체(SOS) 및 제2 절연막(120)을 관통하는 제1 컨택(CT1)을 형성할 수 있다.
제2 절연막(120) 상에 제1 적층체(STA1)를 형성할 수 있다. 제1 적층체(STA1)는 제1 컨택(CT1)을 덮을 수 있다.
도 4b를 참조하면, 제1 적층체(STA1), 제2 절연막(120), 제1 절연막(110) 및 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3)을 관통하는 제7 컨택(CT7)을 형성할 수 있다. 제7 컨택(CT7)을 형성하는 것은, 제1 적층체(STA1), 제2 절연막(120), 제1 절연막(110) 및 절연 구조체(IS)의 제2 및 제3 막들(LA2, LA3)을 관통하는 제8 홀(HO8)을 형성하는 것, 제8 홀(HO8) 내에 제7 컨택(CT7)을 형성하는 것을 포함할 수 있다.
제1 적층체(STA1), 제2 절연막(120) 및 소스 구조체(SOS)의 일부를 관통하는 희생 구조체들(FS)을 형성할 수 있다.
도 4c를 참조하면, 제1 적층체(STA1) 상에 제2 적층체(STA2)를 형성할 수 있다. 이어서, 제2 적층체(STA2)를 관통하는 제5 홀들(HO5)을 형성하고, 희생 구조체들(FS)을 제거하여 제6 홀들(HO6)을 형성할 수 있다.
도 4d를 참조하면, 제5 및 제6 홀들(HO5, HO6) 내에 채널 구조체(CS), 제1 메모리막(ML1) 및 제2 메모리막(ML2)을 형성할 수 있다. 제1 적층체(STA1) 및 제2 적층체(STA2)의 제1 희생 패턴들(SP1)을 도전 패턴들(CP)로 대체할 수 있다. 소스 구조체(SOS)의 제1 식각 저지막(EL1), 제2 식각 저지막(EL2) 및 소스 희생막(SFL)을 제2 소스막(SOL2)으로 대체할 수 있다.
제2 적층체(STA2)를 관통하는 제4 컨택(CT4)을 형성할 수 있다. 제4 컨택(CT4)을 형성하는 것은, 제2 적층체(STA2)를 관통하는 제7 홀(HO7)을 형성하여 제7 컨택(CT7)의 상면을 노출시키는 것, 및 제7 홀(HO7) 내에 제4 컨택(CT4)을 형성하는 것을 포함할 수 있다.
이어서, 제3 절연막(130) 및 제3 절연막(130)을 관통하는 제5 및 제6 컨택들(CT5, CT6)을 형성할 수 있다(도 3 참조). 이어서, 제4 절연막(140) 및 제4 절연막(140)을 관통하는 제3 및 제4 도전 라인들(CO3, CO4)을 형성할 수 있다(도 3 참조).
본 실시예에 따른 반도체 장치의 제조 방법은, 주변 트랜지스터(TR)에 연결되는 컨택들(CT4, CT7)이 복수개로 형성되어, 제1 절연막(110), 제1 적층체(STA1) 및 제2 적층체(STA2)를 관통할 수 있다. 이에 따라, 각각의 제4 및 제7 컨택들(CT4, CT7)의 높이가 상대적으로 작을 수 있다. 이에 따라, 각각의 제4 및 제7 컨택들(CT4, CT7)의 하면의 폭이 충분히 확보될 수 있어, 제2 도전 라인(CO2), 제7 컨택(CT7) 및 제4 컨택(CT4)이 서로 연결되지 않는 현상이 방지될 수 있고, 제2 도전 라인(CO2), 제7 컨택(CT7) 및 제4 컨택(CT4) 사이의 저항이 개선될 수 있다. 또한, 각각의 제4 및 제7 컨택들(CT4, CT7)의 휨 특성이 개선될 수 있어, 제4 및 제7 컨택들(CT4, CT7)이 다른 컨택들과 접하는 현상이 방지될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 내지 1c, 및 도 3을 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIP), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
SOS: 소스 구조체
STA1: 제1 적층체
STA2: 제2 적층체

Claims (29)

  1. 제1 적층체를 형성하는 단계;
    상기 제1 적층체를 관통하는 희생 구조체 및 제1 컨택을 형성하는 단계;
    상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
    상기 제2 적층체를 관통하는 제1 홀을 형성하여 상기 희생 구조체를 노출시키는 단계;
    상기 희생 구조체를 제거하여 상기 제1 적층체를 관통하는 제2 홀을 형성하는 단계;
    상기 제1 및 제2 홀들 내에 채널 구조체를 형성하는 단계; 및
    상기 제2 적층체를 관통하고, 상기 제1 컨택과 연결되는 제2 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    서로 동일한 레벨에 배치되는 소스 구조체 및 제1 절연막을 형성하는 단계; 및
    상기 소스 구조체를 관통하는 제3 컨택 및 상기 제1 절연막을 관통하는 제4 컨택을 형성하는 단계를 더 포함하고,
    상기 제4 컨택은 상기 제1 컨택과 연결되는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 소스 구조체는 상기 채널 구조체와 연결되는 반도체 장치의 제조 방법.
  4. 제2 항에 있어서,
    상기 제3 컨택 및 상기 제4 컨택의 높이는 동일한 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 희생 구조체의 높이는 상기 제1 컨택의 높이보다 큰 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 및 제2 컨택들 사이의 경계의 레벨은 상기 제1 및 제2 적층체들 사이의 경계의 레벨과 동일한 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 적층체의 희생 패턴의 제1 부분을 도전 패턴으로 대체하고, 상기 희생 패턴의 제2 부분을 잔류시키는 단계를 더 포함하고,
    상기 제1 부분은 상기 채널 구조체를 둘러싸고,
    상기 제2 부분은 상기 제1 컨택을 둘러싸는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 희생 구조체의 상면의 레벨과 상기 제1 컨택의 상면의 레벨은 동일한 반도체 장치의 제조 방법.
  9. 기판을 형성하는 단계;
    상기 기판 상에 절연 구조체를 형성하는 단계;
    상기 절연 구조체 상에 소스 구조체 및 제1 절연막을 형성하는 단계;
    상기 소스 구조체를 관통하는 제1 컨택 및 상기 제1 절연막을 관통하는 제2 컨택을 형성하는 단계;
    상기 소스 구조체 및 상기 제1 절연막 상에 제1 적층체를 형성하는 단계;
    상기 제1 적층체를 관통하고, 상기 제2 컨택과 연결되는 제3 컨택을 형성하는 단계;
    상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 및
    상기 제2 적층체를 관통하고, 상기 제3 컨택과 연결되는 제4 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 및 제2 적층체들을 관통하는 채널 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 채널 구조체를 형성하는 단계는,
    상기 제1 적층체를 관통하는 희생 구조체를 형성하는 단계;
    상기 제2 적층체를 관통하는 제1 홀을 형성하여 상기 희생 구조체를 노출시키는 단계; 및
    상기 희생 구조체를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 제2 내지 제4 컨택들의 높이의 합은 상기 채널 구조체의 높이보다 크고,
    상기 제3 및 제4 컨택들의 높이의 합은 상기 채널 구조체의 높이보다 작은 반도체 장치의 제조 방법.
  13. 제9 항에 있어서,
    상기 제3 컨택의 상면의 폭은 상기 제4 컨택의 하면의 폭보다 큰 반도체 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제3 컨택의 상기 상면은 상기 제2 적층체의 하면에 접하는 반도체 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 제3 컨택의 상기 상면의 레벨 및 상기 제4 컨택의 상기 하면의 레벨은 상기 제1 및 제2 적층체들 사이의 경계의 레벨과 동일한 반도체 장치의 제조 방법.
  16. 제9 항에 있어서,
    상기 제1 및 제2 적층체들을 관통하는 메모리막을 형성하는 단계를 더 포함하고,
    상기 메모리막은,
    상기 제2 적층체를 관통하는 제1 메모리부; 상기 제1 적층체를 관통하는 제2 메모리부; 및 상기 제1 메모리부 및 상기 제2 메모리부를 연결하는 제3 메모리부를 포함하고,
    상기 제3 메모리부의 상면의 레벨은 상기 제3 및 제4 컨택들 사이의 경계의 레벨과 동일한 반도체 장치의 제조 방법.
  17. 제9 항에 있어서,
    상기 제1 컨택의 높이 및 상기 제2 컨택의 높이는 동일한 반도체 장치의 제조 방법.
  18. 기판을 형성하는 단계;
    상기 기판 상에 절연 구조체를 형성하는 단계;
    상기 절연 구조체 상에 소스 구조체 및 제1 절연막을 형성하는 단계;
    상기 소스 구조체를 관통하는 제1 컨택을 형성하는 단계;
    상기 소스 구조체 및 상기 제1 절연막 상에 제1 적층체를 형성하는 단계;
    상기 제1 적층체 및 상기 제1 절연막을 관통하는 제2 컨택을 형성하는 단계;
    상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 및
    상기 제2 적층체를 관통하고, 상기 제2 컨택과 연결되는 제3 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 및 제2 적층체들을 관통하는 채널 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 채널 구조체를 형성하는 단계는,
    상기 제1 적층체를 관통하는 희생 구조체를 형성하는 단계;
    상기 제2 적층체를 관통하는 제1 홀을 형성하여 상기 희생 구조체를 노출시키는 단계; 및
    상기 희생 구조체를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  21. 절연 구조체;
    상기 절연 구조체 상의 소스 구조체 및 제1 절연막;
    상기 소스 구조체를 관통하는 제1 컨택;
    상기 제1 절연막을 관통하는 제2 컨택;
    상기 소스 구조체 및 상기 제1 절연막 상의 제1 적층체;
    상기 제1 적층체를 관통하여 상기 제2 컨택과 연결되는 제3 컨택;
    상기 제1 적층체 상의 제2 적층체;
    상기 제2 적층체를 관통하여 상기 제3 컨택과 연결되는 제4 컨택; 및
    상기 제1 및 제2 적층체들을 관통하는 채널 구조체를 포함하는 반도체 장치.
  22. 제21 항에 있어서,
    상기 제1 컨택의 높이 및 상기 제2 컨택의 높이는 동일한 반도체 장치.
  23. 제21 항에 있어서,
    상기 제2 컨택의 상면의 폭은 상기 제3 컨택의 하면의 폭보다 크고,
    상기 제3 컨택의 상면의 폭은 상기 제4 컨택의 하면의 폭보다 큰 반도체 장치.
  24. 제21 항에 있어서,
    상기 제1 및 제2 적층체들 사이의 경계의 레벨은 상기 제3 및 제4 컨택들 사이의 경계의 레벨과 동일한 반도체 장치.
  25. 제21 항에 있어서,
    상기 채널 구조체를 둘러싸는 메모리막을 더 포함하고,
    상기 메모리막은,
    상기 제2 적층체를 관통하는 제1 메모리부; 상기 제1 적층체를 관통하는 제2 메모리부; 및 상기 제1 메모리부 및 상기 제2 메모리부를 연결하는 제3 메모리부를 포함하고,
    상기 제3 메모리부의 상면의 레벨은 상기 제3 및 제4 컨택들 사이의 경계의 레벨과 동일한 반도체 장치.
  26. 제21 항에 있어서,
    상기 제2 내지 제4 컨택들의 높이의 합은 상기 채널 구조체의 높이보다 크고,
    상기 제3 및 제4 컨택들의 높이의 합은 상기 채널 구조체의 높이보다 작은 반도체 장치.
  27. 제21 항에 있어서,
    상기 제1 적층체는,
    상기 채널 구조체를 둘러싸는 도전 패턴들; 및 상기 제3 컨택을 둘러싸는 희생 패턴들을 포함하는 반도체 장치.
  28. 제21 항에 있어서,
    상기 절연 구조체 아래의 기판; 및
    상기 기판과 상기 절연 구조체 사이의 주변 트랜지스터를 더 포함하고,
    상기 제2 컨택은 상기 주변 트랜지스터에 연결되는 반도체 장치.
  29. 제28 항에 있어서,
    상기 기팬 내의 불순물 영역을 더 포함하고,
    상기 제1 컨택은 상기 불순물 영역에 연결되는 반도체 장치.
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