KR20050112398A - 반도체 소자의 이이피롬 셀 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 308
- 239000011229 interlayer Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 4
- 210000004027 cell Anatomy 0.000 claims 5
- 230000000149 penetrating effect Effects 0.000 claims 2
- 210000002763 pyramidal cell Anatomy 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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Abstract
반도체 소자의 이이피롬 셀 및 그 형성 방법을 제공한다. 이 셀은 제1 및 제2 활성영역을 한정하는 소자분리막을 포함한다. 제1 활성영역의 소정영역에 채널 오목부가 형성된다. 선택 게이트 전극이 게이트 절연막을 개재하여 채널 오목부를 채우고, 제1 활성영역을 가로지른다. 이로 인하여, 선택 트랜지스터의 채널길이가 증가되어 선택 트랜지스터의 펀치스루 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 이이피롬(EEPROM;Electrically Erasable Programable ROM) 셀 및 그 형성 방법에 관한 것이다.
반도체 소자의 이이피롬 셀은 전원 공급이 중단될지라도, 저장된 데이타를 그대로 유지하는 비휘발성 특성을 갖는다. 이이피롬 셀은 데이타를 저장하는 장소로서 플로팅 게이트를 갖는다. 플로팅 게이트는 전기적으로 격리되며, 그것의 내부에 전하들을 저장할 수 있다. 플로팅 게이트내에 저장된 전하들의 량에 따라, 이이피롬 셀에 저장된 데이타는 논리 "1" 또는 논리"0"으로 구분될 수 있다.
이이피롬 셀들 중에는, 단일 폴리실리콘막을 이용한 이이피롬 셀(이하, 단일 폴리-이이피롬 셀이라 함)이 있다. 종래의 단일 폴리-이이피롬 셀의 형태를 간략히 설명하면, 종래의 단일 폴리-이이피롬 셀은 선택 게이트 전극, 플로팅 게이트 및 컨트롤 게이트 전극을 포함할 수 있다. 이 경우에, 선택 게이트 전극 및 플로팅 게이트는 단일 폴리실리콘막을 패터닝함으로써 형성된다. 이에 따라, 선택 게이트 전극 및 플로팅 게이트는 서로 평면적으로 이격되어 있다. 단일 폴리-이이피롬 셀의 컨트롤 게이트 전극은 플로팅 게이트 아래의 기판에 형성된 불순물 도핑층으로 이루어질 수 있다.
상술한 종래의 단일 폴리-이이피롬 셀에 있어서, 선택 게이트 전극 및 플로팅 게이트는 서로 평면적으로 이격되어 배치된다. 따라서, 반도체 소자의 고집적화 경향이 심화되고 있는 현 상황에서, 셀의 평면적을 감소시키는 것이 제한되고 있다. 즉, 셀의 평면적을 단순히 감소시킬 경우, 셀의 펀치스루 특성, 보다 구체적으로 선택 트랜지스터의 펀치스루 특성이 열화될 수 있다. 또한, 셀의 평면적이 감소함에 따라, 컨트롤 게이트 전극과 플로팅 게이트의 중첩 면적이 감소되어 이이피롬 셀의 커플링 비가 감소될 수 있다. 이로 인하여, 셀의 동작 전압이 증가되어 소자의 소비전력이 증가될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로, 본 발명의 이루고자 하는 기술적 과제는 펀치스루 특성을 향상시킬 수 있는 이이피롬 셀 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제한된 면적에서 커플링비를 증가시킬 수 있는 이이피롬 셀 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 이이피롬 셀을 제공한다. 본 발명의 실시예에 따르면, 이이피롬 셀은 기판의 소정영역에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막, 및 상기 제1 활성영역의 소정영역에 형성된 채널 오목부를 채우면서 상기 제1 활성영역을 가로지르는 선택 게이트 전극을 포함할 수 있다. 터널 도핑층이 상기 선택 게이트 전극 일측의 상기 제1 활성영역내에 배치되고, 상기 제2 활성영역의 소정영역에 컨트롤 게이트 도핑층이 배치된다. 플로팅 게이트가 상기 터널 도핑층을 덮도록 상기 제1 활성영역을 가로지른다. 또한, 상기 플로팅 게이트는 연장되어 상기 컨트롤 게이트 도핑층을 덮는다. 상기 터널 도핑층 및 상기 플로팅 게이트 사이에 터널 절연막이 개재된다. 상기 제1 활성영역과 상기 선택 게이트 전극 사이, 상기 제1 활성영역과 상기 플로팅 게이트 사이, 및 상기 컨트롤 게이트 도핑층과 상기 플로팅 게이트 사이에 게이트 절연막이 개재된다.
구체적으로, 상기 컨트롤 게이트 도핑층은 상기 플로팅 게이트 아래의 상기 제2 활성영역에 형성된 적어도 하나의 컨트롤 오목부의 표면을 따라 형성되고, 상기 플로팅 게이트는 상기 게이트 절연막을 개재하여 상기 컨트롤 오목부를 채울수 있다. 상기 이이피롬 셀은 플로팅 도핑층, 드레인 도핑층, 소오스 도핑층 및 연결 도핑층을 더 포함하는 것이 바람직하다. 상기 플로팅 도핑층은 상기 선택 게이트 전극과 상기 플로팅 게이트 사이의 상기 제1 활성영역에 배치되고, 상기 드레인 도핑층은 상기 플로팅 도핑층에 대향된 상기 선택 게이트 전극 일측의 상기 제1 활성영역에 배치된다. 상기 소오스 도핑층은 상기 플로팅 도핑층에 대향된 상기 플로팅 게이트 일측의 상기 제1 활성영역에 배치된다. 상기 연결 도핑층은 상기 플로팅 게이트 양측의 상기 제2 활성영역에 배치된다. 상기 터널 도핑층은 상기 플로팅 도핑층과 연결됨과 동시에 상기 소오스 도핑층과 이격되는 것이 바람직하며, 상기 연결 도핑층은 상기 컨트롤 게이트 도핑층과 연결되는 것이 바람직하다. 상기 채널 오목부의 바닥면은 상기 드레인 및 플로팅 도핑층들의 바닥면에 비하여 낮게 위치하는 것이 바람직하다.
상술한 기술적 과제들을 해결하기 위한 이이피롬 셀의 형성 방법을 제공한다. 본 발명의 실시예에 따르면, 이 방법은 다음의 단계들을 포함할 수 있다. 기판 상에 제1 및 제2 활성영역들을 한정하는 소자분리막을 형성하고, 상기 제1 활성영역의 소정영역에 채널 오목부를 형성한다. 상기 채널 오목부 일측의 제1 활성영역에 터널 도핑층을 형성한다. 상기 제2 활성영역의 소정영역에 컨트롤 게이트 도핑층을 형성한다. 상기 제1 및 제2 활성영역들 상에 게이트 절연막을 형성하고, 상기 터널 도핑층 상의 상기 게이트 절연막을 선택적으로 제거한다. 상기 터널 도핑층 상에 터널 절연막을 형성하고, 상기 기판 상에 상기 채널 오목부를 채우는 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 채널 오목부를 채우며 상기 제1 활성영역을 가로지르는 선택 게이트 전극, 및 상기 터널 도핑층을 덮도록 상기 제1 활성영열 가로지르고 상기 컨트롤 게이트 도핑층을 덮는 플로팅 게이트를 형성한다.
구체적으로, 상기 방법은 상기 제2 활성영역의 소정영역에 적어도 하나의 컨트롤 오목부를 형성하는 단계를 더 포함하는 것이 바람직하다. 이 경우에, 상기 컨트롤 게이트 도핑층은 상기 컨트롤 오목부의 표면을 따라 형성되고, 상기 게이트 도전막은 상기 컨트롤 오목부를 채우도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 이이피롬 셀을 나타내는 평면도이고, 도 2는 도 1의 이이피롬 셀에 배선들이 포함된 형태를 나타내는 평면도이며, 도 3a, 도 3b, 도 3c 및 도 3d는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 1, 도 2, 도 3a, 도 3b, 도 3c 및 도 3d를 참조하면, 기판(100)의 소정영역에 소자분리막(102)이 배치되어 나란히 배열된 제1 및 제2 활성영역들(104a,104b)을 정의한다. 상기 제1 활성영역(104a)의 일부는 일측으로 연장된 부분(105)을 갖는 것이 바람직하다. 상기 제1 활성영역의 연장부(105)는 상기 제2 활성영역(104b)에 대향된 일측으로 연장되는 것이 바람직하다.
선택 게이트 전극(130a)이 상기 제1 활성영역(104a)을 가로지른다. 상기 선택 게이트 전극(130a) 아래의 상기 제1 활성영역(104a)에는 채널 오목부(110)가 배치된다. 이때, 상기 선택 게이트 전극(130a)은 상기 채널 오목부(110)를 채운다.
상기 선택 게이트 전극(130a) 일측의 상기 제1 활성영역(104a) 내에 터널 도핑층(118)이 배치되고, 상기 제2 활성영역(104b)의 소정영역에 컨트롤 게이트 도핑층(120)이 배치된다. 컨트롤 게이트 도핑층(120)은 컨트롤 게이트 전극에 해당한다. 상기 터널 도핑층(118) 및 상기 컨트롤 게이트 도핑층(120)은 동일한 타입의 불순물들로 도핑되는 것이 바람직하다. 또한, 상기 터널 도핑층(118)은 상기 컨트롤 게이트 도핑층(120)과 동일한 불순물 농도를 갖을 수 있다.
플로팅 게이트(130b)가 상기 선택 게이트 전극(130a)과 이격되어 상기 제1 활성영역(104a)을 가로지른다. 상기 플로팅 게이트(130b)는 상기 터널 도핑층(118)을 덮는다. 또한, 상기 플로팅 게이트(130b)는 연장되어 상기 컨트롤 게이트 도핑층(120)을 덮는다. 즉, 상기 플로팅 게이트(130b)는 상기 제1 활성영역(104a)에 형성된 채널 도핑층(118) 및 상기 제2 활성영역(104b)에 형성된 컨트롤 게이트 도핑층(120)을 동시에 덮는다. 상기 플로팅 게이트(130b)는 전기적으로 격리된 상태이다.
상기 플로팅 게이트(130b) 아래의 상기 제2 활성영역(104b)에는 컨트롤 오목부(112)가 배치되는 것이 바람직하다. 이때, 상기 컨트롤 게이트 도핑층(120)은 상기 컨트롤 오목부(112)의 표면을 따라 형성되고, 상기 플로팅 게이트(130b)는 상기 컨트롤 오목부(112)를 채운다. 상기 플로팅 게이트(130b) 아래에는 하나 또는 복수개의 컨트롤 오목부들(112)이 배치될 수 있다. 도 1에서는, 2개의 컨트롤 오목부들(112)을 도시하였다. 상기 컨트롤 오목부들(112)이 복수개 배치될 경우, 상기 컨트롤 게이트 도핑층(120)은 상기 복수개의 컨트롤 오목부들(112)의 표면을 따라 형성된다.
상기 선택 게이트 전극(130a) 및 플로팅 게이트(130b)은 서로 동일한 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 선택 게이트 전극(130a) 및 플로팅 게이트(130b)은 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속 함유 물질로 이루어질 수 있다. 상기 도전성 금속 함유 물질은 몰리브덴 또는 텅스텐과 같은 금속, 질화탄탈늄 또는 질화티타늄과 같은 도전성 금속질화물, 또는 텅스텐 실리사이드 또는 코발트 실리사이드와 같은 금속실리사이드 중에서 선택된 적어도 하나로 단일막 혹은 복합막으로 이루어질 수 있다.
상기 선택 게이트 전극(130a) 상에는 제1 캐핑 패턴(미도시함)이 배치될 수 있다. 상기 제1 캐핑 패턴은 상기 선택 게이트 전극(130a)의 측벽에 정렬된 측벽을 갖는다. 이와 유사하게, 상기 플로팅 게이트(130b) 상에는 제2 캐핑 패턴(미도시함)이 배치될 수 있다. 상기 제2 캐핑 패턴은 상기 플로팅 게이트(130b)의 측벽에 정렬된 측벽을 갖는다. 상기 제1 및 제2 캐핑 패턴들은 상기 선택 게이트 전극(130a) 및 플로팅 게이트(130b)를 보호하는 역할을 수행할 수 있다. 상기 제1 및 제2 캐핑 패턴들은 실리콘 질화막으로 이루어질 수 있다.
계속해서 도 1, 도 2, 도 3a, 도 3b, 도 3c 및 도 3d를 참조하면, 상기 터널 도핑층(118)과 상기 플로팅 게이트(130b) 사이에는 터널 절연막(128)이 개재된다. 그리고, 상기 선택 게이트 전극(130a)과 상기 제1 활성영역(104a) 사이, 상기 플로팅 게이트(130b)와 상기 제1 활성영역(104a) 사이, 및 상기 플로팅 게이트(130b)와 상기 컨트롤 게이트 도핑층(120) 사이에 게이트 절연막(122)이 개재된다. 상기 터널 절연막(128)과 상기 게이트 절연막(122)은 수평적으로 배치된다. 즉, 상기 게이트 절연막(122)은 상기 터널 도핑층(118)을 제외한 제1 활성영역(104a)과 상기 플로팅 게이트(130b) 사이에 개재된다. 상기 터널 절연막(128) 및 게이트 절연막(122)은 열산화막, CVD 산화막 또는 고유전막으로 이루어질 수 있다.
상기 터널 절연막(128)은 상기 게이트 절연막(122)에 비하여 얇은 것이 바람직하다. 이로써, 전하들은 상기 터널 절연막(128)을 통하여 상기 플로팅 게이트(130b)내로/로부터 유입/방출된다. 상기 터널 절연막(128)에 비하여 두꺼운 상기 게이트 절연막(122)이 상기 플로팅 게이트(130b) 및 상기 컨트롤 게이트 도핑층(120) 사이에 개재됨으로써, 상기 플로팅 게이트(130b)내의 전하들이 상기 컨트롤 게이트 도핑층(120)으로 방출되는 현상을 방지할 수 있다.
상기 선택 게이트 전극(130a)은 상기 게이트 절연막(122)을 개재하여 상기 채널 오목부(110)를 채우며, 상기 플로팅 게이트(130b)는 상기 게이트 절연막(122)을 개재하여 상기 컨트롤 오목부(112)를 채운다.
상기 선택 게이트 전극(130a)과 상기 플로팅 게이트(130b) 사이의 제1 활성영역(104a)내에 플로팅 도핑층(132b)이 배치된다. 상기 플로팅 도핑층(132b)에 대향된 상기 선택 게이트 전극(130a) 일측의 제1 활성영역(104a)내에 드레인 도핑층(132a)이 배치된다. 상기 플로팅 도핑층(132b)에 대향된 상기 플로팅 게이트 일측의 제1 활성영역(104a)에 소오스 도핑층(132c)이 배치된다. 이때, 상기 제1 활성영역의 연장부(105)는 상기 소오스 도핑층(132c)이 형성된 제1 활성영역(104a)의 일부 옆에 배치되며, 상기 소오스 도핑층(132c)은 상기 제1 활성영역의 연장부(105)로 연장된다. 즉, 상기 소오스 도핑층(132c)은 상기 제1 활성영역(104a) 및 상기 제1 활성영역의 연장부(105)내에 형성된다. 상기 플로팅 게이트(130b) 양측의 제2 활성영역(104b)에 연결 도핑층(132d)이 배치된다. 상기 드레인, 플로팅, 소오스 및 연결 도핑층들(132a,132b,132c,132d)은 서로 동일한 타입의 불순물들로 도핑된다. 또한, 이들은 동일한 불순물 농도를 가질 수 있다.
상기 채널 오목부(110)의 바닥면은 상기 드레인 및 플로팅 도핑층들(132a,132b)의 바닥면에 비하여 낮은 것이 바람직하다. 이에 따라, 상기 선택 게이트 전극(130a) 아래의 채널 영역은 상기 드레인 및 플로팅 도피층들(132a,132b) 아래에 위치하는 상기 채널 오목부(110)의 표면을 따라 형성된다. 그 결과, 상기 선택 게이트 전극(130a)의 채널 영역의 길이가 증가된다. 따라서, 상기 드레인 도핑층(132a), 상기 플로팅 도핑층(132b) 및 상기 선택 게이트 전극(130a)을 포함하는 선택 트랜지스터의 펀치스루 특성을 크게 향상시킬 수 있다. 즉, 고집적화에 매우 적합한 이이피롬 셀을 구현할 수 있다.
상기 터널 도핑층(118)은 상기 플로팅 도핑층(132b)과 접속하고, 상기 소오스 도핑층(132c)과 이격된다. 즉, 상기 터널 도핑층(118)은 상기 플로팅 도핑층(132b)과 인접한 상기 플로팅 게이트(130b)의 일부 아래에만 국한되어 배치된다. 상기 터널, 플로팅 및 소오스 도핑층들(118,132b,132c)은 서로 동일한 타입의 불순물들로 도핑된다.
상기 연결 도핑층들(132d)은 상기 컨트롤 게이트 도핑층(120) 양측에 전기적으로 접속된다. 상기 연결 도핑층(132d) 및 상기 컨트롤 게이트 도핑층(120)은 서로 동일한 타입의 불순물들로 도핑된다.
제1 층간절연막(133)이 상기 도핑층들(132a,132b,132c,132d), 선택 게이트 전극(130a) 및 플로팅 게이트(130b)를 포함한 기판(100)을 덮는다. 상기 제1 층간절연막(133)은 실리콘 산화막으로 이루어질 수 있다. 상기 제1 층간절연막(133) 상에 비트라인(138a) 및 컨트롤 게이트 라인(138b)이 배치된다.
상기 비트라인(138a)은 상기 제1 활성영역(104a)의 상부에 배치되며, 상기 제1 활성영역(104a)과 평행하다. 상기 비트라인(138a)은 상기 제1 층간절연막(133)을 관통하여 상기 드레인 도핑층(132a)을 노출시키는 비트라인 콘택홀(134a)을 통하여 상기 드레인 도핑층(132a)에 전기적으로 접속된다. 상기 비트라인 콘택홀(134a)은 제1 콘택플러그(136a)에 의해 채워질 수 있다. 이 경우에, 상기 제1 콘택플러그(136a)의 상부면 및 하부면은 각각 상기 비트라인(138a) 및 상기 드레인 도핑층(132a)에 전기적으로 접속된다. 이와는 달리, 상기 제1 콘택플러그(136a)가 생략되고, 상기 비트라인(138a)의 일부가 상기 비트라인 콘택홀(134a)내로 연장되어 상기 드레인 도핑층(132a)에 전기적으로 접속될 수 있다.
상기 컨트롤 게이트 라인(138b)은 상기 비트라인(138a)과 평행하게 상기 제2 활성영역(104b) 상부에 배치된다. 상기 컨트롤 게이트 라인(138b)은 상기 제2 활성영역(104b)과 평행하다. 상기 컨트롤 게이트 라인(138b)은 상기 제1 층간절연막(133)을 관통하여 상기 연결 도핑층(132d)을 노출시키는 컨트롤 게이트 라인 콘택홀(134b)을 통하여 상기 연결 도핑층(132d)에 전기적으로 접속된다. 상기 연결 도핑층(132d)은 상기 컨트롤 게이트 도핑층(120)과 전기적으로 접속하고 있음으로, 상기 컨트롤 게이트 라인(138b)은 상기 컨트롤 게이트 도핑층(120)과 전기적으로 접속된다. 상기 컨트롤 게이트 라인(138b)은 상기 컨트롤 게이트 라인 콘택홀(134b)을 채우는 제2 콘택플러그(136b)에 의해 상기 연결 도핑층(132d)과 전기적으로 접속될 수 있다. 이와는 달리, 상기 컨트롤 게이트 라인(138b)의 일부가 상기 컨트롤 게이트 라인 콘택홀(134b)내로 연장되어 상기 연결 도핑층(132d)과 전기적으로 접속할 수 있다. 상기 컨트롤 게이트 라인(138b)은 상기 플로팅 게이트(130b) 양측의 상기 연결 도핑층들(132d) 중에서 상기 소오스 도핑층(132c)과 인접하게 배치된 연결 도핑층(132d)과 접속될 수 있다.
상기 비트라인(138a) 및 컨트롤 게이트 라인(138b)은 서로 동일한 도전 물질로 이루어질 수 있다. 예컨대, 상기 비트라인(138a) 및 컨트롤 게이트 라인(138b)은 텅스텐 또는 알루미늄등과 같은 금속으로 이루어질 수 있다.
제2 층간절연막(140)이 상기 비트라인(138a) 및 컨트롤 게이트 라인(138b)을 포함한 기판(100) 전면을 덮는다. 상기 제2 층간절연막(140)은 실리콘 산화막으로 이루어질 수 있다. 상기 제2 층간절연막(140)에 상에 상기 비트라인(138a) 및 컨트롤 게이트 라인(138b)의 상부를 가로지르는 워드라인(146a) 및 소오스 라인(146b)이 배치된다. 상기 워드라인(146a) 및 소오스 라인(146b)은 서로 평행하며, 상기 제1 및 제2 활성영역들(104a,104b)의 상부를 가로지른다.
상기 워드라인(146a)은 상기 제2 및 제1 층간절연막들(140,133)을 관통하여 상기 선택 게이트 전극(130a)을 노출시키는 워드라인 콘택홀(142a)을 통하여 상기 선택 게이트 전극(130a)에 전기적으로 접속된다. 상기 선택 게이트 전극(130a) 상에 상기 제1 캐핑 패턴(미도시함)이 존재할 경우, 상기 워드라인 콘택홀(142a)은 상기 제2 층간절연막(140), 제1 층간절연막(133) 및 상기 제1 캐핑 패턴(미도시함)을 관통하여 상기 선택 게이트 전극(130a)을 노출시킨다. 상기 워드라인(146a)은 상기 워드라인 콘택홀(142a)을 채우는 제3 콘택플러그(144a)을 통하여 상기 선택 게이트 전극(130a)과 접속될 수 있다. 이와는 달리, 상기 워드라인(146a)의 일부가 상기 워드라인 콘택홀(142a)내로 연장되어 상기 선택 게이트 전극(130a)에 접속될 수도 있다.
상기 소오스 라인(146b)은 상기 제2 및 제1 층간절연막들(140,133)을 관통하여 상기 소오스 도핑층(132c)을 노출시키는 소오스 라인 콘택홀(142b)을 통하여 상기 소오스 도핑층(132c)에 전기적으로 접속된다. 이때, 상기 소오스 라인 콘택홀(142b)은 상기 제1 활성영역의 연장부(105)에 형성된 상기 소오스 도핑층(132c)의 일부를 노출시키는 것이 바람직하다. 상기 소오스 라인(146b)은 상기 소오스 라인 콘택홀(142b)을 채우는 제4 콘택플러그(144b)를 통하여 상기 소오스 도핑층(132c)에 접속될 수 있다. 이와는 달리, 상기 소오스 라인(146b)의 일부가 상기 소오스 라인 콘택홀(142b)내로 연장되어 상기 소오스 도핑층(132c)에 접속될 수 있다.
상술한 형태의 이이피롬 셀의 프로그램 동작 방법을 설명한다. 컨트롤 게이트 라인(138b)을 통하여 컨트롤 게이트 도핑층(120)에 프로그램 전압을 인가하고, 워드라인(146a)을 통하여 선택 게이트 전극(130a)에 선택전압을 인가하며, 상기 비트라인(138a)을 통하여 상기 드레인 도핑층(132a)에 접지전압을 인가한다. 이에 따라, 상기 플로팅 게이트(130b)에는 상기 컨트롤 게이트 도핑층(120)으로 부터 유기된 전압이 인가되며, 상기 터널 도핑층(118)에는 상기 비트라인(138a)의 접지전압이 인가되어 상기 터널 도핑층(118)으로 부터 전하들이 상기 플로팅 게이트(130b)내로 인입하게 된다.
상기 이이피롬 셀의 소거 동작을 설명한다. 컨트롤 게이트 라인(138b)에 접지전압을 인가하고, 선택 게이트 전극(130a)에 선택 게이트 전압을 인가하며, 비트라인에 소거 전압을 인가한다. 이때, 상기 선택 게이트 전압은 상기 소거 전압에 선택 트랜지스터의 문턱전압을 더한 값인 것이 바람직하다. 이에 따라, 상기 플로팅 도핑층(132b)에 상기 소거 전압이 인가되어 상기 터널 도핑층(118)에도 상기 소거전압이 인가되며, 상기 플로팅 게이트(130b)에는 접지전압에 유기된 전압이 인가되어 상기 플로팅 게이트(130b)내의 전하들이 상기 터널 도핑층(132b)으로 방출된다.
상술한 구조의 이이피롬 셀에 있어서, 상기 채널 오목부(110)에 의하여 상기 선택 게이트 전극(130a)의 채널길이가 증가된다. 이에 따라, 상기 선택 게이트 전극(130a)을 포함하는 선택 트랜지스터의 펀치스루 특성이 크게 향상된다. 또한, 상기 컨트롤 오목부(112)에 의하여 상기 컨트롤 게이트 도핑층(120)과 상기 플로팅 게이트(130b)간의 중첩 면적이 증가된다. 이에 따라, 상기 이이피롬 셀의 커플링 비(coupling ratio)가 증가되어 상기 이이피롬 셀의 동작전압이 감소된다. 그 결과, 상기 이이피롬 셀을 포함하는 반도체 소자의 소비전력을 감소시킬 수 있다.
상술한 구조의 이이피롬 셀을 이용하여 셀 어레이를 구성할 수 있다.
도 4는 본 발명의 실시예에 따른 이이피롬 셀들로 구성된 셀 어레이를 나타내는 평면도이다.
도 4를 참조하면, 복수개의 이이피롬 셀들(C)이 행방향들 및 열방향들을 따라 2차원적으로 배열되어 있다. 상기 이이피롬 셀(C)은 상하좌우 대칭적으로 배열되어 셀 어레이를 구성한다. 각 행에서, 인접한 한쌍의 셀들(C)에 포함된 한쌍의 선택 게이트 전극들(130a)은 서로 연결되어 있으며, 하나의 워드라인 콘택홀(142a)을 공유한다.
하나의 비트라인 콘택홀(134a)은 각 열의 인접한 한쌍의 셀들(C)에 의해 공유된다. 하나의 컨트롤 게이트 라인 콘택홀(134b)은 각 열의 인접한 한쌍의 셀들(C)에 의해 공유된다.
하나의 소오스 라인 콘택홀(142b)은 서로 인접한 4개의 셀들(C)에 의해 공유된다. 이 경우에, 제1 활성영역의 연장부(105)도 상기 인접한 4개의 셀들(C)이 공유함으로써, 반도체 소자의 평면적을 감소시킬 수 있다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 이이피롬 셀의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 5b 내지 도 10b는 본 발명의 실시예에 따른 이이피롬 셀의 형성 방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1, 도 5a 및 도 5b를 참조하면, 기판(100)의 소정영역에 소자분리막(102)을 형성하여 제1 활성영역(104a), 제2 활성영역(104b) 및 제1 활성영역의 연장부(105)를 정의한다. 상기 소자분리막(102)은 트렌치 소자분리막으로 형성할 수 있다.
상기 기판(100) 전면 상에 하드마스크막(106)을 형성하고, 상기 하드마스크막(106)을 패터닝하여 상기 제1 활성영역(104a)의 소정영역을 노출시키는 제1 개구부(108a), 및 상기 제2 활성영역(104b)의 소정영역을 노출시키는 적어도 하나의 제2 개구부들(108b)을 형성한다. 상기 하드마스크막(106)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질, 예컨대, 실리콘 질화막을 포함할 수 있다. 보다 구체적으로, 상기 하드마스크막(106)은 차례로 적층된 버퍼절연막 및 실리콘질화막으로 형성할 수 있다. 상기 버퍼절연막은 실리콘 산화막으로 형성할 수 있다.
상기 하드마스크막(106)을 마스크로 사용하여 상기 노출된 제1 및 제2 활성영역(104a,104b)을 식각하여 상기 제1 활성영역(104a)에 채널 오목부(110)를 형성하고, 상기 제2 활성영역(104b)에 적어도 하나의 컨트롤 오목부들(112)을 형성한다.
상기 채널 오목부(110) 및 컨트롤 오목부(112)는 동시에 형성하는 것이 바람직하다. 상기 채널 오목부(110) 및 컨트롤 오목부(112)는 동일한 깊이로 형성될 수 있다. 경우에 따라, 상기 채널 오목부(110) 및 컨트롤 오목부(112)는 서로 다른 마스크 패턴들을 이용하여 순차적으로 형성할 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 하드마스크막(106)을 제거한다. 상기 채널 및 컨트롤 오목부들(110,112)을 갖는 기판(100)에 상기 오목부들(110,112)의 식각 손상을 치유하기 위하여 어닐링 공정 혹은 열산화 공정을 수행할 수 있다. 상기 기판(100) 전면에 제3 및 제4 개구부들(116a,116b)를 갖는 제1 마스크 패턴(114)을 형성한다. 상기 제1 마스크 패턴(114)은 감광막 패턴으로 형성할 수 있다. 상기 제3 개구부(116a)는 상기 채널 오목부(110) 일측의 상기 제1 활성영역(104a)을 노출시킨다. 상기 제4 개구부(116b)는 상기 제2 활성영역(104b)의 소정영역을 노출시킨다. 이때, 상기 제4 개구부(116b)는 상기 컨트롤 오목부들(112)을 노출시킨다.
상기 제1 마스크 패턴(114)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제1 활성영역(104a)에 터널 도핑층(118)을 형성하고, 상기 제2 활성영역(104b)에 컨트롤 게이트 도핑층(120)을 형성한다. 상기 컨트롤 게이트 도핑층(120)은 상기 컨트롤 오목부들(112)의 표면을 따라 형성된다. 상기 제1 마스크 패턴(114)을 형성하기 전에, 불순물 이온들의 주입을 위한 버퍼 산화막(미도시함)을 형성할 수 있다.
상술한 바와 같이, 상기 터널 도핑층(118) 및 컨트롤 게이트 도핑층(120)은 상기 제1 마스크 패턴(114)에 의하여 동시에 형성되는 것이 바람직하다. 이로써, 상기 터널 도핑층(118) 및 컨트롤 게이트 도핑층(120)은 동일한 타입의 불순물들에 의한 동일한 농도를 갖는다. 이와는 다르게, 상기 터널 도핑층(118) 및 컨트롤 게이트 도핑층(120)은 서로 다른 마스크 패턴들에 의해 순차적으로 형성될 수도 있다.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 상기 제1 마스크 패턴(114)을 제거하고, 상기 기판(100) 전면에 콘포말한 게이트 절연막(122)을 형성한다. 상기 게이트 절연막(122)은 열산화막으로 형성할 수 있다.
상기 게이트 절연막(122)을 갖는 기판(100) 상에 상기 터널 도핑층(118) 상의 상기 게이트 절연막(122)을 노출시키는 제5 개구부(126)를 갖는 제2 마스크 패턴(124)을 형성한다. 상기 제2 마스크 패턴(124)은 감광막 패턴으로 형성할 수 있다.
상기 제2 마스크 패턴(124)을 식각마스크로 사용하여 상기 노출된 게이트 절연막(122)을 제거하여 상기 터널 도핑층(118)을 노출시킨다. 이어서, 상기 제2 마스크 패턴(124)을 제거한다. 이로써, 상기 터널 도핑층(118) 상의 게이트 절연막(122)을 선택적으로 제거된다.
이어서, 상기 노출된 터널 도핑층(118) 상에 터널 절연막(128)을 형성한다. 이때, 상기 터널 절연막(128)은 상기 게이트 절연막(122)에 비하여 얇은 두께를 갖도록 형성하는 것이 바람직하다. 상기 터널 절연막(128)은 열산화막으로 형성할 수 있다. 상기 터널 절연막(128)을 형성하는 동안에, 상기 게이트 절연막(122) 상에도 열산화막이 형성될 수 있다.
상기 터널 절연막(128) 및 게이트 절연막(122)을 갖는 기판(100) 전면에 게이트 도전막(130)을 형성한다. 이때, 상기 게이트 도전막(130)은 상기 게이트 절연막(122)을 개재하여 상기 채널 오목부(110) 및 컨트롤 오목부들(112)을 채운다. 상기 게이트 도전막(130)은 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속 함유 물질로 형성할 수 있다. 상기 도전성 금속 함유 물질은 상술한 바와 동일할 수 있다. 도시하지 않았지만, 상기 게이트 도전막(130) 상에 캐핑막을 형성할 수도 있다.
도 9a 및 도 9b를 참조하면, 상기 게이트 도전막(130) 및 게이트 절연막(122)을 패터닝하여 선택 게이트 전극(130a) 및 플로팅 게이트(130b)를 형성한다. 상기 선택 게이트 전극(130a)은 상기 제1 활성영역(104a)을 가로지르며, 상기 채널 오목부(110)를 채운다. 상기 플로팅 게이트(130b)는 상기 선택 게이트 전극(130a) 일측의 상기 제1 활성영역(104a)을 가로지르며, 상기 터널 도핑층(118) 및 터널 절연막(128)을 덮는다. 또한, 상기 플로팅 게이트(130b)는 연장되어 상기 컨트롤 게이트 도핑층(120)을 덮는다. 이때, 상기 플로팅 게이트(130b)는 상기 컨트롤 오목부들(112)을 채운다.
상기 캐핑막(미도시함)이 상기 게이트 도전막(130) 상에 형성될 경우, 상기 선택 게이트 전극(130a) 상에 제1 캐핑 패턴(미도시함), 및 상기 플로팅 게이트(130b) 상에 제2 캐핑 패턴(미도시함)이 형성될 수 있다.
상기 선택 게이트 전극(130a) 및 플로팅 게이트(130b)를 마스크로 사용하여 불순물 이온들을 주입하여 드레인 도핑층(132a), 플로팅 도핑층(132b), 소오스 도핑층(132c) 및 연결 도핑층(132d)을 형성한다. 이때 주입되는 불순물들은 상기 터널 도핑층(118) 및 컨트롤 게이트 도핑층(120)과 동일한 타입이다.
상기 플로팅 도핑층(132b)은 상기 선택 게이트 전극(130a) 및 상기 플로팅 게이트(130b) 사이의 제1 활성영역(104a)에 형성되고, 상기 드레인 도핑층(132a)은 상기 플로팅 도핑층(132b)에 대향된 상기 선택 게이트 전극(130a) 일측의 상기 제1 활성영역(104a)에 형성된다. 상기 소오스 도핑층(132c)은 도 3d에 도시된 바와 같이, 상기 플로팅 도핑층(132b)에 대향된 상기 플로팅 게이트 전극(130a) 일측의 제1 활성영역(104a) 및 제1 활성영역의 연장부(105)에 형성된다. 상기 연결 도핑층(132d)은 상기 플로팅 게이트(130b) 양측의 제2 활성영역(104b)에 형성된다.
상기 터널 도핑층(118)은 상기 플로팅 도핑층(132b)과 접속되며, 상기 소오스 도핑층(132c)과 이격된다. 상기 연결 도핑층(132d)은 상기 컨트롤 게이트 도핑층(120)과 전기적으로 접속된다.
도 10a 및 도 10b를 참조하면, 상기 결과물을 갖는 기판(100) 전면에 제1 층간절연막(133)을 형성한다. 상기 제1 층간절연막(133)은 실리콘 산화막으로 형성될 수 있다. 상기 제1 층간절연막(133)은 상부면이 평탄화된 상태일 수 있다.
상기 제1 층간절연막(133)을 패터닝하여 상기 드레인 도핑층(132a)의 소정영역을 노출시키는 비트라인 콘택홀(134a), 및 상기 연결 도핑층(132d)의 소정영역을 노출시키는 컨트롤 게이트 라인 콘택홀(134b)을 형성한다. 이어서, 상기 비트라인 콘택홀(134a)을 채우는 제1 콘택플러그(136a), 및 상기 컨트롤 게이트 라인 콘택홀(134b)을 채우는 제2 콘택플러그(136b)를 형성할 수 있다.
상기 기판(100) 전면에 제1 배선 도전막을 형성하고, 상기 제1 배선 도전막을 패터닝하여 상기 제1 콘택플러그(136a)와 접속하는 비트라인(138a) 및 상기 제2 콘택플러그(136b)와 접속하는 컨트롤 게이트 라인(138b)을 형성한다. 상기 비트라인(138a) 및 상기 컨트롤 게이트 라인(138b)은 서로 평행하다.
다른 방법으로, 상기 제1 및 제2 콘택플러그들(136a,136b)을 형성하는 단계를 생략할 수 있다. 이 경우에, 상기 콘택홀들(134a,134b)을 갖는 기판(100) 전면에 상기 제1 배선 도전막을 형성한다. 따라서, 상기 제1 배선 도전막의 일부는 상기 콘택홀들(134a,134b)내에도 형성되어 각각 드레인 도핑층(132a) 및 연결 도핑층(132d)에 접속된다. 이 후에, 상기 제1 배선 도전막을 패터닝하여 상기 비트라인(138a) 및 컨트롤 게이트 라인(138b)을 형성한다. 상기 제1 배선 도전막은 텅스텐 또는 알루미늄등과 같은 금속막으로 형성할 수 있다.
상기 기판(100) 전면에 제2 층간절연막(140)을 형성한다. 상기 제2 층간절연막(140)은 실리콘 산화막으로 형성할 수 있다. 상기 제2 층간절연막(140)은 그것의 상부면이 평탄화된 상태일 수 있다.
이 후의 공정인 도 2의 워드라인(146a) 및 소오스 라인(146b)을 형성하는 공정들은 도 3a, 도 3b, 도 3c 및 도 3d를 참조하여 설명한다.
도 3a, 도 3b, 도 3c 및 도 3d를 참조하면, 상기 제2 및 제1 층간절연막들(140,133)을 연속적으로 패터닝하여 상기 선택 게이트 전극(130a)의 소정영역을 노출시키는 워드라인 콘택홀(142a), 및 상기 소오스 도핑층(132c)의 소정영역을 노출시키는 소오스 라인 콘택홀(142b)을 형성한다. 이때, 상기 소오스 라인 콘택홀(142b)은 상기 제1 활성영역의 연장부(105)에 형성된 상기 소오스 도핑층(132c)의 일부를 노출시키는 것이 바람직하다.
상기 워드라인 콘택홀(142a)을 채우는 제3 콘택플러그(144a), 및 상기 소오스 라인 콘택홀(142b)을 채우는 제4 콘택플러그(144b)를 형성한다.
상기 기판(100) 전면 상에 제2 배선 도전막을 형성하고, 상기 제2 배선 도전막을 패터닝하여 상기 제3 콘택플러그(144a)와 전기적으로 접속하는 워드라인(146a), 및 상기 제4 콘택플러그(144b)와 전기적으로 접속하는 소오스 라인(146b)을 형성한다. 상기 워드라인(146b) 및 소오스 라인(146b)은 서로 평행하며, 상기 비트라인(138a) 및 컨트롤 게이트 라인(138b) 상부를 가로지른다.
이상의 방법들에 의하여 본 발명의 실시예에 따른 이이피롬 셀을 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 선택 게이트 전극은 게이트 절연막을 개재하여 그것의 아래에 위치한 제1 활성영역에 형성된 채널 오목부를 채운다. 이에 따라, 선택 트랜지스터의 채널길이가 증가되어 선택 트랜지스터의 펀치스루 특성이 크게 향상된다. 그 결과, 제한된 면적에서 우수한 특성의 이이피롬 셀을 구현할 수 있다.
또한, 상기 이이피롬 셀의 플로팅 게이트 아래의 제2 활성영역에는 적어도 하나의 컨트롤 오목부가 형성된다. 이에 따라, 상기 플로팅 게이트 및 컨트롤 게이트 도핑층의 중첩된 면적이 증가되어 상기 이이피롬 셀의 커플링비가 증가한다. 그 결과, 상기 이이피롬 셀의 동작전압이 감소되어 저전력의 이이피롬 소자를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 이이피롬 셀을 나타내는 평면도이다.
도 2는 도 1의 이이피롬 셀에 배선들이 포함된 형태를 나타내는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 3c는 도 2의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 3d는 도 2의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 4는 본 발명의 실시예에 따른 이이피롬 셀들로 구성된 셀 어레이를 나타내는 평면도이다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 이이피롬 셀의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5b 내지 도 10b는 본 발명의 실시예에 따른 이이피롬 셀의 형성 방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
Claims (15)
- 기판의 소정영역에 형성되어 제1 및 제2 활성영역들을 한정하는 소자분리막;상기 제1 활성영역의 소정영역에 형성된 채널 오목부를 채우면서 상기 제1 활성영역을 가로지르는 선택 게이트 전극;상기 선택 게이트 전극 일측의 상기 제1 활성영역에 형성된 터널 도핑층;상기 제2 활성영역의 소정영역내에 형성된 컨트롤 게이트 도핑층;상기 터널 도핑층을 덮도록 상기 제1 활성영역을 가로지르고, 연장되어 상기 컨트롤 게이트 도핑층을 덮는 플로팅 게이트;상기 터널 도핑층 및 상기 플로팅 게이트 사이에 개재된 터널 절연막; 및상기 제1 활성영역과 상기 선택 게이트 전극 사이, 상기 제1 활성영역과 상기 플로팅 게이트 사이, 및 상기 컨트롤 게이트 도핑층과 상기 플로팅 게이트 사이에 개재된 게이트 절연막을 포함하는 이이피롬 셀.
- 제 1 항에 있어서,상기 컨트롤 게이트 도핑층은 상기 플로팅 게이트 아래의 상기 제2 활성영역에 형성된 적어도 하나의 컨트롤 오목부들의 표면을 따라 형성되고, 상기 플로팅 게이트는 상기 게이트 절연막을 개재하여 상기 컨트롤 오목부들을 채우는 것을 특징으로 하는 이이피롬 셀.
- 제 1 항 또는 제 2 항에 있어서,상기 채널 도핑층과 상기 컨트롤 게이트 도핑층은 동일한 타입의 불순물들로 도핑되며 동일한 농도를 갖는 것을 특징으로 하는 이이피롬 셀.
- 제 1 항 또는 제 2 항에 있어서,상기 선택 게이트 전극과 상기 플로팅 게이트 사이의 상기 제1 활성영역내에 형성된 플로팅 도핑층;상기 플로팅 도핑층에 대향된 상기 선택 게이트 전극 일측의 상기 제1 활성영역에 형성된 드레인 도핑층;상기 플로팅 도핑층에 대향된 상기 플로팅 게이트 일측의 상기 제1 활성영역에 형성된 소오스 도핑층; 및상기 플로팅 게이트 양측의 상기 제2 활성영역에 형성된 연결 도핑층을 더 포함하되, 상기 터널 도핑층은 상기 플로팅 도핑층과 연결되고 상기 소오스 도핑층과 이격되며, 상기 연결 도핑층은 상기 컨트롤 게이트 도핑층과 연결된 것을 특징으로 하는 이이피롬 셀.
- 제 4 항에 있어서,상기 채널 오목부의 바닥면은 상기 드레인 및 플로팅 도핑층들의 바닥면에 비하여 낮게 위치한 것을 특징으로 하는 이이피롬 셀.
- 제 4 항에 있어서,상기 선택 게이트 전극 및 플로팅 게이트를 포함한 기판 전면을 덮는 제1 층간절연막;상기 제1 층간절연막 상에 배치되되, 상기 제1 층간절연막을 관통하여 상기 드레인 도핑층을 노출시키는 제1 콘택홀을 통하여 상기 드레인 도핑층에 접속된 비트라인;상기 제1 층간절연막 상에 상기 비트라인과 평행하게 배치되되, 상기 제1 층간절연막을 관통하여 상기 연결 도핑층을 노출시키는 제2 콘택홀을 통하여 상기 연결 도핑층에 연결된 컨트롤 게이트 라인;상기 비트라인 및 컨트롤 게이트 라인을 덮는 제2 층간절연막;상기 제2 층간절연막 상에 배치되어 상기 비트라인을 가로지르되, 상기 제2 및 제1 층간절연막들을 관통하여 상기 선택 게이트 전극을 노출시키는 제3 콘택홀을 통하여 상기 선택 게이트 전극과 접속된 워드라인; 및상기 제2 층간절연막 상에 배치되어 상기 워드라인과 평행하되, 상기 제2 및 제1 층간절연막들을 관통하여 상기 소오스 도핑층을 노출시키는 제4 콘택홀을 통하여 상기 소오스 도핑층과 접속된 소오스 라인을 더 포함하는 이이피롬 셀.
- 제 6 항에 있어서,상기 플로팅 도핑층에 대향된 상기 플로팅 게이트 일측의 상기 제1 활성영역은 일측으로 연장되되, 상기 소오스 도핑층은 상기 제1 활성영역의 연장부에도 형성되며, 상기 제4 콘택홀은 상기 제1 활성영역의 연장부에 형성된 상기 소오스 도핑층의 일부를 노출시키는 것을 특징으로 하는 이이피롬 셀.
- 기판 상에 제1 및 제2 활성영역들을 한정하는 소자분리막을 형성하는 단계;상기 제1 활성영역의 소정영역에 채널 오목부를 형성하는 단계;상기 채널 오목부 일측의 제1 활성영역에 터널 도핑층을 형성하는 단계;상기 제2 활성영역의 소정영역에 컨트롤 게이트 도핑층을 형성하는 단계;상기 제1 및 제2 활성영역들 상에 게이트 절연막을 형성하는 단계;상기 터널 도핑층 상의 상기 게이트 절연막을 선택적으로 제거하는 단계;상기 터널 도핑층 상에 터널 절연막을 형성하는 단계;상기 기판 상에 상기 채널 오목부를 채우는 게이트 도전막을 형성하는 단계; 및상기 게이트 도전막을 패터닝하여 상기 채널 오목부를 채우며 상기 제1 활성영역을 가로지르는 선택 게이트 전극, 및 상기 터널 도핑층을 덮도록 상기 제1 활성영열 가로지르고 상기 컨트롤 게이트 도핑층을 덮는 플로팅 게이트를 형성하는 단계를 포함하는 이이피롬 셀의 형성 방법.
- 제 8 항에 있어서,상기 제2 활성영역의 소정영역에 적어도 하나의 컨트롤 오목부를 형성하는 단계를 더 포함하되, 상기 컨트롤 게이트 도핑층은 상기 컨트롤 오목부의 표면을 따라 형성하고, 상기 게이트 도전막은 상기 컨트롤 오목부를 채우도록 형성되는 것을 특징으로 하는 이이피롬 셀의 형성 방법.
- 제 9 항에 있어서,상기 채널 오목부 및 상기 컨트롤 오목부는 동시에 형성되는 것을 특징으로 하는 이이피롬 셀의 형성 방법.
- 제 8 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,상기 채널 도핑층 및 상기 컨트롤 게이트 도핑층은 동시에 형성되는 것을 특징으로 하는 이이피롬 셀의 형성 방법.
- 제 8 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,상기 선택 게이트 전극 및 플로팅 게이트를 형성한 후에,상기 선택 게이트 전극 및 플로팅 게이트를 마스크로 사용하여 불순물 이온들을 주입하여 상기 선택 게이트 전극과 상기 플로팅 게이트 사이의 상기 제1 활성영역내의 플로팅 도핑층, 상기 플로팅 도핑층에 대향된 상기 선택 게이트 전극 일측의 상기 제1 활성영역내의 드레인 도핑층, 상기 플로팅 도핑층에 대향된 상기 플로팅 게이트 일측의 상기 제1 활성영역에 형성된 소오스 도핑층, 및 상기 플로팅 게이트 양측의 상기 제2 활성영역내의 연결 도핑층을 형성하는 단계를 더 포함하되, 상기 터널 도핑층은 상기 플로팅 도핑층과 연결됨과 동시에 상기 소오스 도핑층과 이격되며, 상기 연결 도핑층은 상기 컨트롤 게이트 도핑층과 연결된 것을 특징으로 하는 이이피롬 셀의 형성 방법.
- 제 12 항에 있어서,상기 채널 오목부는 그것의 바닥면이 상기 드레인 및 플로팅 도핑층들에 비하여 낮게 위치하도록 형성하는 것을 특징으로하는 이이피롬 셀의 형성 방법.
- 제 12 항에 있어서,상기 기판 전면을 덮는 층간절연막을 형성하는 단계;상기 제1 층간절연막을 패터닝하여 상기 드레인 도핑층을 노출시키는 제1 콘택홀, 및 상기 연결 도핑층을 노출시키는 제2 콘택홀을 형성하는 단계;상기 제1 층간절연막 상에 상기 제1 콘택홀을 통하여 상기 드레인 도핑층과 접속된 비트라인, 및 상기 제2 콘택홀을 통하여 상기 연결 도핑층에 접속된 컨트롤 게이트 라인을 형성하는 단계;상기 기판 전면을 덮는 제2 층간절연막을 형성하는 단계;상기 제2 및 제1 층간절연막들을 연속적으로 패터닝하여 상기 선택 게이트 전극을 노출시키는 제3 콘택홀, 및 상기 소오스 도핑층을 노출시키는 제4 콘택홀을 형성하는 단계; 및상기 제2 층간절연막 상에 상기 비트라인을 가로지르며 상기 제3 콘택홀을 통하여 상기 선택 게이트 전극에 접속된 워드라인, 및 상기 워드라인에 평행하며 상기 제4 콘택홀을 통하여 상기 소오스 도핑층에 접속된 소오스 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 셀의 형성 방법.
- 제 14 항에 있어서,상기 소자분리막은 상기 플로팅 도핑층에 대향된 상기 플로팅 게이트 일측의 상기 제1 활성영역으로부터 일측으로 연장된 제1 활성영역의 연장부를 더 정의하되, 상기 소오스 도핑층은 상기 제1 활성영역의 연장부에도 형성되고, 상기 제4 콘택홀은 상기 제1 활성영역의 연장부에 형성된 상기 소오스 도핑층의 일부를 노출시키는 것을 특징으로 하는 이이피롬 셀의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050112398A true KR20050112398A (ko) | 2005-11-30 |
Family
ID=37287310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
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|---|---|
| KR (1) | KR20050112398A (ko) |
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|---|---|---|---|---|
| KR100795907B1 (ko) * | 2006-09-07 | 2008-01-21 | 삼성전자주식회사 | 이이피롬 소자 및 그 형성 방법 |
| KR101159111B1 (ko) * | 2005-12-29 | 2012-06-25 | 매그나칩 반도체 유한회사 | 이이피롬 소자의 셀 |
| KR20130121737A (ko) * | 2012-04-27 | 2013-11-06 | 한국전자통신연구원 | 비휘발성 메모리 및 비휘발성 메모리의 제조 방법 |
-
2004
- 2004-05-25 KR KR1020040037468A patent/KR20050112398A/ko not_active Application Discontinuation
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| KR100795907B1 (ko) * | 2006-09-07 | 2008-01-21 | 삼성전자주식회사 | 이이피롬 소자 및 그 형성 방법 |
| KR20130121737A (ko) * | 2012-04-27 | 2013-11-06 | 한국전자통신연구원 | 비휘발성 메모리 및 비휘발성 메모리의 제조 방법 |
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