CN1172365C - 一种叠层栅快闪存储单元及其制造方法 - Google Patents
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Abstract
本发明为一种叠层栅快闪存储单元及其制造方法，它包含一U-型浮置栅，一控制栅，及两者间的一内多晶硅氧化三明治层。叠层栅闪存储单元的制造步骤为：在硅基底沉积穿遂氧化层与第一多晶硅层，离子注入第一多晶硅层，经后续沉积氧化层、沉积氮化物层、蚀刻平板印刷工艺(微影制程)，进行蚀刻、化学机械研磨平坦化与回蚀，形成第一多晶叠层结构，第二多晶硅层和多晶硅间隙壁，及第三多晶硅层和控制栅。
Description
本发明是有关于一种能在浮置栅(FG)与控制栅(CG)之间增大交叠面积(Areal Overlapping)的改进的叠层栅快闪存储单元(Stacked GateFlash Memory Cell)，因而能增加控制栅对浮置栅的耦合率(Control-gate-to-floating-gate Coupling Ratio)，且改善存储单元性能。特别有关于一种制造叠层栅快闪存储单元的新的方法，并以此方法制造快闪存储单元，其中浮置栅自对准(Self-aligned)于场氧化层而形成，且没有牺牲浮置栅与控制栅之间的耦合率。本发明应用在制造工艺上新颖的方法也因超越了传统蚀刻平板印刷工艺(微影制程)基础技术的极限而更缩小了浮置栅的间距，因此，本发明可使快闪存储单元的尺度进一步的缩小(Scaling Down)，且不会导致因改良蚀刻平板印刷工艺而产生过多的花费。此外，较高的耦合率可使存储单元在较低的控制栅电压下操作；此有利的特征可降低在快闪存储单元间崩溃电压的一连串严苛的标准。所以，本发明所披露的方法基本上不只可缩小快闪存储单元的尺寸，也可缩小浮置栅的电压。
随着数字相机与掌上型个人计算机的引入与快速的增加，具有小尺寸且可作为便携式大容量储存器的高密度闪存已被广泛的注意。对电子使用消费者而言，闪存最重要的关键在于可利用减少存储单元的尺寸来降低成本的花费。为了减少存储单元的尺寸，资料线行距(DataLine Pitch)须如同栅极长度般的被减少。浮置栅尺寸减少的结果会使快闪存储单元的尺度进一步缩小，这对于在叠层栅闪存中的浮置栅与控制栅间的耦合率有不利的影响。因此，在半导体制造工业中，达到高栅极耦合率且同时使快闪存储单元尺度可进一步缩小的目标变得更加具有挑战性。
在IEDM第271页中(1997)，标题为”一种适用于256 Mbit与1 Gbit闪存的新颖高密度5F2 NAND STI存储单元技术”，作者为K.Shimizu，K.Narita，H.Watanabe，E.Kamiya，Takeuchi，T.Yaegashi，S.Aricome，与T.Watanabe，的公开文献已披露一种低位花费(Low Bit-cost)闪存的5F2 NAND STI存储单元技术。图1a、1b、1c所示为Shimizu et al文献中用来制造闪存的三层多晶硅层。第一薄多晶硅膜22(组成浮置栅的一部分)提供了在浅沟渠隔离(Shallow Trench Isolation)的形成过程中，改善平坦化工艺的控制性(The Controllability of The Planarization Process)的功能。第二多晶硅膜24(也组成浮置栅的一部分)可由氮化硅罩幕层26与两个氮化物间隙壁(Spacer)28所界定。氮化物间隙壁28可提供在场氧化层(Field Oxide)顶部的第二多晶硅膜24交叠，以改善存储单元的耦合率。
在Shimizu et al文献中所揭露的存储单元，由于SiN图案的形成(在SiN间隙壁形成之前)并非自对准于场氧化层的边界，在存储单元尺度上的SiN罩幕层与多晶硅层之间不对准容许误差(MisalignmentTolerance)受到明显限制。再者，在控制栅与浮置栅间的内介电膜为二度空间，因此，耦合率的改善全归因于在场氧化层顶部的浮置栅交叠(利用氮化物间隙壁来控制)，所以，耦合率的改善相当受到限制。
在另一个标题为”用于1-Gb闪存的一种以0.18-μm宽度隔离与3-D层间多晶硅介电膜的0.24-μm2存储单元制程”，作者为T.Kobayashi，N.Matsuzaki，A.Sato，A.Katayama，H.Kurata，A.Miura，T.Mine，Y.Goto，T.Morimoto，H.Kume，T.Kure，以及K.Kimura，的公开文献中揭露一种利用使用0.2-μm制造技术，以制造0.24-μm2无接触数组(Contactless-array)快闪存储单元的方法。如图2a、2b、2c、2d、2e、2f、2g所示，在存储单元之间利用将硼磷硅玻璃(BPSG)42填入凹沟中，形成0.18-μm宽的自对准浅凹沟隔离44(Shallow Groove Isolation，SGI)，以维持隔离崩溃电压。此外，使用具有高电容的三度空间、单层化学气相沉积氧化层做为层间多晶硅介电膜38利用增加耦合率来降低内部操作电压(Internal Operational Voltage)。
在Kobayashi et al文献中所揭露的方法包括下列主要特征：(1)第一多晶硅膜可作为第一浮置栅32，并且自对准于场氧化层的边界；(2)第二多晶硅膜作为牺牲层，且随后会被去除，以形成U-型浮置栅；(3)当形成U-型浮置栅与浮置栅图案化之后，第三多晶硅膜可作为第二浮置栅36；(4)第四多晶硅膜40可用来作为控制栅图案；(5)在控制栅与浮置栅间形成单层三度空间(3D)CVD氧化层作为内介电膜38，以进一步改善耦合率。然而，在Kobayashi et al的方法中也有数个明显的缺点。第一，需要四层多晶硅膜。第二，由于浮置栅图案的形成(第三多晶硅)并非自对准于第一多晶硅图案，在浮置栅图案罩幕层(亦即，浮置栅层顶部)与第一多晶硅图案罩幕层(浮置栅层的底部)之间的不对准容许误差会在存储单元尺寸上受到限制。再者，浮置栅与控制栅间的内介电膜为单一层化学气相沉积氧化层，因而潜在的资料保存(data retention)问题将会造成组件可靠性的困扰。
因此，本发明的一目的，在于提供一种叠层栅快闪存储单元及其制造方法，其高性能，小尺寸的叠层栅闪存，并能增加控制栅对浮置栅的耦合率。特别有关于提供一种改进的叠层栅快闪存储单元，能在浮置栅(FG)与控制栅(CG)间增大交叠面积，因而能增加控制栅对浮置栅的耦合率。本发明的叠层快闪存储单元可利用一新颖的方法制作，在没有牺牲控制栅与浮置栅间的耦合率下，浮置栅可自对准于场氧化层。本发明工艺所使用的新颖方法可超越传统基础蚀刻平板印刷技术的极限而进一步缩小了浮置栅间的间距，因此，本发明可使快闪存储单元的尺度进一步的缩小，且不会导致过多因改良蚀刻平板印刷技术而造成的花费。本发明存储单元所提出的较高栅极耦合率也可使存储单元在较低的控制栅电压下操作。
本发明的目的可以通过以下措施来达到：
一种叠层栅快闪存储单元制造方法，包括下列步骤：
(a)在一硅基底上沉积一穿隧氧化层与一第一多晶硅层，然后离子注入该第一多晶硅层；
(b)在该第一多晶硅层上沉积一第一氧化层，然后再沉积一氮化物层，接着对该第一多晶硅层进行蚀刻平板印刷，以形成一第一多晶硅叠层结构；
(c)对该硅基底进行蚀刻，以在该硅基底中至少产生一浅沟渠，接着沉积一第二氧化层以填满该浅沟渠；
(d)进行化学机械研磨平坦化与回蚀氧化层，以去除超出该浅沟渠部分的该第二氧化层；
(e)沉积一第二多晶硅层，然后离子注入该第二多晶硅层，并蚀刻该第二多晶硅层，用以在该第一多晶硅叠层结构的侧壁上形成一第二多晶硅间隙壁；
(f)以湿蚀刻去除该氮化物层，接着以湿浸泡去除在该第一多晶硅层顶部的该第一氧化层，其中，该第二多晶硅间隙壁与该第一多晶硅层形成一U-型三度空间浮置栅；以及
(g)沉积一层间多晶硅介电膜与一第三多晶硅层，接着对该第三多晶硅层进行蚀刻平板印刷，用以从该第三多晶硅层中形成一控制栅；
(h)其中该层间多晶硅介电膜与该控制栅配合该浮置栅的U-型三度空间轮廓，因此可增大在该控制栅与该浮置栅之间的面积交叠部分。
本发明还涉及一种叠层栅快闪存储单元，包括：
(a)一基底，与在该基底上的一穿隧氧化层；
(b)在该穿隧氧化层上的一U-型浮置栅，该U-型浮置栅包括一底部部分与一翼部部分；以及
(c)一控制栅，与在该浮置栅与该控制栅之间的一层间多晶硅氧化三明治层结构，该层间多晶硅氧化层与该控制栅配合该浮置栅的U-型轮廓，因此能增加在该控制栅与该浮置栅间的面积交叠部分。
换言之，本发明所述的制备叠层快闪存储单元的方法具有数个主要特征，它包括：(1)第一多晶硅(浮置栅的一部份)自对准于场氧化层边界，而多晶硅膜相当薄，以方便于STI(浅沟渠隔离)平坦化步骤；(2)氧化物/氮化物层可作为牺牲层，且此两层皆在第二多晶硅层沉积之前去除；(3)沉积第二多晶硅层，以形成在第一多晶硅层图案每一边的多晶硅间隙壁(浮置栅的一部份)。本发明方法提出的间隙壁形成可使最终浮置栅(Final Floating Gate)自对准于场氧化层。在场氧化层顶部的浮置栅交叠可利用多晶硅间隙壁的厚度来决定。再者，多晶硅间隙壁的形成可使在两个相邻的浮置栅的间距较传统的蚀刻平板印刷技术所限制的范围更为缩小。这两点特征进一步缩小存储单元的尺度。
本发明所述的的方法可以下列步骤作为总结：
(1)在硅基底上沉积一穿隧氧化层(约70-120埃)以及一薄的第一多晶硅层(约300-1000埃)，接着离子注入第一多晶硅层。
(2)在基底上沉积一薄的氧化层(约100-1000埃)，然后一层氮化物层(约3000埃)，接着将第一多晶硅层微影，以形成第一多晶硅叠层结构。
(3)进行硅基底蚀刻，至少产生一浅沟渠，接着沉积一氧化层以填满浅沟渠，然后进行化学机械研磨平坦化，并将氧化层回蚀。此浅沟渠将作为存储单元之间的绝缘隔离用。
(4)沉积第二多晶硅层，接着离子注入第二多晶硅层，且蚀刻第二多晶硅层以形成第二多晶硅间隙壁。
(5)利用蚀刻将氮化物层去除，接着以湿浸泡(Wet Dip)去除在第一多晶硅层顶部的氧化层。
(6)沉积一层间多晶硅介电膜与第三多晶硅层，接着利用第三多晶硅层的蚀刻平板印刷(1ithography process)，从第三多晶硅层中形成控制栅。
本发明提出叠层快闪存储单元的主要构件之一为薄第一多晶硅浮置栅部分与多晶硅间隙壁浮置栅部分，可形成自对准于场氧化层的U-型三度空间浮置栅。此结构基本上可增加在浮置栅与控制栅间的有效交叠面积，因此，在不需要增加存储单元面积的情况下，可使存储单元达到较高的栅极耦合率。与现有的3-D浮置栅结构比较，本发明仅需要三个多晶硅膜(第一浮置栅部分，第二浮置栅部分，与控制栅)。再者，在本发明中，使用具有氧化层/氮化层/氧化层的层间多晶硅介电膜可达到令人满意的资料保存能力。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
附图说明
图1a、1b、1c是显示现有一种形成快闪存储单元的制造方法剖面图；
图2a、2b、2c、2d、2e、2f、2g是显示现有另一种形成快闪存储单元的制造方法剖面图；
图3a是显示在硅基底上形成一穿隧氧化层，一薄的第一多晶硅层，一薄的氧化层、以及一氮化物层，接着进行第一多晶硅层的蚀刻平板印刷，以形成第一多晶硅叠层结构；
图3b是显示硅基底蚀刻以形成浅沟渠，然后利用氧化物的沉积将浅沟渠填满，接着利用化学机械研磨法与回蚀氧化层，将在浅沟渠外的氧化层去除；
图3c是显示利用第二多晶硅层的沉积、离子注入与蚀刻，形成第二多晶硅层间隙壁；
图3d是显示利用蚀刻去除氮化物，然后利用湿浸泡将氧化物去除，形成一U-型三度空间的浮置栅；以及
图3e是显示在沉积层间多晶硅介电膜与第三多晶硅层之后，进行第三多晶硅层的蚀刻平板印刷，以在第三多晶硅层上图案化控制栅，形成本发明的叠层栅闪存。
图号说明
1：穿隧氧化层；2：第一多晶硅层；3：薄氧化层；4：氮化物层；5：浅沟渠隔离；6：第二多晶硅间隙壁；7：第一多晶硅叠层结构；8：U-型浮置栅；11：层间多晶硅介电膜；12：控制栅；22：第一多晶硅膜；24：第二多晶硅膜；26：氮化硅罩幕层；28：氮化物间隙壁；32：第一浮置栅；36：第二浮置栅；38：内介电膜；40：第四多晶硅膜；42：BPSG；以及44：浅凹沟隔离。
本发明披露一种利用增大在浮置栅(FG)与控制栅(CG)间的交叠面积，来增加控制栅对浮置栅耦合率的改良型叠层栅快闪存储单元。本发明的叠层快闪存储单元可利用一新颖的方法制备，其中浮置栅具有三度空间的U-型结构，且在没有牺牲控制栅与浮置栅间的耦合率下，浮置栅可自对准于场氧化层。应用在本发明的新颖方法可使在浮置栅间的间距较传统基础蚀刻平板印刷技术所限制的范围更为缩小。因此，本发明可使快闪存储单元的尺度进一步的缩小，且不会导致过多的花费。本发明存储单元所提出的较高栅极耦合率也可使存储单元在较低的控制栅电压下操作。
以下为本发明主要步骤的详细摘要：
·沉积穿隧氧化层(70-120埃)
·沉积第一多晶硅层(300-1000埃)；
·离子注入第一多晶硅层；
·沉积薄氧化层(300-1000埃)；
·沉积氮化物层(～3000埃)(作为CMP中止层)；
·以光罩界定第一多晶硅叠层结构；
·蚀刻第一多晶硅叠层结构；
·蚀刻硅基底以产生浅沟渠；
·沉积氧化层以填满浅沟渠；
·化学机械研磨平坦化与回蚀氧化层；
·对第二多晶硅层做预沉积的清洗；
·沉积第二多晶硅层；
·离子注入第二多晶硅层；
·蚀刻第二多晶硅层，以形成第二多晶硅间隙壁；
·湿蚀刻移除沉积层的氮化物；
·以湿浸泡去除在第一多晶硅层顶部的氧化层；同时，由第一多晶硅层与第二多晶硅层形成U-型浮置栅；
·沉积层间多晶硅介电膜；
·沉积第三多晶硅层，第三多晶硅层随后会形成控制栅；
·以光罩界定控制栅；以及
·蚀刻控制栅/浮置栅以形成最终的存储单元。
如上所述，本发明所述的制备叠层快闪存储单元的方法具有数个主要特征，包括：(1)形成浮置栅的底部部分的第一多晶硅层或多晶硅膜自对准于场氧化层边界，而第一多晶硅膜相当薄，以致可使用STI平坦化步骤；(2)氧化物与氮化物层可作为牺牲层，用以建立浮置栅翼部的高度，且此两层皆在第二多晶硅层沉积之前去除；(3)沉积第二多晶硅层以在第一多晶硅层图案的每一边界上形成多晶硅间隙壁，亦即，浮置栅的翼部。本发明方法形成多晶硅间隙壁的新颖步骤可使最终形成的浮置栅自对准于场氧化层，在场氧化层顶部的浮置栅交叠部分可利用多晶硅间隙壁的厚度决定。再者，间隙壁的形成可使在浮置栅间的间距较传统基础蚀刻平板印刷技术所限制的范围更为缩小，此两点特征将使闪存的尺度进一步缩小。
本发明将利用下列的实施例进行更详细的描述，但并非限制本发明。
实施例1
图3a至图3e是显示依据本发明的一较佳实施例所制造，可在浮置栅与控制栅之间增大栅极耦合的改进型叠层栅闪存的主要步骤。
如图3a所示，在硅基底上形成穿隧氧化层1、第一薄多晶硅层2、薄氧化层3与氮化物层4，接着进行蚀刻平板印刷，以形成第一多晶硅叠层结构7。氧化层3的厚度可决定在浮置栅与控制栅之间的最终耦合率。较大的厚度对栅极耦合率较有益处，但会增加在随后形成浅沟渠隔离时，使用CMP(化学机械研磨法)平坦化的难度。
如图3b所示，利用硅基底蚀刻形成浅沟渠5，随后沉积氧化层以填满浅沟渠。此后，利用化学机械研磨法与氧化层的回蚀，去除在浅沟渠外的氧化层。
图3c显示，在第一多晶硅叠层结构7的边界上形成第二多晶硅间隙壁6，第二多晶硅间隙壁6首先利用沉积第二多晶硅层与离子注入第二多晶硅层，然后以非等向性蚀刻第二多晶硅层来形成。
如图3d所示，形成一U-型三度空间浮置栅8，此浮置栅8包括从第一多晶硅层2的底部部分与第二多晶硅间隙壁6的翼部部分。三度空间U-型浮置栅8的形成是首先利用湿蚀刻去除氮化物层4，接着，以湿浸泡方式去除在第一多晶硅层2顶部的氧化层3。第二多晶硅间隙壁6的最终高度可利用薄氧化层、氮化物层与第一多晶硅层的集合高度来决定。湿浸泡将会消耗在浅沟渠隔离5中的部分氧化层，消耗的程度则须端视薄氧化层3的厚度而定。然而，由于第二多晶硅间隙壁沿着穿隧氧化层1的侧壁存在，因而穿隧氧化层1将可被保护，且不会被传统上用于湿浸泡的HF所侵害。
如图3e所示，在沉积层间多晶硅介电膜11与第三多晶硅层12，然后对第三多晶硅进行蚀刻平板印刷，用以从第三多晶硅层中图案化形成控制栅之后，形成本发明的叠层栅闪存10。层间多晶硅介电膜11与第三多晶硅层12皆配合U-型三度空间浮置栅的轮廓而形成。因此随后会增加在浮置栅8与控制栅12间的交叠面积，并增大在浮置栅与控制栅间的耦合率。再者，由于浮置栅8也包含从第二多晶硅层中所形成的翼部部分，因此相邻的浮置栅间的距离可缩短，故本发明可在不提升蚀刻平板印刷的情况下，进一步缩小快闪存储单元的尺度。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求并结合说明书与附图的范围所界定者为准。
Claims (8)
1.一种叠层栅快闪存储单元制造方法，其特征是：包括下列步骤：
(a)在一硅基底上沉积一穿隧氧化层与一第一多晶硅层，然后离子注入该第一多晶硅层；
(b)在该第一多晶硅层上沉积一第一氧化层，然后再沉积一氮化物层，接着对该第一多晶硅层进行微影制程，以形成一第一多晶硅叠层结构；
(c)对该硅基底进行蚀刻，以在该硅基底中至少产生一浅沟渠，接着沉积一第二氧化层以填满该浅沟渠；
(d)进行化学机械研磨平坦化与回蚀氧化层，以去除超出该浅沟渠部分的该第二氧化层；
(e)沉积一第二多晶硅层，然后离子注入该第二多晶硅层，并蚀刻该第二多晶硅层，用以在该第一多晶硅叠层结构的侧壁上形成一第二多晶硅间隙壁；
(f)以湿蚀刻去除该氮化物层，接着以湿浸泡去除在该第一多晶硅层顶部的该第一氧化层，其中，该第二多晶硅间隙壁与该第一多晶硅层形成一U-型三度空间浮置栅；以及
(g)沉积一层间多晶硅介电膜与一第三多晶硅层，接着对该第三多晶硅层进行蚀刻平板印刷工艺，用以从该第三多晶硅层中形成一控制栅；
(h)其中该层间多晶硅介电膜与该控制栅配合该浮置栅的U-型三度空间轮廓，因此可增大在该控制栅与该浮置栅之间的面积交叠部分。
2.如权利要求1所述的一种叠层栅快闪存储单元制造方法，其特征是：其中该氮化物层所沉积的厚度为使该第一多晶硅叠层结构与该U-型浮置栅的设计高度一致。
3.如权利要求1所述的一种叠层栅快闪存储单元制造方法，其特征是：其中该第二多晶硅层所沉积的厚度与在相邻的浮置栅之间的设计分离间距一致。
4.如权利要求1所述的一种叠层栅快闪存储单元制造方法，其特征是：其中该穿隧氧化层有一70埃至100埃的厚度。
5.如权利要求1所述的一种叠层栅快闪存储单元制造方法，其特征是：其中该第一多晶硅层有一300埃至1000埃的厚度。
6.如权利要求1所述的一种叠层栅快闪存储单元制造方法，其特征是：其中该第一氧化层有一100埃至1000埃的厚度。
7.如权利要求1所述的一种叠层栅快闪存储单元制造方法，其特征是：其中该氮化物层有一3000埃的厚度。
8.一种叠层栅快闪存储单元，其特征是：叠层包括：
(a)一基底，与在该基底上的一穿隧氧化层；
(b)在该穿隧氧化层上的一U-型浮置栅，该U-型浮置栅包括一底部部分与一翼部部分，其中该翼部部分位于该底部部分的侧壁并沿该侧壁延伸向上；以及
(c)一控制栅，与在该浮置栅与该控制栅之间的一层间多晶硅氧化三明治层结构，该层间多晶硅氧化层与该控制栅配合该浮置栅的U-型轮廓，因此能增加在该控制栅与该浮置栅间的面积交叠部分。
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