CN113299649A - 集成电路及形成集成电路的方法 - Google Patents

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Abstract

本申请的实施例涉及一种集成电路(IC)，其包括限定在低压区域和高压区域之间的边界区域，并且涉及形成集成电路的方法。在一些实施例中，集成电路包括设置在衬底的边界区域中的隔离结构。第一多晶硅组件与隔离结构并排设置在衬底上方。边界介电层设置在隔离结构上。第二多晶硅组件设置在牺牲介电层上。

Description

集成电路及形成集成电路的方法
技术领域
本申请的实施例涉及集成电路及形成集成电路的方法。
背景技术
在过去的几十年，半导体制造工业已经经历了指数增长。在IC演进过程中，高压技术已广泛用于电源管理、稳压器、电池保护器、DC电动机、汽车相关、面板显示驱动器(STN、TFT、OLED等)、彩色显示驱动器、电源相关、电信等。另一方面，随着几何尺寸(即，可使用制造工艺创建的最小组件(或线))的减小，功能密度(即，单位芯片面积中的互连器件的数量)通常在增加。在一些IC设计中，随着技术节点缩小而实现的一项进步是用金属栅电极和高k电介质代替逻辑核心的典型多晶硅栅电极，也称为HKMG替换栅极器件，以利用减小的器件尺寸提供器件性能。高压器件与HKMG逻辑核心集成在同一芯片上，并且支持逻辑核心实现预期的功能并限制或消除芯片间的通信。
发明内容
根据本申请的一个实施例，提供了一种集成电路(IC)，包括：衬底，包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域；隔离结构，设置在衬底的边界区域中；第一多晶硅组件，与隔离结构并排设置在衬底上方；边界介电层，设置在隔离结构上；以及第二多晶硅组件，设置在边界介电层上。
根据本申请的另一实施例，提供了一种形成集成电路(IC)的方法，包括：提供衬底，包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域；在高压区域中将支撑层形成在衬底上方，其中，支撑层在边界区域中具有倾斜的侧壁，倾斜的侧壁从底部到顶部向高压区域倾斜；在低压区域中在衬底上方并且在高压区域中在支撑层上形成低压栅极前体层的堆叠件；以及图案化低压栅极前体层的堆叠件以在低压区域中形成改变的低压栅极前体层；其中，当形成改变的低压栅极前体层时，将低压栅极前体层的堆叠件从边界区域和高压区域去除。
根据本申请的又一实施例，提供了一种形成集成电路(IC)的方法，包括：提供衬底，包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域；在高压区域中在衬底上方形成并图案化第一支撑层；在低压区域中在衬底上方并且在高压区域中在第一支撑层上形成第二支撑层；对第二支撑层和第一支撑层执行蚀刻工艺以从低压区域去述第二支撑层并在边界区域中形成倾斜的侧壁；并且在低压区域中在衬底上方并且在高压区域中在第一支撑层上方形成低压栅极前体层的堆叠件；以及图案化低压栅极前体层的堆叠件以在低压区域中形成低压晶体管器件。
本申请的实施例涉及HKMG技术上的高压集成的边界设计。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出包括限定在低压区域和高压区域之间的边界区域的集成电路(IC)的一些实施例的截面图。
图2-图8示出用于制造包括限定在低压区域和高压区域之间的边界区域的IC的方法的一些实施例的一系列截面图。
图9-图26示出用于制造包括限定在低压区域和高压区域之间的边界区域的IC的方法的一些替代实施例的一系列截面图。
图27示出用于制造包括限定在低压区域和高压区域之间的边界区域的IC的方法的一些实施例的流程图。
图28示出用于制造包括限定在低压区域和高压区域之间的边界区域的IC的方法的一些替代实施例的流程图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
高k金属栅极(HKMG)技术也已经成为用于下一代CMOS器件的领先者中的一个。HKMG技术采用高k电介质，以增加晶体管电容并减少栅极泄漏。金属栅电极用于帮助费米能级钉扎，并允许将栅极调整至低阈值电压。通过结合金属栅电极和高k电介质，HKMG技术使得进一步缩放成为可能并且允许集成芯片在降低的功率下运行。HKMG技术可以用于存储器件、显示器件、传感器件以及需要高压区域的其他应用，并且与传统的MOS器件相比，包括在集成电路中以提供更高的功率并具有更高的击穿电压。然而，将HKMG器件和高压器件嵌入特别是在28nm节点及更高工艺上存在挑战。与这种集成电路相关联的问题是高压器件所在的高压区域和器件以相对较低的电压操作的低压器件区域之间的边界缺陷。例如，用于高压区域和低压区域的栅极电介质常常需要不同的厚度，因此可能需要分别处理。由于栅极电介质的图案化和去除，可能会引入相对较高的隔离损坏和有毒物质残留。例如，高k电介质残留物可能会留在边界区域中，这可能会导致后续工艺受到污染。另外，高压区域和低压区域之间的边界区域可能缺乏结构支撑，并且由平坦化工艺引入的凹陷效应可能导致表面不平坦并且影响低压区域和/或高压区域中的器件性能。
本公开涉及一种集成电路(IC)，其包括设置在低压区域和高压区域之间的边界区域中的边界结构，并且涉及其形成方法。在一些实施例中，例如，参考图1，集成电路100包括衬底106，该衬底包括低压区域102、中压区域103、高压区域104以及限定在低压区域102和中压区域103之间的边界区域130。边界结构150设置在边界区域130中。边界结构150可以包括隔离结构108、与隔离结构108相邻地设置在衬底106上方的第一多晶硅组件112、设置在隔离结构108上方的边界介电层110以及设置在边界介电层110上方的第二多晶硅组件114。通过将边界结构150布置在边界区域中，减少了隔离损伤和不平坦表面，从而改善了器件性能。在一些其他实施例中，形成边界结构150的方法包括，在形成和图案化低压器件前体层(其可以包括高k介电材料)之前形成覆盖高压区域的支撑层。支撑层形成为在边界区域中具有倾斜的侧壁表面，使得来自低压器件前体层的图案化的残留物在边界区域中被最小化。因此，减少了污染。
参考图2-图8，在一些实施例中，第一支撑层202在高压区域104中形成于高压晶体管器件142上方，然后形成第二支撑层204，如图2所示。第二支撑层204在高压区域104中形成于第一支撑层202上方，使得其高度不同于低压区域102中的下部部分。
如图3所示，在一些实施例中，然后对第二支撑层204执行蚀刻工艺以形成倾斜的侧壁204s。在一些替代实施例中，蚀刻工艺还去除第一支撑层202的一部分，使得倾斜的侧壁204s由第一支撑层202和第二支撑层204共同形成(例如，如图15-图16所示)。第一支撑层202和第二支撑层204可以统称为支撑层。倾斜的侧壁204s从底部到顶部向高压区域倾斜，并且可以具有基本上等于45度或在约30度至约45度之间的范围内的倾斜角α。
如图4所示，在一些实施例中，低压栅极前体层1702的堆叠件在低压区域102中形成于衬底106上方并且在高压区域104中形成于第二支撑层204上方。低压栅极前体层1702可以包括低压栅电极层118'、低压栅极介电层120'和掩蔽层402'。
如图5所示，在一些实施例中，图案化低压栅极前体层1702以从高压区域104去除，并且在低压区域102中留下改变的低压栅极前体层1702'。图案化工艺可以包括光刻工艺，其中改变的低压栅极前体层1702'可以被掩蔽层502覆盖以免于去除。掩蔽层502可以由光刻胶掩模或由电介质或其他适用材料制成的转移硬掩模制成。该低压栅极前体层1702由于连续且倾斜的侧壁204s而被完全从边界区域130去除。
如图6所示，在一些实施例中，执行边界填充工艺以填充低压区域102和高压区域104之间的缝隙。在一些实施例中，形成共形层和填充层以填充缝隙。例如，在改变的低压栅极前体层1702'和第二支撑层204上沉积共形多晶硅层2002。随后可以涂覆或旋涂填充层2004(例如，由光刻胶材料制成)以形成平坦顶面。
如图7所示，在一些实施例中，执行图案化工艺以从改变的低压栅极前体层1702'、共形多晶硅层2002、第一支撑层202和/或第二支撑层204分别在低压区域102中形成低压晶体管器件140、在边界区域130中形成边界结构150以及在高压区域104中形成栅极掩蔽结构层128。一对源极/漏极区域144a可以在衬底106中形成于低压栅极堆叠件1702”的相反侧上。
如图8所示，在一些实施例中，ILD层802在低压区域102中形成于低压晶体管器件140上方、在边界区域130中形成于边界结构150上方以及在高压区域104中形成于栅极掩蔽结构层128上方。接触结构152形成为穿过ILD层802到达低压晶体管器件140和高压晶体管器件142上。
如上所述，通过在边界区域130内形成边界结构150，由于栅极电介质的图案化和去除而导致的残留物污染和隔离损坏可以减少甚至消除，因为前体层的一部分形成在支撑层的倾斜的侧壁上，因此在随后的蚀刻工艺期间被完全去除。而且，所公开的边界结构150在制造期间提供支撑，从而减小或消除了凹陷效应。从而，改善了器件性能并且简化了制造工艺，使得在新兴技术节点中进一步缩放成为可能。
图1示出集成电路100的截面图，该集成电路包括限定在低压区域102和中压区域103之间的边界区域130。在一些实施例中，低压晶体管器件140设置在低压区域102内。低压晶体管器件140具有低压栅电极118，其在第一对源极/漏极区域144a之间设置于低压栅极介电层120上方。在一些实施例中，低压栅电极118包括多晶硅。在一些其他实施例中，低压栅电极118可以由金属或金属合金材料制成。低压栅极介电层120可以包括高k栅极介电层。低压栅极介电层120可以覆盖低压栅电极118的底部和侧壁表面，作为图1所示的平面结构的替代。通过在低压区域102的晶体管中使用HKMG结构，晶体管电容(从而驱动电流)增加，并且栅极泄漏和阈值电压降低。在一些实施例中，低压栅电极118可以包括诸如铜(Cu)、钨(W)或铝(Al)或其合金的核心金属层和诸如钛(Ti)、钽(Ta)、锆(Zr)或其合金的阻挡层。在一些实施例中，低压栅极介电层120包括介电常数大于3.9的高k介电材料。低压栅极介电层120的示例可以是氧化铪(HfO)、氧化硅铪(HfSiO)、氧化铝铪(HfAlO)或氧化钽铪(HfTaO)。
中压晶体管器件1206设置在中压区域103中。高压晶体管器件142设置在高压区域104内。高压晶体管器件142具有高压栅电极122，其在第二对源极/漏极区域144b之间设置于高压栅极介电层124上方。高压晶体管器件142被配置为以大于低压晶体管器件140的操作电压进行操作。在一些实施例中，高压栅电极122包括多晶硅。在一些其他实施例中，高压栅电极122可以由金属或金属合金材料制成。高压栅电极122可以具有比低压栅电极118大的栅极长度和栅极宽度。高压栅电极122可以凹进衬底106中。在一些实施例中，高压栅电极122可以包括多晶硅材料。在应用中，第二晶体管可以是驱动器晶体管、功率晶体管。第二晶体管可以是被设计为用于低导通电阻和高阻断电压的LDMOS(横向扩散金属氧化物半导体)晶体管。源极/漏极区域144b与高压栅电极122并排设置，并且可以是不对称的。高压栅极介电层124的厚度可以大于低压栅极介电层120的厚度。在一些实施例中，高压栅极介电层124的厚度是低压栅极介电层120的厚度的约2至5倍，使得高压栅极介电层124可以支持更大的击穿电压。例如，低压栅极介电层120的厚度可以在约30埃
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至约100埃的范围内，而高压栅极介电层124的厚度可以在约150埃至约400埃的范围内。可以理解，这些尺寸以及本文讨论的其他尺寸可以针对不同的工艺节点进行缩放。在一些实施例中，中压晶体管器件1206可以具有与高压晶体管器件142相似的结构，但是具有更小的尺寸。高压晶体管器件142可以用于驱动存储器单元，并且可以具有相对较高的操作电压电平(例如，大于10V)。中压晶体管器件1206例如可以是RF(射频)器件或MIM(金属-绝缘体-金属)器件，并且可以具有比高压器件小的操作电压电平(例如，约6-10V)。低压晶体管器件140可以具有小于中压晶体管器件1206的操作电压电平，并且可以是具有小于1.5V或约0.9-1.1V的操作电压电平的核心器件、具有约1V至2V的操作电压电平的字线器件或具有约1.5V至3V的操作电压电平的I/O(输入和输出)器件。在一些实施例中，栅极掩蔽结构层128可以在高压栅电极122的外围区域处设置于衬底106上方。牺牲介电层126可以设置在栅极掩蔽结构层128和衬底106之间。
在边界区域130内，隔离结构108(诸如浅沟槽隔离(STI)结构或深沟槽隔离(DTI)结构)设置在衬底106的上部部分中。隔离结构108可以从衬底106突出，具有位置高于衬底106的上表面的顶面。第一多晶硅组件112可以设置在衬底106的上表面上，与隔离结构108相邻。边界介电层110可以直接设置在隔离结构108的顶面上。第二多晶硅组件114可以直接设置在边界介电层110上。在一些实施例中，边界介电层110可以是牺牲介电层126的连续部分，因此，边界介电层110可以由与高压区域104中的牺牲介电层126相同的材料制成并具有相同的厚度。在一些实施例中，第一多晶硅组件112和第二多晶硅组件114可以由相同的材料制成。第一多晶硅组件112或第二多晶硅组件114可以包括纯多晶硅或非常轻掺杂的多晶硅。在一些实施例中，边界介电层110可以包括氧化物材料，诸如二氧化硅。
仍在边界区域130内，第一多晶硅组件112可以具有连续的平坦顶面。在一些实施例中，第二多晶硅组件114的顶面可以包括第一平坦部分132和第二平坦部分134。第一平坦部分132更靠近低压区域102，第二平坦部分134更靠近高压区域104。在示出的实施例中，第一平坦部分132相对于衬底106被定位为低于第二平坦部分134。在一些实施例中，第一平坦部分132和第二平坦部分134可具有基本上相同的横向长度。第二多晶硅组件114的最大厚度可以等于第一多晶硅组件112的最大厚度。第二多晶硅组件114的厚度也可以大于或小于第一多晶硅组件112的厚度。在一些实施例中，第二多晶硅组件114和边界介电层110可以设置在隔离结构108的顶面的更靠近低压区域102的部分上，而使隔离结构108的顶面的更靠近高压区域104的剩余部分不存在边界介电层110。在一些替代实施例中，第二多晶硅组件114和边界介电层110可以在边界区域130中覆盖隔离结构108的整个顶面。
在一些实施例中，第一层间介电(ILD)层136围绕低压晶体管器件140、高压晶体管器件142和边界结构150设置。第二层间介电(ILD)层138可以设置在第一层间介电(ILD)层136上方。第一层间介电(ILD)层136和/或第二层间介电(ILD)层138可以包括相同或不同的低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。多个接触结构中的一个或多个可以延伸穿过第一层间介电(ILD)层136并耦合至源极/漏极区域。在一些实施例中，多个接触结构152可以包括诸如钨、铜和/或铝的金属。
在一些实施例中，低压栅电极118和第二多晶硅组件114可以具有对准的顶面。高压栅电极122的顶面可以低于低压栅电极118或第二多晶硅组件114的表面。在一些实施例中，栅极掩蔽结构层128可以具有与低压栅电极118或第二多晶硅组件114对准的顶面。
图9-图26示出用于制造包括设置在低压区域和中压区域或高压区域之间的边界结构的IC的方法的一些实施例的一系列截面图900-2600。
如图9的截面图900所示，在一些实施例中，提供了包括低压区域102、中压区域103和高压区域104的衬底106。在各个实施例中，衬底106可以包括诸如半导体晶圆或位于晶圆上的一个或多个管芯的任何类型的半导体主体(如，硅/CMOS块、SiGe、SOI等)以及任何其他类型的半导体材料。在一些实施例中，隔离结构108可以形成在衬底106内。可以通过选择性地蚀刻衬底106以形成由衬底106的侧壁限定的沟槽来形成隔离结构108。该沟槽随后被一种或多种介电材料填充，诸如二氧化硅，形成隔离结构108。
如图10的截面图1000所示，在一些实施例中，多个沟槽1002、1004形成在衬底106的上部区域中，作为中压区域103和高压区域104中的栅极沟槽。沟槽1002、1004可以通过在隔离结构108之间的衬底106的一种或多种光刻工艺以及随后的一种或多种刻蚀工艺来形成。中压区域103中的沟槽1002的深度可以小于高压区域104中的沟槽1004的深度。
沟槽1002、1104的深度可以具有例如在约70纳米和约150纳米之间的范围内的深度。尽管未在图中示出，但是衬底106然后可以进行离子注入以在隔离结构108之间形成掺杂区域(例如，n型或p型)，作为器件阱、源极/漏极区域和其他掺杂结构。
如图11的截面图1100所示，在一些实施例中，沿沟槽1002、1004形成中压介电层1102和高压栅极介电层124。中压介电层1102和高压栅极介电层124可以通过不同的热处理或沉积工艺与图案化工艺相结合来形成，并且可以以不同的厚度形成。高压栅极介电层124的厚度可以是中压介电层1102的厚度的约2至5倍。中压介电层1102和高压栅极介电层124可以是氧化物层，诸如二氧化硅层，但是其他合适的栅极介电材料也是适用的。中压介电层1102和高压栅极介电层124的厚度取决于应用，其范围从当前节点的约几纳米(nm)或数十纳米到新兴节点的几埃
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如图12的截面图1200所示，在一些实施例中，中压栅电极1202和高压栅电极122分别形成在中压介电层1102和高压栅极介电层124上，使用掩模层1204并填充沟槽1002、1004的空间，从而形成中压晶体管器件1206和高压晶体管器件142。中压栅电极1202和高压栅电极122通过一种或多种沉积工艺形成(例如，化学气相沉积、物理气相沉积等)。中压栅电极1202和高压栅电极122可以由掺杂的多晶硅制成。
如图13的截面图1300所示，在一些实施例中，在中压晶体管器件1206和高压晶体管器件142上方形成第一支撑层202。在一些实施例中，第一支撑层202包括通过沉积技术形成的不同材料的堆叠件。例如，第一支撑层202可以包括设置在牺牲介电层126(例如，牺牲二氧化硅层)上方的CMP保护层的堆叠件。这样的CMP保护层的堆叠件的示例可以包括栅极掩蔽结构层128(例如，氮化硅层)和薄多晶硅衬层1302。硬掩模层的堆叠件可以沉积在CMP保护层的堆叠件上方。这种硬掩模层的堆叠件的示例可以包括第一薄介电衬层1304(例如，氮化硅衬层)和设置在第一薄介电衬层1304(例如，氮化硅衬层)上方的第二介电层1306(例如，二氧化硅衬层)。该第一支撑层202还可以包括第一多晶硅层1308，该第一多晶硅层设置在硬掩模层的堆叠件上方并且被配置为限定第一支撑层202的期望高度。
如图14的截面图1400所示，在一些实施例中，第一支撑层202被图案化以通过使用掩模层1204的一系列干蚀刻工艺从低压区域102去除。在一些实施例中，牺牲介电层126可以留在低压区域102中。
如图15的截面图1500所示，在一些实施例中，第二支撑层204在低压区域102中形成于衬底106上方以及在中压区域103和高压区域104中形成于第一支撑层202上方。在一些实施例中，第二支撑层204可以包括第二多晶硅层，并且被沉积到设计的厚度以在下面讨论的回蚀刻工艺之后限定倾斜的侧壁的倾斜角。
如图16的截面图1600所示，在一些实施例中，第二支撑层204被回蚀刻以从低压区域102去除，并且第一支撑层202和第二支撑层204共同限定连续且倾斜的侧壁204s。在一些实施例中，对第一支撑层202和第二支撑层204执行一系列毯式蚀刻工艺。蚀刻工艺可以包括干蚀刻(例如，利用四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子体蚀刻)。倾斜的侧壁204s从底部到顶部向高压区域104倾斜，并且可以具有基本上等于45度或在约30度至约45度之间的范围内的倾斜角α。在一些实施例中，倾斜角α在40度至50度的范围内。
如图17的截面图1700所示，在一些实施例中，低压栅极前体层1702在低压区域102中形成于衬底106上方以及在中压区域103和高压区域104中形成于第二支撑层204上方。在一些实施例中，低压栅极前体层1702可以包括低压栅极介电层120(例如，依次堆叠的界面层(IL)、高k介电层和阻挡层(例如，氮化钛))、低压栅电极层118'和硬掩模层(例如，堆叠在氮化硅衬层1704上的二氧化硅层1706或一个或多个堆叠的氮化硅和二氧化硅层)。
如图18的截面图1800所示，在一些实施例中，图案化低压栅极前体层1702以从中压区域103和高压区域104去除，并且在低压区域102中留下改变的低压栅极前体层1702'。低压栅极前体层1702由于连续且倾斜的侧壁而被完全从边界区域去除。因此，来自低压栅极前体层1702的残留物的污染被最小化。
如图19的截面图1900所示，在一些实施例中，执行密封工艺以保护低压区域102中改变的低压栅极前体层1702'的侧壁。密封层1902可以包括氮化硅衬层，并且可以通过共形沉积技术(例如，CVD)沉积在改变的低压栅极前体层1702的侧壁上，随后进行干蚀刻工艺以从侧面和倾斜表面去除。
如图20的截面图2000所示，在一些实施例中，执行边界填充工艺以填充低压区域102和中压区域103之间的缝隙。在一些实施例中，在改变的低压栅极前体层1702'和第二支撑层204上沉积多晶硅层2002。多晶硅层2002可以共形形成，并且可以通过化学气相沉积(CVD)工艺形成，从而可以很好地填充低压区域102和中压区域103之间的缝隙。随后可以涂覆或旋涂填充层2004(例如，由光刻胶材料制成)以形成平坦顶面。
如图21的截面图2100所示，在一些实施例中，执行回蚀刻工艺以去除第二支撑层204和第一支撑层202的一些上部层。同时将多晶硅层2002回蚀刻至与第一支撑层202'的剩余部分横向对准的位置。
如图22的截面图2200所示，在一些实施例中，改变的低压栅极前体层1702'被图案化以形成低压栅极堆叠件1702”，其包括低压栅极介电层120和多晶硅栅电极118”。同时图案化第一支撑层202'的剩余部分，以形成分别覆盖中压晶体管器件1206和高压晶体管器件142的分立部分2202a、2202b。一对源极/漏极区域144a可以形成在衬底106中，位于低压栅极堆叠件1702”的相反侧上。边界结构150形成在低压区域102和中压区域103之间。
如图23的截面图2300所示，在一些实施例中，第一ILD层136围绕低压晶体管器件140形成。第一ILD层136可以形成在低压晶体管器件140、中压晶体管器件1206和高压晶体管器件142上方，接着，进行平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺。可以在平坦化工艺之后暴露栅极掩蔽结构层128。
如图24的截面图2400所示，在一些实施例中，可以随后通过用金属材料代替多晶硅栅电极118”执行替换栅极工艺以形成低压栅电极118。可以执行一系列的沉积和蚀刻工艺，以形成用于不同器件或相同器件的不同组件的不同金属成分，以实现期望的工作功能。
如图25的截面图2500所示，在一些实施例中，第二ILD层138形成在第一ILD层136上方。在一些实施例中，可以在形成第二ILD层138之前对第一支撑层202'的剩余部分的分立部分2202a、2202b进行图案化，以形成暴露栅电极1202、122(参见图21至图22的数字2202a、2202b、和202’)的开口。可以在栅电极1202、122的暴露表面上形成硅化物层2502。第二ILD层138也可以填充在栅电极1202、122之前形成的开口并覆盖该栅电极。
如图26的截面图2600所示，在一些实施例中，接触结构152形成为穿过第二ILD层138到达栅电极1202、122的上表面。可以通过选择性地蚀刻第二ILD层138和/或第一ILD层136以形成开口(例如，在适当的位置上具有图案化的光刻胶掩模)，并且随后通过在开口内沉积导电材料来形成接触结构152。在一些实施例中，例如，导电材料可以包括钨(W)或氮化钛(TiN)。
图27示出用于制造包括位于低压区域和高压区域之间的边界结构的IC的方法2700的一些实施例的流程图。
虽然图9至图26描述方法2700，但是将理解，方法2700不限于这样的结构，而是可以作为独立于该结构的方法单独存在。此外，虽然本文将所公开的方法(如，方法2700)示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
在2702处，提供包括低压区域和高压区域的衬底。在一些实施例中，隔离结构可以在衬底内形成于低压区域和高压区域之间。图9示出了对应于步骤2702的截面图900的一些实施例。
在2704处，在衬底的上部区域中形成沟槽，作为高压区域中的栅极沟槽。图10示出了对应于步骤2704的截面图1000的一些实施例。
在2706处，沿沟槽形成高压栅极介电层。然后在填充栅极沟槽的空间的高压栅极介电层上形成高压栅电极。图11-图12示出了对应于步骤2706的截面图1100、1200的一些实施例。
在2708处，形成第一支撑层并对其进行图案化以从低压区域去除并留在高压区域中。图13-图14示出了对应于步骤2708的截面图1300、1400的一些实施例。
在2710处，形成第二支撑层并对其进行图案化以从低压区域去除并在高压区域中留在第一支撑层上方。第一和第二支撑层共同限定连续且倾斜的侧壁。图15-图16示出了对应于步骤2710的截面图1500、1600的一些实施例。
在2712处，低压栅极前体层在低压区域中形成于衬底上方并且在高压区域中形成于第二支撑层上方。然后图案化低压栅极前体层以从高压区域去除，并且在低压区域中留下图案化的低压栅极前体层。低压栅极前体层1702由于连续且倾斜的侧壁而被完全从边界区域去除。图17-图18示出了对应于步骤2712的截面图1700、1800的一些实施例。
在2714处，图案化栅极电介质和栅电极以形成低压器件。边界结构形成在低压区域和高压区域之间。图19-图22示出了对应于步骤2714的截面图1900-2200的一些实施例。
在2716处，在一些实施例中，可以随后通过用金属材料代替栅电极来执行替换栅极工艺。图23-图24示出了对应于步骤2716的截面图2300、2400的一些实施例。
在2718处，形成硅化物层和接触结构。图25-图26示出了对应于步骤2718的截面图2500、2600的一些实施例。
图28示出用于制造包括位于低压区域和高压区域之间的边界结构的IC的方法2800的一些替代实施例的流程图。
虽然图2-图8描述方法2800，但是将理解，方法2800不限于这样的结构，而是可以作为独立于该结构的方法单独存在。此外，虽然本文将所公开的方法(如，方法2800)示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
在2802处，提供包括低压区域和高压区域的衬底。在一些实施例中，隔离结构可以在衬底内形成于低压区域和高压区域之间。随后第一支撑层在高压区域中形成于高压晶体管器件上方。第二支撑层在高压区域中形成于第一支撑层上方，使得其高度不同于低压区域中的下部部分。图2示出了对应于步骤2802的截面图200的一些实施例。
在2804处，执行蚀刻工艺以形成倾斜的侧壁。倾斜的侧壁204s从底部到顶部向高压区域倾斜，并且可以具有基本上等于45度或在约30度至约45度之间的范围内的倾斜角α。图3示出了对应于步骤2804的截面图300的一些实施例。
在2806处，低压栅极前体层的堆叠件在低压区域中形成于衬底上方并且在高压区域中形成于第二支撑层上。低压栅极前体层可以包括低压栅电极层、低压栅极介电层和掩蔽层。然后，图案化低压栅极前体层以从高压区域去除，并且在低压区域中留下改变的低压栅极前体层。低压栅极前体层由于连续且倾斜的侧壁而被完全从边界区域去除。图4-图5示出了对应于步骤2806的截面图400、500的一些实施例。
在2808处，执行边界填充工艺以填充低压区域和高压区域之间的缝隙。在一些实施例中，形成共形层和填充层以填充缝隙。图6示出了对应于步骤2808的截面图600的一些实施例。
在2810处，执行图案化工艺以在低压区域中形成低压晶体管器件、在边界区域中形成边界结构以及在高压区域中形成栅极掩蔽结构层。一对源极/漏极区域可以在衬底中形成于低压栅极堆叠件的相反侧上。图7示出了对应于步骤2810的截面图700的一些实施例。
在2812处，ILD层在低压区域中形成于低压晶体管器件上方、在边界区域中形成于边界结构上方以及在高压区域中形成于栅极掩蔽结构层上方。接触结构形成为穿过ILD层到达低压晶体管器件和高压晶体管器件上。图8示出了对应于步骤2812的截面图800的一些实施例。
因此，本公开涉及一种集成电路(IC)，其包括限定在低压区域和高压区域之间的边界区域的边界结构，和形成方法，提供小规模和高性能，以及形成方法。
在一些实施例中，本发明涉及一种集成电路。该集成电路包括衬底，该衬底包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域。隔离结构设置在衬底的边界区域中。第一多晶硅组件与隔离结构并排设置在衬底上方。边界介电层设置在隔离结构上。第二多晶硅组件设置在牺牲介电层上。
在其他实施例中，本公开涉及一种形成集成电路的方法。该方法包括提供衬底，该衬底包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域。支撑层在高压区域中形成于衬底上方。支撑层在边界区域中具有倾斜的侧壁，该倾斜的侧壁从底部到顶部向高压区域倾斜。低压栅极前体层的堆叠件在低压区域中形成于衬底上方并且在高压区域中形成于支撑层上。图案化低压栅极前体层的堆叠件以在低压区域中形成改变的低压栅极前体层。当形成改变的低压栅极前体层时，将低压栅极前体层的堆叠件从边界区域和高压区域去除。
在又一实施例中，本公开涉及一种形成集成电路的方法。该方法包括提供衬底，该衬底包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域。第一支撑层在高压区域中形成于衬底上方并且被图案化。第二支撑层在低压区域中形成于衬底上方并且在高压区域中形成于第一支撑层上。对第二支撑层和第一支撑层执行蚀刻工艺以从低压区域去除第二支撑层并在边界区域中形成倾斜的侧壁。低压栅极前体层的堆叠件在低压区域中形成于衬底上方并且在高压区域中形成于第一支撑层上方。图案化低压栅极前体层的堆叠件以在低压区域中形成低压晶体管器件。
根据本申请的一个实施例，提供了一种集成电路(IC)，包括：衬底，包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域；隔离结构，设置在衬底的边界区域中；第一多晶硅组件，与隔离结构并排设置在衬底上方；边界介电层，设置在隔离结构上；以及第二多晶硅组件，设置在边界介电层上。上述集成电路还包括：第一晶体管器件，设置在低压区域内，并且具有设置在第一栅极介电层上方的第一栅电极；第二晶体管器件，设置在高电压区域内，并且具有设置在第二栅极介电层上方的第二栅电极，第二晶体管器件被配置为以大于第一晶体管器件的操作电压进行操作。上述集成电路还包括：栅极掩蔽结构，设置在第二栅电极的外围区域处，其中，栅极掩蔽结构的顶面与第二多晶硅组件的顶面共面。上述集成电路还包括：牺牲介电层，设置在栅极掩蔽结构和衬底之间；其中，边界介电层是牺牲介电层的连续部分，并且其中，边界介电层由与高压区域中的牺牲介电层相同的材料执行并具有相同的厚度。在一些实施例中，第一栅电极包括金属栅电极，金属栅电极的侧壁和底面被高k介电层覆盖。在一些实施例中，与衬底的顶面相比，第二栅电极被开槽至更低的位置。在一些实施例中，第一栅电极的顶面与第二多晶硅组件的顶面共面。在一些实施例中，第二多晶硅组件包括：更靠近低压区域的第一平坦上表面和更靠近高压区域的第二平坦上表面，其中，相对于衬底，第一平坦上表面位于比第二平坦上表面更低的位置。在一些实施例中，集成电路还包括第一层间介电(ILD)层，第一层间介电层设置在第一多晶硅组件上方并且具有与第二多晶硅组件的顶面对准的顶面。在一些实施例中，第二多晶硅组件和边界介电层设置在隔离结构的顶面的更靠近低压区域的部分上，而使隔离结构的顶面的更靠近高压区域的剩余部分不存在边界介电层。
根据本申请的另一实施例，提供了一种形成集成电路(IC)的方法，包括：提供衬底，包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域；在高压区域中将支撑层形成在衬底上方，其中，支撑层在边界区域中具有倾斜的侧壁，倾斜的侧壁从底部到顶部向高压区域倾斜；在低压区域中在衬底上方并且在高压区域中在支撑层上形成低压栅极前体层的堆叠件；以及图案化低压栅极前体层的堆叠件以在低压区域中形成改变的低压栅极前体层；其中，当形成改变的低压栅极前体层时，将低压栅极前体层的堆叠件从边界区域和高压区域去除。在一些实施例中，通过至少沉积低压栅极介电层、在低压栅极介电层上方沉积低压栅电极层以及在低压栅电极层上方沉积掩蔽层来形成低压栅极前体层的堆叠件。在一些实施例中，倾斜的侧壁具有在40度至50度的范围内的倾斜角。在一些实施例中，形成支撑层包括：在高压区域中形成并图案化第一支撑层；在低压区域中在衬底上方并且在高压区域中在第一支撑层上方形成第二支撑层；以及执行回蚀刻工艺，以去除第二支撑层的上部部分，并且通过第二支撑层的下部部分和第一支撑层共同形成倾斜的侧壁。在一些实施例中，其中，在形成支撑层之前在高压区域中形成高压器件；并且，其中，对支撑层进行蚀刻和图案化，使下部部分覆盖并保护高压器件。在一些实施例中，形成集成电路的方法还包括：在改变的低压栅极前体层和支撑层的倾斜的侧壁之间的边界区域的缝隙中形成共形层和填充层；对填充层和共形层执行回蚀刻工艺；以及执行图案化工艺以在低压区域中形成低压晶体管器件，并且在边界区域中形成边界结构。
根据本申请的又一实施例，提供了一种形成集成电路(IC)的方法，包括：提供衬底，包括低压区域、高压区域以及限定在低压区域和高压区域之间的边界区域；在高压区域中在衬底上方形成并图案化第一支撑层；在低压区域中在衬底上方并且在高压区域中在第一支撑层上形成第二支撑层；对第二支撑层和第一支撑层执行蚀刻工艺以从低压区域去除第二支撑层并在边界区域中形成倾斜的侧壁；并且在低压区域中在衬底上方并且在高压区域中在第一支撑层上方形成低压栅极前体层的堆叠件；以及图案化低压栅极前体层的堆叠件以在低压区域中形成低压晶体管器件。在一些实施例中，低压栅极前体层的堆叠件包括设置在衬底上方的高k介电层和设置在高k介电层上方的多晶硅栅电极层。在一些实施例中，形成集成电路的方法还包括：去除多晶硅栅电极层并用金属栅电极代替。在一些实施例中，通过在衬底上方沉积栅极掩蔽结构层、在栅极掩蔽结构层上方沉积硬掩模层以及在硬掩模层上方沉积第一多晶硅层来形成第一支撑层。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域的技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路，包括：
衬底，包括低压区域、高压区域以及限定在所述低压区域和所述高压区域之间的边界区域；
隔离结构，设置在所述衬底的边界区域中；
第一多晶硅组件，与所述隔离结构并排设置在所述衬底上方；
边界介电层，设置在所述隔离结构上；以及
第二多晶硅组件，设置在所述边界介电层上。
2.根据权利要求1所述的集成电路，还包括：
第一晶体管器件，设置在所述低压区域内，并且具有设置在第一栅极介电层上方的第一栅电极；
第二晶体管器件，设置在所述高电压区域内，并且具有设置在第二栅极介电层上方的第二栅电极，所述第二晶体管器件被配置为以大于所述第一晶体管器件的操作电压进行操作。
3.根据权利要求2所述的集成电路，还包括：
栅极掩蔽结构，设置在所述第二栅电极的外围区域处，其中，所述栅极掩蔽结构的顶面与所述第二多晶硅组件的顶面共面。
4.根据权利要求3所述的集成电路，还包括：
牺牲介电层，设置在所述栅极掩蔽结构和所述衬底之间；
其中，所述边界介电层是所述牺牲介电层的连续部分，并且其中，所述边界介电层由与所述高压区域中的牺牲介电层相同的材料执行并具有相同的厚度。
5.根据权利要求2所述的集成电路，其中，所述第一栅电极包括金属栅电极，所述金属栅电极的侧壁和底面被高k介电层覆盖。
6.根据权利要求2所述的集成电路，其中，与所述衬底的顶面相比，所述第二栅电极被开槽至更低的位置。
7.根据权利要求2所述的集成电路，其中，所述第一栅电极的顶面与所述第二多晶硅组件的顶面共面。
8.根据权利要求1所述的集成电路，其中，所述第二多晶硅组件包括：更靠近所述低压区域的第一平坦上表面和更靠近所述高压区域的第二平坦上表面，其中，相对于所述衬底，所述第一平坦上表面位于比所述第二平坦上表面更低的位置。
9.一种形成集成电路的方法，包括：
提供衬底，包括低压区域、高压区域以及限定在所述低压区域和所述高压区域之间的边界区域；
在所述高压区域中将支撑层形成在所述衬底上方，其中，所述支撑层在所述边界区域中具有倾斜的侧壁，所述倾斜的侧壁从底部到顶部向所述高压区域倾斜；
在所述低压区域中在所述衬底上方并且在所述高压区域中在所述支撑层上形成低压栅极前体层的堆叠件；以及
图案化所述低压栅极前体层的堆叠件以在所述低压区域中形成改变的低压栅极前体层；
其中，当形成所述改变的低压栅极前体层时，将所述低压栅极前体层的堆叠件从所述边界区域和所述高压区域去除。
10.一种形成集成电路的方法，包括：
提供衬底，包括低压区域、高压区域以及限定在所述低压区域和所述高压区域之间的边界区域；
在所述高压区域中在所述衬底上方形成并图案化第一支撑层；
在所述低压区域中在所述衬底上方并且在所述高压区域中在所述第一支撑层上形成第二支撑层；
对所述第二支撑层和所述第一支撑层执行蚀刻工艺以从所述低压区域去除所述第二支撑层并在所述边界区域中形成倾斜的侧壁；并且
在所述低压区域中在所述衬底上方并且在所述高压区域中在所述第一支撑层上方形成低压栅极前体层的堆叠件；以及
图案化所述低压栅极前体层的堆叠件以在所述低压区域中形成低压晶体管器件。
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