DE102019113208A1 - Grabengate-hochvolttransistor für einen eingebetteten speicher - Google Patents

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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung richten sich auf eine IC und assoziierte Ausbildungsverfahren. In einigen Ausführungsformen umfasst die IC ein Speichergebiet und ein Logikgebiet, die in ein Substrat integriert sind. Eine Speicherzellenstruktur ist auf dem Speichergebiet angeordnet. Mehrere Logikvorrichtungen sind auf dem Logikgebiet angeordnet. Eine erste Logikvorrichtung umfasst eine erste Logikgateelektrode, die durch ein erstes Logikgatedielektrikum vom Substrat getrennt ist. Das erste Logikgatedielektrikum ist entlang von Flächen eines Logikvorrichtungsgrabens des Substrats angeordnet, und die erste Logikgateelektrode ist auf dem ersten Logikgatedielektrikum innerhalb des Logikvorrichtungsgrabens angeordnet. Durch Anordnen der ersten Logikgateelektrode innerhalb des Logikvorrichtungsgrabens können Metallschichtverlust und resultierender Schichtwiderstand und Schwellenspannungsschwankungen und Fehlanpassungsprobleme, die durch den anschließenden Planarisierungsprozess verursacht werden, verbessert werden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nummer 62/689,893 , die am 26. Juni 2018 eingereicht wurde und deren Inhalte hier durch Rückbezug in ihrer Gänze aufgenommen sind.
  • STAND DER TECHNIK
  • Die Fertigungsindustrie für integrierte Schaltungen (IC) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Mit der IC-Entwicklung ist die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) grundsätzlich gestiegen, während die Geometriegröße (d.h. die kleinste Komponente (oder Leiterbahn), die erzeugt werden kann) kleiner geworden ist. Einige Fortschritte in der Entwicklung von ICs umfassen die Technologie eingebetteter Speicher und die High-k-Metallgate-Technologie (HKMG). Die Technologie eingebetteter Speicher stellt die Integration von Speichervorrichtungen mit logischen Vorrichtungen auf demselben Halbleiterchip dar, so dass die Speichervorrichtungen den Betrieb der logischen Vorrichtungen unterstützen. Die High-k-Metallgate-Technologie (HKMG) stellt die Fertigung von Halbleitervorrichtungen unter Verwendung von Metallgateelektroden und High-k-Gatedielektrikumsschichten dar.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 3 zeigen verschiedene Querschnittsansichten einiger Ausführungsformen einer integrierten Schaltung (IC) eines eingebetteten HKMG-Speichers, die einen Grabengate-Hochvolt-Transistor umfasst.
    • 4 zeigt eine Querschnittsansicht einiger Ausführungsformen einer integrierten Schaltung (IC), die einen Grabengate-Hochvolttransistor umfasst.
    • 5 bis 26 zeigen eine Reihe von Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden einer IC, die eine Grabengatestruktur für eine Hochvolt-HKMG-Vorrichtung umfasst.
    • 27 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens von 5 bis 26.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale dieser Offenbarung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung oder des verwendeten oder betriebenen Geräts zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung oder das Gerät kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem sind die Begriffe „erster“, „zweiter“, „dritter“, „vierter“ und dergleichen lediglich allgemeine Kennzeichnungen und können daher in verschiedenen Ausführungsformen vertauscht sein. Während ein Element (z.B. eine Öffnung) als ein „erstes“ Element in einigen Ausführungsformen bezeichnet werden kann, kann zum Beispiel das Element als ein „zweites“ Element in anderen Ausführungsformen bezeichnet werden.
  • Eingebetteter Speicher ist eine Technologie, die in der Halbleiterbranche verwendet wird, um die Leistungsfähigkeit einer integrierten Schaltung (IC) zu verbessern. Ein eingebetteter Speicher ist ein nicht eigenständiger Speicher, der auf demselben Chip mit einem Logikkern integriert ist und der den Logikkern unterstützt, um eine vorgesehene Funktion zu erfüllen. In einer eingebetteten Speicher-IC können mehrere verschiedene Logikvorrichtungen vorhanden sein und bei verschiedenen Spannungspegeln arbeiten. Zum Beispiel kann eine Hochvoltvorrichtung zum Ansteuern von Speicherzellen verwendet werden und einen verhältnismäßig hohen Betriebsspannungspegel aufweisen. Eine Eingabe-/Ausgabevorrichtung kann einen mittleren Betriebsspannungspegel aufweisen. Und eine Kernlogikvorrichtung kann einen vergleichsweise niedrigen Spannungspegel aufweisen. Um den verhältnismäßig hohen Betriebsspannungspegel zu tragen, weist die Hochvoltvorrichtung größere Abmessungen auf (z.B. eine vergrößerte Vorrichtungsfläche und ein dickeres Gatedielektrikum), was Herstellungsherausforderungen herbeiführt. Erstens führt die vergrößerte Vorrichtungsfläche aufgrund des Dishing-Effekts zu einer mangelhaften Gleichmäßigkeit der Vorrichtungshöhe nach einem Polierprozess. Zweitens wird ein dickeres Gatedielektrikum für die Hochvoltvorrichtung verwendet. Nach einer Ebnung oberer Flächen der Vorrichtungen nach einem Planarisierungsprozess wird eine dünnere Gateelektrode für die Hochvoltvorrichtung ausgebildet. Daher kann der Planarisierungsprozess einen Gatemetallverlust verursachen, was einen Schichtwiderstand und Schwellenspannungsschwankungen und Fehlanpassungsprobleme herbeiführen kann.
  • Angesichts des Vorstehenden richten sich verschiedene Ausführungsformen der vorliegenden Anmeldung auf eine integrierte Schaltung (IC), die einen Grabengate-Hochvolttransistor umfasst, und ein Verfahren zum Ausbilden der IC. In einigen Ausführungsformen umfasst die IC unter Bezugnahme auf 1 zum Beispiel ein Speichergebiet 104m und ein Logikgebiet 104l, die in ein Substrat 104 integriert und durch ein Grenzgebiet 104b getrennt sind. Eine Speicherzellenstruktur 108 ist auf dem Speichergebiet 104m angeordnet. Eine erste Logikvorrichtung 110a und eine zweite Logikvorrichtung 110b werden auf dem Logikgebiet 104l angeordnet. Die erste Logikvorrichtung 110a umfasst eine erste Logikgateelektrode 158a, die durch ein erstes Logikgatedielektrikum 156a vom Substrat 104 getrennt ist. Die zweite Logikvorrichtung 110b umfasst eine zweite Logikgateelektrode 158b, die durch ein zweites Logikgatedielektrikum 156b vom Substrat 104 getrennt ist. Die erste Logikvorrichtung 110a ist ausgelegt, um bei einer ersten Spannung zu arbeiten, die größer ist als eine zweite Spannung der zweiten Logikvorrichtung 110b. Das erste Logikgatedielektrikum 156a und die erste Logikgateelektrode 158a werden innerhalb eines Logikvorrichtungsgrabens 168 des Substrats 104 angeordnet. Daher wird ein erster Logikkanal 154a unter einer Unterseite und Seitenwandflächen des Logikvorrichtungsgrabens 168 mit einer „U“-Form ausgebildet. Im Vergleich zu früheren Ansätzen, bei denen eine Gateelektrode und ein Gatedielektrikum über einem Substrat 104 von einer oberen Fläche gestapelt werden, kann die seitliche Vorrichtungsfläche für die gleiche Kanallänge reduziert werden. Außerdem wird durch ein Anordnen des ersten Logikgatedielektrikums 156a und der ersten Logikgateelektrode 158a innerhalb des Logikvorrichtungsgrabens 168 die obere Fläche der ersten Logikgateelektrode 158a abgesenkt (z.B. bündig mit einer oberen Fläche des Substrats 104), und daher wird sie ein Planarisierungsfenster nicht beschränken und wird nicht durch den Planarisierungsprozess beschädigt. Dadurch können Metallschichtverlust und resultierender Schichtwiderstand und Schwellenspannungsschwankungen und Fehlanpassungsprobleme, die durch den anschließenden Planarisierungsprozess verursacht werden, verbessert werden.
  • 1 zeigt eine Querschnittsansicht einer IC 100 gemäß einigen Ausführungsformen. Die IC 100 weist ein Substrat 104 auf, das ein Speichergebiet 104m und ein Logikgebiet 104l umfasst, die durch ein Grenzgebiet 104b getrennt sind. Eine Speicherzellenstruktur 108 wird auf dem Speichergebiet 104m angeordnet, und eine erste Logikvorrichtung 110a und eine zweite Logikvorrichtung 110b werden auf dem Logikgebiet 104l angeordnet. Die erste Logikvorrichtung 110a ist ausgelegt, um bei einer ersten Spannung zu arbeiten. Die zweite Logikvorrichtung 110b ist ausgelegt, um bei einer zweiten Spannung zu arbeiten, die kleiner ist als die erste Spannung. In einigen Ausführungsformen umfasst die erste Logikvorrichtung 110a ein erstes Paar Logik-Source-/Draingebiete 152a, die entlang eines Logikvorrichtungsgrabens 168 des Substrats 104 angeordnet sind. Das erste Paar Logik-Source-/Draingebiete 152a stellt stark dotierte Halbleitergebiete dar, die einen ersten Dotierungstyp (z.B. p-Typ oder n-Typ) aufweisen. Eine erste Logikgatedielektrikumsschicht 156a wird entlang einer Unterseite und Seitenwandflächen des Logikvorrichtungsgrabens 168 angeordnet. Eine erste Logikgateelektrode 158a füllt einen verbleibenden Raum des Logikvorrichtungsgrabens 168 und liegt über der ersten Logikgatedielektrikumsschicht 156a. In einigen Ausführungsformen wird ein Silizid-Pad 72 auf der ersten Logikelektrode 158a ausgebildet. Das Silizid-Pad 172 kann zum Beispiel Nickelsilizid oder ein anderes geeignetes Silizid(e) sein oder diese ansonsten umfassen. Obwohl in der Figur nicht dargestellt, können Silizid-Pads auch auf den Source-/Draingebieten 126,128 und den Logik-Source-/Draingebieten 152a, 152b ausgebildet werden. Die erste Logikgateelektrode 158 kann ein leitfähiges Material, zum Beispiel dotiertes Polysilizium oder ein anders geeignetes leitfähiges Material(ien), sein oder diese ansonsten umfassen. Die erste Logikgatedielektrikumsschicht 156a kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder diese ansonsten umfassen. Wie hier und nachstehend verwendet, ist ein High-κ-Dielektrikum ein Dielektrikum mit einer Dielektrizitätskonstante κ, die größer ist als ungefähr 3,9. In Betrieb steuert, durch Anlegung einer Betriebsspannung, die erste Logikgateelektrode 158a Ladungsträger, die zwischen dem ersten Paar Logik-Source-/Draingebiete 152a durch einen ersten Logikkanal 154a fließen. Der erste Logikkanal 154 ist ein dotiertes Halbleitergebiet, das einen zweiten Dotierungstyp (z.B. p-Typ oder n-Typ) aufweist, der dem ersten Dotierungstyp entgegengesetzt ist. Indem der erste Logikkanal 154 unterhalb der Unterseite und der Seitenwandflächen des Logikvorrichtungsgrabens 168 mit einer „U“-Form angeordnet wird, wird die seitliche Fläche der ersten Logikvorrichtung 110a verringert, und dadurch wird die IC 100 kompakter gestaltet. Durch Anordnen der Logikgateelektrode 158a und der ersten Logikgatedielektrikumsschicht 156a innerhalb des Logikvorrichtungsgrabens 168 wird eine obere Fläche 110a der ersten Logikgateelektrode 158a abgesenkt, und dadurch vor einem anschließenden Ausbilden einer dielektrischen Zwischenschicht und einem Planarisierungsprozess geschützt. In einigen Ausführungsformen ist die obere Fläche 110a der Logikgateelektrode 158a mit einer oberen Fläche 104a des Substrats 104 bündig oder beinahe bündig.
  • In einigen Ausführungsformen umfasst die zweite Logikvorrichtung 110b ein zweites Paar Logik-Source-/Draingebiete 152b und einen zweiten Logikkanal 154b, der innerhalb eines obersten Abschnitts des Substrats 104 angeordnet ist. Eine zweite Logikgatedielektrikumsschicht 156b liegt über dem zweiten Logikkanal 154b, und eine zweite Logikgateelektrode 158b liegt über der zweiten Logikgatedielektrikumsschicht 156b. Die zweite Logikgateelektrode 158 kann ein Metall umfassen. Die zweite Logikgateelektrode 158b kann ebenfalls ein anderes leitfähiges Material, zum Beispiel dotiertes Polysilizium oder ein anders geeignetes leitfähiges Material(ien) sein oder diese ansonsten umfassen. Die zweite Logikgatedielektrikumsschicht 156b kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder diese ansonsten umfassen. Die zweite Logikgatedielektrikumsschicht 156b kann eine Dicke aufweisen, die kleiner ist als jene der ersten Logikgatedielektrikumsschicht 156a. In einigen Ausführungsformen kleidet ein Hauptseitenwandspacer 160 Seitenwandflächen der zweiten Logikgateelektrode 158b und der zweiten Logikgatedielektrikumsschicht 156b aus. Der Hauptseitenwandspacer 160 kann zum Beispiel Siliziumnitrid, Siliziumoxid oder ein anderes geeignetes Dielektrikum (Dielektrika) sein oder diese ansonsten umfassen. Die erste und die zweite Logikvorrichtung 110a, 110b können zum Beispiel jeweils ein IGFET, ein MOSFET, eine DMOS-Vorrichtung, eine BCD-Vorrichtung, eine andere geeignete Transistorvorrichtung(en) oder eine andere geeignete Halbleitervorrichtung(en) sein.
  • Außerdem ist in einigen Ausführungsformen eine Kontaktätzstoppschicht (CESL) 166 entlang der oberen Fläche 104s des Substrats 104 derart angeordnet, dass sie die obere Fläche 110s der ersten Logikvorrichtung 110a abdeckt, die sich nach oben entlang von Seitenwandflächen des Hauptseitenwandspacers 160 erstreckt und von der Seitenwandfläche der zweiten Logikgateelektrode 158b durch den Hauptseitenwandspacer 160 innerhalb des Logikgebiets 104l getrennt ist. Eine dielektrische Zwischenschicht (ILD) 162 wird auf der Kontaktätzstoppschicht (CESL) 166 angeordnet, zwischen die Speicherzellenstruktur 108, die erste Logikvorrichtung 110a und die zweite Logikvorrichtung 110b eingefüllt und über ihnen liegend, und deckt die erste Logikvorrichtung 110a und die zweite Logikvorrichtung 110b ab. Die dielektrische Zwischenschicht (ILD) 162 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low- κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder diese ansonsten umfassen. Wie hier verwendet, ist ein Low-κ-Dielektrikum ein Dielektrikum mit einer Dielektrizitätskonstante κ, die kleiner ist als ungefähr 3,9. Noch weiter erstrecken sich in einigen Ausführungsformen Kontaktdurchkontaktierungen 164 durch die dielektrische Zwischenschicht (ILD) 162 zu dem ersten und zweiten Logik-Source-/Draingebiet 152a, 152b und der ersten und der zweiten Logikgateelektrode 158a, 158b. Die Kontaktdurchkontaktierungen 164 sind leitfähig und können zum Beispiel Wolfram, Aluminium-Kupfer, Kupfer, Aluminium, ein anderes geeignetes Metall(e) oder ein anderes geeignetes leitfähiges Material(ien) sein oder diese ansonsten umfassen.
  • In einigen Ausführungsformen kann die dielektrische Zwischenschicht (ILD) 162 mehrere dielektrische Schichten umfassen, die aus gleichen oder unterschiedlichen Materialien gefertigt sind. Zum Beispiel kann die dielektrische Zwischenschicht (ILD) 162 eine untere ILD-Schicht 162l und eine obere ILD-Schicht 162u umfassen, die aufeinander gestapelt sind. Die untere ILD-Schicht 162l kann eine obere Fläche aufweisen, die mit jener der Speicherzellenstruktur 108 und/oder der zweiten Logikvorrichtung 110b bündig ist. Die bündigen oberen Flächen können durch einen Planarisierungsprozess (auf den in 23 als ein Beispiel des Herstellungsprozesses verwiesen werden kann) erzielt werden. Die erste Logikvorrichtung 110a weist jedoch eine obere Fläche auf, die niedriger als die obere Fläche der unteren ILD-Schicht 162l, und in einigen Ausführungsformen mit einer oberen Fläche des Substrats 104 bündig oder beinahe bündig ist. Auf diese Weise wird die erste Logikvorrichtung 110a durch den Planarisierungsprozess nicht beschädigt.
  • Das Substrat 104 kann zum Beispiel ein Bulk-Siliziumsubstrat, ein Gruppe-III-V-Substrat, ein SOI-Substrat (Silizium auf einem Isolator) oder ein anderes geeignetes Halbleitersubstrat(e) umfassen. In einigen Ausführungsformen umfasst die Speicherzellenstruktur 108 ein Paar individuelle Speicher-Source-/Draingebiete 126 und ein gemeinsames Speicher-Source-/Draingebiet 128, die durch ein Paar Speicherkanäle 130 getrennt sind. Zur Vereinfachung der Darstellung sind bei Komponenten, die ein gleiches Bezugszeichen verwenden, lediglich eine oder einige der Komponenten gekennzeichnet, und einige andere Komponenten, die die gleiche Schattierung, symmetrische Position und/oder wiederholte Strukturen aufweisen, sind möglicherweise nicht gekennzeichnet. Zum Beispiel ist lediglich einer aus dem Paar Speicherkanäle 130 mit 130 gekennzeichnet, aber eine gestrichelte Linie, die zu dem gekennzeichneten Speicherkanal 130 entlang des gemeinsamen Speicher-Source-/Draingebiets 128 symmetrisch ist, repräsentiert den anderen aus dem Paar Speicherkanäle. Die individuellen Speicher-Source-/Draingebiete 126 und das gemeinsame Speicher-Source-/Draingebiet 128 sind dotierte Halbleitergebiete, die einen ersten Dotierungstyp (z.B. p-Typ oder n-Typ) aufweisen. Die Speicherkanäle 130 sind dotierte Halbleitergebiete, die einen zweiten Dotierungstyp (z.B. p-Typ oder n-Typ), der dem ersten Dotierungstyp entgegengesetzt ist, aufweisen.
  • Ein Paar Auswahlgateelektroden 138, ein Paar Steuergatedielektrikumsschichten 136, ein Paar Ladungseinfangsschichten 124 und ein Paar Speicher-Steuergateelektroden 150 werden auf den Speicherkanälen gestapelt 130. Die Ladungseinfangsschicht 124 wird zwischen der Speicher-/Steuergateelektrode 150 und der Auswahlgateelektrode 138 angeordnet. In einigen Ausführungsformen kann die Ladungseinfangsschicht 124 eine dreilagige Struktur umfassen. Zum Beispiel kann in einigen Ausführungsformen die dreilagige Struktur eine ONO-Struktur umfassen, die eine erste dielektrische Schicht (z.B. eine Siliziumdioxidschicht), eine Nitridschicht (z.B. eine Siliziumnitridschicht), die die erste dielektrische Schicht kontaktiert, und eine zweite dielektrische Schicht (z.B. eine Siliziumdioxidschicht), die die Nitridschicht kontaktiert, aufweist. In anderen Ausführungsformen kann die dreilagige Schichtstruktur eine Oxid-Nanokristall-Oxid-Struktur (ONCO-Struktur) umfassen, die eine erste Oxidschicht, eine Schicht aus Kristallnanodots (z.B. Siliziumdots), die die erste Oxidschicht kontaktiert, und eine zweite Oxidschicht, die die erste Oxidschicht und die Schicht aus Kristallnanodots kontaktiert, aufweist. In einigen Ausführungsformen weist der Hauptseitenwandspacer 160 Komponenten auf, die entlang von Seitenwänden der Auswahlgateelektroden 138 und der Speicher-/Steuergateelektroden 150 angeordnet sind. In Betrieb können Ladungen (z.B. Elektronen) in die Ladungseinfangsschicht 124 über die Source-/Draingebiete 126 eingespeist werden, um die Speicherzellenstruktur 108 zu programmieren. Eine niedrige Spannung wird an die Speicher-/Steuergateelektrode 150 angelegt, was dabei hilft, einen Drainstrom zu minimieren, und zu einer kleinen Programmierleistung führt. Eine hohe Spannung wird an die Auswahlgateelektrode 138 angelegt, was Elektronen an die Ladungseinfangsschicht 124 anzieht oder sie von ihr abstößt, wodurch eine hohe Einspeise- oder Entfernungseffizienz erzielt wird. Die Auswahlgateelektroden 138 und die Speicher-/Steuergateelektroden 150 können zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitfähiges Material(ien) sein oder diese ansonsten umfassen. Die Steuergatedielektrikumsschichten 136 können zum Beispiel Siliziumoxid oder ein anderes geeignetes Dielektrikum (Dielektrika) sein oder diese ansonsten umfassen.
  • Die Speicherzellenstruktur 108 kann zum Beispiel ein ESF3-Speicher (eingebetteter Super-Falsch dritter Generation), ein ESFi-Speicher (eingebetteter Super-Flash erster Generation), ein SONOS-Speicher (Siliziumoxid-Nitridoxid-Siliziumoxid), ein MONOS-Speicher (Metalloxid-Nitridoxid-Silizium, oder ein anderer geeigneter Typ(en) von Speicher sein oder diese ansonsten umfassen.
  • In einigen Ausführungsformen werden mehrere Isolationsstrukturen innerhalb des Substrats 104 angeordnet. Die Isolationsstrukturen können eine Speicherisolationsstruktur 106m, die innerhalb eines Speicherisolationsgrabens 102m des Speichergebiets 104m angeordnet ist, eine Logikgrabenisolationsstruktur 106l innerhalb eines Logikisolationsgrabens 102l des Logikgebiets 104l, und eine Grenzisolationsstruktur 106b innerhalb eines Grenzgrabens 102b des Grenzgebiets 104b umfassen. Die erste Logikvorrichtung 110a und die zweite Logikvorrichtung 110b sind durch die Logikgrabenisolationsstruktur 106l seitlich zwischen der ersten und der zweiten Logikvorrichtung 110a, 110b physisch und elektrisch getrennt. Die mehreren Isolationsstrukturen 110 können zum Beispiel eine STI-Struktur (flache Grabenisolation), eine DTI-Struktur (tiefe Grabenisolation) oder eine andere geeignete Isolationsstruktur(en) sein oder diese sonst umfassen. In einigen Ausführungsformen können sich die Speicherisolationsstruktur 106m, die Logikgrabenisolationsstruktur 106l und die Grenzisolationsstruktur 106b bis zur gleichen oder im Wesentlichen gleichen Tiefe des Substrats 104 erstrecken.
  • 2 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen einer integrierten Schaltung (IC) eines eingebetteten HKMG-Speichers, die einen Grabengate-Hochvolttransistor umfasst. Der Einfachheit halber werden hier Merkmale, die vorstehend im Zusammenhang mit 1 bereits beschriebenen wurden, nicht wiederholt. In 1 kann eine Kanallänge der ersten Logikvorrichtung 110a (d.h. die Länge des ersten Logikkanals 154a) kleiner sein als eine Summe einer Dicke des leitfähigen Materials, das die erste Logikgateelektrode 158a bildet, und des Doppelten der Dicke des Logikvorrichtungsgrabens 168, und daher füllen die erste Logikgateelektrode 158a und das erste Logikgatedielektrikum 156a vollständig den Logikvorrichtungsgraben 168 des Substrats 104. Im Vergleich zu dem, was in 1 gezeigt ist, kann in 2 eine Kanallänge der ersten Logikvorrichtung 110a größer sein als eine Summe der Dicke des leitfähigen Materials der ersten Logikgateelektrode 158a und des Doppelten der Tiefe des Logikvorrichtungsgrabens 168. Das erste Logikgatedielektrikum 156a und die erste Logikgateelektrode 158a füllen den Logikvorrichtungsgraben 168 des Substrats 104 möglicherweise nicht vollständig. Eine Hartmaskenschicht 170 wird auf der ersten Logikgateelektrode 158a angeordnet und füllt den verbleibenden Raum des Logikvorrichtungsgrabens 168. In einigen Ausführungsformen kann die Hartmaskenschicht 170 eine obere Fläche aufweisen, die mit der oberen Fläche 104s des Substrats 1004 und/oder der oberen Fläche 110s der ersten Logikgateelektrode 158a bündig ist. Die Hartmaskenschicht 170 kann zum Beispiel ein dielektrisches Material, wie z.B. Siliziumnitrid, Siliziumkarbid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder diese ansonsten umfassen.
  • 3 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen einer integrierten Schaltung (IC) eines eingebetteten HKMG-Speichers, die einen Grabengate-Hochvolttransistor umfasst. Der Einfachheit halber werden hier Merkmale, die vorstehend im Zusammenhang mit 1 und 2 bereits beschriebenen wurden, nicht wiederholt. Im Vergleich zu dem, was in 1 gezeigt ist, kann in 2 eine Kanallänge der ersten Logikvorrichtung 110a größer sein als eine Summe der Dicken der Hartmaskenschicht 170, der Dicke des leitfähigen Materials, das die erste Logikgateelektrode 158a bildet, und des Doppelten der Tiefe des Logikvorrichtungsgrabens 168. Das erste Logikgatedielektrikum 156a, die erste Logikgateelektrode 158a und die Hartmaskenschicht 170 füllen den Logikvorrichtungsgraben 168 des Substrats 104 möglicherweise nicht vollständig. Die Kontaktätzstoppschicht (CESL) 166 und/oder die dielektrische Zwischenschicht (ILD) 162 werden auf der Hartmaskenschicht 170 angeordnet und füllen den verbleibenden Raum des Logikvorrichtungsgrabens 168.
  • Die vorstehend im Zusammenhang mit 1 bis 3 besprochenen mehreren Logikvorrichtungen im Logikgebiet 104l können eine Vielfalt von Logikvorrichtungen umfassen, die verschiedene Abmessungen und Betriebsspannungen aufweisen. 4 zeigt eine Querschnittsansicht eines Beispiels dieser Logikvorrichtungen. Wie in 4 gezeigt, werden außer der ersten Logikvorrichtung 110a und der zweiten Logikvorrichtung 110b, die vorstehend beschrieben wurden, eine dritte Logikvorrichtung 110c, eine vierte Logikvorrichtung 110d und eine fünfte Logikvorrichtung 110e auf dem Logikgebiet 104l des Substrats 104 angeordnet. Als ein Beispiel zur Veranschaulichung, jedoch nicht zu beschränkenden Zwecken, kann die erste Logikvorrichtung 110a eine Hochvolt-Vorrichtung repräsentieren, die ausgelegt ist, um die Speicherzellenstruktur 108 im Speichergebiet 104m (Bezugnahme auf 1 bis 3) anzutreiben. Die zweite Logikvorrichtung 110b kann eine analoge Vorrichtung repräsentieren. Die dritte Logikvorrichtung 110c kann eine Eingabe-/Ausgabevorrichtung repräsentieren. Die vierte Logikvorrichtung 110d kann eine Wortleitungsvorrichtung repräsentieren. Die fünfte Logikvorrichtung 110e kann eine Kernlogikvorrichtung repräsentieren. Die Betriebsspannungen der ersten, der zweiten, der dritten, der vierten und der fünften Logikvorrichtung 110a, 110b, 110c, 110d und 110e nehmen in der Reihenfolge ab, und so sind die Dicken der entsprechenden Gatedielektrika. Von der Unterseite zur Oberseite umfasst das erste Gatedielektrikum 156a der ersten Logikvorrichtung 110a einen ersten Abschnitt 401a einer ersten Oxidschicht, einen ersten Abschnitt 402a einer zweiten Oxidschicht, einen ersten Abschnitt 403a einer dritten Oxidschicht, einen ersten Abschnitt 404a einer vierten Oxidschicht und einen ersten Abschnitt 405a einer fünften Oxidschicht. Das zweite Logikgatedielektrikum 156b der zweiten Logikvorrichtung 110b umfasst einen zweiten Abschnitt 402b der zweiten Oxidschicht, einen zweiten Abschnitt 403b der dritten Oxidschicht, einen zweiten Abschnitt 404b der vierten Oxidschicht, und einen zweiten Abschnitt von 405b der fünften Oxidschicht. Das dritte Gatedielektrikum 156c der dritten Logikvorrichtung 110c umfasst einen dritten Abschnitt 403c der dritten Oxidschicht, einen dritten Abschnitt 404c der vierten Oxidschicht und einen dritten Abschnitt 405c der fünften Oxidschicht. Das vierte Gatedielektrikum 156d der vierten Logikvorrichtung 110d umfasst einen vierten Abschnitt 404d der vierten Oxidschicht und einen vierten Abschnitt 405d der fünften Oxidschicht. Das fünfte Gatedielektrikum 156e der fünften Logikvorrichtung 110e umfasst einen fünften Abschnitt 405e der fünften Oxidschicht. Die Abschnitte jeder der Oxidschichten (d.h. der ersten, der zweiten, der dritten, der vierten oder der fünften Oxidschicht) weisen die gleiche Zusammensetzung und Dicke auf. Obwohl nicht in der Figur dargestellt, wird in einigen Ausführungsformen eine High-κ-Dielektrikumsschicht auf der Oberseite der Gatedielektrika, direkt unterhalb der entsprechenden Logikgateelektroden 158a, 158b, 158c, 158d oder 158e angeordnet.
  • Unter Bezugnahme auf 5 bis 26 zeigt eine Reihe von Querschnittsansichten 500 bis 2600 einige Ausführungsformen eines Verfahrens zum Ausbilden einer IC, die einen Grabengate-Hochvolttransistor umfasst.
  • Wie durch die Querschnittsansicht 500 von 5 dargestellt, wird ein Substrat vorbereitet, das ein Speichergebiet 104m und ein Logikgebiet 104l umfasst, die durch ein Grenzgebiet 104b verbunden sind. In einigen Ausführungsformen wird eine untere Pad-Schicht 502 ausgebildet, die das Substrat 104 abdeckt, und eine obere Pad-Schicht 504 wird ausgebildet, die die untere Pad-Schicht 502 abdeckt. Die untere Pad-Schicht 502 und die obere Pad-Schicht 504 werden aus unterschiedlichen Materialien gefertigt und können zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), eines Sputterns, einer thermischen Oxidation, oder eines anderen geeigneten Wachstums- oder Abscheidungsprozesses (-prozesse) ausgebildet werden. Wie hier verwendet, kann ein Begriff (z.B. Prozess) mit einem Pluralsuffix zum Beispiel Einzahl oder Mehrzahl bedeuten. Die untere Pad-Schicht 502 kann zum Beispiel aus Siliziumoxid oder einem anderen geeigneten Dielektrikum (Dielektrika) ausgebildet werden, und/oder die obere Pad-Schicht 504 kann zum Beispiel durch Siliziumnitrid oder ein anderes geeignetes Dielektrikum (Dielektrika) ausgebildet werden.
  • Wie durch die Querschnittsansicht 600 von 6 dargestellt, wird ein Substrat innerhalb des Speichergebiets 104m ausgespart und eine Speicherdielektrikumsschicht 602 wird innerhalb des Speichergebiets 104m ausgebildet. In einigen Ausführungsformen wird die obere Pad-Schicht 504 (gemäß einer Maskierungsschicht 604) strukturiert, um eine Öffnung auszubilden, die dem Speichergebiet 104m entspricht, und ein Logikgebiet 104l abzudecken. Eine Vorstufenschicht 502' wird aus einer oberen Fläche des Substrats 104 ausgebildet, und daher reduziert sie eine Höhe der oberen Fläche des Substrats 104 innerhalb des Speichergebiets 104m. In einigen Ausführungsformen ist die Vorstufenschicht 602' eine Oxidschicht und wird mithilfe eines Nassprozesses oder eines thermischen Prozesses ausgebildet. Die Vorstufenschicht 602' wird anschließend teilweise entfernt und ein unterer verbleibender Abschnitt der Vorstufenschicht 602' bildet die Speicherdielektrikumsschicht 602.
  • Wie durch die Querschnittsansicht 700 von 7 dargestellt, wird eine Speicher-Pad-Schicht 702 auf der Speicherdielektrikumsschicht 602 innerhalb des Speichergebiets 104m ausgebildet. Die Speicher-Pad-Schicht 702 kann durch Abscheiden eines dielektrischen Materials ausgebildet werden, das das Speichergebiet 104m, das Logikgebiet 104l und das Grenzgebiet 104b abdeckt. Dann wird ein Planarisierungsprozess durchgeführt und kann die Speicher-Pad-Schicht 702 innerhalb des Logikgebiets 104l entfernen. Die Speicherdielektrikumsschicht 602 kann zum Beispiel aus Siliziumoxid oder einem anderen geeigneten Dielektrikum (Dielektrika) ausgebildet werden, und/oder die Speicher-Pad-Schicht 702 kann zum Beispiel durch Siliziumnitrid oder ein anderes geeignetes Dielektrikum (Dielektrika) ausgebildet werden.
  • Wie durch die Querschnittsansichten 800 bis 900 von 8 bis 9 dargestellt, werden mehrere Isolationsstrukturen innerhalb des Substrats 104 ausgebildet. In 8 wird ein Ätzprozess durchgeführt, um mehrere Gräben auszubilden, die sich in das Substrat 104 erstrecken, die umfassend: einen Speicherisolationsgraben 102m innerhalb des Speichergebiets 104m, einen Grenzgraben 102b innerhalb des Grenzgebiets 104b, einen Logikvorrichtungsgraben 168 innerhalb eines ersten Logikgebiets 104l1 und einen Logikisolationsgraben 102 innerhalb des Logikgebiets 104l, und der das erste Logikgebiet 104l1 und ein zweites Logikgebiet 104l2 trennt. Das erste Logikgebiet 104l1 kann zum Beispiel Hochvolt-Logikvorrichtungen unterstützen, die danach ausgebildet werden, während das zweite Logikgebiet 104l2 zum Beispiel danach ausgebildete Kernlogikvorrichtungen unterstützen kann. Die Hochvolt-Logikvorrichtungen können zum Beispiel Logikvorrichtungen sein, die ausgelegt sind, um bei höheren Spannungen (z.B. eine Größenordnung höher) als die Kernlogikvorrichtungen zu arbeiten. In einigen Ausführungsformen umfasst ein Prozess zum Durchführen des Ätzprozesses ein Ausbilden und Strukturieren einer Maskierungsschicht (z.B. einer Fotolackschicht, die in der Figur nicht dargestellt ist) auf der oberen Pad-Schicht 504 und der Speicher-Pad-Schicht 702 mit einem Layout der mehreren Isolationsstrukturen. Ein Ätzmittel wird dann auf die Speicher-Pad-Schicht 702, die Speicherdielektrikumsschicht 603, die obere Pad-Schicht 504, die untere Pad-Schicht 502 und das Substrat 104 angewendet, wobei die Maskierungsschicht angeordnet ist, bis das Ätzmittel eine gewünschte Tiefe des Substrats 104 erreicht, und die Maskierungsschicht wird danach entfernt. In einigen Ausführungsformen können sich die Speicherisolationsstruktur 106m, die Logikgrabenisolationsstruktur 106l und die Grenzisolationsstruktur 106b bis zur gleichen oder im Wesentlichen gleichen Tiefe des Substrats 104 erstrecken. In 9 werden die mehreren Gräben mit einem dielektrischen Material gefüllt, um die mehreren Isolationsstrukturen auszubilden, die umfassen: eine Speicherisolationsstruktur 106m, die innerhalb des Speicherisolationsgrabens 102m angeordnet ist, eine Grenzisolationsstruktur 106b innerhalb des Grenzgrabens 102b, eine Logikvorrichtungsvorstufe 902 innerhalb des Logikvorrichtungsgrabens 168 und eine Logikgrabenisolationsstruktur 106l innerhalb des Logikisolationsgrabens 102l. Das dielektrische Material kann zum Beispiel aus Siliziumoxid oder einem anderen geeigneten dielektrischen Material(ien) ausgebildet werden, und/oder kann zum Beispiel durch CVD, PVD, Sputtern oder einen anderen geeigneten Abscheidungsprozess(e) durchgeführt werden. Die mehreren Isolationsstrukturen können ausgebildet werden, indem zuerst die untere Pad-Schicht 502 (z.B. ein Oxid-Pad) unterätzt wird, worauf ein Aufwachsen eines Liner-Oxids in den mehreren Gräben folgt. Dann wird der Rest der mehreren Gräben mit einem abgeschiedenen Oxid gefüllt. Als Nächstes wird das überschüssige (abgeschiedene) Oxid mit einem Planarisierungsprozess entfernt. Der Planarisierungsprozess kann zum Beispiel durch ein chemisch-mechanisches Polieren (CMP) oder einen anderen geeigneten Planarisierungsprozess(e) durchgeführt werden.
  • Wie durch die Querschnittsansichten 1000 bis 1100 von 10 bis 11 dargestellt, wird eine Reihe von Herstellungsprozessen durchgeführt, so dass eine Speicherzellenstruktur 108 auf dem Speichergebiet 104m ausgebildet wird. Einige der Herstellungsprozesse werden nachstehend als ein Beispiel und nicht zum beschränkenden Zweck beschrieben. In 10 wird bei einer Maskierungsschicht 1002, die das Logikgebiet 105l und einen Abschnitt des Grenzgebiets 104b, das sich näher dem Logikgebiet 104l befindet, abdeckt, ein Ätzprozess angewendet, um die Speicher-Pad-Schicht 702, die Speicherdielektrikumsschicht 602 und einen oberen Abschnitt der Speicherisolationsstruktur 106m innerhalb des Speichergebiets 104 zu entfernen. Ein oberer linker Abschnitt der Grenzisolationsstruktur 106b kann gleichzeitig entfernt werden. Der Ätzprozess kann eine Reihe von Trocken- und/oder Nassätzprozessen umfassen. Die Maskierungsschicht 1002 kann durch einen Fotolack ausgebildet werden. In 11 werden ein Paar Auswahlgateelektroden 138, ein Paar Steuergatedielektrikumsschichten 136, ein Paar Ladungseinfangsschichten 124 und ein Paar Speicher-/Steuergateelektroden 150 auf dem Substrat 104 ausgebildet. Die Ladungseinfangsschicht 124 wird zwischen der Speicher-/Steuergateelektrode 150 und der Auswahlgateelektrode 138 ausgebildet. In einigen Ausführungsformen werden eine Steuergate-Hartmaske 1102 und eine Speichergate-Hartmaske 1104 jeweils auf den Auswahlgateelektroden 138 und den Speicher-/Steuergateelektroden 150 ausgebildet.
  • Wie durch die Querschnittsansicht 1200 von 12 dargestellt, werden eine Dummy-Liner-Schicht 1202 und eine Dummy-Abdeckschicht 1204 derart ausgebildet und strukturiert, dass sie die Speicherzellenstruktur 108 abdecken und das Logikgebiet 104l nicht abdecken. Die Dummy-Liner-Schicht 1202 kann zum Beispiel konform ausgebildet werden. In einigen Ausführungsformen wird die Dummy-Liner-Schicht 1202 aus Siliziumoxid oder einem anderen geeigneten Dielektrikum (Dielektrika) ausgebildet. In einigen Ausführungsformen wird die Dummy-Abdeckschicht 1204 aus Polysilizium oder einem anderen geeigneten Material(ien) ausgebildet. Außerdem kann die Dummy-Liner-Schicht 1204 und/oder die Dummy-Abdeckschicht 1204 zum Beispiel mithilfe einer CVD, einer PVD, eines anderen geeigneten Abscheidungsprozesses (-prozesse) oder einer beliebigen Kombination der Vorstehenden, worauf ein Planarisierungsprozess folgt, ausgebildet werden. In einigen Ausführungsformen wird der Strukturierungsprozess durchgeführt, indem eine Fotolackschicht (nicht dargestellt), die das Speichergebiet 104m abdeckt, ausgebildet und strukturiert wird. Ein Ätzmittel wird dann bei der angeordneten Fotolackschicht angewendet, bis das Ätzmittel eine obere Fläche des Substrats 104 erreicht, und die Fotolackschicht wird danach abgetragen.
  • Wie durch die Querschnittsansichten 1300 bis 1400 von 13 bis 14 dargestellt, wird die Logikvorrichtungsvorstufe 902 (Bezugnahme auf 9) aus dem Logikvorrichtungsgraben 168 entfernt. In 13 wird eine Maskierungsschicht 1302 ausgebildet und strukturiert, um den Logikvorrichtungsgrabens 168 freizulegen. Ein Trockenätzen wird zuerst durchgeführt, wobei die Maskierungsschicht 1302 angeordnet ist. In 14 wird ein Nassätzen durchgeführt, um den Rückstand der Logikvorrichtungsvorstufe 902 (Bezugnahme auf 9) aus dem Logikvorrichtungsgraben 18 zu entfernen.
  • Wie durch die Querschnittsansichten 1500 bis 1600 von 15 bis 16 dargestellt, wird die erste Logikgatedielektrikumsschicht 1502 ausgebildet und strukturiert. In 15 wird die erste Logikgatedielektrikumsschicht 1502 entlang einer oberen Fläche 104s des Substrats 104 ausgebildet, die sich entlang von einer Unterseite und Seitenwandflächen des Logikvorrichtungsgrabens 168 erstreckt. Die erste Logikgatedielektrikumsschicht 1502 kann zum Beispiel mithilfe einer CVD, einer PVD, eines anderen geeigneten Abscheidungsprozesses (-prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden. Die erste Logikgatedielektrikumsschicht 1502 kann ein oder mehrere Oxid- oder andere dielektrische Schichten umfassen und kann mit verschiedenen Zusammensetzungen und Dicken in verschiedenen Logikgebieten des Substrats 104 ausgebildet und strukturiert werden. In 16 wird die erste Logikgatedielektrikumsschicht 1502 von der oberen Fläche des Substrats 104 innerhalb des zweiten Logikgebiets 104l2 entfernt. Ein Abschnitt der Logikgrabenisolationsstruktur 106l, der sich näher an dem zweiten Logikgebiet 104l2 befindet, kann ebenfalls als Folge eines Ätzprozesses entfernt werden. Der Ätzprozess kann einen Trockenätz- und/oder einen Nassätzprozess umfassen.
  • Wie durch die Querschnittsansicht 1700 von 17 dargestellt, werden eine zweite Logikgatedielektrikumsschicht 1702, eine Logikgateschicht 1704 und eine Hartmaskenschicht 1706 auf der ersten Logikgatedielektrikumsschicht 1502 innerhalb des ersten Logikgebiets 104l1 und auf dem Substrat 104 innerhalb des zweiten Logikgebiets 104l2 in der genannten Reihenfolge ausgebildet. Die zweite Logikgatedielektrikumsschicht 1702 und die Logikgateschicht 1704 erstrecken sich in den Logikvorrichtungsgraben 168. Ähnlich wie vorstehend in 2 und 3 besprochen, kann sich je nach den gewünschten Vorrichtungsabmessungen die Hartmaskenschicht 1706 in den Logikvorrichtungsgraben 168 erstrecken oder nicht, und kann den Logikvorrichtungsgraben 168 vollständig füllen oder nicht. Die zweite Logikgatedielektrikumsschicht 1702, die Logikgateschicht 1704 und die Hartmaskenschicht 1706 können zum Beispiel durch CVD, PVD, einen anderen geeigneten Abscheidungsprozess(e) oder eine Kombination der Vorstehenden ausgebildet werden. In einigen Ausführungsformen kann die zweite Logikgatedielektrikumsschicht 1702 ein oder mehrere Oxid- oder andere dielektrische Schichten umfassen und kann mit verschiedenen Zusammensetzungen und Dicken in verschiedenen Logikgebieten des Substrats 104 ausgebildet und strukturiert werden. Die Logikgateschicht 1704 kann ein leitfähiges Material, zum Beispiel dotiertes Polysilizium oder ein anderes geeignetes leitfähiges Material(ien) umfassen. Die Hartmaskenschicht 1706 kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder ansonsten aus diesen gefertigt sein.
  • Wie durch die Querschnittsansicht 1800 von 18 dargestellt, wird eine Reihe von Ätzprozessen an der Hartmaskenschicht 1706 und der Logikgateschicht 1704 durchgeführt, um eine erste Logikgateelektrode 158a innerhalb des Logikvorrichtungsgrabens 168 im ersten Logikgebiet 104l1 und eine zweite Logikgateelektrode 158b im zweiten Logikgebiet 104l2 auszubilden. Die Hartmaskenschicht 1706 wird auf der zweiten Logikgateelektrode 158b strukturiert und ausgebildet. Die zweite Logikgatedielektrikumsschicht 1702 wird ebenfalls geätzt und teilweise entfernt, wodurch ein erster Abschnitt 1702a innerhalb des Logikvorrichtungsgrabens 168 und ein zweiter Abschnitt 1702b, der unter der zweiten Logikgateelektrode 158b liegt, belassen werden. In einigen Ausführungsformen dienen der erste Abschnitt 1702a und die erste Logikgatedielektrikumsschicht 1502 gemeinsam als ein erstes Logikgatedielektrikum 156a für die erste Logikgateelektrode 158a, und der zweite Abschnitt 1702b dient als ein zweites Logikgatedielektrikum 156b für die zweite Logikgateelektrode 158b.
  • Wie durch die Querschnittsansicht 1900 von 19 dargestellt, wird ein Versiegelungs-Liner 1902 derart ausgebildet, dass er die Struktur von 18 abdeckt und auskleidet. Der Versiegelungs-Liner 1902 kann zum Beispiel konform ausgebildet werden und/oder er kann zum Beispiel mithilfe einer CVD, einer PVD, eines anderen geeigneten Abscheidungsprozesses (-prozesse) oder einer beliebigen Kombination der Vorstehenden abgeschieden werden. Der Versiegelungs-Liner 1902 kann zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumkarbid, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein oder ansonsten aus diesen gefertigt sein.
  • Wie durch die Querschnittsansicht 2000 von 20 dargestellt, wird ein Rückätzprozess am Versiegelungs-Liner 1902 durchgeführt, um horizontale Abschnitte des Versiegelungsliners 1902 zu entfernen, ohne einen ersten vertikalen Abschnitt 1902a auf der ersten Logikgateelektrode 158a und einen zweiten vertikalen Abschnitt 1902b entlang von Seitenwänden der zweiten Logikgateelektrode 158b zu entfernen. Der erste vertikale Abschnitt 1902a und der zweite vertikale Abschnitt 1902 können zumindest den ersten Abschnitt 1702a und den zweiten Abschnitt 1702b der zweiten Logikgatedielektrikumsschicht 1702 abdecken und versiegeln. In einigen Ausführungsformen wird der erste vertikale Abschnitt 1902a zumindest teilweise bis zur endgültigen Vorrichtung behalten. In einigen alternativen Ausführungsformen kann der erste vertikale Abschnitt 1902 durch den Rückätzprozess vollständig entfernt werden.
  • Wie durch die Querschnittsansicht 2100 von 21 dargestellt, wird ein Ätzprozess durchgeführt, um die Dummy-Abdeckschicht 1204 und die Dummy-Liner-Schicht 1202 (gezeigt in 20) vom Speichergebiet 104m zu entfernen. Der Ätzprozess kann eine Reihe von Trocken- und/oder Nassätzprozessen umfassen. Eine Maskierungsschicht (z.B. eine nicht dargestellte Fotolackschicht) kann verwendet werden, um die Logikvorrichtungen 110a, 110v vor einem Ätzen abzudecken und zu schützen. Individuelle Speicher-Source-/Draingebiete 126 und ein gemeinsames Speicher-Source-/Draingebiet 128 werden innerhalb des Speichergebiets 104m, jeweils benachbart zur Speicherzellenstruktur 108, ausgebildet. Außerdem werden Logik-Source-/Draingebiete 152 in Paaren innerhalb des Logikgebiets 104l ausgebildet, wobei die Source-/Draingebiete jedes Paars jeweils an gegenüberliegende Seitenwände der Logikgateelektroden 158a, 158b angrenzen. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Source-/Draingebiete eine Ionenimplantation in das Substrat 104. In anderen Ausführungsformen wird ein von der Ionenimplantation verschiedener Prozess verwendet, um die Source-/Draingebiete auszubilden. In einigen Ausführungsformen wird ein Silizid-Pad 172 auf der ersten Logikelektrode 158a ausgebildet. Das Silizid-Pad 172 kann zum Beispiel Nickelsilizid oder ein anderes geeignetes Silizid(e) sein oder diese ansonsten umfassen, und/oder kann zum Beispiel durch einen Salizidprozess oder einen anderen geeigneten Wachstumsprozess(e) ausgebildet werden. Obwohl in der Figur nicht dargestellt, können Silizid-Pads auch auf den individuellen Source-/Draingebieten 126 und den Logik-Source-/Draingebieten 152 ausgebildet werden.
  • Wie ebenfalls durch die Querschnittsansicht 2100 von 21 dargestellt, wird ein Hauptseitenwandspacer 160 entlang von Seitenwänden der zweiten Logikgateelektrode 158b innerhalb des Logikgebiets 104l und entlang von Seitenwänden der Speicherzellenstruktur 108 innerhalb des Speichergebiets 104m ausgebildet. In einigen Ausführungsformen wird der Hauptseitenwandspacer 160 aus Siliziumoxid, Siliziumnitrid, einem anderen geeigneten Dielektrikum (Dielektrika) oder einer beliebigen Kombination der Vorstehenden gefertigt. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden des Hauptseitenwandspacers 160 ein Abscheiden einer Hauptspacerschicht, die die Struktur von 20 abdeckt und auskleidet. Ein Rückätzprozess wird dann an der Hauptspacerschicht durchgeführt, um horizontale Abschnitte der Hauptspacerschicht zu entfernen, ohne vertikale Abschnitte der Hauptspacerschicht zu entfernen. Die Hauptspacerschicht kann zum Beispiel konform abgeschieden werden und/oder sie kann zum Beispiel mithilfe einer CVD, einer PVD, eines anderen geeigneten Abscheidungsprozesses (-prozesse) oder einer beliebigen Kombination der Vorstehenden ausgebildet werden. In einigen Ausführungsformen wird der Hauptseitenwandspacer 160 aus Siliziumoxid, Siliziumnitrid, einem anderen geeigneten Dielektrikum (Dielektrika) oder einer beliebigen Kombination der Vorstehenden gefertigt.
  • Wie durch die Querschnittsansicht 2200 von 22 dargestellt, werden eine Kontaktätzstoppschicht (CESL) 166 und eine untere dielektrische Zwischenschicht (ILD) 162l derart ausgebildet, dass sie die Struktur von 21 abdecken. Die untere ILD-Schicht 162l kann zum Beispiel durch CVD, PVD, Sputtern oder eine beliebige Kombination der Vorstehenden, worauf ein Planarisierungsprozess folgt, abgeschieden werden. Die untere ILD-Schicht 162l kann zum Beispiel ein Oxid, ein Low-K-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein.
  • Wie durch die Querschnittsansicht 2300 von 23 dargestellt, wird ein Planarisierungsprozess an der unteren dielektrischen Zwischenschicht (ILD) 162l und der Kontaktätzstoppschicht (CESL) 166 durchgeführt. Der Planarisierungsprozess kann außerdem die Steuergate-Hartmaske 1102, die Speichergate-Hartmaske 1104 und die Hartmaskenschicht 1706 (Bezugnahme auf 22) entfernen und die entsprechenden Gateelektroden freilegen. Der Planarisierungsprozess kann zum Beispiel ein CMP oder ein anderer Planarisierungsprozess(e) sein. Die untere ILD-Schicht 162l wird mit einer oberen Fläche, die plan oder im Wesentlichen plan mit oberen Flächen der verbleibenden Struktur ist, ausgebildet. Der Planarisierungsprozess kann zum Beispiel ein CMP oder ein anderer Planarisierungsprozess(e) sein. Der Planarisierungsprozess kann auch eine obere Fläche der unteren ILD-Schicht 162l bis zur ungefähr gleichen Höhe mit oberen Flächen der zweiten Logikgateelektrode 158b aussparen, wodurch die zweite Logikgateelektrode 158b freigelegt wird. Wie im Zusammenhang mit 18 besprochen, weist das erste Logikgatedielektrikum 156a eine Dicke auf, die größer ist als jene des zweiten Logikgatedielektrikums 156b. Wenn das erste Logikgatedielektrikum 156a und die erste Logikgateelektrode 158a auf der oberen Fläche 104s des Substrats 104 ausgebildet werden, wäre die erste Logikgateelektrode 158a dünner als die zweite Logikgateelektrode 158b. Daher könnte die erste Logikgateelektrode 158a beschädigt werden oder sie weist ein wesentliches Gleichmäßigkeitsproblem auf. Indem das erste Logikgatedielektrikum 156a und die erste Logikgateelektrode 158a im Logikvorrichtungsgraben 168 ausgespart werden, wird die erste Logikgateelektrode 158a vor dem Planarisierungsprozess der unteren ILD-Schicht 162l geschützt.
  • Wie durch die Querschnittsansichten 2400 bis 2500 von 24 bis 25 dargestellt, wird dann in einigen Ausführungsformen ein Austauschgateprozess durchgeführt. In 24 wird ein Ätzprozess durchgeführt, um die zweite Logikgateelektrode 158b (Bezugnahme auf 23) zu entfernen. In einigen Ausführungsformen wird der Ätzprozess durchgeführt, wobei eine Maskierungsschicht 2402 angeordnet ist, um andere Gebiete der Struktur zu schützen, bis die zweite Logikgateelektrode 158b entfernt wird. In 25 wird dann eine Metallgateelektrode 158b' anstelle der zweiten Logikgateelektroden 158b ausgebildet. Die Metallgateelektrode 158b' kann zum Beispiel ein Metall, ein von der ersten und der zweiten Logikgateelektrode 158a, 158b verschiedenes Material, oder ein anderes geeignetes leitfähiges Material(ien) sein. In einigen Ausführungsformen umfasst ein Prozess zum Ausbilden der Metallgateelektrode 158b' ein Ausbilden einer leitfähigen Schicht zum Beispiel mithilfe einer CVD, einer PVD, eines stromlosen Plattierens. Eine Planarisierung wird dann an der leitfähigen Schicht durchgeführt, bis die untere ILD-Schicht 162l erreicht wird. Die Planarisierung kann zum Beispiel durch ein CMP oder einen anderen Planarisierungsprozess(e) durchgeführt werden. Indem das erste Logikgatedielektrikum 156a und die erste Logikgateelektrode 158a im Logikvorrichtungsgraben 168 ausgespart werden, wird, ähnlich wie unter Bezugnahme auf 23 besprochen, die erste Logikgateelektrode 158a vor dem Planarisierungsprozess der leitfähigen Schicht geschützt.
  • Wie durch die Querschnittsansicht 2600 von 26 dargestellt, wird eine obere ILD-Schicht 162u ausgebildet, die die Struktur von 25 abdeckt und eine obere Fläche aufweist, die plan oder im Wesentlichen plan ist. Die obere ILD-Schicht 162u kann zum Beispiel ein Oxid, ein Low-κ-Dielektrikum, ein anderes geeignetes Dielektrikum (Dielektrika) oder eine beliebige Kombination der Vorstehenden sein. Außerdem kann die obere ILD-Schicht 162u zum Beispiel ausgebildet werden, indem die obere ILD-Schicht 162u abgeschieden wird, und anschließend eine Planarisierung der oberen Fläche der oberen ILD-Schicht 162u durchgeführt wird. Die Abscheidung kann zum Beispiel durch CVD, PVD, Sputtern oder eine beliebige Kombination der Vorstehenden durchgeführt werden. Die Planarisierung kann zum Beispiel durch ein CMP oder einen anderen Planarisierungsprozess(e) durchgeführt werden.
  • Wie ebenfalls durch die Querschnittsansicht 2600 von 26 dargestellt, werden Kontaktdurchkontaktierungen 164 ausgebildet, die sich durch die obere ILD-Schicht 162u und die untere ILD-Schicht 162l zu den individuellen Speicher-Source-Draingebieten 126, den Logik-Source-/Draingebieten 152 erstrecken. Die Kontaktdurchkontaktierungen 164 können auch derart ausgebildet werden, dass sie mit dem gemeinsamen Speicher-Source-/Draingebiet 128, den Auswahlgateelektroden 138, den Speicher-/Steuergateelektroden 159, der ersten und der zweiten Logikgateelektrode 158a, 158b oder einer beliebigen Kombination der Vorstehenden gekoppelt werden.
  • Unter Bezugnahme auf 27 ist ein Ablaufdiagramm 2700 einiger Ausführungsformen eines Verfahrens zum Ausbilden einer IC bereitgestellt, die eine Grabengatestruktur für eine Hochvolt-HKMG-Vorrichtung umfasst. Die IC kann zum Beispiel der IC von 5 bis 26 entsprechen.
  • Bei 2702 wird ein Substrat bereitgestellt. Das Substrat umfasst ein Speichergebiet und ein Logikgebiet, die durch ein Grenzgebiet verbunden sind. In einigen Ausführungsformen wird eine untere Pad-Schicht ausgebildet, die das Substrat abdeckt, und eine obere Pad-Schicht wird ausgebildet, die die untere Pad-Schicht abdeckt. Siehe zum Beispiel 5.
  • Bei 2704 wird das Substrat innerhalb des Speichergebiets ausgespart. Eine Speicherdielektrikumsschicht wird innerhalb des Speichergebiets ausgebildet. Eine Speicher-Pad-Schicht wird auf der Speicherdielektrikumsschicht innerhalb des Speichergebiets ausgebildet. Siehe zum Beispiel 6 bis 7.
  • Bei 2706 werden mehrere Isolationsstrukturen innerhalb des Substrats ausgebildet. Ein Ätzprozess wird durchgeführt, um mehrere Gräben auszubilden, die sich in das Substrat erstrecken. Dann werden die mehreren Gräben mit einem dielektrischen Material gefüllt, um die mehreren Isolationsstrukturen auszubilden. Die mehreren Isolationsstrukturen können eine Speicherisolationsstruktur, die innerhalb des Speicherisolationsgrabens angeordnet ist, eine Grenzisolationsstruktur innerhalb des Grenzgrabens, eine Logikvorrichtungsvorstufe innerhalb des Logikvorrichtungsgrabens und eine Logikgrabenisolationsstruktur innerhalb des Logikisolationsgrabens umfassen. Siehe zum Beispiel 8 bis 9.
  • Bei 2708 wird eine Speicherzellenstruktur innerhalb des Speichergebiets ausgebildet. Siehe zum Beispiel 10 bis 11.
  • Bei 2710 wird eine Dummy-Abdeckschicht im Speicher ausgebildet, die die Speicherzellenstrukturen abdeckt. Siehe zum Beispiel 12.
  • Bei 2712 wird die Logikvorrichtungsvorstufe aus dem Logikvorrichtungsgraben entfernt. Siehe zum Beispiel 13 bis 14.
  • Bei 2714 wird eine erste Logikgatedielektrikumsschicht innerhalb des Logikvorrichtungsgrabens ausgebildet und strukturiert. Siehe zum Beispiel 15 bis 16.
  • Bei 2716 wird eine Logikgateschicht abgeschieden und strukturiert, um eine erste Logikgateelektrode innerhalb des Logikvorrichtungsgrabens und eine zweite Gateelektrode im zweiten Logikgebiet auszubilden. Siehe zum Beispiel 17 bis 18.
  • Bei 2718 wird ein Versiegelungs-Liner abgeschieden und strukturiert, um einen vertikalen Abschnitt im ersten Logikgebiet und einen zweiten vertikalen Abschnitt im zweiten Logikgebiet auszubilden, die die zweite Logikgatedielektrikumsschicht abdecken und versiegeln. Siehe zum Beispiel 19 bis 20.
  • Bei 2720 befinden sich Source-/Draingebiete in dem Speichergebiet und dem Logikgebiet. Siehe zum Beispiel 21.
  • Bei 2722 wird eine untere dielektrische Zwischenschicht ausgebildet, um Räume zwischen den Speichervorrichtungsstrukturen im Speichergebiet und den Logikvorrichtungen innerhalb des Logikgebiets zu füllen. Siehe zum Beispiel 22 bis 23.
  • Bei 2724 wird ein Austauschgateprozess durchgeführt, um die Logikgateelektroden durch Metallgateelektroden für die Logikvorrichtungen innerhalb des Logikgebiets zu ersetzen. Eine obere dielektrische Zwischenschicht wird auf der unteren dielektrischen Zwischenschicht ausgebildet, die über den Speichervorrichtungsstrukturen im Speichergebiet und den Logikvorrichtungen innerhalb des Logikgebiets liegt. Kontakte können anschließend ausgebildet werden. Siehe zum Beispiel 24 bis 26.
  • Obwohl das Ablaufdiagramm 2700 von 27 hier als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die dargestellte Reihenfolge derartiger Vorgänge oder Ereignisse nicht im beschränkenden Sinne ausgelegt werden soll. Neben jenen hier dargestellten und/oder beschriebenen können zum Beispiel einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen stattfinden. Außerdem können nicht dargestellte Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und einer oder mehrere der hier dargestellten Aspekte können in einem oder mehreren getrennten Vorgängen und/oder Phasen ausgeführt werden.
  • Angesichts des Vorstehenden richten sich einige Ausführungsformen der vorliegenden Anmeldung auf eine integrierte Schaltung (IC). Die IC umfasst ein Speichergebiet, ein Logikgebiet und ein Grenzgebiet, die in ein Substrat integriert sind. Das Grenzgebiet ist zwischen dem Speichergebiet und dem Logikgebiet definiert. Eine Speicherzellenstruktur ist auf dem Speichergebiet angeordnet, und sie umfasst ein Paar Steuergateelektroden, die jeweils über dem Substrat angeordnet sind, und ein Paar Speichergateelektroden, die auf gegenüberliegenden Seiten des Paars Steuergateelektroden angeordnet sind. Mehrere Logikvorrichtungen sind auf dem Logikgebiet angeordnet, und sie umfassen eine erste Logikvorrichtung, die zum Betrieb bei einer ersten Spannung ausgelegt ist und eine erste Logikgateelektrode umfasst, die vom Substrat durch ein erstes Logikgatedielektrikum getrennt ist. Das erste Logikgatedielektrikum ist entlang von Flächen eines Logikvorrichtungsgrabens des Substrats angeordnet, und die erste Logikgateelektrode ist auf dem ersten Logikgatedielektrikum innerhalb des Logikvorrichtungsgrabens angeordnet.
  • Außerdem richten sich einige Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren, das ein Bereitstellen eines Substrats umfasst, das ein Speichergebiet, ein Logikgebiet und ein Grenzgebiet, das zwischen dem Speichergebiet und dem Logikgebiet definiert ist, umfasst. Das Verfahren umfasst ferner ein Ausbilden mehrerer tiefer Gräben von einer oberen Fläche des Substrats, die einen Speicherisolationsgraben im Speichergebiet, einen Logikisolationsgraben im Logikgebiet, einen Grenzgraben im Grenzgebiet und einen Logikvorrichtungsgraben im Logikgebiet zwischen dem Logikisolationsgraben und dem Grenzgraben umfassen. Das Verfahren umfasst ferner ein Einfüllen eines Isolationsmaterials in die mehreren tiefen Gräben, die den Speicherisolationsgraben, den Logikisolationsgraben, den Grenzgraben und den Logikvorrichtungsgraben umfassen. Das Verfahren umfasst ferner ein Entfernen des Isolationsmaterials aus dem Logikvorrichtungsgraben und ein Einfüllen eines ersten Logikgatedielektrikums und einer ersten Logikgateelektrode in den Logikvorrichtungsgraben. Das Verfahren umfasst ferner ein Ausbilden erster und zweiter Source-/Draingebiete im Substrat auf gegenüberliegenden Seiten des Logikvorrichtungsgrabens.
  • Ferner richten sich einige Ausführungsformen der vorliegenden Anmeldung auf eine integrierte Schaltung (IC). Die IC umfasst einen Logikvorrichtungsgraben und einen Logikisolationsgraben eines Substrats, die sich von einer oberen Fläche des Substrats zu einer Position innerhalb des Substrats erstrecken. Eine erste Logikvorrichtung, die zum Betrieb bei einer ersten Spannung ausgelegt ist, umfasst eine erste Logikgateelektrode, die durch ein erstes Logikgatedielektrikum vom Substrat getrennt ist. Eine zweite Logikvorrichtung umfasst eine zweite Logikgateelektrode, die durch ein zweites Logikgatedielektrikum vom Substrat getrennt ist. Die zweite Logikvorrichtung ist ausgelegt, um bei einer zweiten Spannung zu arbeiten, die kleiner ist als die erste Spannung. Eine Logikgrabenisolationsstruktur wird im Logikisolationsgraben und zwischen der ersten Logikvorrichtung und der zweiten Logikvorrichtung angeordnet. Das erste Logikgatedielektrikum ist konform entlang von einer Unterseite und Seitenwandflächen des Logikvorrichtungsgrabens des Substrats angeordnet, und die erste Logikgateelektrode ist auf dem ersten Logikgatedielektrikum innerhalb des Logikvorrichtungsgrabens angeordnet.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62689893 [0001]

Claims (20)

  1. Integrierte Schaltung (IC), umfassend: ein Speichergebiet, ein Logikgebiet und ein Grenzgebiet, die in ein Substrat integriert sind, wobei das Grenzgebiet zwischen dem Speichergebiet und dem Logikgebiet definiert ist, eine Speicherzellenstruktur, die auf dem Speichergebiet angeordnet ist und die ein Paar Steuergateelektroden, die jeweils über dem Substrat angeordnet sind, und ein Paar Speichergateelektroden, die auf gegenüberliegenden Seiten des Paars Steuergateelektroden angeordnet sind, umfasst, und mehrere Logikvorrichtungen, die auf dem Logikgebiet angeordnet sind und die eine erste Logikvorrichtung umfassen, die zum Betrieb bei einer ersten Spannung ausgelegt ist und eine erste Logikgateelektrode umfasst, die durch ein erstes Logikgatedielektrikum vom Substrat getrennt ist, wobei das erste Logikgatedielektrikum entlang von Flächen eines Logikvorrichtungsgrabens des Substrats angeordnet ist, und die erste Logikgateelektrode auf dem ersten Logikgatedielektrikum innerhalb des Logikvorrichtungsgrabens angeordnet ist.
  2. IC nach Anspruch 1, wobei die erste Logikvorrichtung ferner umfasst: erste und zweite Source-/Draingebiete im Substrat auf gegenüberliegenden Seiten der ersten Logikgateelektrode, wobei die ersten und zweiten Source-/Draingebiet obere Flächen aufweisen, die mit jener der ersten Logikgateelektrode komplanar sind.
  3. IC nach Anspruch 1 oder 2, wobei die erste Logikgateelektrode Polysilizium umfasst.
  4. IC nach einer der vorhergehenden Ansprüche wobei das erste Logikgatedielektrikum umfasst: einen Stapel von Oxidschichten, die konform aufeinander angeordnet sind, und eine High-κ-Dielektrikumsschicht, die auf einer Oberseite des Stapels von Oxidschichten angeordnet ist.
  5. IC nach einem der vorhergehenden Ansprüche, wobei die erste Logikgateelektrode einen verbleibenden Raum des Logikvorrichtungsgrabens über dem ersten Logikgatedielektrikum füllt.
  6. IC nach einem der vorhergehenden Ansprüche, die ferner eine Hartmaskenschicht umfasst, die auf der ersten Logikgateelektrode innerhalb des Logikvorrichtungsgrabens angeordnet ist.
  7. IC nach Anspruch 6, die ferner eine dielektrische Zwischenschicht (ILD) umfasst, die einen verbleibenden Raum des Logikvorrichtungsgrabens über der Hartmaskenschicht füllt.
  8. IC nach einem der vorhergehenden Ansprüche, ferner umfassend: eine zweite Logikvorrichtung, die eine zweite Logikgateelektrode umfasst, die durch ein zweites Logikgatedielektrikum vom Substrat getrennt ist, wobei die zweite Logikgatevorrichtung ausgelegt ist, um bei einer zweiten Spannung zu arbeiten, die kleiner ist als die erste Spannung, wobei das zweite Logikgatedielektrikum direkt auf einer oberen Fläche des Substrats, höher als die Flächen des Logikvorrichtungsgrabens, angeordnet ist.
  9. IC nach Anspruch 8, wobei die zweite Logikgateelektrode aus Metall gefertigt ist.
  10. IC nach Anspruch 8 oder 9, ferner umfassend: eine untere dielektrische Zwischenschicht, die zwischen der Speicherzellenstruktur innerhalb des Speichergebiets und den mehreren Logikvorrichtungen innerhalb des Logikgebiets angeordnet ist, wobei die untere dielektrische Zwischenschicht eine plane obere Fläche aufweist, die mit oberen Flächen des Paars Steuergateelektroden und der zweiten Gateelektrode plan ist, eine obere dielektrische Zwischenschicht, die über der unteren dielektrischen Zwischenschicht liegt, und eine Kontaktdurchkontaktierung, die durch die obere dielektrische Zwischenschicht und die untere dielektrische Zwischenschicht hindurch angeordnet ist, so dass sie an die erste Logikgateelektrode heranreicht.
  11. IC nach einem der Ansprüche 8 bis 10, ferner umfassend: eine Logikgrabenisolationsstruktur, die im Logikgebiet zwischen der ersten Logikvorrichtung und der zweiten Logikvorrichtung angeordnet ist, wobei die Logikgrabenisolationsstruktur eine dielektrische Isolationsstruktur umfasst, die in einem Logikisolationsgraben des Substrats angeordnet ist, wobei die Logikgrabenisolationsstruktur eine obere Fläche aufweist, die mit jener der ersten Logikgateelektrode komplanar ist.
  12. IC nach einem der Ansprüche 8 bis 11, ferner umfassend: eine dritte Logikvorrichtung, die eine dritte Logikgateelektrode umfasst, die durch ein drittes Logikgatedielektrikum vom Substrat getrennt ist, wobei die dritte Logikvorrichtung ausgelegt ist, um bei einer dritten Spannung zu arbeiten, die kleiner ist als die zweite Spannung, und wobei das dritte Logikgatedielektrikum direkt auf der oberen Fläche des Substrats, höher als die Flächen des Logikvorrichtungsgrabens, angeordnet ist, wobei das erste Logikgatedielektrikum der ersten Logikvorrichtung eine erste Oxidschicht umfasst, die auf dem Substrat angeordnet ist, einen ersten Abschnitt einer zweiten Oxidschicht, der auf der ersten Oxidschicht angeordnet ist, und einen ersten Abschnitt einer dritten Oxidschicht, der auf dem ersten Abschnitt der zweiten Oxidschicht angeordnet ist, wobei das zweite Logikgatedielektrikum der zweiten Logikvorrichtung einen zweiten Abschnitt der zweiten Oxidschicht, der auf dem Substrat angeordnet ist, und einen zweiten Abschnitt der dritten Oxidschicht, der auf dem zweiten Abschnitt der zweiten Oxidschicht angeordnet ist, umfasst, wobei das dritte Logikgatedielektrikum der dritten Logikvorrichtung einen dritten Abschnitt der dritten Oxidschicht umfasst, der auf dem Substrat angeordnet ist.
  13. IC nach einem der vorhergehenden Ansprüche, wobei das Paar Steuergateelektroden und das Paar Speichergateelektroden Polysilizium umfassen.
  14. Verfahren zum Ausbilden einer integrierten Schaltung (IC), wobei das Verfahren umfasst: Bereitstellen eines Substrats, das ein Speichergebiet, ein Logikgebiet und ein Grenzgebiet, das zwischen dem Speichergebiet und dem Logikgebiet definiert ist, umfasst, Ausbilden mehrerer tiefer Gräben von einer oberen Fläche des Substrats, die einen Speicherisolationsgraben im Speichergebiet, einen Logikisolationsgraben im Logikgebiet, einen Grenzgraben im Grenzgebiet und einen Logikvorrichtungsgraben im Logikgebiet zwischen dem Logikisolationsgraben und dem Grenzgraben umfassen, Einfüllen eines Isolationsmaterials in die mehreren tiefen Gräben, die den Speicherisolationsgraben, den Logikisolationsgraben, den Grenzgraben und den Logikvorrichtungsgraben umfassen, Entfernen des Isolationsmaterials aus dem Logikvorrichtungsgraben, Einfüllen eines ersten Logikgatedielektrikums und einer ersten Logikgateelektrode in den Logikvorrichtungsgraben, und Ausbilden erster und zweiter Source-/Draingebiete im Substrat auf gegenüberliegenden Seiten des Logikvorrichtungsgrabens.
  15. Verfahren nach Anspruch 14, wobei die ersten und zweiten Source-/Draingebiet derart ausgebildet werden, dass sie eine obere Fläche aufweisen, die mit jener der ersten Logikgateelektrode komplanar ist.
  16. Verfahren nach Anspruch 14 oder 15, wobei das erste Logikgatedielektrikum und die erste Logikgateelektrode konform entlang von Flächen des Logikvorrichtungsgrabens ausgebildet werden, und eine Hartmaskenschicht auf einer oberen Fläche der ersten Logikgateelektrode derart ausgebildet wird, dass sie einen verbleibenden Raum des Logikvorrichtungsgrabens füllt.
  17. Verfahren nach einem der Ansprüche 14 bis 16, das nach dem Einfüllen des Isolationsmaterials in die mehreren tiefen Gräben ferner umfasst: Ausbilden und Strukturieren eines mehrschichtigen Films, um mehrere Speicherzellenstrukturen auf dem Speichergebiet auszubilden, und Ausbilden einer Dummy-Abdeckschicht, die über den Speicherzellenstrukturen liegt, vor dem Entfernen des Isolationsmaterials aus dem Logikvorrichtungsgraben.
  18. Integrierte Schaltung (IC), umfassend: einen Logikvorrichtungsgraben und einen Logikisolationsgraben eines Substrats, die sich von einer oberen Fläche des Substrats zu einer Position innerhalb des Substrats erstrecken, eine erste Logikvorrichtung, die zum Betrieb bei einer ersten Spannung ausgelegt ist und eine erste Logikgateelektrode umfasst, die durch ein erstes Logikgatedielektrikum vom Substrat getrennt ist, eine zweite Logikvorrichtung, die eine zweite Logikgateelektrode umfasst, die durch ein zweites Logikgatedielektrikum vom Substrat getrennt ist, wobei die zweite Logikgatevorrichtung ausgelegt ist, um bei einer zweiten Spannung zu arbeiten, die kleiner ist als die erste Spannung, und eine Logikgrabenisolationsstruktur, die im Logikisolationsgraben und zwischen der ersten Logikvorrichtung und der zweiten Logikvorrichtung angeordnet ist, wobei das erste Logikgatedielektrikum konform entlang einer Unterseite und Seitenwandflächen des Logikvorrichtungsgrabens des Substrats angeordnet ist und die erste Logikgateelektrode auf dem ersten Logikgatedielektrikum innerhalb des Logikvorrichtungsgrabens angeordnet ist.
  19. IC nach Anspruch 18, wobei die erste Logikgateelektrode Polysilizium umfasst, und die zweite Logikgateelektrode aus Metall gefertigt ist.
  20. IC nach Anspruch 18 oder 19, wobei sich der Logikvorrichtungsgraben und die Logikisolation von einer oberen Fläche des Substrats zur gleichen Tiefe innerhalb des Substrats erstrecken.
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