KR20100038601A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 고전압용 소자가 형성될 제1 영역과 저전압용 소자가 형성될 제2 영역으로 정의되는 기판, 상기 제1 영역의 기판 내에 형성되는 제1 도전형 매몰층, 상기 제1 도전형 매몰층 상부의 제1 영역의 기판 내에 형성되는 제1 도전형 드리프트 영역, 상기 제1 도전형 매몰층과 이격되어 상기 제1 도전형 드리프트 영역 내의 일 영역에 형성되는 제2 도전형 바디, 및 상기 제1 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역의 일부 영역까지 확장되어 형성되며 하부로 갈수록 폭이 좁아지는 계단형 구조의 트랜치 폴리 게이트 패턴을 포함한다.
트랜치 MOSFET(Trench MOSFET).

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 수직 트랜치형 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이도 동시에 매우 짧아지고 있다. 상기 채널 길이가 짧아짐에 따라 트랜지스터의 문턱 전압이 급격히 낮아지는 이른바, 숏채널 효과(short channel effect)가 문제된다. 또한 상기 채널 길이가 짧아짐에 따라 소스와 드레인 사이의 펀치쓰루(punchthrough) 특성을 개선하기 위해서는 더 많은 채널 이온의 주입이 요구된다.
이러한 쇼채널 효과를 개선하기 위하여 수직 트랜치 트랜지스터가 사용되며, 이러한 수직 트랜치 트랜지스터는 고전압용 소자로 이용될 수 있다.
수직 트랜치 트랜지스터는 N 드리프트 영역(N-Drift region) 및 P형 바디(P-type Body))가 형성된 실리콘 기판, 실리콘 기판에 형성된 트랜치(trench), 트랜치 내에 형성된 게이트 폴리, 상기 게이트 폴리 주변의 기판 표면에 불순물이 주입되어 형성된 소스를 포함한다. 상기 수직 트랜치 트랜지스터는 상기 기판 표면에 형 성된 소스와 기판 내부에 형성된 상기 N 드리프트 영역 사이에 채널이 수직하게 형성됨으로써 채널 길이가 늘어날 수 있다. 이때 N 드리프트 영역은 드레인에 해당한다.
이러한 수직 트랜치 트랜지스터(Vertical Trench MOSFET)의 드레인-소스 사이의 브레이크 다운 전압(Break down voltage)을 향상시키기 위해서는 상기 N 드리프트 영역의 농도를 낮추거나 상기 N 드리프트 영역의 깊이(depth)를 증가시켜야 한다. 여기서 상기 N 드리프트 영역의 깊이(depth)는 상기 P형 바디와 상기 N 드리프트 영역의 경계선으로부터 상기 N 드리프트 영역의 최하부까지의 깊이를 말한다.
그러나 수직 트랜치 트랜지스터(Vertical Trench MOSFET)의 드레인-소스 사이의 브레이크 다운 전압(Break down voltage)을 향상시키기 위하여 상기 N 드리프트 영역의 농도를 낮추거나 상기 N 드리프트 영역의 깊이(depth)를 증가시키는 경우 상기 N 드리프트 영역의 저항이 증가하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 저항의 증가없이 드레인-소스 사이의 브레이크 다운 전압(Break down voltage)을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 고전압용 소자가 형성될 제1 영역과 저전압용 소자가 형성될 제2 영역으로 정의되 는 기판, 상기 제1 영역의 기판 내에 형성되는 제1 도전형 매몰층, 상기 제1 도전형 매몰층 상부의 제1 영역의 기판 내에 형성되는 제1 도전형 드리프트 영역, 상기 제1 도전형 매몰층과 이격되어 상기 제1 도전형 드리프트 영역 내의 일 영역에 형성되는 제2 도전형 바디, 및 상기 제1 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역의 일부 영역까지 확장되어 형성되며 하부로 갈수록 폭이 좁아지는 계단형 구조의 트랜치 폴리 게이트 패턴을 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 고전압용 소자가 형성될 제1 영역과 저전압용 소자가 형성될 제2 영역이 정의되는 반도체 기판 상에 산화막을 형성하는 단계, 산화막이 형성된 반도체 기판에 선택적으로 제1 도전형 불순물을 주입하여 상기 반도체 기판 내의 일 영역에 N형 매몰층(N-type Buried Layer)을 형성하는 단계, 상기 제1영역의 반도체 기판 전면에 제1 도전형 불순물 이온을 주입하여 상기 N형 매몰층 상의 반도체 기판 내에 제1 도전형 드리프트 영역을 형성하는 단계, 상기 제1 도전형 드리프트 영역 내에 제2 도전형 불순물 이온을 선택적으로 주입하여 제2 도전형 바디를 형성하는 단계, 및 상기 제2 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역의 일부 영역까지 확장되어 형성되며, 하부로 갈수록 폭이 좁아지는 계단형 구조의 트랜치 폴리 게이트 패턴을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 드리프트 영역의 저항의 증가없이 드레인-소스 사이의 브레이크 다운 전압(Break down voltage)을 향상시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1a는 본 발명의 실시 예에 따른 반도체 소자(100)의 단면도를 나타낸다. 도 1a를 참조하면, 상기 반도체 소자(100)는 기판(101), 제1 도전형 매몰층(105), 제1 도전형 드리프트 영역(120), 제2 도전형 바디(125), 제1 도전형 딥웰(122), 계단형의 트랜치(미도시), 게이트 산화막(135), 계단형의 트랜치 폴리 게이트 패턴(140), 필드 산화막(145), 제1 도전형 불순물 영역들(170, 171,172,192), 및 제2 도전형 불순물 영역들(176,178,179)을 포함한다.
이때, 상기 기판(101)은 고전압용 소자가 형성될 영역(이하 "A영역"이라 한다.)과 저전압용 소자가 형성될 영역(이하 "B영역" 이라 한다.)으로 정의될 수 있다.
상기 제1 도전형 매몰층(105)은 A영역의 기판(101) 내에 형성된다. 예컨대, 상기 제1 도전형 매몰층(105)은 N형 매몰층(N type buried layer)일 수 있으며, 상기 기판(101)의 하부 영역에 형성될 수 있다.
상기 제1 도전형 드리프트 영역(120)은 상기 매몰층(105) 상의 기판(101) 내에 형성된다. 상기 제2 도전형 바디(125)는 상기 매몰층(105)과 이격되어 상기 제1 도전형 드리프트 영역(120) 내의 일 영역에 형성된다.
상기 제1 도전형 딥웰(122)은 상기 제2 도전형 바디(125)와 이격되어 상기 제1 도전형 드리프트 영역(120) 내에 형성되며, 상기 매몰층(105)과 접촉되도록 상기 기판(101) 표면에서부터 상기 매몰층(105)까지 수직 방향으로 확장되어 형성된다.
상기 계단형의 트랜치는 상기 제1 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역(120)의 일부 영역까지 확장되어 형성된다. 상기 계단형의 트랜치는 하부로 갈수록 트랜치의 폭이 좁아지는 계단형 구조를 갖는다.
예컨대, 상기 계단형의 트랜치는 상기 제1 도전형 바디(125)를 관통하는 제1 트랜치 및 상기 제1 도전형 드리프트 영역(120) 내에 형성되는 제2 트랜치를 포함할 수 있다. 이때 상기 제2 트랜치의 폭은 상기 제1 트랜치의 폭보다 좁다. 여기서 상기 제1 트랜치는 상기 제1 도전형 바디(125)를 관통하여 상기 제1 도전형 드리프트 영역(120)으로 일부 확장되어 형성될 수 있다.
본 발명의 실시 예에서는 제1 트랜치 및 제2 트랜치를 포함하는 계단형의 트랜치 구조를 나타내었지만, 본 발명의 기술적 사상은 이에 한정하는 것은 아니며, 폭이 서로 다른 다수의 트랜치들을 포함하는 계단형 트랜치 구조를 가질 수 있다.
게이트 산화막(135)은 상기 계단형의 트랜치 내부 표면에 형성된다. 예컨대, 상기 게이트 산화막(135)은 상기 계단형의 트랜치의 측벽 및 바닥 표면을 따라 형성될 수 있다.
상기 계단형의 트랜치 폴리 게이트 패턴(140)은 상기 게이트 산화막(135)이 형성된 계단형의 트랜치 내부를 채우도록 형성된다. 상기 필드 산화막(145)은 소자 분리를 위하여 상기 계단형의 트랜치 폴리 게이트 패턴(140)이 형성된 기판(101)에 형성된다.
상기 제1 도전형 불순물 영역들(170, 171,172,192)은 상기 트랜치형 폴리 게이트 패턴(140)에 인접한 제2 도전형 바디(125)의 일 영역들, 및 상기 제1 도전형 딥웰 영역(122) 내에 형성된다. 상기 제2 도전형 불순물 영역들(176,178,179)은 상기 제2 도전형 바디(125)의 다른 영역들에 형성된다.
또한 상기 반도체 소자(100)는 상기 기판(101)의 B 영역 내에 형성된 제1 도전형 웰(139; 예컨대, N형 웰), 상기 제1 도전형 웰(139)과 이격되어 상기 기판(101)의 B 영역 내에 형성된 제2 도전형 웰(137; 예컨대, P형 웰), 상기 제1 도전형 웰(139) 상부에 형성된 제1 게이트 패턴(164), 상기 제2 도전형 웰(137) 상부에 형성된 제2 게이트 패턴(162), 상기 제1 게이트 패턴(164) 양측의 인접한 제1 도전형 웰(139) 내부에 형성된 제2 도전형 영역(185, 187), 및 상기 제2 게이트 패턴(162) 양측의 인접한 제2 도전형 웰(137) 내부에 형성된 제1 도전형 영역(184,186)을 더 포함할 수 있다.
도 1b는 도 1a에 도시된 반도체 소자의 드레인-소스 사이의 브레이크 다운 전압 향상을 설명하기 위한 단면도를 나타낸다. 도 1b를 참조하면, 계단형의 트랜치 폴리 게이트 패턴(140)에는 게이트 전압(VG)이 인가되고, 제1 도전형 불순물 영역들(170, 171,172,192) 및 제2 도전형 불순물 영역들(176,178,179)에는 소스 전압(VS)이 인가되고, 제1 도전형 드리프트 영역(120)에는 드레인 전압(VD)이 인가된다.
상기 계단형의 트랜치 폴리 게이트 패턴(140), 상기 제1 도전형 불순물 영역들(170, 171,172,192), 및 상기 제2 도전형 불순물 영역들(176,178,179)에 그라운드 전압이 인가되고 상기 제1 도전형 드리프트 영역(120)에는 드레인 전압(VD)이 인가될 때, 상기 제2 도전형 바디(125)에 형성되는 폴리 게이트 주변에는 홀이 모이게 되고 상기 제1 도전형 드리프트 영역(120)에 형성된 폴리 게이트 주변에는 전자가 모이게 된다.
상기 제1 도전형 드리프트 영역(120)과 상기 제2 도전형 바디(120) 사이의 경계면 주위에 공핍층이 형성된다. 즉 상기 제1 도전형 드리프트 영역(120)까지 확장되어 공핍층이 넓게 형성되어 전계를 완화하여 드레인-소스 사이의 브레이크 다운 전압을 향상시킬 수 있다.
상기 드레인-소스 사이의 브레이크 다운 전압을 향상시키기 위해서 상기 제1 도전형 드리프트 영역의 불순물 농도를 낮추지 않고도 드레인-소스 사이의 브레이크 다운 전압을 향상시킬 수 있다. 불순물 농도를 높여 상기 제1 도전형 드리프트 영역의 저항이 증가하는 문제점이 해소될 수 있다.
상기 트랜치형 폴리 게이트 패턴(140)은 상기 제1 도전형 드리프트 영역(120) 내의 폴리 게이트가 상기 제2 도전형 바디(125) 내의 폴리 게이트의 폭보다 좁은 계단형의 구조를 갖는다. 이로 인하여 상기 상기 제1 도전형 드리프트 영역(120)과 상기 제2 도전형 바디(125) 사이의 경계 영역의 폴리 게이트 패턴 부분에 전계가 집중되어 손상되는 것을 방지할 수 있는 효과가 있다.
도 2a 내지 도 2k는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다. 먼저 도 2a에 도시된 바와 같이, 반도체 기판(200)에 산화막(210)을 형성한다. 이때 상기 반도체 기판(200)은 고전압용 소자가 형성될 영역(A)과 저전압용 소자가 형성될 영역(B)이 정의될 수 있다.
산화막(210)이 형성된 반도체 기판(예컨대, P형 기판, 200)에 선택적으로 제1 도전형(예컨대, N형) 불순물을 주입하여 상기 반도체 기판(200) 내의 일 영역에 N형 매몰층(N-type Buried Layer, 205)을 형성한다.
예컨대, A영역은 개방하고, B영역은 덮는 포토레지스트 패턴(미도시)을 이용하여 상기 A영역의 반도체 기판(200) 내부의 일 영역에 N형 불순물 이온을 주입하여 상기 N형 매몰층(205)을 형성할 수 있다.
이어서 상기 A영역의 반도체 기판(200) 내에 선택적으로 제1 도전형 불순물(예컨대 N+ 이온)을 주입하여 제1 도핑된 영역(212)을 형성한다.
다음으로 도 2b에 도시된 바와 같이, A영역의 반도체 기판(200) 전면에 제1 도전형 불순물 이온(예컨대, N- 이온)을 주입하여 제2 도핑된 영역을 형성한다.
이어서 고온의 어닐링(annealing) 공정을 수행하여 상기 제1 도핑된 영역에 주입된 불순물을 확산시켜 딥웰 영역(Deep Well region, 222)을 형성하고, 상기 제2 도핑된 영역에 주입된 불순물을 확산시켜 상기 N형 매몰층(205) 상의 반도체 기판(200) 내에 N-드리프트 영역(220)을 형성한다. 이때 상기 딥웰 영역(222)은 상기 반도체 기판(200) 표면에서부터 상기 N형 매몰층(205)과 접촉하도록 확산된다.
다음으로 도 2c에 도시된 바와 같이, 상기 N-드리프트 영역(220) 내에 제2 도전형 불순물 이온(예컨대, P형 이온)을 선택적으로 주입하여 제2 도전형 바 디(225, 예컨대, P형 바디)를 형성한다. 상기 P형 바디(225)는 상기 딥웰 영역(Deep Well region, 222)과 오버랩(overlap)되지 않도록 형성된다.
다음으로 도 2d에 도시된 바와 같이, A 영역 및 B 영역 상에 형성된 산화막(210) 상에 제1 질화막 패턴(230)을 형성한다. 상기 제1 질화막 패턴(230)은 소자 격리를 위한 필드 옥사이드(Field Oxide) 형성을 위하여 사용된다.
예컨대, 상기 산화막(210) 상에 질화막을 증착한 후 포토리쏘그라피(Photolithography) 공정을 수행하여 증착된 질화막 상에 포토레지스트 패턴(photoresist pattern, 미도시)을 형성하고, 형성된 포토레지스트 패턴을 식각 마스크(etch mask)로 이용하여 상기 질화막을 식각하여 상기 제1 질화막 패턴(230)을 형성한 후 상기 포토레지스트 패턴은 제거한다.
다음으로 도 2e에 도시된 바와 같이, 상기 제1 질화막 패턴(230)에 의해 노출된 산화막에 대하여 열적 산화 공정을 수행하여 A영역 및 B영역에 필드 옥사이드(235)를 형성한다. 상기 필드 옥사이드(235) 형성 완료 후 상기 제1 질화막 패턴(230)을 제거한다.
이어서, 상기 B영역의 반도체 기판(200) 내에 선택적으로 불순물 이온을 주입하여 제1 도전형 웰(239) 및 제2 도전형 웰(237)을 형성한다. 여기서 제1 도전형 웰(239)은 N형 웰 이고, 제2 도전형 웰(237)은 P형 웰일 수 있다.
다음으로 도 2f에 도시된 바와 같이, 필드 옥사이드(235)가 형성된 반도체 기판(200) 전면에 질화막(240)을 증착한다.
다음으로 도 2g에 도시된 바와 같이, 포토리쏘그라피 공정을 수행하여 포토 레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 질화막(240)을 식각하여 제2 질화막 패턴(240-1)을 형성한다. 이때 상기 제2 질화막 패턴(240-1)은 A영역의 반도체 기판(200)에 트랜치를 형성하기 위하여 상기 P형 바디(225) 상부에 형성된 산화막(210)의 일부를 노출시키도록 패터닝될 수 있다. 이어서 상기 제2 질화막 패턴(240-1)을 식각 마스크로 이용하여 노출된 산화막(210)을 식각하여 반도체 기판(200) 일부를 노출시킨다.
다음으로 도 2h에 도시된 바와 같이, 상기 제2 질화막 패턴(240-1)을 식각 마스크(etch mask)로 이용하여 상기 노출된 A영역의 반도체 기판(200)을 식각하여 상기 P형 바디(225)를 관통하여 상기 N 드리프트 영역(220)을 노출시키는 제1 트랜치(251, 252)를 형성한다. 이때 상기 제1 트랜치(251, 252)는 상기 P형 바디(225)를 관통하여 상기 N 드리프트 영역(220)이 일부 식각되도록 형성될 수 있다.
이어서 상기 제2 질화막 패턴(240-1)이 형성된 반도체 기판(200) 전면에 질화막을 추가적으로 증착하여 상기 제1 트랜치(252, 254) 내부 표면에 질화막을 형성한다. 예컨대, 상기 제1 트랜치(251, 252)가 형성된 반도체 기판(200) 표면에 질화막을 증착하여 상기 제1 트랜치(251, 252)의 측벽 및 바닥 표면에 질화막을 형성할 수 있다. 상기 제1 트랜치(251, 252) 내부에 상기 질화막을 증착하기 전에 상기 제1 트랜치(251, 252) 형성을 위한 식각 공정에 의한 반도체 기판(200)의 손상을 복구하기 위하여 열산화 공정이 수행될 수 있다.
상기 제2 질화막 패턴(240-1)이 형성된 반도체 기판(200) 표면에 추가적으로 증착된 질화막을 에치백하여 상기 제1 트랜치(251, 252)의 바닥에 형성된 질화막을 식각하여 제거한다. 즉 상기 에치백 공정에 의하여 상기 제1 트랜치(251,252)의 측벽에 형성된 질화막은 잔류하지만, 상기 제1 트랜치(251, 252)의 바닥에 형성된 질화막은 제거되어 상기 N-드리프트 영역(220)이 노출된다. 여기서 상기 에치백 공정 수행 후 잔류하는 질화막을 제3 질화막 패턴(255)이라 한다.
다음으로 도 2i에 도시된 바와 같이, 상기 제3 질화막 패턴(255)을 식각 마스크로 이용하여 상기 노출된 N-드리프트 영역(220)을 식각하여 제2 트랜치(253, 254)를 형성한다. 이때 상기 제2 트랜치(253, 254)는 상기 제1 트랜치(251, 252)보다 작은 폭을 갖는다. 상기 제2 트랜치(253, 254)는 상기 N-드리프트 영역(220) 내에 형성되며 상기 N형 매몰층(205)을 노출시키지 않도록 형성된다.
따라서 상기 반도체 기판(200) 내에는 상기 P형 바디(225)를 관통하는 제1 트랜치(251,252) 및 상기 N 드리프트 영역(220) 내에 형성되는 제2 트랜치(253,254)를 포함하는 계단형의 트랜치가 형성될 수 있다.
본 발명의 실시 예에서는 제1 트랜치(251,252) 및 제2 트랜치(253,254)를 포함하는 2단계의 계단형의 트랜치 구조를 형성하는 것을 예로 들었지만, 본 발명의 기술적 사상은 이에 한정하는 것은 아니며, 하부로 갈수록 폭이 좁아지는 다수의 트랜치들을 포함하는 구조를 형성할 수 있다.
다음으로 도 2j에 도시된 바와 같이, 상기 반도체 기판(200) 상에 잔류하는 제3 질화막 패턴(255)을 습식 식각을 이용하여 제거한다. 상기 제3 질화막 패턴(255)을 습식 식각을 통하여 제거하기 전에 상기 제2 트랜치(253, 254) 형성을 위한 식각 공정에 의한 반도체 기판(200)의 손상을 복구하기 위하여 열산화 공정이 수행될 수 있다.
이어서 열산화 공정을 수행하여 상기 계단형의 트랜치 내부 표면에 게이트 산화막(260)을 형성시킨다. 즉 상기 제1 트랜치(251,252) 및 제2 트랜치(253,254)의 측벽 및 바닥 표면에 상기 게이트 산화막(260)이 형성될 수 있다
그리고 상기 게이트 산화막(260)이 형성된 계단형의 트랜치 내부에 게이트 폴리(gate poly)를 채워 고전압용 게이트 패턴, 즉 트랜치형 폴리 게이트 패턴(261)을 형성한다. 이때 B영역의 반도체 기판에는 저전압용 게이트 패턴(262,264)이 상기 트랜치형 폴리 게이트 패턴(261)과 동시에 형성될 수 있다.
예컨대, 상기 반도체 기판 전면(A 및 B 영역)에 상기 제1 트랜치(251,252) 및 제2 트랜치(253,254)가 채워지도록 게이트 폴리(미도시)를 증착하고, 증착된 게이트 폴리 상에 포토리쏘그라피 공정을 통하여 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴은 A영역에서는 고전압용 게이트 패턴(261)을 형성하도록 패터닝되고, B영역에서는 저전압용 게이트 패턴(262,264)을 형성하도록 패터닝될 수 있다.
그리고 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 폴리를 식각하여 A영역에는 트랜치형 폴리 게이트 패턴(261)을 형성함과 동시에 B영역에서는 저전압용 게이트 패턴(262,264)을 형성할 수 있다. 이때 상기 저전압용 게이트 패턴(262, 264)은 제1 도전형 웰(239) 및 제2 도전형 웰(237) 상에 형성될 수 있다.
여기서 상기 제1 트랜치(251,252) 부분에 형성된 폴리 게이트 패턴을 제1 폴 리 게이트 패턴(265)이라 하고, 상기 제2 트랜치(253,254) 부분에 형성된 폴리 게이트 패턴을 제2 폴리 게이트 패턴(267)이라고 한다.
상기 제2 트랜치(253,254)의 폭이 상기 제1 트랜치(251,252)의 폭보다 작기 때문에 상기 제1 폴리 게이트 패턴(265)과 상기 제2 폴리 게이트 패턴(267)은 계단형의 형상을 갖는다. 즉 상기 제2 폴리 게이트 패턴(267)의 폭이 상기 제1 폴리 게이트 패턴(265)의 폭보다 작다.
상기 제1 폴리 게이트 패턴(265)은 상기 P형 바디(225)를 관통하여 형성되고, 상기 제2 폴리 게이트 패턴(267)은 상기 N-드리프트 영역(220) 내에 형성될 수 있다. 또한 제1 폴리 게이트 패턴(265)은 상기 P형 바디(225)를 관통하여 상기 N-드리프트 영역(220)까지 일부 확장되어 형성될 수 있고, 상기 제2 폴리 게이트 패턴(267)은 상기 N-드리프트 영역(220) 내에 형성될 수 있다.
다음으로 도 2k에 도시된 바와 같이 상기 트랜치형 폴리 게이트 패턴(261)에 인접한 P형 바디(225)의 일 영역들 및 상기 B영역의 제2 도전형 웰(237) 내에 제1 도전형 불순물 이온(예컨대, N+ 이온)을 동시에 주입하여 제1 도전형 불순물 영역들(270,271,272, 284,286)을 형성한다.
상기 P형 바디(225)의 다른 영역들, 상기 딥웰 영역(222), 및 상기 B영역의 제1 도전형 웰(239) 내에 동시에 제2 도전형 불순물 이온(예컨대, P+)을 주입하여 제2 도전형 불순물 영역들(276, 278, 273, 282, 285, 287)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a는 본 발명의 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 1b는 도 1a에 도시된 반도체 소자의 드레인-소스 사이의 브레이크 다운 전압 향상을 설명하기 위한 단면도를 나타낸다.
도 2a 내지 도 2k는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.

Claims (12)

  1. 고전압용 소자가 형성될 제1 영역과 저전압용 소자가 형성될 제2 영역으로 정의되는 기판:
    상기 제1 영역의 기판 내에 형성되는 제1 도전형 매몰층;
    상기 제1 도전형 매몰층 상부의 제1 영역의 기판 내에 형성되는 제1 도전형 드리프트 영역;
    상기 제1 도전형 매몰층과 이격되어 상기 제1 도전형 드리프트 영역 내의 일 영역에 형성되는 제2 도전형 바디; 및
    상기 제1 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역의 일부 영역까지 확장되어 형성되며, 하부로 갈수록 폭이 좁아지는 계단형 구조의 트랜치 폴리 게이트 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는,
    상기 제2 도전형 바디와 이격되어 상기 제1 도전형 드리프트 영역 내에 형성되며, 상기 제1 도전형 매몰층과 접촉되도록 상기 기판 표면에서부터 상기 제1 도전형 매몰층까지 수직 방향으로 확장되어 형성되는 상기 제1 도전형 딥웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자는,
    상기 트랜치형 폴리 게이트 패턴에 인접한 제2 도전형 바디의 일 영역들, 및 상기 제1 도전형 딥웰 영역 내에 형성되는 제1 도전형 불순물 영역들; 및
    상기 제2 도전형 바디의 다른 영역들에 형성되는 제2 도전형 불순물 영역들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 계단형 구조의 트랜치 폴리 게이트 패턴은,
    상기 제1 도전형 바디를 관통하는 제1 트랜치 및 상기 제1 도전형 드리프트 영역 내에 형성되며 상기 제1 트랜치의 폭보다 좁은 폭을 갖는 제2 트랜치를 포함하는 계단형의 트랜치;
    상기 계단형의 트랜치 내부 표면에 형성되는 게이트 산화막; 및
    상기 게이트 산화막이 형성된 계단형의 트랜치 내부를 채우는 폴리 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 계단형 구조의 트랜치 폴리 게이트 패턴은,
    상기 제1 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역으로 일부 확장되어 형성되는 제1 트랜치 및 상기 제1 도전형 드리프트 영역 내에 형성되며 상기 제1 트랜치의 폭보다 좁은 폭을 갖는 제2 트랜치를 포함하는 계단형의 트랜치;
    상기 계단형의 트랜치 내부 표면에 형성되는 게이트 산화막; 및
    상기 게이트 산화막이 형성된 계단형의 트랜치 내부를 채우는 폴리 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 고전압용 소자가 형성될 제1 영역과 저전압용 소자가 형성될 제2 영역이 정의되는 반도체 기판 상에 산화막을 형성하는 단계;
    산화막이 형성된 반도체 기판에 선택적으로 제1 도전형 불순물을 주입하여 상기 반도체 기판 내의 일 영역에 N형 매몰층(N-type Buried Layer)을 형성하는 단계;
    상기 제1영역의 반도체 기판 전면에 제1 도전형 불순물 이온을 주입하여 상기 N형 매몰층 상의 반도체 기판 내에 제1 도전형 드리프트 영역을 형성하는 단계;
    상기 제1 도전형 드리프트 영역 내에 제2 도전형 불순물 이온을 선택적으로 주입하여 제2 도전형 바디를 형성하는 단계; 및
    상기 제2 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역의 일부 영역까지 확장되어 형성되며, 하부로 갈수록 폭이 좁아지는 계단형 구조의 트랜치 폴리 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제1 영역의 반도체 기판 내에 선택적으로 제1 도전형 불순물을 주입하여 상기 반도체 기판 표면에서부터 상기 제1 도전형 매몰층과 접촉하도록 확산된 딥웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제2 영역의 반도체 기판의 일 영역 내에 선택적으로 제1 도전형 불순물 이온을 주입하여 제1 도전형 웰을 형성하는 단계; 및
    상기 제2 영역의 반도체 기판의 다른 영역 내에 선택적으로 제2 도전형 불순물 이온을 주입하여 제2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 트랜치형 폴리 게이트 패턴에 인접한 제2 도전형 바디의 일 영역들 및 상기 제2 영역의 제2 도전형 웰 내에 제1 도전형 불순물 이온을 동시에 주입하여 제1 도전형 불순물 영역들을 형성하는 단계; 및
    상기 제2 도전형 바디의 다른 영역들, 및 상기 B영역의 제1 도전형 웰 내에 동시에 제2 도전형 불순물 이온을 주입하여 제2 도전형 불순물 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7항에 있어서, 상기 계단형 구조의 트랜치 폴리 게이트 패턴을 형성하는 단계는,
    하부로 갈수록 폭이 좁아지는 다수의 트랜치들을 포함하는 계단형 구조의 트랜치를 형성하는 단계;
    열산화 공정을 수행하여 상기 계단형의 트랜치 내부 표면에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막이 형성된 계단형의 트랜치 내부에 게이트 폴리를 채워 상기 트랜치 폴리 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제7항에 있어서, 상기 계단형 구조의 트랜치 폴리 게이트 패턴을 형성하는 단계는,
    상기 제1 도전형 바디를 관통하여 상기 제1 도전형 드리프트 영역을 노출시키는 제1 트랜치를 형성하는 단계;
    상기 제1 도전형 매몰층을 노출시키지 않도록 상기 제1 도전형 드리프트 영역 내에 상기 제1 트랜치보다 작은 폭을 갖는 제2 트랜치를 상기 제1 트랜치 하부에 형성하는 단계;
    열산화 공정을 수행하여 상기 제1 트랜치 및 상기 제2 트랜치 내부 표면에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막이 형성된 제1 트랜치 및 제2 트랜치 내부에 폴리 게이 트를 채워 상기 트랜치 폴리 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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