JPH0555366A

JPH0555366A - 半導体装置及びその製造方法

Info

Publication number: JPH0555366A
Application number: JP21502891A
Authority: JP
Inventors: Naotaka Hashimoto; 直孝橋本; Toshiaki Yamanaka; 俊明山中; Koji Hashimoto; 孝司橋本; Akihiro Shimizu; 昭博清水; Nagatoshi Ooki; 長斗司大木; Hiroshi Ishida; 浩石田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-08-27
Filing date: 1991-08-27
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】導電膜を埋め込んだ溝型素子分離において、不
純物領域への接続穴が素子分離領域に掛っても問題のな
い微細な素子分離を提供する。【構成】溝１４内に埋め込まれた導電膜と、その上面の
フィールド酸化膜５との間には、シリコン窒化膜１３が
自己整合的に形成される。【効果】微細な素子分離をえることができ、素子分離領
域と接続穴との合わせ余裕が必要ないため、面積の小さ
い素子を得ることができ、高密度の集積回路が実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に、微細なパターンをもつ半導体集積回
路の素子分離技術に関する。

【０００２】

【従来の技術】従来は、米国特許第4503451 号に示され
るように、溝内に埋め込まれたシリコン系導電膜上は、
単にシリコン酸化膜のみで覆われていた。これを図８を
用いて詳細に説明する。半導体基板上１の素子分離領域
には溝が形成され、その側壁には絶縁膜２があり、溝内
部にはシリコン系導電膜３が埋め込まれている。また、
このシリコン系導電膜の表面はフィールド酸化膜５で覆
われ、底面にはチャネルストッパ６が存在する。また、
素子領域へはＭＯＳトランジスタを構成するゲート絶縁
膜７を介したゲート電極８および不純物領域９が形成さ
れている。

【０００３】

【発明が解決しようとする課題】上記のような従来技術
では、不純物領域９への配線電極１１取り出しのための
接続穴が素子分離領域でずれた場合、素子分離領域のフ
ィールド酸化膜５が削れ、溝内のシリコン系導電膜３が
露出する。この場合、シリコン系導電膜３は配線電極１
１を介して不純物領域９と短絡するという問題が生じ
る。さらには、シリコン系導電膜３を介して他の接続穴
と短絡するという問題を生じる。そのため、これを回避
するために、図１７（ａ）に示すように素子領域１９と
接続穴２０との合わせの余裕２１をとった場合、各々の
素子面積が大きくなるといった問題が生じる。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明ではフィールド酸化膜の下へシリコン窒化膜
を自己整合的に形成する。

【０００５】

【作用】拡散層への接続穴が素子分離領域でずれたとし
ても、フィールド酸化膜下のシリコン窒化膜がエッチン
グのストッパとなり、接続穴から素子分離領域溝内のシ
リコン系導電膜が露出しない。

【０００６】

【実施例】本発明の第一の実施例を図１を用いて説明す
る。

【０００７】以下、実施例に用いる断面図は、図１７
（ｂ）のＡ−Ａ′部に対応する。

【０００８】本実施例では、例えば、基板濃度が１０¹⁷
／cm³程度のｐ型シリコン基板上１に、素子分離領域に
は溝が形成され、その側壁には厚さ２０ｎｍ程度の熱酸
化膜２があり、その内部には多結晶シリコン膜３が埋め
込まれている。さらにその底面には濃度が５×１０¹⁷／
cm³程度のチャネルストッパ層６が存在し、上面には５
０ｎｍ程度のシリコン窒化膜４を介してフィールド酸化
膜５がある。また、素子領域には厚さ１０ｎｍ程度のゲ
ート酸化膜７を介してゲート電極８があり、その他の領
域には、濃度が１０²⁰／cm³程度のｎ型不純物領域９が
ある。また、それぞれの電極を取り出すために、層間絶
縁膜１０に接続穴が形成され、配線電極１１によって引
出されている。ここでこの接続穴は、不純物領域９から
ずれ素子分離領域に掛っているが、その穴は素子分離領
域のシリコン窒化膜４で止まっており、溝内の多結晶シ
リコン膜３が露出するまでには至っていない。

【０００９】これらの詳細な形成方法を、図２から図７
を用いて順に説明する。

【００１０】まず、図２に示すように、例えば、基板濃
度が１０¹⁷／cm³程度のｐ型シリコン基板１上に、熱酸
化により、例えば、厚さ３０ｎｍの酸化膜１２と化学気
相成長法による厚さ２００ｎｍ程度のシリコン窒化膜１
３を形成した後、公知のリソグラフィとドライエッチン
グにより、素子分離領域のこれらの膜を除去し素子領域
へ残存させ、ついでシリコン基板１に深さ０.３μｍ程
度の溝１４を形成する。

【００１１】つぎに、図３に示すように、先ほど形成し
た溝内へ熱酸化により厚さ２０ｎｍ程度の酸化膜を形成
し、入射角がほぼ零度で１０¹³／cm²のホウ素のイオン
打ち込みを行ないチャネルストッパ層６を形成した後、
全面に異方性のドライエッチングを施すことにより、溝
の側壁のみ酸化膜２を残存させる。この後、溝の底面を
成長面とした選択成長あるいは、公知のエッチバック技
術等により、溝内へ多結晶シリコン３を充填する。この
場合、少なくとも多結晶シリコン３の表面はシリコン基
板１の表面よりも極力下へならないようにする。また、
溝内の多結晶シリコン３は基板１と同じ導電型とするこ
とが望ましい。これは、溝内に多結晶シリコン３を埋め
込んだのち、イオン打ち込みと熱処理によって行なう方
法が通常である。

【００１２】ついで図４に示すように、シリコン窒化膜
１３をマスクとして、素子分離領域の多結晶シリコン３
へ、例えば、加速エネルギ５０ｋｅＶ,ドーズ量１０¹⁷
／cm²程度でチッ素のイオン打ち込みを行ない、熱処理
を加えることにより、シリコン窒化膜４を形成し、表面
は多結晶シリコンのままとする。この場合、素子領域の
シリコン窒化膜１３へチッ素のイオン打ち込みを行なっ
ても何ら問題はない。また、溝内の多結晶シリコン３は
溝底面でシリコン基板１と接し電位が固定されている
が、他の方法でこの多結晶シリコン４の電位が固定され
ているならば、全面エッチングによる溝底面の絶縁膜除
去は必要ない。この場合、多結晶シリコン４の充填に選
択成長を用いることはできない。

【００１３】次に、図５に示すように、素子領域のシリ
コン窒化膜１３をマスクとして、素子分離領域の多結晶
シリコン３へ選択酸化を施すことにより、フィールド酸
化膜５を形成する。この場合、フィールド酸化は、素子
分離領域のシリコン窒化膜４で止まるため、フィールド
酸化膜５の最大膜厚は、図４に示したシリコン窒化膜４
上の多結晶シリコン膜厚によって決まる。ここで溝型素
子分離の場合、過度のフィールド酸化は結晶欠陥を誘発
する原因となるため、フィールド酸化膜５は１５０ｎｍ
以下とする。そのためには、シリコン窒化膜４の表面深
さも、それに沿って窒素のイオン打ち込みのエネルギに
より調整を行なう。

【００１４】このあと、図６に示すように、素子領域で
は、煮沸したリン酸等でシリコン窒化膜を除去した後、
例えば、厚さ１０ｎｍのゲート酸化膜７を熱酸化等で形
成し、不純物を添加した多結晶シリコン等によりゲート
電極８を形成する。つぎにこのゲート電極８をマスクと
してリンあるいはヒ素のイオン打ち込みによりソース・
ドレイン不純物領域９を形成する。

【００１５】あとは図７に示すように、通常の製造方法
に従い、層間絶縁膜１０を約５００ｎｍ堆積したのち、
接続穴を形成し不純物領域９と同じ導電型の不純物をイ
オン注入し、ついでアルミニウム（Ａｌ）等により配線
電極１１を形成する。

【００１６】本実施例では、簡略化のためにメモリ素子
形成のような複雑な形成工程は省略しているが、本実施
例は、各種ＭＯＳメモリに対して適用可能である。

【００１７】本実施例によれば、図７に示すように、不
純物領域９への接続穴が素子分離領域に掛ったとして
も、フィールド酸化膜５は削れるものの、その下のシリ
コン窒化膜４がストッパとなり溝内の導電膜３は露出し
ない。これにより、配線電極１１を介した溝内導電膜３
と不純物領域９の短絡を防止することができる。さらに
溝内導電膜３を介した配線電極間の短絡を防止すること
ができる。これにより、接続穴と素子分離領域との合わ
せ余裕を必要としないため、各素子の面積を小さくする
ことができ、高密度の集積回路が可能となる。本実施例
では、溝内に充填する材料として多結晶シリコンを挙げ
たが、溝底面を成長面とした単結晶シリコンでもよい。

【００１８】図９を用いて、本発明の第二の実施例を説
明する。

【００１９】本実施例と第一の実施例との違いは、溝側
壁の絶縁膜が二層構造となっており、酸化膜２の内側に
シリコン窒化膜１５がある点である。これにより本実施
例によれば、接続穴のエッチングを過剰に行ない溝側壁
の酸化膜２が削れたとしても、その側面から溝内導電膜
３が露出することはない。

【００２０】本実施例の一部を、図１０及び図１１を用
いて詳細に説明する。

【００２１】まず、図１０に示すように、シリコン基板
１上に溝１４を形成し、その内部にチャネルストッパ６
および熱酸化による酸化膜２を形成するまでは第一の実
施例と全く同じである。このあと化学気相成長法により
厚さ３０ｎｍ程度のシリコン窒化膜１５を堆積する。

【００２２】こののち、図１１に示すように、異方性の
ドライエッチングにより全面をエッチバックし、溝の底
面よりシリコン基板を露出させ、第一の実施例と同様
に、選択成長あるいはエッチバックにより溝内に多結晶
シリコン３を埋め込む。この後は第一の実施例と同様の
工程となる。本実施例でも、第一の実施例と同様に、他
の方法で溝内の多結晶シリコン３の電位が固定できるの
であれば、多結晶シリコン３は溝の底面でシリコン基板
１と接する必要はない。

【００２３】図１２から図１６を用いて、本発明の第三
の実施例の手順を詳細に説明する。まず、図１２に示す
ように、基板濃度が１０¹⁷／cm³程度のｐ型半導体基板
上に、熱酸化および化学気相成長法等により、厚さ３０
ｎｍ程度の熱酸化膜１２，厚さ２００ｎｍ程度のシリコ
ン窒化膜１３および厚さ１００ｎｍ程度の酸化膜１６を
それぞれ形成する。こののち公知のリソグラフィとドラ
イエッチングによりこれらの膜をパターニングし、素子
領域に残存させ、その他の素子分離領域では更にシリコ
ン基板を０.３μｍ程度削り、溝１４を形成する。

【００２４】ついで、図１３に示すように、熱酸化およ
び化学気相成長法により、溝内部に酸化膜を形成し、第
一の実施例と同様にチャネルストッパ６を形成するため
に、入射角がほぼ零度で１０¹³／cm²のホウ素のイオン
打ち込みを行ない、ついで異方性ドライエッチングによ
り、溝底面の絶縁膜を除去し、溝の側壁のみに酸化膜２
を残存させる。この時点で基板１上面のシリコン窒化膜
１３は酸化膜２によって覆われている。このあと溝の底
面を成長面とした選択成長あるいはエッチバックにより
溝内に多結晶シリコン３を充填する。

【００２５】つぎに、図１４に示すように、溝内の多結
晶シリコン３上に自己整合的に厚さ５０ｎｍ程度のシリ
コン窒化膜17を形成する。この方法は、全面にシリコン
窒化膜を堆積し、ついで、レジスト膜の塗布を行ない加
熱することで平坦化し、酸化膜１６が露出するまでエッ
チバックを行なう。このあと溝の周辺より露出したシリ
コン窒化膜を選択的にエッチングする方法で可能とな
る。あるいは、第一の実施例に示したような窒素のイオ
ン打ち込みを用いることも可能であり、この場合には、
窒化膜を削るという工程がないため、シリコン窒化膜１
３を酸化膜で覆っておく必要はなく、工程の簡略化がで
きる。

【００２６】つぎに、図１５に示すように、先ほどの窒
化膜１７と同様にエッチバック技術を用いて厚さ５０ｎ
ｍ程度の多結晶シリコン膜１８を自己整合的に素子分離
領域へ残存させる。このあとシリコン窒化膜１３を覆っ
ている酸化膜１６をフッ酸溶液等で除去し、シリコン窒
化膜１３をマスクとした選択酸化を行なうことにより、
図１６に示すような構造を得る。また、フィールド酸化
膜５の膜厚は、多結晶シリコン１８の膜厚のほぼ倍の１
００ｎｍ程度となる。このあとの工程は、第一の実施例
と同様である。

【００２７】本実施例によれば、窒素のイオン打ち込み
を用いることなく、素子分離領域へ自己整合的にフィー
ルド酸化膜５の下へシリコン窒化膜１７を形成すること
ができる。また、最終的には、図７と同様の構造を得る
ことができる。また、図１５において、多結晶シリコン
１８をエッチバックによって埋め込んだが、ここで酸化
膜を代わりに埋め込めば図１６に示すフィールド酸化は
必要ない。

【００２８】これらの各実施例では、溝内に埋め込まれ
た導電膜３の最終的な表面は、初期の基板１の表面より
も上になることが望ましい。これは、フィールド絶縁膜
内へ拡がった電位の影響により、素子領域短部における
局所的な電位の上昇を防ぐためである。さらに実施例の
記載において、溝内へのホウ素のイオン打ち込みは溝の
底面のみとしたが、斜め打ち込みにより溝の側壁へ注入
することも可能であり、この場合には素子への影響が少
ないように側壁への打ち込み量は１０¹²／cm²程度とす
る。

【００２９】さらに、図１７に示す平面レイアウト図の
一例で見ると、（ａ）図に示す素子領域１９と接続穴２
０との合わせ余裕２１が必要ないため、（ａ）に示す従
来レイアウト図に比べ（ｂ）に示す本発明でのレイアウ
ト図では、一素子当たり合わせ余裕２１の倍の寸法分横
方向の寸法を小さくすることが可能となる。同様の理由
により他の素子では、縦方向の寸法を小さくすることも
可能である。これにより面積の小さい素子を得ることが
でき、高密度の集積回路が実現できる。

【００３０】

【発明の効果】本発明によれば、素子分離領域のシリコ
ン窒化膜が接続穴形成時のストッパ層となり、接続穴は
溝内の導電膜まで達しない。これにより、溝内導電膜と
配線電極が接しないため、微細な素子分離をえることが
できる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す断面図。

【図２】本発明の第一の実施例の形成工程の断面図。

【図３】本発明の第一の実施例の形成工程の断面図。

【図４】本発明の第一の実施例の形成工程の断面図。

【図５】本発明の第一の実施例の形成工程の断面図。

【図６】本発明の第一の実施例の形成工程の断面図。

【図７】本発明の第一の実施例の形成工程の断面図。

【図８】従来構造を示す断面図。

【図９】本発明の第二の実施例を示す断面図。

【図１０】本発明の第二の実施例の形成工程の断面図。

【図１１】本発明の第二の実施例の形成工程の断面図。

【図１２】本発明の第三の実施例の形成工程の断面図。

【図１３】本発明の第三の実施例の形成工程の断面図。

【図１４】本発明の第三の実施例の形成工程の断面図。

【図１５】本発明の第三の実施例の形成工程の断面図。

【図１６】本発明の第三の実施例の形成工程の断面図。

【図１７】本発明の第三の実施例の形成工程の断面図。

【符号の説明】

１…シリコン基板、２…酸化膜、３…多結晶シリコン、
４…フィールド窒化膜、５…フィールド酸化膜、６…チ
ャネルストッパ、７…ゲート酸化膜、８…ゲート電極、
９…不純物領域、１０…層間絶縁膜、１１…配線電
極、。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者大木長斗司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者石田浩東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】素子分離領域の溝内にシリコン系導電膜を
埋め込んだ溝型素子分離式の半導体装置において、前記
溝内の前記シリコン系導電膜の少なくとも上面にはシリ
コン窒化膜を設け、前記シリコン窒化膜の上面及び前記
シリコン系導電膜の側面にはシリコン酸化膜が自己整合
的に形成されていることを特徴とする半導体装置。
【請求項２】少なくとも側面がシリコン酸化膜によって
保護された素子分離領域の溝内に、シリコン系導電膜を
埋め込んだ後、窒素のイオン打ち込みを行う工程と、つ
いで酸化を行うことにより前記溝内の前記シリコン系導
電膜の上面に酸化膜／窒化膜の二層膜を形成する工程と
を具備した半導体装置の製造方法。
【請求項３】少なくとも側面がシリコン酸化膜によって
保護された素子分離領域の溝内に、シリコン系導電膜を
埋め込んだ後、シリコン系導電膜上にエッチバックによ
りシリコン窒化膜を残存させる工程と、ついで前記シリ
コン窒化膜上に多結晶シリコン膜をエッチバックにより
残存させる工程と、前記多結晶シリコン膜を酸化しフィ
ールド酸化膜を形成する工程とを具備する半導体装置の
製造方法。