KR19990007026A - 트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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KR19990007026A
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가네꼬 히사시
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Abstract

누설 전류 문제점이 발생하지 않는 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스가 제공된다. 이 디바이스는 반도체 기판, 이 기판의 표면 영역 내에 형성되고 제1 및 제2 아이솔레이션 유전체로 채워진 아이솔레이션 트렌치, 이 아이솔레이션 트렌치를 덮도록 기판의 표면 영역 상에 형성된 층간 유전층, 및 아이솔레이션 트렌치와 오버랩되도록 층간 유전층 상에 형성된 도전층으로 이루어져 있다. 층간 유전층은 아이솔레이션 트렌치 근방에 배치된 접촉구를 구비한다. 이 접촉구는 에칭에 의해 형성된다. 도전층은 층간 유전층의 접촉구를 통해 기판 영역에 접촉되어 전기적으로 접속된다. 제1 아이솔레이션 유전체는 제1 절연체의 역할을 한다. 제2 아이솔레이션 유전체는 제2 절연체의 역할을 한다. 제1 아이솔레이션 유전체는 아이솔레이션트렌치의 한 쌍의 상단 근방에 배치된 한 쌍의 오목부를 구비한다. 제1 아이솔레이션 유전체의 오목부 쌍은 제2 아이솔레이션 유전체로 채워진다. 제2 유전체는 접촉구를 형성하기 위한 공정에서 제1 유전체보다 낮은 에칭 속도를 갖는다.

Description

트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것이며, 구체적으로는 트렌치 아이솔레이션 구조 및 그 제조 방법에 관한 것이다.
아이솔레이션 구조는 반도체 기판 상의 전자 소자 또는 디바이스를 전기적으로 분리시키기 위해 집적 회로(IC)에 필수적이다. 아이솔레이션 구조를 구현하기 위해, 종래에는, 2가지 아이솔레이션 기술이 사용되어 왔다.
아이솔레이션 기술 중 첫 번째 기술에서는, 아이솔레이션 유전체가 널리 공지된 실리콘의 국부적 산화(LOCOS) 방법에 의해 반도체 기판의 주 표면 상에 형성된다. 아이솔레이션 유전체는 전형적으로 소망의 아이솔레이션 영역의 패턴을 갖는 두꺼운 산화 실리콘(SiO2)으로 이루어진다.
아이솔레이션 기술중 두 번째 기술에서는, 아이솔레이션 유전체가 반도체 기판의 표면 영역 내에 형성된 트렌치를 채우도록 형성된다. 트렌치는 소망의 아이솔레이션 영역의 패턴을 가지며 아이솔레이션 유전체로 채워짐으로써, 트렌치 아이솔레이션 구조를 구성한다. 아이솔레이션 유전체는 전형적으로 SiO2로 이루어진다.
트렌치 아이솔레이션 구조를 포함하는 종래의 반도체 디바이스가 도 1에 도시되어 있다.
도 1에서, 아이솔레이션 트렌치(102)는 단결정 실리콘 기판(101)의 표면 영역 내에 형성된다. 트렌치(102)는 아이솔레이션 유전체(103)로 채워진다. 아이솔레이션 유전체(103)로서는, 대개 SiO2가 사용된다.
기판(101)과 도전형(conductivity type)이 반대인 확산 영역(111)이 기판(101)의 표면 영역에 형성된다. 확산 영역(111)의 단부는 아이솔레이션 유전체(103)의 대향 에지(oppsing edge)와 접촉된다.
층간 절연층(110)이 확산 영역(111)과 아이솔레이션 유전체(103)를 덮도록 기판(101)의 표면 영역 상에 형성된다. 층간 절연층(110)은 확산 영역(111)을 덮지 않는 접촉구(contact hole)(114')를 구비한다.
금속 배선층(109)이 확산 영역(111) 및 아이솔레이션 트렌치(102)와 오버랩(overlap)되도록 층간 절연층(110) 상에 형성된다. 배선층(109)은 층간 절연층(110)의 접촉구(114')를 통해 하부 확산 영역(111)에 전기적으로 접속된다.
접촉구(114')의 위치는 접촉구(114')가 단독으로 확산 영역(111)을 덮지 않도록, 즉 접촉구(114')가 아이솔레이션 유전체(103)와 접촉되지 않도록 정해진다. 접촉구(114')의 정해진 정위치는 도 1에 참조 번호(114)로 표시되어 있다.
접촉구(114')의 위치가 제조 공정 시퀀스에서 위치적 및/또는 치수적인 변동으로 인해 그 정위치(114)로부터 벗어난 경우, 층간 절연층(110) 상의 배선층(109)은 도 1에 도시된 바와 같이 층간 절연층(110)의 접촉구(114') 및 아이솔레이션 유전체(110)의 개구(115)를 통해 접촉 영역(112)에서 기판(101)과 접촉되기 쉽다. 이는 아이솔레이션 트렌치(102)와 이를 위한 아이솔레이션 유전체(103)가 LOCOS 방법을 사용한 아이솔레이션 구조와 달리 수직벽들을 갖는다는 사실로 인한 것이다.
그러므로, 접촉구(114')의 위치상의 에러로 인해 배선층(109)과 기판(101) 간에 누설 전류가 흐르게 되는 문제점이 존재하게 된다.
도 2는 배선층(109)과 기판(101) 간의 또다른 누설 전류의 발생을 도시하고 있다. 설명을 간단히 하기 위해, 도 1과 동일한 참조 번호가 도 2의 동일한 소자들에 부여되었으며, 층간 유전체(110)와 금속 배선층(109)은 생략되어 있다.
도 2에서, 아이솔레이션 트렌치(102)를 채우는 아이솔레이션 유전체(103)는 질화 실리콘(Si3N4)과 같은 큰 응력(large stress)의 물질로 이루어진다. 결정 결함 영역(113)은 확산 영역(111)과 기판(101) 사이에서 상술한 누설 전류 문제점을 야기할 것이다.
이와 관련된 다른 종래의 트렌치 아이솔레이션 구조가 각각 1992년과 1993년에 발행된 일본 미심사 특허 공보 제4-27141호 및 제5-299497에 개시되어 있다.
따라서, 본 발명의 목적은 상술한 누설 전류 문제점이 발생하지 않는 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스를 제공하는 것이다.
본 발명의 또다른 목적은 상술한 누설 전류 문제점이 발생하지 않는 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스의 제조 방법을 제공하는 것이다.
상술한 목적과 특별히 언급하지 않는 다른 목적은 본 기술 분야에 숙련된 당업자라면 다음의 설명으로부터 명백히 인지할 것이다.
본 발명의 제1 특징에 따르면, 반도체 기판, 상기 기판의 표면 영역 내에 형성되고 제1 및 제2 아이솔레이션 유전체로 채워진 아이솔레이션 트렌치, 상기 아이솔레이션 트렌치를 덮도록 상기 기판의 표면 형역 상에 형성된 층간 유전층, 및 상기 아이솔레이션 트렌치와 오버랩되도록 상기 층간 유전층 상에 형성된 도전층으로 이루어진 반도체 디바이스가 제공된다.
층간 유전층은 아이솔레이션 근방에 배치된 접촉구를 구비한다. 이 접촉구는 에칭 공정에 의해 형성된다.
상기 도전층은 층간 유전층의 접촉구를 통해 기판 영역에 접촉되어 전기적으로 접속된다.
제1 아이솔레이션 유전체는 제1 절연체의 역할을 한다. 제2 아이솔레이션 유전체는 제2 절연체의 역할을 한다.
제1 아이솔레이션 유전체는 아이솔레이션 트렌치의 한 쌍의 상단(top corner) 근방에 배치된 한 쌍의 오목부(depression)를 구비한다. 제1 아이솔레이션 유전체의 한 쌍의 오목부는 제2 아이솔레이션 유전체로 채워진다.
제2 유전체는 접촉구를 형성하기 위한 에칭 공정에서 층간 유전층의 에칭 속도(eaching rate)보다 낮은 에칭 속도를 갖는다.
본 발명의 제1 특징에 따른 반도체 디바이스에서, 기판의 표면 영역 내에 형성된 아이솔레이션 트렌치는 제1 및 제2 아이솔레이션 유전체로 채워지며, 상기 제1 아이솔레이션 유전체는 제1 절연체의 역할을 하고, 상기 제2 아이솔레이션 유전체는 제2 절연체의 역할을 한다.
또한, 아이솔레이션 트렌치의 상단 쌍 근방에 배치된 제1 아이솔레이션 유전체의 오목부 쌍은 제2 아이솔레이션 유전체로 채워진다.
그러므로, 층간 유전체의 접촉구의 위치가 그 정위치로부터 벗어나 접촉구가 아이솔레이션 트렌치와 오버랩된 경우, 층간 유전층의 접촉구를 형성하기 위한 에칭 공정 동안에 에칭 작용이 아이솔레이션 트렌치 내의 제2 유전체에 적용된다.
제2 유전체는 층간 유전층의 접촉구를 형성하기 위한 에칭 공정에서 층간 유전층보다 낮은 에칭 속도를 갖기 때문에, 제2 유전체는 에칭되기 어렵다.
그러므로, 에칭으로 인한 상술한 누설 전류 문제점의 발생이 방지된다.
추가적으로, 아이솔레이션 트렌치는 제1 절연체의 역할을 하는 제1 아이솔레이션 유전체와 제2 절연체의 역할을 하는 제2 아이솔레이션 유전체로 채워진다. 그러므로, 만일 큰 응력을 갖는 유전체(예를 들어, SiNx)가 제2 아이솔레이션 유전체로서 사용되고, 동시에 낮은 응력을 갖는 유전체(예를 들어, SiO2)가 제1 아이솔레이션 유전체로서 사용된다면, 열 처리 후에도 기판과 함께 큰 응력을 갖는 유전체의 접촉 영역에서 결정 결함이 발생하지 않게 된다.
그 결과, 결정 결함으로 인한 상술한 현재의 누설 전류 문제점 발생이 방지된다.
제1 특징에 따른 반도체 디바이스의 양호한 실시예에서, 제1 아이솔레이션 유전체는 질화 실리콘으로 이루어진다.
이러한 경우에, 본 발명의 장점이 효과적으로 발휘된다.
제1 특징에 따른 반도체 디바이스의 또다른 양호한 실시예에서, 제1 아이솔레이션 유전체는 매몰된 반도체를 포함한다. 매몰된 반도체는 제1 아이솔레이션 유전체로부터 노출되지 않는다.
이러한 경우에, 매몰된 반도체가 형성되지 않은 경우에 비해 제1 아이솔레이션 유전체의 응력이 감소되어, 열 처리 후에 결정 결함 영역들의 위험도를 감소시키는 추가적인 장점이 있다.
매몰되는 반도체로서, 실리콘이 양호하게 사용된다.
제1 특징에 따른 반도체 디바이스의 또다른 양호한 실시예에서, 제1 아이솔레이션 유전체는 층간 유전층과 동일한 재료로 이루어진다.
이러한 경우에, 본 발명의 장점이 효과적으로 발휘된다.
본 발명의 제2 특징에 따르면, 다음의 단계 (a) - (l)로 이루어진, 제1 특징에 따른 반도체 디바이스의 제조 방법이 제공된다.
(a) 제1 유전층이 반도체 기판의 표면 영역 상에 형성된다.
(b) 제2 유전층이 제1 유전층 상에 형성된다.
(c) 아이솔레이션 트렌치가 상기 제1 및 제2 유전층을 통해 기판의 표면 영역 내에 형성된다.
(d) 제3 유전층이 아이솔레이션 트렌치를 덮도록 제2 유전층 상에 형성된다. 아이솔레이션 트렌치가 이와 같이 형성된 제3 유전층으로 완전히 채워진다.
(e) 하부 제2 유전층이 노출될 때까지 제3 유전층이 평탄화(planarizing)된다. 아이솔레이션 트렌치는 잔여 제3 유전층으로 완전히 채워진다.
(f) 제2 유전층과 잔여 제3 유전층을 제거하지 않으면서 제3 유전층이 제거된다.
(g) 잔여 제3 유전층의 한 쌍의 오목부가 아이솔레이션 트렌치의 한 쌍의 상단 근방에 형성되는 동안 기판의 표면 영역을 노출시키도록 제2 유전층이 제거된다.
(h) 아이솔레이션 트렌치를 덮도록 제4 유전층이 기판의 표면 영역 상에 형성된다. 제4 유전층은 아이솔레이션 트렌치 내의 잔여 제3 유전층과 접촉된다.
(i) 기판의 표면 영역을 노출시키도록 제4 유전층이 제거됨으로써, 잔여 제3 유전층의 오목부 쌍을 잔여 제4 유전층으로 채운다.
아이솔레이션 트렌치 내의 잔여 제3 및 제4 유전층은 트렌치 아이솔레이션 구조를 구성한다.
아이솔레이션 트렌치 내의 잔여 제3 유전층은 트렌치 아이솔레이션 구조의 제1 절연체의 역할을 하고, 아이솔레이션 트렌치 내의 잔여 제4 유전층은 아이솔레이션 구조의 제2 절연체의 역할을 한다.
(j) 아이솔레이션 트렌치를 덮도록 층간 유전층이 기판의 표면 영역 상에 형성된다.
(k) 접촉구가 에칭에 의해 층간 유전층 내에 형성된다. 접촉구는 아이솔레이션 트렌치 근방에 배치된다.
(l) 아이솔레이션 트렌치와 오버랩되도록 도전층이 층간 유전층 상에 형성된다. 도전층은 층간 유전층의 접촉구를 통해 기판 영역에 접촉되어 전기적으로 접속된다. 제4 유전층은 접촉구를 형성하기 위한 단계 (k)에서 층간 유전층보다 낮은 에칭 속도를 갖는다.
본 발명의 제2 특징에 따른 반도체 디바이스의 제조 방법에서, 제1 및 제2 유전층이 반도체 기판의 표면 영역에 형성된 후, 아이솔레이션 트렌치가 기판의 표면 영역 내에 형성된다. 그 다음에, 제3 유전층이 제2 유전층 상에 형성되고 다음에 하부 제2 유전층이 노출될 때까지 평탄화된다. 이리하여, 아이솔레이션 트렌치는 잔여 제3 유전층으로 완전히 채워진다.
다음에, 제2 유전층이 제거된 후, 잔여 제3 유전층의 오목부 쌍이 아이솔레이션 트렌치의 상단 쌍 근방에 형성되는 동안 기판의 표면 영역을 노출시키도록 제1 유전층이 제거된다.
또한, 잔여 제3 유전층의 오목부 쌍이 제3 유전층으로 채워짐으로써, 아이솔레이션 트렌치 내의 잔여 제3 및 제4 유전층에 의해 트렌치 아이솔레이션 구조를 구성한다. 제4 유전층은 접촉구를 형성하는 단계 (k)에서 층간 유전층보다 낮은 에칭 속도를 갖는다.
이와 같이, 제1 특징에 따른 반도체 디바이스가 제2 특징에 따른 제조 방법에 의해 제조된다.
제2 특징에 따른 방법의 양호한 실시예에서, 제3 유전층은 2산화 실리콘으로 이루어지고 제4 유전층은 질화 실리콘으로 이루어진다.
이러한 경우에, 본 발명의 장점이 효과적으로 발휘된다.
제2 특징에 따른 방법의 또다른 양호한 실시예에서는, 제3 유전층을 평탄화하는 단계 (e)가 화학적/기계적 연마(CMP) 공정에 의해 수행된다.
이러한 경우에, 소망의 결과가 단계 (e)에서 보장되는 추가적인 장점이 있다.
제2 특징에 따른 방법의 또다른 실시예에서, 제2 유전층을 제거하는 단계 (g)는 습식 에칭 공정에 의해 수행된다.
이러한 경우에, 잔여 제3 유전층의 오목부 쌍이 손쉽게 실현되는 추가적인 장점이 있다.
본 발명의 제3 특징에 따르면, 다음의 단계 (a) - (n)으로 이루어진, 제1 특징에 따른 반도체 디바이스의 또다른 제조 방법이 제공된다.
(a) 제1 유전층이 반도체 기판의 표면 영역 상에 형성된다.
(b) 제2 유전층이 제1 유전층 상에 형성된다.
(c) 아이솔레이션 트렌치가 상기 제1 및 제2 유전층을 통해 기판의 표면 영역 내에 형성된다.
(d) 아이솔레이션 트렌치를 덮도록 제3 유전층이 제2 유전층 상에 형성된다. 아이솔레이션 트렌치는 이와 같이 형성된 제3 유전층으로 부분적으로 채워진다.
(e) 아이솔레이션 트렌치를 덮도록 반도체층이 제3 유전층 상에 형성된다. 아이솔레이션 트렌치는 제3 유전층과 이와 같이 형성된 반도체층으로 완전히 채워진다.
(f) 실리콘 산화층을 형성하도록 반도체층이 열 산화되고 아이솔레이션 트렌치 내의 반도체층의 일부는 산화되지 않은 상태로 남겨진다.
(g) 하부 제2 유전층이 노출될 때까지 실리콘 2산화층 및 제3 유전층이 평탄화된다. 아이솔레이션 트렌치는 잔여 제3 유전층, 잔여 반도체층, 및 잔여 실리콘 산화층으로 완전히 채워진다.
(h) 제2 유전층, 잔여 제3 유전층, 잔여 반도체층, 및 잔여 실리콘 2산화층을 제거하지 않으면서 실리콘 2산화층과 제3 유전층이 제거된다.
(i) 제2 유전층이 기판의 표면 영역을 노출시키도록 제거되고 한 쌍의 잔여 제3 유전층이 아이솔레이션 트렌치의 한 쌍의 상단 근방에 형성된다.
(j) 아이솔레이션 트렌치를 덮도록 제4 유전층이 기판의 표면 영역 상에 형성된다. 제4 유전층은 아이솔레이션 트렌치 내의 잔여 제3 유전층과 잔여 실리콘 2산화층과 접촉된다.
(k) 제기판의 표면 영역을 노출시키도록 제4 유전층이 제거됨으로써, 잔여 제3 유전층의 오목부 쌍을 잔여 제4 유전층으로 채운다.
아이솔레이션 트렌치 내의 잔여 제3 및 제4 유전층과 잔여 실리콘 2산화층은 트렌치 아이솔레이션 구조를 형성한다.
아이솔레이션 트렌치 내의 잔여 제3 유전층은 트렌치 아이솔레이션 구조의 제1 절연체의 역할을 하고, 아이솔레이션 트렌치 내의 잔여 제4 아이솔레이션 유전체는 상기 구조의 제2 절연체의 역할을 한다.
(l) 아이솔레이션 트렌치를 덮도록 층간 유전층이 기판의 표면 영역 상에 형성된다.
(m) 접촉구가 에칭에 의해 층간 유전층 내에 형성된다. 접촉구는 아이솔레이션 트렌치 근방에 배치된다.
(n) 아이솔레이션 트렌치와 오버랩되도록 도전층이 층간 유전층 상에 형성된다. 도전층은 층간 유전층의 접촉구를 통해 기판 영역에 접촉되어 전기적으로 접속된다.
제4 유전층은 접촉구를 형성하는 단계 (m)에서 층간 유전층의 에칭 속도보다 낮은 에칭 속도를 갖는다.
본 발명의 제3 특징에 따른 반도체 디바이스의 제조 방법에서, 반도체층을 형성하는 단계 (e)가 추가된 것을 제외하고는 제2 특징에 따른 제조 방법과 실질적으로 동일한 단계들이 수행된다. 그러므로, 매몰된 반도체를 갖는 제1 특징에 따른 반도체 디바이스가 제조된다.
제3 특징에 따른 방법의 양호한 실시예에서, 제3 유전층은 2산화 실리콘으로 이루어지고 제4 유전층은 질화 실리콘으로 이루어진다.
이러한 경우에, 본 발명의 장점이 효과적으로 발휘된다.
제3 특징에 따른 방법의 또다른 양호한 실시예에서, 실리콘 산화층과 제3 유전층을 평탄화하는 단계 (g)가 CMP 공정에 의해 수행된다.
이러한 경우에, 소망의 결과가 단계 (e)에서 보장되는 추가적인 장점이 있다.
제3 특징에 따른 또다른 양호한 실시예에서, 실리콘 2산화층과 제3 유전층을 평탄화하는 단계 (g)는 실리콘 2산화층 상에 형성된 레지스트를 사용하여 에칭 공정에 의해 수행된다.
이러한 경우에, 소망의 결과가 단계 (e)에서 보장되는 추가적인 장점이 있다.
반도체층으로서, 실리콘이 양호하게 사용된다.
제3 특징에 따른 방법의 추가적인 양호한 실시예에서, 제2 유전층을 제거하는 단계 (i)는 습식 에칭 공정에 의해 수행된다.
이러한 경우에, 잔여 제3 유전층의 오목부 쌍이 손쉽게 실현되는 장점이 있다.
도 1은 트렌치 아이솔레이션 구조 내의 누설 전류 발생을 도시한, 종래의 반도체 디바이스의 부분 단면도.
도 2는 트렌치 아이솔레이션 구조의 또다른 누설 전류 발생을 도시한, 종래의 반도체 디바이스의 부분 단면도.
도 3은 본 발명의 제1 실시예에 따란 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스의 부분 단면도.
도 4a - 4g는 각각 도 3의 제1 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 부분 단면도.
도 5a - 5h는 각각 제2 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 부분 단면도.
도 6a - 6d는 각각 제3 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 부분 단면도.
도 7은 CFx가스를 사용한 건식 에칭 공정에서 SiO2및 SiNx에 대한 에칭 속도와 탄소량 간의 관계를 도시한 그래프.
도면의 주요 부분에 대한 부호의 설명
1 : 단결정 실리콘
2 : 아이솔레이션 트렌치
2a : 상단
3 : 제1 유전체
7 : 오목부
8 : 제2 유전체
9 : 금속 배선층
10 : 층간 유전층
11 : 활성 영역
14 : 정위치
14' : 접촉구
본 발명의 양호한 실시예가 첨부된 도면을 참조로 하여 상세히 설명될 것이다.
(제1 실시예)
도 3은 본 발명의 제1 실시예에 따른 트렌치 아이솔레이션 구조를 갖는 반도체를 도시하고 있다.
도 3에서, 직사각형 단면을 갖는 아이솔레이션 트렌치(2)가 단결정 실리콘 기판(1)의 표면 영역 내에 형성된다. 활성 영역을 정하도록 기판(1)의 주표면을 따라 연장하는 트렌치(2)는 0.3 ㎛의 폭과 0.5 ㎛의 깊이를 갖는다.
트렌치(2)는 제1 및 제2 아이솔레이션 유전체들(3 및 8)로 채워진다. 아이솔레이션 유전체(3)는 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된 한 쌍의 오목부(7)를 구비한다. 오목부(7) 쌍은 상단(2a) 쌍을 따라 연장하며 이들은 아이솔레이션 유전체(8)로 채워진다. 여기서, 아이솔레이션 유전체들(3 및 8)은 각각 SiO2와 SiNx로 이루어져 있다.
기판(1)과 도전형이 반대인 확산 영역(11)이 기판(1)의 표면 영역에 형성된다. 확산 영역(11)의 단부가 아이솔레이션 트렌치(2)의 대향 단부와 접촉된다.
확산 영역(11)과 아이솔레이션 유전체들(3 및 8)을 덮도록 층간 절연층(10)이 기판(1)의 표면 영역 상에 형성된다. 층간 절연층(10)은 확산 영역(11)을 덮지 않는 접촉구(14')를 구비한다. 여기서, 층간 절연층(10)은 SiO2로 이루어진다.
확산 영역(11) 및 아이솔레이션 트렌치(2)와 오버랩되도록 금속 배선층(9)이 층간 절연층(10) 상에 형성된다. 배선층(9)은 층간 절연층(10)의 접촉구(14')를 통해 하부 확산 영역(11)에 접촉되어 전기적으로 접속된다.
접촉구(14')의 위치는 접촉구(14')가 단독으로 확산 영역(11)을 덮지 않도록, 즉 접촉구(14')가 아이솔레이션 유전체들(3 및 8)과 접촉되지 않도록 정해진다. 접촉구(14')의 정해진 정위치는 도 3에 참조 번호(14)로 표시되어 있다.
제1 실시예에 따른 반도체 디바이스에서, 반도체 기판(1)의 표면 영역에 형성된 아이솔레이션 트렌치(2)는 제1 아이솔레이션 유전체(SiO2)(3)와 제2 아이솔레이션 유전체(SiNx)(8)로 채워지며, 여기서 제1 아이솔레이션 유전체(3)는 제1 절연체의 역할을 하고, 제2 아이솔레이션 유전체(8)는 제2 절연체의 역할을 한다.
또한, 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치되어 있는 제1 아이솔레이션 유전체(SiO2)(3)의 오목부(7) 쌍은 제2 아이솔레이션 유전체(8)로 채워진다.
그러므로, 층간 유전층(10)의 접촉구(14')의 위치가 제조 공정 시퀀스에서 위치적 및/또는 치수적인 변동으로 인해 그 정위치(14)를 벗어나서, 그 결과 접촉구(14')가 아이솔레이션 트렌치(2)와 오버랩된 경우, 층간 유전층(SiO2)(10)의 접촉구(14')를 형성하기 위한 에칭 공정 동안에 에칭 작용은 아이솔레이션 트렌치(2) 내의 아이솔레이션 유전체(SiHx)(8)에 적용된다.
제2 유전체(SiHx)(8)는 층간 유전층(SiO2)(10)의 접촉구(14')를 형성하기 위한 에칭 공정에서 층간 유전층(SiO2)(10)보다 낮은 에칭 속도를 갖기 때문에, 제2 유전체(8)는 에칭되기 어렵다.
그러므로, 에칭으로 인한 상술한 누설 전류 문제점의 발생이 방지된다.
추가적으로, 아이솔레이션 트렌치(2)는 제1 절연체의 역할을 하는 제1 아이솔레이션 유전체(SiO2)(3)와 제2 절연체의 역할을 하는 제2 아이솔레이션 유전체(SiNx)(8)로 채워진다. 그러므로, 거의 모든 트렌치(2)는 작은 응력을 갖는 제1 아이솔레이션 유전체(SiO2)(3)로 채워지고 트렌치(2)의 작은 일부는 큰 응력을 갖는 제2 아이솔레이션 유전체(SiNx)(8)로 채워진다. 그러므로, 열 처리 후에도 기판(1)의 아이솔레이션 유전체(SiNx)(8)의 접촉 영역에서 결정 결함이 발생하지 않는다.
그 결과, 결정 결함으로 인한 상술한 누설 전류 문제점의 발생이 방지된다.
아이솔레이션 유전체(SiO2)(3)의 오목부(7) 쌍의 폭은 제조 공정 시퀀스에서 위치적 및/치수적인 변동과 조화되도록 결정된다.
다음에, 도 3의 제1 실시예에 따른 반도체 디바이스의 제조 방법이 도 4a - 4g를 참조로 아래에서 설명된다.
먼저, 10 nm의 두께를 갖는 패드(pad) SiO2층(5)이 반도체 기판(1)의 표면 영역 상에 형성된다. 그 다음에, 30 nm의 두께를 갖는 패드 SiNx층이 패드 SiO2층(5) 상에 형성된다.
다음에, 도 4a에 도시된 바와 같이, 0.3 ㎛의 폭과 0.5 ㎛의 깊이를 갖는 아이솔레이션 트렌치(2)가 일반적인 리소그래피 및 에칭 공정에 의해 패드 SiO2및 SiNx층들(5 및 6)을 통해 기판(1)의 표면 영역 내에 형성된다.
이 후에, 아이솔레이션 트렌치(2)를 덮도록 0.2 ㎛의 두께를 갖는 SiO2층(3)이 화학적 기상 증착(CVD) 공정에 의해 패드 SiNx층(6) 상에 증착된다. 도 4b에 도시되어 있는 바와 같이, 아이솔레이션 트렌치(2)는 상기와 같이 증착된 SiO2층(3)으로 완전히 채워진다.
다음에, 하부 패드 SiNx층(6)이 노출될 때까지 패드 SiO2층(3)이 CMP 공정에 의해 연마된다. 패드 SiO2층(3)의 연마된 두께는 0.15 ㎛로 설정된다. 그러므로, 도 4c에 도시된 바와 같이, 아이솔레이션 트렌치(2)가 잔여 SiO2층(3)으로 완전히 채워지는 동안 잔여 패드 SiNx층(6)의 표면은 평탄화된다.
이러한 CMP 공정의 조건이 SiO2층(3)에 대해 최적화되기 때문에, SiNx층(6)은 거의 연마되지 않는다. 예를 들어, 만일 CMP 공정이 일반적인 콜로이드 실리카(colloidal silica)를 사용하여 수행된다면, SiNx에 대한 SiO2의 획득 가능한 선택도는 근사적으로 10배가 된다.
또한, 잔여 패드 SiNx층(6)이 인산(phosphoric acid)의 고온 수용액을 사용한 습식 에칭 공정에 의해 제거된다. 이러한 공정 동안에, 트렌치(2) 내의 패드 SiO2층(5)과 잔여 SiO2층(3)은 에칭되지 않는다. 이러한 단계의 상태가 도 4d에 도시되어 있다. 상기 단계에서, 잔여 SiO2층(3)은 패드 SiO2층(5)으로부터 돌출된다.
기판(1)의 표면 영역을 노출시키도록 패드 SiO2층(5)이 인산의 희석 수용액을 사용한 습식 에칭 공정에 의해 제거된다. 이러한 공정 동안에, 패드 SiO2층(5)이 완전히 에칭되는 동시에, 트렌치(2) 내의 잔여 SiO2층(3)이 부분적으로 에칭되어, 잔여 SiO2층(3) 상에 오목부(7)의 쌍이 생긴다. 근사적으로 0.03 ㎛의 깊이를 갖는 오목부(7) 쌍이 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된다.
다음에, 도 4f에 도시된 바와 같이, 아이솔레이션 트렌치를 덮도록 0.06 ㎛의 두께를 갖는 SiNX층(8)이 CVD 공정에 의해 기판(1)의 표면 영역 상에 증착된다. SiNx층(8)은 아이솔레이션 트렌치(2) 내의 잔여 SiO2층(3)과 접촉된다. 오목부(7) 쌍은 SiNx층(8)으로 채워진다.
기판(1)의 표면 영역을 노출시키도록 SiNx층(8)이 플라즈마 보조 에칭 공정과 같은 건식 에칭 공정에 의해 제거된다. 그러므로, 도 4g에 도시된 바와 같이, 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된, 잔여 SiO2층의 오목부(7) 쌍은 잔여 SiNx층(8)으로 채워진다.
아이솔레이션 트렌치(2) 내의 잔여 SiO2및 SINx층들(3 및 8)은 트렌치 아이솔레이션 구조를 구성한다.
아이솔레이션 트렌치(2) 내의 잔여 SiO2층(3)은 트렌치 아이솔레이션 구조의 제1 절연체의 역할을 하고, 아이솔레이션 트렌치(2) 내의 잔여 SiNx층(8)은 상기 구조의 제2 절연체의 역할을 한다.
이 후에, 아이솔레이션 트렌치(2)를 덮도록 층간 유전층(10)이 일반적인 공정에 의해 기판(1)의 표면 영역 상에 형성된다.
그 다음에, 접촉구(14')는 에칭제(etchant)로서 CFx가스를 사용한 건식 에칭 공정에 의해 층간 유전층(SiO2)(10) 내에 형성된다. 이러한 에칭 공정에서, 에칭제는 SiNx층(8)은 층간 유전층(SiO2)(10)의 에칭 속도보다 낮은 에칭 속도를 갖는다. 접촉구(14')는 아이솔레이션 트렌치(2) 근방에 배치된다.
도 7은 발명자들의 테스팅 결과를 기초로 하여 이루어진, 에칭제로서 CFx가스를 사용한 건식 에칭 공정에서 SiO2및 SiNx에 대한 에칭 속도와 탄소량 간의 관계를 도시하고 있다.
도 7로부터 알 수 있는 바와 같이, 불화 탄소(CFx)가 에칭 가스로서 사용되는 경우, SiO2및 SiNx에 대한 에칭 속도는 CFx의 탄소량에 따라 변화된다. 특히, CFx의 탄소량이 변화된다해도 SiO2에 대한 에칭 속도는 좁은 범위(즉, 근사적으로 일정) 내에서 변한다. 반면에, SiNx에 대한 에칭 속도는 CFx의 탄소량이 증가함에 따라 감소한다. 이러한 SiO2와 SiNx에 대한 에칭 속도 차이는 접촉구(14')의 에칭 공정에 적용된다.
도 7에는 도시되어 있지 않지만, 발명자들의 테스팅 결과는 불화 탄소(CFx)가 에칭 가스로서 사용될 때 SiO2에 대한 에칭 속도가 SiNx에 대한 에칭 속도의 약 10배 정도였다.
따라서, 만일 접촉구(14')의 위치가 그 정위치(14)로부터 벗어나서 그 결과 층간 절연층(10) 상의 배선층(9)이 층간 절연층(10)의 접촉구(14')를 통해 아이솔레이션 트렌치(2)와 접촉된다면, 도 3에 도시된 바와 같이, 에칭 작용은 SiO2층(3)보다 낮은 에칭 속도를 갖는 SiNx층(8)에 작용된다.
이러한 공정 후에, 아이솔레이션 트렌치(2)와 오버랩되도록 일반적인 금속 증착 및 패터닝 공정에 의해 금속 배선층(9)이 층간 유전층(10) 상에 형성된다. 배선층(9)은 층간 유전층(10)의 접촉구(14')를 통해 기판(1)의 확산 영역(11)에 접촉되어 전기적으로 접속된다.
그러므로, 도 3의 제1 실시예에 따른 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스가 제조된다.
(제2 실시예)
본 발명의 제2 실시예에 따른 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스가 다음과 같은 방법으로 제조된다.
먼저, 도 5a에 도시된 상태가 제1 실시예와 동일한 공정 단계에서 제조된다.
특히, 7 nm의 두께를 갖는 패드 SiO2층(5)이 반도체 기판(1)의 표면 영역 상에 형성된다. 다음에, 20 nm의 두께를 갖는 패드 SiNx층(6)이 패드 SiO2층(5) 상에 형성된다.
다음에, 도 5a에 도시된 바와 같이, 0.2 ㎛의 폭과 0.4 ㎛의 깊이를 갖는 아이솔레이션 트렌치(2)가 일반적인 리소그래피 및 에칭 공정에 의해 패드 SiO2및 SiNx층들(5 및 6)을 통해 기판(1)의 표면 영역 내에 형성된다.
다음에, 0.15 ㎛의 두께를 갖는 SiO2층(3)이아이솔레이션 트렌치를 덮도록 CVD 공정에 의해 패드 SiNx층(6) 상에 증착된다. 도 5b에 도시된 바와 같이, 아이솔레이션 트렌치(2)는 상기와 같이 증착된 SiO2층(3)으로 부분적으로 채워진다.
0.05 ㎛의 두께를 갖는 폴리실리콘층(4)이 CVD 공정에 의해 SiO2층(3) 상에 증착된다. 폴리실리콘층(4)이 900℃의 온도에서 산화를 위해 열 처리되어, SiO2층(16)을 생성한다. 이러한 공정 동안에, 트렌치(2) 내의 폴리실리콘층(4)의 일부는 산화되지 않는다. 이러한 단계에서의 상태는 도 5c에 도시되어 있다.
이후의 단계들은 제1 실시예와 실질적으로 동일하다.
특히, 도 5c에 도시된 바와 같이, 하부 패드 SiNx층(6)이 노출될 때까지 SiO2층들(3 및 16)과 잔여 폴리실리콘층(4)이 CMP 공정에 의해 연마된다. 이러한 CMP 공정의 조건은 SiO2층들(3 및 16)을 위해 최적화된다. SiO2층(3)의 연마된 두께는 0.15 ㎛이다. 그러므로, 도 5d에 도시된 바와 같이, 아이솔레이션 트렌치(2)가 SiO2층들(3 및 16)과 잔여 폴리실리콘층(4)으로 완전히 채워지는 동안 잔여 패드 SiNx층(6)의 표면이 평탄화된다.
또한, 잔여 패드 SiNX층(6)은 인산의 고온 수용액을 사용한 습식 에칭 공정에 의해 제거된다. 이러한 공정 동안에, 트렌치(2) 내의 잔여 패드 SiO2층(5)과 잔여 SiO2층들(3 및 16)은 에칭되지 않는다. 이러한 단계에서의 상태가 도 5e에 도시되어 있다. 이러한 단계에서, 잔여 SiO2층(3)의 상부가 패드 SiO2층(5)으로부터 돌출된다.
다음에, 기판(1)의 표면 영역을 노출시키도록 패드 SiO2층(5)이 인산의 희석 수용액을 사용한 습식 에칭 공정에 의해 제거된다. 이러한 공정에서, 도 5f에 도시된 바와 같이, 잔여 SiO2층들(3 및 16)이 부분적으로 에칭되어, 잔여 SiO2층(3) 상에 오목부(7)의 쌍이 생성된다. 근사적으로 0.02 ㎛의 깊이를 갖는 오목부(7)의 쌍은 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된다.
다음에, 도 5g에 도시된 바와 같이, 아이솔레이션 트렌치(2)를 덮도록 0.04 ㎛의 두께를 갖는 SiNx층(8)이 CVD 공정에 의해 기판(1)의 표면 영역 상에 증착된다. SiNx층(8)은 아이솔레이션 트렌치(2) 내의 잔여 SiO2층들(3 및 16)과 잔여 폴리실리콘층(4)과 접촉된다. 오목부(7) 쌍은 SiNx층(8)으로 채워진다.
그 후에, 기판(1)의 표면 영역을 노출시키도록 SiNx층(8)이 플라즈마 보조 에칭 공정과 같은 건식 에칭 공정에 의해 제거된다. 그러므로, 도 5h에 도시된 바와 같이, 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된, 잔여 SiO2층의 오목부(7) 쌍은 잔여 SiNx층(8)으로 채워진다.
아이솔레이션 트렌치(2) 내의 잔여 SiO2층들(3 및 16), 잔여 SiNx층(8), 및 잔여 폴리실리콘층(4)은 트렌치 아이솔레이션 구조를 구성한다.
아이솔레이션 트렌치(2) 내의 잔여 SiO2층들(3 및 16)은 트렌치 아이솔레이션 구조의 제1 절연체의 역할을 하고, 아이솔레이션 트렌치(2) 내의 잔여 SiNx층(8)은 상기 구조의 제2 절연체의 역할을 한다.
이후의 공정 단계들은 제1 실시예와 동일하므로, 그 설명은 생략하기로 한다.
이와 같이, 제2 실시예에 따른 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스가 제조된다.
제2 실시예에 따른 반도체 디바이스에서는, 도 3에 도시된 제1 실시예와 달리, 폴리실리콘층(4)은 도 5h에 도시된 바와 같이 트렌치(2) 내의 SiO2층(3) 내에 매몰된다.
그 결과, 매몰된 폴리실리콘층(4)이 형성되지 않은 경우에 비해 SiO2층(3) 내의 응력이 감소되어, 열 처리 후의 결정 결함 영역의 위험성을 감소시키는 추가적인 장점이 있다.
(제3 실시예)
제3 실시예에 따른 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스의 제조 방법이 다음에서 설명될 것이다. 이러한 방법은 제2 실시예에 따른 방법의 변형이다.
먼저, 도 6a에 도시된 상태가 제2 실시예와 동일한 공정 단계들에서 제조된다.
특히, 10 nm의 두께를 갖는 패드 SiO2층(5)이 반도체 기판(1)의 표면 영역 상에 형성된다. 다음에, 40 nm의 두께를 갖는 패드 SiNx층(6)이 패드 SiO2층(5) 상에 형성된다.
다음에, 0.4 ㎛의 폭과 0.5 ㎛의 깊이를 갖는 아이솔레이션 트렌치(2)가 도 6a에 도시된 바와 같이 일반적인 리소그래피 및 에칭 공정에 의해 패드 SiO2및 SiNx층들(5 및 6)을 통해 기판(1)의 표면 영역 내에 형성된다.
다음에, 아이솔레이션 트렌치(2)를 덮도록 0.15 ㎛의 두께를 갖는 SiO2층(3)이 CVD 공정에 의해 패드 SiNx층(6) 상에 증착된다. 도 6a에 도시된 바와 같이 아이솔레이션 트렌치(2)는 상기와 같이 증착된 SiO2층(3)으로 부분적으로 채워진다.
0.05 ㎛의 두께를 갖는 폴리실리콘층(4)이 CVD 공정에 의해 SiO2층(3) 상에 증착된다. 폴리실리콘층(4)이 900℃의 온도에서 산화를 위해 열 처리되어, SiO2층(16)을 생성한다. 이러한 공정 동안에, 트렌치(2) 내의 폴리실리콘층(4)의 일부는 산화되지 않는다. 이러한 단계에서의 상태가 도 6a에 도시되어 있다.
다음에, 도 6b에 도시된 바와 같이, 50 nm의 두께를 갖는 포토레지스트막(17)이 SiO2층(16) 상에 형성된다. 제2 실시예에서의 CMP 공정과 실질적으로 동일한 효과를 실현하기 위해 포토레지스트막(17)은 평탄한 표면을 가질 필요가 있다.
다음에, 제2 실시예에서의 CMP 공정 대신에, 도 6c에 도시된 바와 같이, 하부 패드 SiNx층(6)이 노출될 때까지 포토레지스트막(17)과 SiO2층들(3 및 16)이 건식 에칭 공정에 의해 에치백(etch back)된다. 이러한 에치백 공정에서, 에칭제는 포토레지스트막(17)과 SiO2층들(3 및 16)이 실질적으로 동일한 에칭 속도를 갖도록 선택된다. 그러므로, 도 6c에 도시된 바와 같이, 아이솔레이션 트렌치(2)는 잔여 SiO2층들(3 및 16)과 잔여 폴리실리콘층(4)으로 완전히 채워진다.
이러한 에치백 공정의 에칭 조건은 SiO2층들(3 및 16)을 위해 최적화되기 때문에, SiNx층(6)은 이러한 공정 동안에 거의 연마되지 않는다. 예를 들어, 만일 이러한 에치백 공정이 4불화 탄소(CF4) 가스를 사용하여 수행된다면, SiNx에 대해 SiO2의 획득 가능한 선택도는 근사적으로 10배이다.
이후의 공정 단계들은 제2 실시예와 동일하다. 그러므로, 그 설명은 생략하기로 한다.
특히, 잔여 패드 SiNx층(6)은 인산의 고온 수용액을 사용한 습식 에칭 공정에 의해 제거된다. 이러한 공정 동안에, 트렌치(2) 내의 잔여 패드 SiO2층(5)과 잔여 SiO2층들(3 및 16)은 에칭되지 않는다. 이러한 단계에서, 트렌치(2) 내의 잔여 SiO2층들(3 및 16)의 상단은 패드 SiO2층(5)으로부터 돌출된다.
다음에 기판(1)의 표면 영역을 노출시키도록 패드 SiO2층(5)이 인산의 희석 수용액을 사용한 습식 에칭 공정에 의해 제거된다. 이러한 공정 동안에, 잔여 SiO2층들(3 및 16)이 부분적으로 에칭되어, 도 6d에 도시된 바와 같이, 잔여 SiO2층(3) 상에 오목부(7) 쌍을 생성한다. 근사적으로 0.05 ㎛의 깊이를 갖는 오목부(7) 쌍은 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된다.
다음에, 아이솔레이션 트렌치(2)를 덮도록 0.08 ㎛의 두께를 갖는 SiNx층(8)이 기판(1)의 표면 영역 상에 CVD 공정에 의해 증착된다. SiNx층(8)은 아이솔레이션 트렌치(2) 내의 잔여 SiO2층들(3 및 16)과 잔여 폴리실리콘층(4)과 접촉된다. 오목부(7) 쌍은 잔여 SiNx층(8)으로 채워진다.
이후에, 기판(1)의 표면 영역을 노출시키도록 SiNx층(8)이 플라즈마 보조 에칭 공정과 같은 건식 에칭 공정에 의해 제거된다. 그러므로, 아이솔레이션 트렌치(2)의 상단(2a) 쌍 근방에 배치된 잔여 SiO2층(3)의 오목부(7) 쌍은 도 6d에 도시된 바와 같이 잔여 SiNx층(8)으로 채워진다.
이와 같이, 트렌치 아이솔레이션 구조가 제조된다. 이러한 구조는 도 5h에 도시된 제2 실시예에 따른 구성과 동일한 구성을 갖는다.
이후의 공정 단계들은 제1 실시예와 동일하므로, 그 설명은 생략하기로 한다.
CMP 공정이 도 6c의 상태를 실현하는데 요구되지 않는 추가적인 장점이 있다.
상술한 제1 내지 제3 실시예에서는, SiO2및 SiNx가 유전체로서 사용된다. 그러나, SiO2및 SiNx가 아닌 임의의 다른 유전체가 본 발명에 사용될 수 있다는 것은 말할 필요가 없다.
본 발명의 양호한 형태가 설명되었지만, 본 기술 분야에 숙련된 당업자라면 본 발명의 본질로부터 벗어나지 않으면서 다양한 수정이 이루어질 수 있다는 것을 이해할 것이다. 그러므로, 본 발명의 범위는 다음의 특허 청구 범위에 의해서만 결정될 것이다.
본 발명에 따르면, 상술한 누설 전류 문제점이 발생하지 않는 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스 및 그 제조 방법이 실현된다.

Claims (13)

  1. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 기판의 표면 영역 내에 형성되고 제1 및 제2 아이솔레이션 유전체로 채워진 아이솔레이션 트렌치(isolation trench);
    상기 아이솔레이션 트렌치를 덮도록 상기 기판의 상기 표면 영역 상에 형성된 층간 유전층; 및
    상기 아이솔레이션 트렌치와 오버랩(overlap)되도록 상기 층간 유전층 상에 형성된 도전층
    을 포함하며,
    상기 층간 유전층은 상기 아이솔레이션 트렌치 근방에 배치된 접촉구를 구비하고,
    상기 접촉구는 에칭 공정에 의해 형성되고,
    상기 도전층은 상기 층간 유전층의 상기 접촉구를 통해 상기 기판의 한 영역과 접촉하여 전기적으로 접속되고,
    상기 제1 아이솔레이션 유전체는 제1 절연체의 역할을 하며, 상기 제2 아이솔레이션 유전체는 제2 절연체의 역할을 하고,
    상기 제1 아이솔레이션 유전체는 상기 아이솔레이션 트렌치의 한 쌍의 상단(top corner) 근방에 배치된 한 쌍의 오목부(depression)를 구비하고,
    상기 제1 아이솔레이션 유전체의 오목부의 상기 쌍은 상기 제2 아이솔레이션 유전체로 채워지고,
    상기 제2 아이솔레이션 유전체는 상기 접촉구를 형성하기 위한 상기 에칭 공정에서 상기 제1 유전체보다 낮은 에칭 속도(etching rate)를 갖는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 아이솔레이션 유전체는 2산화 실리콘으로 이루어지고 상기 제2 아이솔레이션 유전체는 질화 실리콘으로 이루어진 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 아이솔레이션 유전체는 매몰된(buried) 반도체를 포함하고, 상기 매몰된 반도체는 상기 제1 아이솔레이션 유전체로부터 노출되지 않는 반도체 디바이스.
  4. 제3항에 있어서, 상기 매몰된 반도체는 실리콘인 반도체 디바이스.
  5. 반도체 디바이스의 제조 방법에 있어서,
    (a) 제1 유전층을 반도체 기판의 표면 영역 상에 형성하는 단계;
    (b) 제2 유전층을 상기 제1 유전층 상에 형성하는 단계;
    (c) 아이솔레이션 트렌치를 상기 제1 및 제2 유전층을 통해 상기 기판의 상기 표면 영역 내에 형성하는 단계;
    (d) 상기 아이솔레이션 트렌치를 덮도록 제3 유전층을 상기 제2 유전층 상에 형성하는 단계 - 상기 아이솔레이션 트렌치는 상기와 같이 형성된 제3 유전층으로 완전히 채워짐 - ;
    (e) 상기 하부 제2 유전층이 노출될 때까지 상기 제3 유전층을 평탄화(planarizing)하는 단계 - 상기 아이솔레이션 트렌치는 상기 잔여 제3 유전층으로 완전히 채워짐 - ;
    (f) 상기 제2 유전층과 상기 잔여 제3 유전층을 제거하지 않으면서 상기 제3 유전층을 제거하는 단계;
    (g) 상기 잔여 제3 유전층의 한 쌍의 오목부가 상기 아이솔레이션 트렌치의 한 쌍의 상단 근방에 형성되는 동안 상기 기판의 상기 표면 영역을 노출시키도록 상기 제2 유전층을 제거하는 단계;
    (h) 상기 아이솔레이션 트렌치를 덮도록 제4 유전층을 상기 기판의 상기 표면 영역 상에 형성하는 단계;
    (i) 상기 기판의 상기 표면 영역을 노출시키도록 상기 제4 유전층을 제거하여, 상기 잔여 제3 유전층의 상기 오목부 쌍을 상기 잔여 제4 유전층으로 채우는 단계 - 상기 아이솔레이션 트렌치 내의 상기 잔여 제3 및 제4 유전층은 트렌치 아이솔레이션 구조를 구성하며, 상기 아이솔레이션 트렌치 내의 상기 잔여 제3 유전층은 상기 트렌치 아이솔레이션 구조의 제1 절연체의 역할을 하고, 상기 아이솔레이션 트렌치 내의 상기 잔여 제4 유전층은 상기 트렌치 아이솔레이션 구조의 제2 절연체의 역할을 함 - ;
    (j) 상기 아이솔레이션 트렌치를 덮도록 층간 유전층을 상기 기판의 표면 영역 상에 형성하는 단계;
    (k) 에칭에 의해 접촉구를 상기 층간 유전층 내에 형성하는 단계 - 상기 접촉구는 상기 아이솔레이션 트렌치 근방에 배치됨 - ; 및
    (l) 상기 아이솔레이션 트렌치와 오버랩되도록 도전층을 상기 층간 유전층 상에 형성하는 단계 - 상기 도전층은 상기 층간 유전층의 상기 접촉구를 통해 상기 기판의 한 영역과 전기적으로 접속됨 -
    를 포함하며,
    상기 제4 유전층은 상기 접촉구를 형성하는 상기 단계 (k)에서 상기 층간 유전층보다 낮은 에칭 속도를 갖는 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 제3 유전층은 2산화 실리콘으로 이루어지고 상기 제4 유전층은 질화 실리콘으로 이루어진 반도체 디바이스 제조 방법.
  7. 제5항에 있어서, 상기 제3 유전층을 평탄화하는 상기 단계 (e)는 화학적/기계적 연마 방법에 의해 수행되는 반도체 디바이스 제조 방법.
  8. 반도체 디바이스의 제조 방법에 있어서,
    (a) 제1 유전층을 반도체 기판의 표면 영역 상에 형성하는 단계;
    (b) 제2 유전층을 상기 제1 유전층 상에 형성하는 단계;
    (c) 아이솔레이션 트렌치를 상기 제1 및 제2 유전층을 통해 상기 기판의 상기 표면 영역 내에 형성하는 단계;
    (d) 상기 아이솔레이션 트렌치를 덮도록 상기 제3 유전층을 상기 제2 유전층 상에 형성하는 단계 - 상기 아이솔레이션 트렌치는 상기와 같이 형성된 제3 유전층으로 부분적으로 채워짐 - ;
    (e) 상기 아이솔레이션 트렌치를 덮도록 반도체층을 상기 제3 유전층 상에 형성하는 단계 - 상기 아이솔레이션 트렌치는 상기와 같이 형성된 제3 유전층 및 상기 반도체층으로 완전히 채워짐 - ;
    (f) 상기 아이솔레이션 트렌치 내의 상기 반도체층의 일부가 산화되지 않은 상태로 남겨지면서 2산화 실리콘층을 형성하도록 상기 반도체층을 열 산화(thermally oxidiziing)하는 단계;
    (g) 상기 하부 제2 유전층이 노출될 때까지 상기 2산화 실리콘층과 상기 제3 유전층을 평탄화하는 단계 - 상기 아이솔레이션 트렌치는 상기 잔여 제3 유전층, 상기 잔여 반도체층, 및 상기 잔여 2산화 실리콘층으로 완전히 채워짐 - ;
    (h) 상기 제2 유전층, 상기 잔여 제3 유전층, 및 상기 잔여 2산화 실리콘층을 제거하지 않으면서 상기 2산화 실리콘층과 상기 제3 유전층을 제거하는 단계;
    (i) 상기 잔여 제3 유전층이 상기 아이솔레이션 트렌치의 한 쌍의 상단 근방에 형성되는 동안 상기 기판의 상기 표면 영역을 노출시키도록 상기 제2 유전층을 제거하는 단계;
    (j) 상기 아이솔레이션 트렌치를 덮도록 제4 유전층을 상기 기판의 상기 표면 영역 상에 형성하는 단계 - 상기 제4 유전층은 상기 아이솔레이션 트렌치 내의 상기 잔여 제3 유전층과 상기 잔여 2산화 실리콘층에 접촉됨 - ;
    (k) 상기 기판의 상기 표면 영역을 노출시키도록 상기 제4 유전층을 제거하여, 상기 잔여 제3 유전층의 상기 오목부 쌍을 상기 잔여 제4 유전층으로 채우는 단계 - 상기 아이솔레이션 트렌치 내의 상기 잔여 제3 및 제4 유전층과 상기 잔여 2산화 실리콘층은 트렌치 아이솔레이션 구조를 구성하고, 상기 아이솔레이션 트렌치 내의 상기 잔여 제3 유전층은 상기 트렌치 아이솔레이션 구조의 제1 절연체의 역할을 하고, 상기 아이솔레이션 트렌치 내의 상기 잔여 제4 아이솔레이션 유전체는 상기 구조의 제2 절연체의 역할을 함 - ;
    (l) 상기 아이솔레이션 트렌치를 덮도록 층간 유전층을 상기 기판의 상기 표면 영역 상에 형성하는 단계;
    (m) 에칭에 의해 접촉구를 상기 층간 유전층 내에 형성하는 단계 - 상기 접촉구는 상기 아이솔레이션 트렌치 근방에 배치됨 - ; 및
    (n) 상기 아이솔레이션 트렌치와 오버랩되도록 도전층을 상기 층간 유전층 상에 형성하는 단계 - 상기 도전층은 상기 층간 유전층의 상기 접촉구를 통해 상기 기판 한 영역과 전기적으로 접속됨 -
    를 포함하며,
    상기 제4 유전층은 상기 접촉구를 형성하는 상기 단계 (m)에서 상기 층간 유전층보다 낮은 에칭 속도를 갖는 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 제3 유전층은 2산화 실리콘으로 이루어지고 상기 제4 유전층은 질화 실리콘으로 이루어진 반도체 디바이스 제조 방법.
  10. 제8항에 있어서, 상기 2산화 실리콘층과 상기 제3 유전층을 평탄화하는 단계 (g)는 화학적/기계적 연마 방법에 의해 수행되는 반도체 디바이스 제조 방법.
  11. 제8항에 있어서, 상기 2산화 실리콘층과 상기 제3 유전층을 평탄화하는 단계(g)는 상기 2산화 실리콘층 상에 형성되는 레지스트를 사용한 에칭 공정에 의해 수행되는 반도체 디바이스 제조 방법.
  12. 제8항에 있어서, 상기 반도체층은 실리콘으로 이루어진 반도체 디바이스 제조 방법.
  13. 제8항에 있어서, 상기 단계 (m)은 CFx가스를 사용한 건식 에칭 공정에 의해 수행되는 반도체 디바이스 제조 방법.
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