KR100306935B1 - 집적회로내에트렌치절연구조물을형성하는방법 - Google Patents

집적회로내에트렌치절연구조물을형성하는방법 Download PDF

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Abstract

트렌치 절연을 이용하여 제조된 집적 회로의 신뢰도는 트렌치 코너상의 게이트 유전층의 두께를 증가시킴으로써 향상된다. 트렌치 절연 영역(40, 56)이 형성된 후, 얇은 실리콘 이산화물층(44)이 트렌치 절연 및 인접한 활성 영역(23)상에 화학적으로 증기 증착된다. 트랜지스터 게이트 전극(46)은 얇은 실리콘 이산화물층(44)상에 연속적으로 형성된다. 얇은 실리콘 이산화물층(44)은 트랜지스터 게이트 전극(46)과 트렌치 코너 사이에 위치된 게이트 유전체의 두께를 증가시키며, 따라서, 트렌치 코너에서의 게이트 유전체의 항복 전압이 증가된다.

Description

집적 회로내에 트렌치 절연 구조물을 형성하는 방법
제 1 도 내지 10 도는 본 발명의 1 실시예에 따른 처리 단계를 설명하는 횡단면도.
제 11 도 내지 15 도는 본 발명의 대안의 실시예에 따른 처리 단계를 설명하는 횡단면도.
* 도면의 주요부분에 대한 부호의 설명 *
12 : 반도체 기판 14 : 완충층
16 : 에칭 멈춤층 34 : 트렌치 플러그(trench plug)
[발명 분야]
본 발명은 일반적으로 반도체 장치에 관한 것으로, 보다 구체적으로는 집적회로내의 트렌치 절연(isolation) 구조물 및 그 형성 방법에 관한 것이다.
[발명의 배경]
반도체 산업은 계속적으로 장치의 크기를 줄임으로써 장치의 성능 및 장치의 밀도를 증가시키고 있다. 소정의 칩 크기에 대해, 장치 밀도는 능동형 장치를 절연하는 측면 거리(lateral distance)를 줄이거나 장치의 절연 폭(isolation width)을 줄임으로써 증가될 수 있다. 인접한 능동형 장치간의 필수적인 전기적 절연을 유지하면서 장치의 절연 폭을 줄이고자 하는 요구는, 몇몇 다른 개선된 절연 구조의 개발로 유도하였다.
고밀도 집적 회로에서의 장치 절연을 위해 제안된 한 기법이 트렌치(trench) 절연이다. 트렌치 절연을 이용하여, 주위의 활성 영역의 필드 산화물 침식(encroachment)이 제거되고, 따라서, 장치 절연 폭이 감소될 수 있다. 불행하게도, 기존의 트렌치 절연 구조로 제조된 집적 회로는 시기상조(premature)의 게이트 산화 항복으로 곤란해지며 이로써 신뢰성이 저하되었다. 시기상조의 항복에 대한 한 이유로는 다른 영역에서 성장된 게이트 산화물에 비해 트렌치 코너부근에 성장한 게이트 산화물이 더욱 낮은 항복 전압을 갖는다는 것이다. 이것은 트렌치 코너 부근에서 실리콘 기판이 게이트 산화동안 더욱 낮은 속도로 산화하기 때문이며, 이로써, 다른 영역에서 성장된 산화물과 비교해볼 때 트렌치 코너 주위에서 게이트 산화물이 더욱 얇아지게 된다. 또한, 트렌치 코너의 가파른 윤곽으로 인하여, 장치 동작동안 트렌치 엣지 부근에서 높은 전장이 발생된다. 따라서, 고밀도의 집적회로를 개선된 신뢰도로 제조되게 하는 트렌치 절연 구조에 대한 요구가 존재한다.
[발명의 개요]
기존의 트렌치 절연 구조로 제조된 집적 회로에서의 상기 문제점들을 본 발명으로 극복된다. 본 발명의 한 실시예에서 집적 회로내의 트렌치 절연 구조물은 반도체 기판내에 트렌치 절연 영역이 형성된 반도체 기판을 갖는다. 트렌치 절연 구조물은 반도체 기판내에 활성 영역을 가지며, 활성 영역은 트렌치 절연 영역에 인접한다. 트렌치 절연 구조물은 트렌치 절연 영역 및 활성 영역상에 제 1 유전층을 가지며, 이 제 1 유전층은 20 나노미터 미만의 두께를 갖는다. 트렌치 절연 구조물은 제 1 유전층, 활성 영역 및 트렌치 절연 영역상에 트렌치 게이트 전극을 갖는다. 본 발명의 다른 실시예는 직접 회로내에 트렌치 절연 구조물을 제조하는 방법을 포함한다. 상기 및 다른 특징들과 장점은 첨부 도면과 관련한 상세한 설명으로부터 더욱 분명하게 이해될 것이다. 이러한 설명은 그 범위가 한정될 필요는 없으며, 구체적으로 설명되지 않은 본 발명의 또다른 실시예가 있을 수 있다.
[양호한 실시예의 상세한 설명]
제 1 도 내지 제 10 도는 집적 회로에서 트렌치 절연 구조물이 형성되는 본 발명의 제 1 실시예에 따른 처리 단계를 횡단면도로 도시한 것이다. 제 1 도는 반도체 기판(12), 완충층(14), 및 에칭 멈춤층(16)으로 구성되는 집적 회로 구조의 일부(10)를 도시한 것이다. 반도체 기판(12)은 단결정 실리콘 기판이다. 대안적으로, 반도체 기판(12)은 절연체상의 실리콘 또는 사파이어상의 실리콘 기판등 일 수도 있다. 반도체 기판(12)은 두께가 10 내지 100 나노미터인 완충층 (14)을 형성하기 위해 열적으로 산화된다. 대안적으로, 완충층(14)은 화학적으로 증기 증착된 실리콘 이산화물일 수도 있다. 완충층(14)의 형성에 이어, 에칭 멈춤층(16)이 완충층(14)상에 형성된다. 양호한 실시예에 따라, 에칭 멈춤층(16)은 두께가 50 내지 200 나노미터를 갖는 화학적으로 증기 장착된 실리콘 질화물이다. 대안적으로, 에칭 멈춤층(16)은 붕소질화물 또는 실리콘 옥시질화물 등의 또다른 재료일 수도 있다.
제 2 도에서, 에칭 멈춤층(16)의 일부를 덮고 있는 포토레지스트 마스크(18)는 에칭 멈춤층(16) 및 그 하부의 완충층(14)을 패턴화하는데 사용되어 반도체기판(12)의 제 1 부분(20)이 노출된다. 포토레지스트 마스크(18)는 표준 방식 포토리소그래픽(photolithographic) 패턴화 과정을 이용하여 형성되며, 에칭 멈춤층(16) 및 완충층(14)은 표준 방식 에칭 기법을 이용하여 패턴화된다.
제 3 도에서, 반도체 기판(12)의 제 1 부분(20)은 트렌치(22)를 형성하기 위해 표준 방식 에칭 기법을 이용하여 비등방 에칭된다. 트렌치(22)는, 제 3 도에 도시된 바와 같이, 반도체 기판(12)의 제 2 부분내에서 활성 영역(23)을 한정한다. 트렌치(22)는 트렌치 측벽(24) 및 트렌치 바닥(26)을 갖추며, 활성 영역(23)은 트렌치 측벽(24)에 접해 있다. 트렌치(22)가 형성된 후, 포토레지스트 마스크(18)는 표준 방식 포토레지스트 스트립핑(stripping) 기술을 이용하여 제거된다.
제 4 도에서, 트렌치 라이너(liner(28))는 트렌치 측벽(24) 트렌치 바닥(26)에 인접하도록 형성된다. 트렌치 라이너(28)는 트렌치(22)를 메울만큼의 충분한 두께를 갖지 않는다. 양호한 실시예에서, 트렌치 라이너(28)는 열적 실리콘 이산화물층이며, 이 층은 5 내지 100 나노미터 범위의 두께를 가지며 트렌치 측벽(24) 및 트렌치 바닥(26)을 열적으로 산화시켜 형성된다. 대안적으로, 트렌치 라이너(28)는 실리콘 옥시질화물 등의 또다른 유전 재료일 수 있다. 또한 제 4 도에서 도시된 바와 같이, 트렌치 바닥(26) 하부의 실리콘 기판(12) 일부는 이온 주입되어 트렌치 바닥(26)에 인접한 채널 멈춤 영역(30)을 형성할 수도 있다. 채널 멈춤 영역(30)은 트렌치 라이너(28)의 형성 전후에 형성될 수도 있다.
제 5 도에서, 트렌치(22)가 실질적으로 메워지도록 트렌치 메움 재료(32)는 에칭 멈춤층(16) 및 트렌치 라이너(28)상에 형성되어진다. 양호한 실시예에서, 트렌치 메움 재료(32)는 화학적으로 증기 증착된 실리콘 이산화물이며, 이 실리콘 이산화물은 오존 및 테트라에틸오르토실리케이트(TEOS)를 소스 기체로서 사용하여 증착된다. 대안적으로, 트렌치 메움 재료(32)는 게르마늄 산화물, 스핀-온-글래스 등의 또다른 유전 재료, 또는 폴리실리콘 및 실리콘 이산화물 등의 다른 재료들의 조합체일 수도 있다. 또한, 트렌치 메움 재료(32)는 플라즈마 증대된 화학적 증기 증착, 전자 사이클로트론 공진 증착, 또는 스핀-온-증착 등의 다른 기술을 이용하여 형성될 수도 있다.
제 6 도에서, 트렌치 메움 재료(32)의 일부는 선택적으로 제거되어 에칭 멈춤층(16)을 노출시키고, 실질적으로 트렌치(22)를 채우는 트렌치 플러그(34)를 형성한다. 제 6 도에 도시된 바와 같이, 트렌치 플러그(34)는 트렌치(22)내에 있으며 트렌치 라이너(28)에 인접한다. 양호한 실시예에서, 화학 기계적 연마가 트렌치 플러그 재료(32)의 일부를 선택적으로 제거하는데 이용되어 트렌치 플러그(34)를 형성한다. 대안적으로, 표준 방식 습식 또는 플라즈마 에칭 기법이 트렌치 플러그(34)를 형성하는데 이용될 수 있으며, 또는 화학 기계적 연마와 표준 방식 에칭 기법의 조합으로 트렌치 플러그(34)를 형성할 수도 있다.
제 7 도에서, 에칭 멈춤층(16) 및 완충층(14)은 그후 제거되어 활성 영역(23)의 표면부(36)를 노출시키고, 반도체 기판(12)내의 트렌치 절연 영역(40)을 형성하며, 여기서, 트렌치 절연 영역(40)은 트렌치(22), 트렌치 라이너(28) 및 트렌치 플러그(34)를 구비한다. 제 7 도에 도시된 바와 같이, 활성 영역(23)은 트렌치 절연 영역(40)에 인접한다. 양호한 실시예에 따라, 에칭 멈춤층(16) 및 완충층(14)은 각각 실리콘 질화물 및 실리콘 이산화물이며, 에칭 멈춤층(16)은 인산으로 제거될 수 있으며, 완충층(14)은 완충된 불화 수소산으로 제거될 수도 있다. 대안적으로, 에칭 멈춤층(16)은 표준 방식 건식 에칭 기법을 이용하여 제거될 수도 있다.
제 8 도에서, 20 나노미터 미만의 두께를 갖는 제 1 유전층(42)은 활성 영역(23)위에 형성된다. 양호한 실시예에서, 제 1 유전층(42)은 노출된 표면부(36)를 열적으로 산화시켜 형성된 열적 실리콘 이산화물이다. 대안적으로, 제 1 유전층(42)은 암모니아(NH3), 이산화질소 (N2O), 또는 산화질소(NO)를 포함하는 환경에서 열적 실리콘 이산화물층을 열적으로 질화(nitriding)시켜 형성될 수도 있는 실리콘 옥시질화물 등의 또다른 절연 재료일 수도 있다. 대안적으로, 실리콘 옥시질화물층은 상기 언급된 기체들 중의 하나를 포함하는 환경에서 노출 표면(36)의 직접적인 질화에 의해 형성될 수 있다. 또한, 얇은 열산화 희생층(sacrificial layer)은 노출 표면(36)상에 형성될 수도 있으며, 그후 제 1 유전층(42)을 형성하기에 앞서 연속적으로 스트립된다.
제 9 도에 있어서, 제 2 유전층(44)은 제 1 유전층(42), 활성 영역(23), 및 트렌치 절연 영역(40)상에 형성된다. 또한, 제 2 유전층(44) 및 제 1 유전층(42)은 20 나노미터 미만의 결합 두께를 갖는다. 양호한 실시예에서, 제 2 유전층(44)은 화학적으로 증기 증착된 실리콘 이산화물이며, 이 제 2 유전층은 질소와 산소를 포함하는 환경에서 약 섭씨 1000 도의 온도를 약 30 분동안 증착된 후 고밀도화된다. 대안적으로, 제 2 증착된 유전층(44)은 실리콘 옥시질화물 등의 또다른 유전층 일 수도 있으며, 이것은 암모니아(NH3), 이산화질소(N2O), 또는 산화 질소(NO)를 포함하는 환경에서 화학적으로 증기 증착된 실리콘 이산화물층을 열적으로 질화시켜 형성된다. 도전층이 그후 연속적으로 증착되어 트랜지스터 게이트 전극(46)을 형성하도록 패턴화되며, 여기서, 제 1 유전층(42) 및 제 2 유전층(44)은 트랜지스터 게이트 전극(46) 하부의 복합 게이트 유전체를 형성한다. 제 9 도에 도시된 바와 같이, 제 2 유전층(44)은 트렌치 코너에서 게이트 유전체의 총 두께를 증가시킨다. 또한, 제 2 유전층(44)이 등각으로 증착되기 때문에, 트렌치 코너에 인접한 게이트 유전체의 총 두께는 제 2 유전층(44)의 두께의 2 배까지 증가될 것이다. 이것은 트렌치 플러그와 트렌치 코너간의 영역이 제 2 유전층(44)으로 메워지거나 플러그되기 때문이다. 따라서, 트렌치 코너와 그 하부의 트랜지스터 게이트 전극 간에 놓인 게이트 유전체의 항복 전압은 증가된다. 양호한 실시예에서 제 1 트랜지스터 게이트 전극(46)은 폴리실리콘으로 이루어진다. 대안적으로 트랜지스터 게이트 전극(36)은 금속, 금속 규화물, 금속 질화물, 또는 폴리실리콘과 금속의 복합체, 또는 폴리실리콘과 금속 규화물의 복합체, 또는 폴리실리콘과 금속 질화물의 복합체일 수도 있다. 제 9 도에 도시된 바와 같이, 트랜지스터 게이트 전극(46)은 제 2 증착된 유전층(44), 활성 영역(23), 및 트렌치 절연 영역(40)상에 놓인다.
라인(10-10)을 따라 취해진 제 9 도의 횡단면도는 제 10 도에 도시되어 있다.
제 11 도 내지 제 15 도는 집적 회로에서 트렌치 절연 구조가 형성된 본 발명의 대안의 실시예에 따른 처리 과정을 횡단면도로 도시한 것이다. 제 11 도는 집적 회로 구조의 일부(15)를 도시한 것으로, 제 2 트렌치 라이너(50)가 제 4 도의 집적 회로 구조물상에 연속적으로 형성된다. 제 2 트렌치 라이너(50)가 트렌치 라이너(28)에 인접하여 형성되고 연속하여 복합 트렌치 라이너를 형성하도록 사용된다. 양호한 실시예에서, 트렌치 라이너(28)는 열적 실리콘 이산화물층이며 제 2 트렌치 라이너(50)는 실리콘 질화물층이다.
제 12 도에 있어서, 트렌치(22)가 실질적으로 메워지도록 트렌치 메움 재료(32)는 제 2 트렌치 라이너(50)상에 형성된다. 양호한 실시예에서, 트렌치 메움 재료(32)는 화학적으로 증기 증착된 실리콘 이산화물이며, 이 재료는 오존 및 테트라에틸오르토실리케이트(TEOS)를 소스 기체로 이용하여 증착된다. 대안적으로, 트렌치 메움 재료(32)는 게르마늄 산화물, 스핀-온-글래스, 또는 폴리실리콘과 실리콘 이산화물 등의 다른 재료들의 조합체인 또다른 절연 재료 일 수 있다. 또한 트렌치 메움 재료(32)는 플라즈마 증대된 화학 증기 증착, 전자 사이클로트론 공진증착, 또는 스핀-온 증착 등의 다른 기술을 이용하여 형성될 수도 있다.
제 13 도에 있어서, 트렌치 메움 재료(32)의 일부는 그후 선택적으로 제거되어 제 2 트렌치 라이너(50)의 일부를 노출시키며 트렌치(22)를 실질적으로 채우는 트렌치 플러그(34)를 형성한다. 양호한 실시예에서, 트렌치 플러그 재료(32)의 일부를 선택적으로 제거하고 트렌치 플러그(34)를 형성하는데에 화학 기계적 연마법이 이용된다. 대안적으로, 표준 방식 습식 혹은 플라즈마 에칭 기법이 트렌치 플러그(34)를 형성하는데 이용될 수도 있으며, 또는, 화학 기계적 연마와 표준 방식 에칭 기법의 조합이 트렌치 플러그(34)를 형성하는데 이용될 수도 있다.
제 14 도에서, 제 2 트렌치 라이너(50)의 노출 부분은 그후 제 2 트렌치 라이너(50)의 나머지 부분(52)을 남기도록 제거되며, 이 부분(52) 및 트렌치 라이너(28)로 구성된 복합 트렌치 라이너(54)를 형성한다. 에칭 멈춤층(16) 및 완충층(14)은 활성 영역(23)의 표면부(36)를 노출시키고 반도체 기판(12)내에 트렌치 절연 영역(56)을 형성하도록 제거되며, 이 트렌치 절연 영역(56)은 트렌치(22), 복합 트렌치 라이너(54) 및 트렌치 플러그(34)로 구성된다. 제 7 도에서 도시된 바와 같이, 활성 영역(23)은 트렌치 절연 영역(56)에 인접한다. 양호한 실시예에 따라, 에칭 멈춤층(16) 및 제 2 트렌치 라이너(14)는 실리콘 질화물이며 완충층(14)은 실리콘 산화물이며, 제 2 트렌치 라이너(50)의 노출된 부분 및 에칭 멈춤층(16)은 인산으로 제거될 수 있으며 완충층(14)은 완충된 불화수소산으로 제거될 수 있다. 대안적으로, 제 2 트렌치 라이너(50)의 노출된 부분 및 에칭 멈춤층(16)은 표준 방식 건식 에칭 기법을 이용하여 제거될 수도 있다. 또한, 제 14 도에는 도시되어 있지 않을지라도, 제 2 트렌치 라이너(50)는 나머지 부분(52)이 노출 표면(36)상으로 연장되지 않도록 형성될 수도 있다.
제 15 도에 있어서, 제 1 유전층(42), 제 2 증착된 유전층(44) 및 트랜지스터 게이트 전극(46)은 도면 제 8 도 내지 9 도에서 설명된 바대로 형성되며, 이 처리 단계는 제 15 도에 도시된 트렌치 절연 구조를 형성하는 결과가 된다.
상기 설명은 본 발명에 관련된 많은 장점을 밝히고 있다. 특히, 트렌치 코너상의 게이트 유전체의 두께는 트렌치 절연 영역 및 그 인접 활성 영역을 덮는 유전층을 형성함으로써 증가될 수 있다. 따라서, 트렌치 코너상의 게이트 유전체 항복 전압이 증가된다. 더우기, 트렌치 코너를 덮고 있는 게이트 유전체가 높은 항복 전압을 가지므로, 트렌치 절연으로 제조된 집적 회로의 신뢰도는 그 집적 회로가 시기상조의 게이트 산화물 항복에 덜 영향받기 때문에 향상된다. 그러므로, 높은 장치 밀도 및 높은 신뢰성을 가진 집적 회로가 제조될 수 있다.
이와같이, 본 발명에 따라 상기 장점 및 요구를 충분히 충족시키는 집적 회로내의 트렌치 절연 구조물이 제공됨이 명백하다. 본 발명이 특정 실시예를 참조하여 설명되었을지라도, 본 발명은 이 실시예들에 한정되는 것이 아니다. 당업자들은 수정안 및 변경안이 본 발명의 정신으로부터 벗어나지 않고 이루어질 수 있음을 인식할 것이다. 예를 들어, 본 발명은 특정 유형의 트렌치 절연 영역에 한정되지 않는다. 제 7 도 및 14 도에 도시된 트렌치 절연 영역이 사용될 수도 있다. 또한, 본 발명은 트렌치의 특정 형태, 깊이, 폭에 한정되지 않는다. 더우기, 본 발명은 특정의 트렌치 메움 재료에 한정되지 않는다. 또한, 트렌치 코너의 항복 전압 증가를 얻기 위해 제 1 유전층(42)이 반드시 제 2 유전층(44) 아래에 형성될 필요는 없다. 왜냐하면, 제 2 유전층(44)이 트렌치 코너 부근에서 얇아지지 않기 때문이다. 더우기, 본 발명은 트렌치 라이너용의 특정중의 갯수에 제한되지 않으며 특정한 라이너 재료에 제한받지 않는다. 따라서, 본 발명은 모든 그러한 변경안 및 수정안을 첨부된 청구범위내에 수용한다.

Claims (4)

  1. 집적 회로내에 트렌치 절연 구조물을 형성하는 방법에 있어서, 트렌치 절연 영역 및 활성 영역을 갖춘 반도체 기판을 제공하는 단계로서, 상기 트렌치 절연 영역은 상기 활성 영역과 인접하여 트렌치 코너를 형성하는 제공 단계; 상기 활성 영역상에만 형성되고 상기 트렌치 코너에 인접하는 제 1 유전층을 상기 활성 영역상에 형성하는 단계; 상기 트렌치 코너상에 제 2 유전층을 형성하는 단계로서, 상기 제 1 유전층 및 상기 제 2 유전층은 두께가 20 나노미터 미만인 게이트 유전층을 형성하는 형성 단계; 및 상기 트렌치 코너상에 트랜지스터 게이트 전극을 형성하는 단계로서, 상기 게이트 유전층은 상기 트렌치 코너와 상기 트렌지스터 게이트 전극사이에 위치되는 형성 단계를 포함하는 트렌치 절연 구조물 형성 방법.
  2. 집적 회로내에 트렌치 절연 구조물을 형성하는 방법에 있어서, 주표면을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 제 1 부분내에 트렌치 형성하는 단계로서, 상기 트렌치는 상기 반도체 기판의 제 2 부분내에 활성 영역을 한정하고, 상기 트렌치는 트렌치 측벽 및 트렌치 바닥을 갖추고, 상기 트렌치 측벽이 상기 주표면과 교차하여 트렌치 코너를 형성하는 트렌치 형성 단계; 상기 트렌치 측벽 및 상기 트렌치 바닥에 인접한 절연 재료의 트렌치 라이너를 형성하는 단계; 상기 트렌치 라이너에 인접하고 상기 트렌치를 실질적으로 채우는 트렌치 플러그를 형성하는 단계; 상기 활성 영역상에 제 1 유전층을 형성하는 단계로서, 상기 제 1 유전층은 상기 활성 영역상에만 형성되고 상기 트렌치 코너에 인접하는 형성 단계; 상기 트렌치 코너상에 제 2 유전층을 형성하는 단계로서, 상기 제 1 유전층 및 상기 제 2 유전층은 게이트 유전층을 형성하고, 상기 게이트 유전층은 20 나노미터 미만의 두께를 갖는 형성 단계; 및 상기 트렌치 코너상에 트랜지스터 게이트 전극을 형성하는 단계로서, 상기 게이트 유전층은 상기 트렌치 코너와 상기 트랜지스터 게이트 전극사이에 위치되는 형성 단계를 포함하는 트렌치 절연 구조물 형성 방법.
  3. 집적 회로내에 트렌치 절연 구조물을 형성하는 방법에 있어서, 주표면을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 제 1 부분내에 트렌치 형성하는 단계로서, 상기 트렌치는 상기 반도체 기판의 제 2 부분내에 활성 영역을 한정하고, 상기 트렌치는 트렌치 측벽 및 트렌치 바닥을 갖추고, 상기 트렌치 측벽이 상기 주표면과 교차하여 트렌치 코너를 형성하는 트렌치 형성 단계; 상기 트렌치 측벽 및 상기 트렌치 바닥에 인접한 실리콘 이산화물층을 형성하는 단계; 상기 실리콘 이산화물층에 인접한 실리콘 질화물층을 형성하는 단계; 상기 실리콘 질화물층에 인접하고 상기 트렌치를 실질적으로 채우는 트렌치 플러그를 형성하는 단계; 상기 활성 영역상에 제 1 유전층을 형성하는 단계로서, 상기 제 1 유전층은 상기 활성 영역상에만 형성되고 상기 트렌치 코너에 인접하는 형성 단계; 상기 트렌치 코너상에 제 2 유전층을 형성하는 단계로서, 상기 제 1 유전층 및 상기 제 2 유전층은 게이트 유전층을 형성하고 상기 게이트 유전층은 20 나노미터 미만의 두께를 갖는 형성 단계; 및 상기 트렌치 코너상에 트랜지스터 게이트 전극을 형성하는 단계로서, 상기 게이트 유전층은 상기 트렌치 코너와 상기 트랜지스터 게이트 전극사이에 위치되는 형성 단계를 포함하는 트렌치 절연 구조물 형성 방법.
  4. 집적 회로내에 트렌치 절연 구조물을 형성하는 방법에 있어서, 주표면을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 제 1 부분내에 트렌치 형성하는 단계로서, 상기 트렌치는 상기 반도체 기판의 제 2 부분내에 활성 영역을 한정하고, 상기 트렌치는 트렌치 측벽 및 트렌치 바닥을 갖추고, 상기 트렌치 측벽이 상기 주표면과 교차하여 트렌치 코너를 형성하는 트렌치 형성 단계; 상기 트렌치 측벽 및 상기 트렌치 바닥에 인접하는 실리콘 이산화물층을 형성하는 단계; 상기 실리콘 이산화물층에 인접하고 상기 트렌치를 실질적으로 채우는 유전체 트렌치 플러그를 형성하는 단계; 상기 활성 영역상에 제 1 유전층을 형성하는 단계로서, 상기 제 1 유전층은 상기 활성 영역상에만 형성되고 상기 트렌치 코너에 인접하는 형성 단계; 상기 트렌치 코너상에 제 2 유전층을 형성하는 단계로서, 상기 제 1 유전층 및 상기 제 2 유전층은 게이트 유전층을 형성하고, 상기 게이트 유전층은 20 나노미터 미만의 두께를 갖는 형성 단계; 및 상기 트렌치 코너상에 트랜지스터 게이트 전극을 형성하는 단계로서, 상기 게이트 유전층은 상기 트렌치 코너와 상기 트랜지스터 게이트 전극사이에 위치되는 형성 단계를 포함하는 트렌치 절연 구조물 형성 방법.
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