JPS60160669A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60160669A JPS60160669A JP1519284A JP1519284A JPS60160669A JP S60160669 A JPS60160669 A JP S60160669A JP 1519284 A JP1519284 A JP 1519284A JP 1519284 A JP1519284 A JP 1519284A JP S60160669 A JPS60160669 A JP S60160669A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に高集積化に好適な不揮
発性メモリ素子の構造に関する。
発性メモリ素子の構造に関する。
従来、電気的にメモリの内容を書換えることのできる不
揮発性メモリのメモリ素子の１つとしてよく知られてい
るものに、いわゆるＭＮＯＳ （金属−窒化膜一酸化膜
一半導体）素子があった。この素子は断面構造を第１図
に示すように、Ｓｉ基板１上に電荷がトンネル可能な膜
厚（例えば２ｎｍ）の８ｆＯ＊、および電荷を蓄積する
ｓ １ｓＮａ膜（例えば５０ｎｍ）３０２層絶縁膜を有
し、この上にゲート電極４を有する構成である。このよ
うな素子は、５１３Ｎ４膜が上に示したように例えば５
Ｑｎｍと比較的厚い時には問題とならないが、高集積化
に伴い薄膜化されてくると次のような問題が生じてくる
。
揮発性メモリのメモリ素子の１つとしてよく知られてい
るものに、いわゆるＭＮＯＳ （金属−窒化膜一酸化膜
一半導体）素子があった。この素子は断面構造を第１図
に示すように、Ｓｉ基板１上に電荷がトンネル可能な膜
厚（例えば２ｎｍ）の８ｆＯ＊、および電荷を蓄積する
ｓ １ｓＮａ膜（例えば５０ｎｍ）３０２層絶縁膜を有
し、この上にゲート電極４を有する構成である。このよ
うな素子は、５１３Ｎ４膜が上に示したように例えば５
Ｑｎｍと比較的厚い時には問題とならないが、高集積化
に伴い薄膜化されてくると次のような問題が生じてくる
。
（１） ヒンホールなどのために不良を発生するつ（２
１５１８Ｎ４膜中に蓄えられる電荷は膜厚方向に分布し
てお！’、５０ｍ以下のＳｉ８Ｎ４膜厚では、電荷蓄積
領域が、ゲート電極に達してしまう。
１５１８Ｎ４膜中に蓄えられる電荷は膜厚方向に分布し
てお！’、５０ｍ以下のＳｉ８Ｎ４膜厚では、電荷蓄積
領域が、ゲート電極に達してしまう。
（３１（２＋のような状況になる前にも、ゲートとの干
渉が生じる。
渉が生じる。
第１の問題を防止するため、従来、５ｉｓＮ４３の表面
を薄く、熱酸化する方法が試みられたこともあった。た
だし、この場合、あくまでも目的が、５ｉｓＮ４３の欠
陥を減少させるために行なうので、８！５Ｎ４３１７）
上に形成されるＳ ｔ Ｏ，膜５（第２図）は、Ｓ ｌ
３ Ｎ４の膜厚に比べて十分薄いのが通常であった。
を薄く、熱酸化する方法が試みられたこともあった。た
だし、この場合、あくまでも目的が、５ｉｓＮ４３の欠
陥を減少させるために行なうので、８！５Ｎ４３１７）
上に形成されるＳ ｔ Ｏ，膜５（第２図）は、Ｓ ｌ
３ Ｎ４の膜厚に比べて十分薄いのが通常であった。
このため、第２．第３の問題に対しては十分な効果を示
さなかった。
さなかった。
第２．第３の問題は、いずれも、５ｊ３Ｎ４を電荷蓄積
層およびゲート′区極とのアイソレーションのための層
として用いているために生じていた。
層およびゲート′区極とのアイソレーションのための層
として用いているために生じていた。
本発明の第１の目的は、上記従来構造の欠点をなくすの
に最適なメモリ素子構造を提供することにある。本発明
の第２の目的は、上記メモリ素子構造全実現するための
製造方法を提供することにある。
に最適なメモリ素子構造を提供することにある。本発明
の第２の目的は、上記メモリ素子構造全実現するための
製造方法を提供することにある。
上記目的を達成するために、本発明は、８１３Ｎ４膜を
単に電荷蓄積層として使用し、ゲート電極とのアイソレ
ーションは、別の絶縁膜で行なうことにらる。この目的
を十分達成するためには、第３図に示すようにゲー）
’ｆｔａ１４と５ｊ３Ｎ４膜３の間に形成される膜５は
８１ｓＮ４３よリバンドギャップが大きく、かつ、膜厚
が８ｉ８Ｎ４３に比べ十分厚い方が望ましい。また、厚
い〜５の膜を実現するために、場合によっては、第４図
に示すように、複数層（ｎ層）５（１）〜５（ｎ）の膜
を用いることも可能である。このような構造にすること
によシ、５ｔｓＮ４膜は単に電荷を蓄積するためにのみ
存在するため、さらに非常にトラップ密度の大きい膜と
することができるなどの利点を有する。一方、５ｉｓＮ
４３とゲート電極４の間に存在する膜は、電荷がゲート
電極と５ｉｓＮ４の間で干渉を生じないようにすること
が必要で、これを別の膜で形成することにより、十分ト
ラップ密度の小さい膜とすることができる。
単に電荷蓄積層として使用し、ゲート電極とのアイソレ
ーションは、別の絶縁膜で行なうことにらる。この目的
を十分達成するためには、第３図に示すようにゲー）
’ｆｔａ１４と５ｊ３Ｎ４膜３の間に形成される膜５は
８１ｓＮ４３よリバンドギャップが大きく、かつ、膜厚
が８ｉ８Ｎ４３に比べ十分厚い方が望ましい。また、厚
い〜５の膜を実現するために、場合によっては、第４図
に示すように、複数層（ｎ層）５（１）〜５（ｎ）の膜
を用いることも可能である。このような構造にすること
によシ、５ｔｓＮ４膜は単に電荷を蓄積するためにのみ
存在するため、さらに非常にトラップ密度の大きい膜と
することができるなどの利点を有する。一方、５ｉｓＮ
４３とゲート電極４の間に存在する膜は、電荷がゲート
電極と５ｉｓＮ４の間で干渉を生じないようにすること
が必要で、これを別の膜で形成することにより、十分ト
ラップ密度の小さい膜とすることができる。
このように、それぞれの膜を目的に応じて、特性を変化
させることができるため、メモリ素子としての特性、例
えば、誉込消去特性、記憶保持特性、書換回数の増大に
よる影響などが改善される。
させることができるため、メモリ素子としての特性、例
えば、誉込消去特性、記憶保持特性、書換回数の増大に
よる影響などが改善される。
以下、本発明の一実施例を第５図により説明する。、な
お、説明を簡明にするため、本発明の半導体装置を構成
する各部の材質、導電型１寸法等を規定して説明するが
、本発明はこれに限定されるものではない。
お、説明を簡明にするため、本発明の半導体装置を構成
する各部の材質、導電型１寸法等を規定して説明するが
、本発明はこれに限定されるものではない。
ｐ型Ｓｉ基板１１上に、いわゆるＬＯＣＯ８（Ｌｏｃａ
ｌＱｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ）法な
どにより、素子分離のたＶの酸化膜１２を形成し、Ｓｉ
基板１１上の所定の部分の酸化膜を除去後、電荷がトン
ネル可能な厚さ約２ｎｍのｄｉ（Ｊｉ膜または８ｉＵＮ
膜１４を熱酸化およびまたは熱窒化により形成し、引き
続きＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ］）ｅ
ｐＯｓ ｉ ｔ ｉｏｎ ）法により約５Ｈｍの５ｉｓ
Ｎ４膜１５を形成し、この後、ＣＶＤ法により約７ｎｍ
の８ｊｌＪ＊膜１６を形成し、この後、ｄｒｙ酸素また
はｗｅｔな雰囲気中でアニールを行ない、さらに約０．
３μｍの多結晶Ｓｉ膜１７を堆積させた。この多結晶Ｓ
ｉ膜を所定の形状に加工し、全面にｐ“又はＡｓ＋など
のイオンを注入することにより、多結晶シリコンおよび
ｄｉ基基板画面１８ｋｎ層とした。この後は通常のリン
カラス堆積工程やコンタクト孔の形成工程およびＡ１配
線層の形成工程などを経て、素子を形成した。
ｌＱｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ）法な
どにより、素子分離のたＶの酸化膜１２を形成し、Ｓｉ
基板１１上の所定の部分の酸化膜を除去後、電荷がトン
ネル可能な厚さ約２ｎｍのｄｉ（Ｊｉ膜または８ｉＵＮ
膜１４を熱酸化およびまたは熱窒化により形成し、引き
続きＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ］）ｅ
ｐＯｓ ｉ ｔ ｉｏｎ ）法により約５Ｈｍの５ｉｓ
Ｎ４膜１５を形成し、この後、ＣＶＤ法により約７ｎｍ
の８ｊｌＪ＊膜１６を形成し、この後、ｄｒｙ酸素また
はｗｅｔな雰囲気中でアニールを行ない、さらに約０．
３μｍの多結晶Ｓｉ膜１７を堆積させた。この多結晶Ｓ
ｉ膜を所定の形状に加工し、全面にｐ“又はＡｓ＋など
のイオンを注入することにより、多結晶シリコンおよび
ｄｉ基基板画面１８ｋｎ層とした。この後は通常のリン
カラス堆積工程やコンタクト孔の形成工程およびＡ１配
線層の形成工程などを経て、素子を形成した。
上の実施例の中で、８ｉｓＮ４膜１５上のＳ ｔＯ。
膜１６をＣＶＩ）法＋酸素雰囲気中でのアニールにより
形成したが、これを従来報告例のある熱酸化のみで形成
しようとすると、高温かつ長時間の熱工程を必要とし、
素子の特性に悪影響を与えることが判明した。し７こが
って、本発明のように、Ｓｉ３Ｎ４上に比教的厚い酸化
膜を形成する場合には、外部から膜を堆積させるような
、上記実施例で示したような手法が望ましい。
形成したが、これを従来報告例のある熱酸化のみで形成
しようとすると、高温かつ長時間の熱工程を必要とし、
素子の特性に悪影響を与えることが判明した。し７こが
って、本発明のように、Ｓｉ３Ｎ４上に比教的厚い酸化
膜を形成する場合には、外部から膜を堆積させるような
、上記実施例で示したような手法が望ましい。
本実施例で示した特性を、本発明を用いない場合の素子
特性と比較したのが第６図でおる。図中笑ｍＡで示しｌ
このが本発明を用いた素子特性（トンネル８ｉ０！膜Ｆ
１２．Ｏｎ ｍＸＳ ｉｓ Ｎａ膜約５ｎｍ。
特性と比較したのが第６図でおる。図中笑ｍＡで示しｌ
このが本発明を用いた素子特性（トンネル８ｉ０！膜Ｆ
１２．Ｏｎ ｍＸＳ ｉｓ Ｎａ膜約５ｎｍ。
ｓｉｏ、膜約７ｎｍ）、破線Ｂで示したのが、従来例（
） ンｅルｓ ｉＵ２膜約２． Ｏｎ ｍ、 ８ ｉ１
Ｎ＋膜約１５ ｎ ｍ ）で、プログラム／消去電圧は
約士ｉｏｖを用いた。
） ンｅルｓ ｉＵ２膜約２． Ｏｎ ｍ、 ８ ｉ１
Ｎ＋膜約１５ ｎ ｍ ）で、プログラム／消去電圧は
約士ｉｏｖを用いた。
本発明によれば、電荷蓄積１ｍとゲート電極とのアイソ
レーション層をそれぞれ異なった膜で形成することによ
り、メモリ性能を大幅に向上させることができる。
レーション層をそれぞれ異なった膜で形成することによ
り、メモリ性能を大幅に向上させることができる。
第１図、第２図は従来例の素子断面図、第３図。
第４図は本発明を示す素子のエネルギーバンド図、第５
図は本発明の製造工程を示すための素子断面図、第６図
は、本発明と従来の素子特性を比較するための書込／消
去特性である。 ｌ・・・Ｓｉ基板、２・・・トンネル可能な５ｉ０２膜
、３−８ｉｓＮ４膜、４−・Ｓｉゲート、 ５−ｓｒｕ
ｘ膜、６・・・ソース、ドレイン拡散層、５（１）〜５
（ｎ）・・・５Ｉ０２等の多層絶縁膜、１１・・・Ｓ
ｉ基板、１２・・・ＬＯＣＯＳ酸化膜、１４・・・トン
ネル５ｊＯｚ膜（又は５ｉＯＮ膜）、１５・・・５ｉｓ
Ｎ４膜、１６・・・ＳｔＵり膜、１７・・・Ｓｉゲート
、１８・・・ソース。 第１図 第３図
図は本発明の製造工程を示すための素子断面図、第６図
は、本発明と従来の素子特性を比較するための書込／消
去特性である。 ｌ・・・Ｓｉ基板、２・・・トンネル可能な５ｉ０２膜
、３−８ｉｓＮ４膜、４−・Ｓｉゲート、 ５−ｓｒｕ
ｘ膜、６・・・ソース、ドレイン拡散層、５（１）〜５
（ｎ）・・・５Ｉ０２等の多層絶縁膜、１１・・・Ｓ
ｉ基板、１２・・・ＬＯＣＯＳ酸化膜、１４・・・トン
ネル５ｊＯｚ膜（又は５ｉＯＮ膜）、１５・・・５ｉｓ
Ｎ４膜、１６・・・ＳｔＵり膜、１７・・・Ｓｉゲート
、１８・・・ソース。 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にｎ層（ｎ層３）の絶縁膜を有し、該
多層絶縁膜上にゲート電極を有し、基板側からゲート酸
極側に向って形成された第１〜第１の絶縁膜の膜厚’ｋ
ｔ ｔ〜１ｍ、バンドギャップをＥ１〜Ｅｇｇとした
場合、これらの間に、（２１Ｅｔｓ＞ Ｅｔ２．Ｂ−１
＞Ｅ−２。 なる関係を少なくとも有することを特徴とする半導体装
置。 ′２．上記ｎ層の絶縁膜の間に、さらに、Ｌｓ ＞Ｅｇ
ｔ ＞ Ｅｇ２ の関係があることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、上記ｎ）＠の絶縁膜のうち、第１の絶縁膜の膜厚が
、電荷がトンネル現象により通過可能な膜厚であり、主
として第２の絶縁膜中に電荷を蓄積することにより、メ
モリ特性を有することを特徴とする特許請求の範囲第１
項記載の半導体装置。 ４、上記ｎ層の絶縁膜のうち、第１層の絶縁膜が、酸化
シリコン膜又は酸窒化シリコン膜で形成され、かつ、第
２の絶縁膜が、５ｎｍ以下の窒化シリコン膜で形成され
ていることを特徴とする特許請求の範囲第３項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1519284A JPS60160669A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1519284A JPS60160669A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160669A true JPS60160669A (ja) | 1985-08-22 |
Family
ID=11881983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1519284A Pending JPS60160669A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582795A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体記憶装置 |
| JPH0629554A (ja) * | 1992-03-31 | 1994-02-04 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| US5436488A (en) * | 1993-09-30 | 1995-07-25 | Motorola Inc. | Trench isolator structure in an integrated circuit |
-
1984
- 1984-02-01 JP JP1519284A patent/JPS60160669A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582795A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体記憶装置 |
| JPH0629554A (ja) * | 1992-03-31 | 1994-02-04 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| US5436488A (en) * | 1993-09-30 | 1995-07-25 | Motorola Inc. | Trench isolator structure in an integrated circuit |
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