JPH07183513A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07183513A JPH07183513A JP32729093A JP32729093A JPH07183513A JP H07183513 A JPH07183513 A JP H07183513A JP 32729093 A JP32729093 A JP 32729093A JP 32729093 A JP32729093 A JP 32729093A JP H07183513 A JPH07183513 A JP H07183513A
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- Japan
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- film
- nitride film
- gate electrode
- polysilicon
- forming
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Abstract
(57)【要約】
【構成】半導体基板１００上にゲート絶縁膜１０２を介
してポリシコン膜１０３を形成し、さらに高融点金属シ
リサイド膜１０５及び第１の窒化膜１０６を形成する工
程と、これをゲート電極形状に加工した後、その側壁に
第２の窒化膜１０７を形成し、第１の窒化膜１０６及び
第２の窒化膜１０７をマスクとしてポリシリコン膜１０
３に対しエッチングを施す工程と、これに熱処理を施す
ことによりポリシリコン膜１０３と半導体基板１００と
の間にバーズビーク１０９を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 【効果】本発明を用いると、タングステンシリサイド等
の高融点金属シリサイド膜上のみにシリコン窒化膜を形
成することにより、後酸化時のタングステンシリサイド
表面の酸化量が大幅に低減されるため、配線抵抗の上昇
を押さえることができ、かつゲート酸化膜の信頼性の高
い半導体装置を提供できる。この結果、製品歩留まりも
大きく向上する。
してポリシコン膜１０３を形成し、さらに高融点金属シ
リサイド膜１０５及び第１の窒化膜１０６を形成する工
程と、これをゲート電極形状に加工した後、その側壁に
第２の窒化膜１０７を形成し、第１の窒化膜１０６及び
第２の窒化膜１０７をマスクとしてポリシリコン膜１０
３に対しエッチングを施す工程と、これに熱処理を施す
ことによりポリシリコン膜１０３と半導体基板１００と
の間にバーズビーク１０９を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 【効果】本発明を用いると、タングステンシリサイド等
の高融点金属シリサイド膜上のみにシリコン窒化膜を形
成することにより、後酸化時のタングステンシリサイド
表面の酸化量が大幅に低減されるため、配線抵抗の上昇
を押さえることができ、かつゲート酸化膜の信頼性の高
い半導体装置を提供できる。この結果、製品歩留まりも
大きく向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。特に、高融点シリサイド膜をゲート電極部材に
用い、電気的特性の向上のために後酸化処理を施するＭ
ＯＳトランジスタの製造方法に関する。
関する。特に、高融点シリサイド膜をゲート電極部材に
用い、電気的特性の向上のために後酸化処理を施するＭ
ＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタトランジ
スタの製造工程において、後酸化と呼ばれる、ゲート電
極の加工後のゲート酸化膜の熱酸化が行われてきた。こ
の後酸化において、ゲート電極の端部が酸化され丸みを
おびる。これはバーズビークと呼ばれる。このバーズビ
ークにより、ゲートに電圧を印加した際の、ゲート端部
における電界集中が緩和され、ゲート端でのゲート酸化
膜の信頼性が向上する。
スタの製造工程において、後酸化と呼ばれる、ゲート電
極の加工後のゲート酸化膜の熱酸化が行われてきた。こ
の後酸化において、ゲート電極の端部が酸化され丸みを
おびる。これはバーズビークと呼ばれる。このバーズビ
ークにより、ゲートに電圧を印加した際の、ゲート端部
における電界集中が緩和され、ゲート端でのゲート酸化
膜の信頼性が向上する。
【０００３】［図１５］に従来のＭＯＳトランジスタの
断面図を示し、その製造方法を工程順に示す。Ｐ型シリ
コン基板３００表面の素子分離領域にＬＯＣＯＳ法（選
択酸化法）を用いてフィールド酸化膜３０１を形成す
る。続いて、熱酸化によりゲート酸化膜３０２を形成し
た後、ポリシリコン膜３０３を堆積し、これをゲート電
極形状に加工する。続いて、ポリシリコン膜３０３を熱
酸化し、熱酸化膜３０４を形成すると共にゲート電極端
部に丸みをおびさせ、Ｐ型シリコン基板３００とポリシ
リコン膜３０３との間にバーズビーク３０５を形成す
る。続いて、Ｎ型不純物を拡散させることによりソース
３０６及びドレイン３０７を形成する。
断面図を示し、その製造方法を工程順に示す。Ｐ型シリ
コン基板３００表面の素子分離領域にＬＯＣＯＳ法（選
択酸化法）を用いてフィールド酸化膜３０１を形成す
る。続いて、熱酸化によりゲート酸化膜３０２を形成し
た後、ポリシリコン膜３０３を堆積し、これをゲート電
極形状に加工する。続いて、ポリシリコン膜３０３を熱
酸化し、熱酸化膜３０４を形成すると共にゲート電極端
部に丸みをおびさせ、Ｐ型シリコン基板３００とポリシ
リコン膜３０３との間にバーズビーク３０５を形成す
る。続いて、Ｎ型不純物を拡散させることによりソース
３０６及びドレイン３０７を形成する。
【０００４】しかしながら、後酸化によりバーズビーク
を形成する工程を用いてＭＯＳトランジスタを形成する
際、ゲート電極部材として、タングステンシリサイド膜
等の高融点シリサイド膜を含む導電膜を用いたときは、
以下に述べるような不都合が生じる。すなわち、ポリシ
リコン膜（下層）及びタングステンシリサイド膜（上
層）からなるゲート電極を加工した後、熱酸化膜をゲー
ト電極表面に形成すると、タングステンシリサイド中に
含まれる余剰のシリコンが消費されてしまい、タングス
テン金属について酸化が起こってしまう。以下、これを
ふえんすると、ポリシリコン膜と高融点シリサイド膜と
の複合膜をゲート電極として用いると、自然酸化膜がポ
リシリコン膜上に形成されてしまい、この状態で、窒化
膜等の側壁等を用いずに直接酸化してしまうと、下層の
ポリシリコン膜から上層のタングステンシリサイド膜に
シリコンが移動するのを妨げる。この結果、タングステ
ンシリサイド膜の酸化が加速化されてしまう。このた
め、配線抵抗が著しく増加してしまうという問題が生じ
ていた。また、タングステンシリサイド膜の酸化量を減
らすため、熱酸化時間を短く設定すると、充分にゲート
電極端部にバーズビークが形成されず、ゲート酸化膜の
信頼性が劣化してしまう。
を形成する工程を用いてＭＯＳトランジスタを形成する
際、ゲート電極部材として、タングステンシリサイド膜
等の高融点シリサイド膜を含む導電膜を用いたときは、
以下に述べるような不都合が生じる。すなわち、ポリシ
リコン膜（下層）及びタングステンシリサイド膜（上
層）からなるゲート電極を加工した後、熱酸化膜をゲー
ト電極表面に形成すると、タングステンシリサイド中に
含まれる余剰のシリコンが消費されてしまい、タングス
テン金属について酸化が起こってしまう。以下、これを
ふえんすると、ポリシリコン膜と高融点シリサイド膜と
の複合膜をゲート電極として用いると、自然酸化膜がポ
リシリコン膜上に形成されてしまい、この状態で、窒化
膜等の側壁等を用いずに直接酸化してしまうと、下層の
ポリシリコン膜から上層のタングステンシリサイド膜に
シリコンが移動するのを妨げる。この結果、タングステ
ンシリサイド膜の酸化が加速化されてしまう。このた
め、配線抵抗が著しく増加してしまうという問題が生じ
ていた。また、タングステンシリサイド膜の酸化量を減
らすため、熱酸化時間を短く設定すると、充分にゲート
電極端部にバーズビークが形成されず、ゲート酸化膜の
信頼性が劣化してしまう。
【０００５】
【発明が解決しようとする課題】上記したように、従来
の高融点金属シリサイドゲートのＭＯＳトランジスタの
製造方法では、後酸化により、高融点金属シリサイド膜
の酸化がおこり、その結果、配線抵抗が増加してしまう
という問題点があった。
の高融点金属シリサイドゲートのＭＯＳトランジスタの
製造方法では、後酸化により、高融点金属シリサイド膜
の酸化がおこり、その結果、配線抵抗が増加してしまう
という問題点があった。
【０００６】本発明は、上記欠点を除去することによ
り、後酸化工程につき、配線抵抗を増加せしめずに、充
分なバーズビークを併せて形成する半導体装置の製造方
法を提供することを目的とする。
り、後酸化工程につき、配線抵抗を増加せしめずに、充
分なバーズビークを併せて形成する半導体装置の製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体基板上にゲート絶縁膜を介して
ポリシコン膜を形成する工程と、ポリシリコン膜上に高
融点金属シリサイド膜を形成する工程と、高融点金属シ
リサイド膜上に第１の窒化膜を形成する工程と、第１の
窒化膜及び高融点金属シリサイド膜に対し選択的にエッ
チングを施しゲート電極形状に加工する工程と、ゲート
電極形状に加工された第１の窒化膜及び高融点シリサイ
ド膜の側壁に第２の窒化膜を形成する工程と、第１の窒
化膜及び第２の窒化膜をマスクとしてポリシリコン膜に
対しエッチングを施す工程と、熱処理を施すことにより
ポリシリコン膜と半導体基板との間にバーズビークを形
成する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
に、本発明では、半導体基板上にゲート絶縁膜を介して
ポリシコン膜を形成する工程と、ポリシリコン膜上に高
融点金属シリサイド膜を形成する工程と、高融点金属シ
リサイド膜上に第１の窒化膜を形成する工程と、第１の
窒化膜及び高融点金属シリサイド膜に対し選択的にエッ
チングを施しゲート電極形状に加工する工程と、ゲート
電極形状に加工された第１の窒化膜及び高融点シリサイ
ド膜の側壁に第２の窒化膜を形成する工程と、第１の窒
化膜及び第２の窒化膜をマスクとしてポリシリコン膜に
対しエッチングを施す工程と、熱処理を施すことにより
ポリシリコン膜と半導体基板との間にバーズビークを形
成する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
【０００８】
【作用】本発明で提供する手段を用いると、ゲート形状
に加工した後の後酸化工程において、高融点シリサイド
膜（ゲート電極上部）の周辺部すなわち、上部及び側壁
部は第１の窒化膜及び第２の窒化膜によって囲まれてい
るため、当該高融点シリサイド膜の酸化が抑制される。
しかし、ポリシリコン膜（ゲート電極下部）の側部は窒
化膜で覆われていないため、後酸化工程により熱酸化さ
れ、半導体基板との間にバーズビークが形成される。こ
の結果、ゲート電極の抵抗を低下させずにゲート絶縁膜
の信頼性を向上することができる。
に加工した後の後酸化工程において、高融点シリサイド
膜（ゲート電極上部）の周辺部すなわち、上部及び側壁
部は第１の窒化膜及び第２の窒化膜によって囲まれてい
るため、当該高融点シリサイド膜の酸化が抑制される。
しかし、ポリシリコン膜（ゲート電極下部）の側部は窒
化膜で覆われていないため、後酸化工程により熱酸化さ
れ、半導体基板との間にバーズビークが形成される。こ
の結果、ゲート電極の抵抗を低下させずにゲート絶縁膜
の信頼性を向上することができる。
【０００９】
【実施例】本発明の各実施例を図面を参照して説明す
る。［図１］〜［図７］は本発明の第１の実施例を工程
順に示した断面図である。以下順に図面を参照して製造
工程を説明する。
る。［図１］〜［図７］は本発明の第１の実施例を工程
順に示した断面図である。以下順に図面を参照して製造
工程を説明する。
【００１０】［図１］に示すように、Ｐ型の単結晶シリ
コン基板１００上の素子分離領域に１μｍの厚さの素子
分離用酸化膜１０１をＬＯＣＯＳ法（選択酸化法）を用
いて形成する。続いて、単結晶シリコン基板１００上の
素子分離用酸化膜１０１の形成されていない領域に１０
ｎｍの厚さのゲート酸化膜１０２を熱酸化により形成す
る。
コン基板１００上の素子分離領域に１μｍの厚さの素子
分離用酸化膜１０１をＬＯＣＯＳ法（選択酸化法）を用
いて形成する。続いて、単結晶シリコン基板１００上の
素子分離用酸化膜１０１の形成されていない領域に１０
ｎｍの厚さのゲート酸化膜１０２を熱酸化により形成す
る。
【００１１】続いて、［図２］に示すように、１００ｎ
ｍの厚さのポリシリコン膜１０３をＬＰＣＶＤ法（減圧
化学的気相堆積法）を用いて形成し、その後、ポリシリ
コン膜１０３に対しイオン注入法を用いて、リンを１〜
５×１０15ｃｍ-2程度導入する。続いて、膜組成比（モ
ル比）がＷ（タングステン）：Ｓｉ（シリコン）＝１：
２．５〜３．０であるタングステンシリサイド膜１０５
をＤＣマグネトロンスパッタ技術により２００ｎｍ堆積
する。続いて、ＬＰＣＶＤ法を用いて第１のシリコン窒
化膜１０６を１００ｎｍ堆積する。この時、ポリシリコ
ン膜１０３とタングステンシリサイド膜１０５との間
に、自然酸化膜１０４が存在してしまう。
ｍの厚さのポリシリコン膜１０３をＬＰＣＶＤ法（減圧
化学的気相堆積法）を用いて形成し、その後、ポリシリ
コン膜１０３に対しイオン注入法を用いて、リンを１〜
５×１０15ｃｍ-2程度導入する。続いて、膜組成比（モ
ル比）がＷ（タングステン）：Ｓｉ（シリコン）＝１：
２．５〜３．０であるタングステンシリサイド膜１０５
をＤＣマグネトロンスパッタ技術により２００ｎｍ堆積
する。続いて、ＬＰＣＶＤ法を用いて第１のシリコン窒
化膜１０６を１００ｎｍ堆積する。この時、ポリシリコ
ン膜１０３とタングステンシリサイド膜１０５との間
に、自然酸化膜１０４が存在してしまう。
【００１２】続いて、図示しないレジストをシリコン窒
化膜１０６上に形成し、リソグラフィ技術を用いること
により０．３μｍ幅のレジストパターンを形成する。こ
のレジストパターンをマスクとして、［図３］に示すよ
うに、エッチング加工を施す。すなわち、ＲＩＥ（反応
性イオンエッチングを用いて）シリコン窒化膜１０６及
びタングステンシリサイド膜１０５をゲート電極形状に
加工し、レジストを除去する。この時、自然酸化膜１０
４は同時にエッチング除去される。このようにして、ゲ
ート電極の上部が形成された。
化膜１０６上に形成し、リソグラフィ技術を用いること
により０．３μｍ幅のレジストパターンを形成する。こ
のレジストパターンをマスクとして、［図３］に示すよ
うに、エッチング加工を施す。すなわち、ＲＩＥ（反応
性イオンエッチングを用いて）シリコン窒化膜１０６及
びタングステンシリサイド膜１０５をゲート電極形状に
加工し、レジストを除去する。この時、自然酸化膜１０
４は同時にエッチング除去される。このようにして、ゲ
ート電極の上部が形成された。
【００１３】続いて、全面に、ＬＰＣＶＤ法を用いて、
１００ｎｍの膜厚の第２のシリコン窒化膜１０７を堆積
し、ＲＩＥ技術を用いて、この第２のシリコン窒化膜１
０７を１００ｎｍエッチバックする。この結果、［図
４］に示すように、ゲート電極上部（タングステンシリ
サイド膜１０５及び第１のシリコン窒化膜１０６）側壁
部に第２のシリコン窒化膜１０７が残存する。
１００ｎｍの膜厚の第２のシリコン窒化膜１０７を堆積
し、ＲＩＥ技術を用いて、この第２のシリコン窒化膜１
０７を１００ｎｍエッチバックする。この結果、［図
４］に示すように、ゲート電極上部（タングステンシリ
サイド膜１０５及び第１のシリコン窒化膜１０６）側壁
部に第２のシリコン窒化膜１０７が残存する。
【００１４】続いて、［図５］に示すように、第１のシ
リコン窒化膜１０６と第２のシリコン窒化膜１０７をマ
スクとして、ＲＩＥを施し、ポリシリコン膜１０３をエ
ッチング加工することにより下部のゲート電極を形成す
る。
リコン窒化膜１０６と第２のシリコン窒化膜１０７をマ
スクとして、ＲＩＥを施し、ポリシリコン膜１０３をエ
ッチング加工することにより下部のゲート電極を形成す
る。
【００１５】続いて、通常、後酸化と呼ばれる熱処理を
施す。このような熱酸化を施すことにより、［図６］に
示すように、ポリシリコン膜１０３の側壁が丸み１０８
を帯び、シリコン基板１００とポリシリコン膜１０３と
の間にはバーズビーク１０９が形成される。
施す。このような熱酸化を施すことにより、［図６］に
示すように、ポリシリコン膜１０３の側壁が丸み１０８
を帯び、シリコン基板１００とポリシリコン膜１０３と
の間にはバーズビーク１０９が形成される。
【００１６】続いて、［図７］に示すように、イオン注
入によりＮ型ソース領域１１０及びＮ型ドレイン領域１
１１を形成する。続いて、図示しない層間絶縁膜及び金
属配線層等を形成する。
入によりＮ型ソース領域１１０及びＮ型ドレイン領域１
１１を形成する。続いて、図示しない層間絶縁膜及び金
属配線層等を形成する。
【００１７】以上説明したように、本発明の製造工程を
用いると、ゲート形状に加工した後の後酸化工程におい
て、高融点シリサイド膜（ゲート電極上部）の周辺部す
なわち、上部及び側壁部は第１の窒化膜及び第２の窒化
膜によって囲まれているため、当該高融点シリサイド膜
の酸化が抑制される。しかし、ポリシリコン膜（ゲート
電極下部）の側部は窒化膜で覆われていないため、後酸
化工程により熱酸化され、半導体基板との間にバーズビ
ークが形成される。この結果、ゲート電極の抵抗を低下
させずにゲート絶縁膜の信頼性を向上することができ
る。
用いると、ゲート形状に加工した後の後酸化工程におい
て、高融点シリサイド膜（ゲート電極上部）の周辺部す
なわち、上部及び側壁部は第１の窒化膜及び第２の窒化
膜によって囲まれているため、当該高融点シリサイド膜
の酸化が抑制される。しかし、ポリシリコン膜（ゲート
電極下部）の側部は窒化膜で覆われていないため、後酸
化工程により熱酸化され、半導体基板との間にバーズビ
ークが形成される。この結果、ゲート電極の抵抗を低下
させずにゲート絶縁膜の信頼性を向上することができ
る。
【００１８】なお、通常、ポリシリコン膜と高融点シリ
サイド膜との複合膜をゲート電極として用いると、自然
酸化膜がポリシリコン膜上に形成されてしまう。この状
態で、窒化膜等の側壁等を用いずに直接酸化してしまう
と、自然酸化膜が下層のポリシリコン膜から上層のタン
グステンシリサイド膜にシリコンが移動するのを妨げ、
当該タングステンシリサイド膜の酸化が加速化されてい
た。しかし、本実施例では、自然酸化膜が形成され、シ
リコンの移動が抑圧されても、上部ゲート電極が窒化膜
に覆われているため、問題が生じない。なお、自然酸化
膜はゲート電極形成後の熱処理によって破壊される。
サイド膜との複合膜をゲート電極として用いると、自然
酸化膜がポリシリコン膜上に形成されてしまう。この状
態で、窒化膜等の側壁等を用いずに直接酸化してしまう
と、自然酸化膜が下層のポリシリコン膜から上層のタン
グステンシリサイド膜にシリコンが移動するのを妨げ、
当該タングステンシリサイド膜の酸化が加速化されてい
た。しかし、本実施例では、自然酸化膜が形成され、シ
リコンの移動が抑圧されても、上部ゲート電極が窒化膜
に覆われているため、問題が生じない。なお、自然酸化
膜はゲート電極形成後の熱処理によって破壊される。
【００１９】以上、本発明の第１の実施例を説明した。
本発明は、タングステンシリサイド膜上に直接シリコン
窒化膜を被覆しているが、この間に別種部材からなる層
が形成されていてもよく、また、タングステンシリサイ
ド膜の表面の一部をシリコン窒化膜で覆っても効果があ
る。特に、後者はタングステンシリサイド膜中のシリコ
ンの量と、酸化で消費されるシリコンの量とのバランス
の問題である。
本発明は、タングステンシリサイド膜上に直接シリコン
窒化膜を被覆しているが、この間に別種部材からなる層
が形成されていてもよく、また、タングステンシリサイ
ド膜の表面の一部をシリコン窒化膜で覆っても効果があ
る。特に、後者はタングステンシリサイド膜中のシリコ
ンの量と、酸化で消費されるシリコンの量とのバランス
の問題である。
【００２０】続いて、本発明の第２の実施例を説明す
る。［図８］〜［図１４］は本発明の第２の実施例を工
程順に示した断面図である。以下順に図面を参照して製
造工程を説明する。
る。［図８］〜［図１４］は本発明の第２の実施例を工
程順に示した断面図である。以下順に図面を参照して製
造工程を説明する。
【００２１】［図８］に示すように、Ｐ型の単結晶シリ
コン基板２００上の素子分離領域に１μｍの厚さの素子
分離用酸化膜２０１をＬＯＣＯＳ法を用いて形成する。
続いて、単結晶シリコン基板２００上の素子分離用酸化
膜２０１の形成されていない領域に１０ｎｍの厚さのゲ
ート酸化膜２０２を熱酸化により形成する。
コン基板２００上の素子分離領域に１μｍの厚さの素子
分離用酸化膜２０１をＬＯＣＯＳ法を用いて形成する。
続いて、単結晶シリコン基板２００上の素子分離用酸化
膜２０１の形成されていない領域に１０ｎｍの厚さのゲ
ート酸化膜２０２を熱酸化により形成する。
【００２２】続いて、［図９］に示すように、１００ｎ
ｍの厚さのポリシリコン膜２０３をＬＰＣＶＤ法を用い
て形成し、当該ポリシリコン膜２０３に対しイオン注入
法を用いて、Ｎ型不純物であるリンを注入する。続い
て、ポリシリコン膜２０３に熱酸化を施すことにより１
０ｎｍの熱酸化膜２２１を形成し、これに引き続きＬＰ
ＣＶＤ法により、厚さ１５ｎｍのシリコン窒化膜２２２
を形成し、続いて熱酸化により当該シリコン窒化膜上に
６ｎｍの熱酸化膜２２３を形成することにより、ＯＮＯ
構造（酸化膜、窒化膜、酸化膜の複合膜）のゲート間絶
縁膜２０４を形成する。続いて、膜組成比（モル比）が
Ｗ（タングステン）：Ｓｉ（シリコン）＝１：２．５〜
３．０であるタングステンシリサイド膜２０５をＤＣマ
グネトロンスパッタ技術により２００ｎｍ堆積する。続
いて、ＬＰＣＶＤ法を用いて第１のシリコン窒化膜２０
６を１００ｎｍ堆積する。
ｍの厚さのポリシリコン膜２０３をＬＰＣＶＤ法を用い
て形成し、当該ポリシリコン膜２０３に対しイオン注入
法を用いて、Ｎ型不純物であるリンを注入する。続い
て、ポリシリコン膜２０３に熱酸化を施すことにより１
０ｎｍの熱酸化膜２２１を形成し、これに引き続きＬＰ
ＣＶＤ法により、厚さ１５ｎｍのシリコン窒化膜２２２
を形成し、続いて熱酸化により当該シリコン窒化膜上に
６ｎｍの熱酸化膜２２３を形成することにより、ＯＮＯ
構造（酸化膜、窒化膜、酸化膜の複合膜）のゲート間絶
縁膜２０４を形成する。続いて、膜組成比（モル比）が
Ｗ（タングステン）：Ｓｉ（シリコン）＝１：２．５〜
３．０であるタングステンシリサイド膜２０５をＤＣマ
グネトロンスパッタ技術により２００ｎｍ堆積する。続
いて、ＬＰＣＶＤ法を用いて第１のシリコン窒化膜２０
６を１００ｎｍ堆積する。
【００２３】続いて、図示しないレジストを第１のシリ
コン窒化膜２０６上に形成し、リソグラフィ技術を用い
ることにより０．３μｍ幅のレジストパターンを形成す
る。このレジストパターンをマスクとして、［図１０］
に示すように、エッチング加工を施す。すなわち、ＲＩ
Ｅを用いてシリコン窒化膜２０６及びタングステンシリ
サイド膜２０５をゲート電極形状に加工し、併せてゲー
ト間絶縁膜２０４をエッチング除去し続けてレジストを
除去する。このようにして、制御ゲート電極が形成され
た。
コン窒化膜２０６上に形成し、リソグラフィ技術を用い
ることにより０．３μｍ幅のレジストパターンを形成す
る。このレジストパターンをマスクとして、［図１０］
に示すように、エッチング加工を施す。すなわち、ＲＩ
Ｅを用いてシリコン窒化膜２０６及びタングステンシリ
サイド膜２０５をゲート電極形状に加工し、併せてゲー
ト間絶縁膜２０４をエッチング除去し続けてレジストを
除去する。このようにして、制御ゲート電極が形成され
た。
【００２４】続いて、全面に、ＬＰＣＶＤ法を用いて、
１００ｎｍの膜厚の第２のシリコン窒化膜２０７を堆積
し、ＲＩＥ技術を用いて、この第２のシリコン窒化膜２
０７を１００ｎｍエッチバックする。この結果、［図１
１］に示すように、制御ゲート電極側壁部に第２のシリ
コン窒化膜２０７が残存する。
１００ｎｍの膜厚の第２のシリコン窒化膜２０７を堆積
し、ＲＩＥ技術を用いて、この第２のシリコン窒化膜２
０７を１００ｎｍエッチバックする。この結果、［図１
１］に示すように、制御ゲート電極側壁部に第２のシリ
コン窒化膜２０７が残存する。
【００２５】続いて、［図１２］に示すように、第１の
シリコン窒化膜２０６と第２のシリコン窒化膜２０７を
マスクとして、ＲＩＥを施し、ポリシリコン膜２０３を
エッチング加工することにより浮遊ゲートを形成する。
シリコン窒化膜２０６と第２のシリコン窒化膜２０７を
マスクとして、ＲＩＥを施し、ポリシリコン膜２０３を
エッチング加工することにより浮遊ゲートを形成する。
【００２６】続いて、通常、後酸化と呼ばれる熱処理を
施す。このような熱酸化を施すことにより、［図１３］
に示すように、ポリシリコン膜２０３すなわち浮遊ゲー
トの側壁が丸み２０８を帯び、シリコン基板２００とポ
リシリコン膜２０３との間にはバーズビーク２０９が形
成される。
施す。このような熱酸化を施すことにより、［図１３］
に示すように、ポリシリコン膜２０３すなわち浮遊ゲー
トの側壁が丸み２０８を帯び、シリコン基板２００とポ
リシリコン膜２０３との間にはバーズビーク２０９が形
成される。
【００２７】続いて、［図１４］に示すように、イオン
注入によりＮ型ソース領域２１０及びＮ型ドレイン領域
２１１を形成する。続いて、図示しない層間絶縁膜及び
金属配線（ビット線）層等を形成する。
注入によりＮ型ソース領域２１０及びＮ型ドレイン領域
２１１を形成する。続いて、図示しない層間絶縁膜及び
金属配線（ビット線）層等を形成する。
【００２８】以上説明したように、本発明の第２の実施
例の製造工程を用いると、ゲート形状に加工した後の後
酸化工程において、高融点金属シリサイド膜（制御ゲー
ト）の周辺部すなわち、上部及び側壁部は第１の窒化膜
及び第２の窒化膜によって囲まれているため、当該高融
点シリサイド膜の酸化が抑制される。しかし、ポリシリ
コン膜（浮遊ゲート）の側部は窒化膜で覆われていない
ため、後酸化工程により熱酸化され、半導体基板との間
にバーズビークが形成される。この結果、ゲート電極の
抵抗を低下させずにゲート絶縁膜の信頼性を向上するこ
とができる。
例の製造工程を用いると、ゲート形状に加工した後の後
酸化工程において、高融点金属シリサイド膜（制御ゲー
ト）の周辺部すなわち、上部及び側壁部は第１の窒化膜
及び第２の窒化膜によって囲まれているため、当該高融
点シリサイド膜の酸化が抑制される。しかし、ポリシリ
コン膜（浮遊ゲート）の側部は窒化膜で覆われていない
ため、後酸化工程により熱酸化され、半導体基板との間
にバーズビークが形成される。この結果、ゲート電極の
抵抗を低下させずにゲート絶縁膜の信頼性を向上するこ
とができる。
【００２９】また、第２の実施例で説明した浮遊ゲート
を有するＭＯＳトランジスタにおいては、浮遊ゲートと
半導体基板との間のバーズビークはデータ保持特性の向
上にも寄与する。すなわち、浮遊ゲートに蓄積した電荷
がゲート酸化膜を介してトンネル電流によって外部（特
にドレイン）に放出するのを防ぐことができる。また、
制御ゲート電極が高融点金属シリサイド膜であることよ
り、読出速度の向上にも寄与する。従ってね第２の実施
例に示した製造工程を用いると、高速かつデータ保持特
性の良い不揮発性半導体記憶装置を提供できる。
を有するＭＯＳトランジスタにおいては、浮遊ゲートと
半導体基板との間のバーズビークはデータ保持特性の向
上にも寄与する。すなわち、浮遊ゲートに蓄積した電荷
がゲート酸化膜を介してトンネル電流によって外部（特
にドレイン）に放出するのを防ぐことができる。また、
制御ゲート電極が高融点金属シリサイド膜であることよ
り、読出速度の向上にも寄与する。従ってね第２の実施
例に示した製造工程を用いると、高速かつデータ保持特
性の良い不揮発性半導体記憶装置を提供できる。
【００３０】以上、本発明の第２の実施例を説明した。
本発明は、第１の実施例と同様、タングステンシリサイ
ド膜上に直接シリコン窒化膜を被覆しているが、この間
に別種部材からなる層が形成されていてもよく、また、
タングステンシリサイド膜の表面の一部をシリコン窒化
膜で覆っても効果がある。特に、後者はタングステンシ
リサイド膜中のシリコンの量と、酸化で消費されるシリ
コンの量とのバランスの問題である。
本発明は、第１の実施例と同様、タングステンシリサイ
ド膜上に直接シリコン窒化膜を被覆しているが、この間
に別種部材からなる層が形成されていてもよく、また、
タングステンシリサイド膜の表面の一部をシリコン窒化
膜で覆っても効果がある。特に、後者はタングステンシ
リサイド膜中のシリコンの量と、酸化で消費されるシリ
コンの量とのバランスの問題である。
【００３１】なお、第１及び第２の実施例では、高融点
金属シリサイド膜としてタングステンシリサイド膜を用
いる例を説明したが、これに限ることはなく、モリブデ
ンシリサイド膜、チタンシリサイド膜等の他種の高融点
金属シリサイド膜を用いることも可能である。
金属シリサイド膜としてタングステンシリサイド膜を用
いる例を説明したが、これに限ることはなく、モリブデ
ンシリサイド膜、チタンシリサイド膜等の他種の高融点
金属シリサイド膜を用いることも可能である。
【００３２】
【発明の効果】本発明を用いると、タングステンシリサ
イド等の高融点金属シリサイド膜上のみにシリコン窒化
膜を形成することにより、後酸化時のタングステンシリ
サイド表面の酸化量が大幅に低減されるため、配線抵抗
の上昇を押さえることができ、かつゲート酸化膜の信頼
性の高い半導体装置を提供できる。この結果、製品歩留
まりも大きく向上する。
イド等の高融点金属シリサイド膜上のみにシリコン窒化
膜を形成することにより、後酸化時のタングステンシリ
サイド表面の酸化量が大幅に低減されるため、配線抵抗
の上昇を押さえることができ、かつゲート酸化膜の信頼
性の高い半導体装置を提供できる。この結果、製品歩留
まりも大きく向上する。
【図１】本発明の第１の実施例を工程順に示した断面
図。
図。
【図２】本発明の第１の実施例を工程順に示した断面
図。
図。
【図３】本発明の第１の実施例を工程順に示した断面
図。
図。
【図４】本発明の第１の実施例を工程順に示した断面
図。
図。
【図５】本発明の第１の実施例を工程順に示した断面
図。
図。
【図６】本発明の第１の実施例を工程順に示した断面
図。
図。
【図７】本発明の第１の実施例を工程順に示した断面
図。
図。
【図８】本発明の第２の実施例を工程順に示した断面
図。
図。
【図９】本発明の第２の実施例を工程順に示した断面
図。
図。
【図１０】本発明の第２の実施例を工程順に示した断面
図。
図。
【図１１】本発明の第２の実施例を工程順に示した断面
図。
図。
【図１２】本発明の第２の実施例を工程順に示した断面
図。
図。
【図１３】本発明の第２の実施例を工程順に示した断面
図。
図。
【図１４】本発明の第２の実施例を工程順に示した断面
図。
図。
【図１５】従来の半導体装置を示した断面図。
１００ シリコン基板 １０１ 素子分離用絶縁膜 １０３ ポリシリコン膜 １０４ 自然酸化膜 １０５ タングステンシリサイド膜 １０６ シリコン窒化膜 １０７ シリコン窒化膜 １０８ ポリシリコン膜側壁の丸み １０９ バーズビーク １１０ ソース １１１ ドレイン
Claims (2)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してポ
リシコン膜を形成する工程と、 前記ポリシリコン膜上に高融点金属シリサイド膜を形成
する工程と、 前記高融点金属シリサイド膜上に第１の窒化膜を形成す
る工程と、 前記第１の窒化膜及び前記高融点金属シリサイド膜に対
し選択的にエッチングを施しゲート電極形状に加工する
工程と、 ゲート電極形状に加工された前記第１の窒化膜及び前記
高融点シリサイド膜の側壁に第２の窒化膜を形成する工
程と、 前記第１の窒化膜及び前記第２の窒化膜をマスクとして
前記ポリシリコン膜に対しエッチングを施す工程と、 熱処理を施すことにより前記ポリシリコン膜と前記半導
体基板との間にバーズビークを形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を介してポ
リシコン膜を形成する工程と、 前記ポリシリコン膜上にゲート間絶縁膜を介して高融点
金属シリサイド膜を少なくとも一層含む導電膜を形成す
る工程と、 前記導電膜上に第１の窒化膜を形成する工程と、 前記第１の窒化膜及び前記導電膜に対し選択的にエッチ
ングを施しゲート電極形状に加工する工程と、 ゲート電極形状に加工された前記第１の窒化膜及び前記
導電膜の側壁に第２の窒化膜を形成する工程と、 前記第１の窒化膜及び前記第２の窒化膜をマスクとして
前記ポリシリコン膜に対しエッチングを施す工程と、 熱処理を施すことにより前記ポリシリコン膜と前記半導
体基板との間にバーズビークを形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32729093A JPH07183513A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32729093A JPH07183513A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183513A true JPH07183513A (ja) | 1995-07-21 |
Family
ID=18197482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32729093A Pending JPH07183513A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183513A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0849777A3 (en) * | 1996-12-19 | 1999-06-09 | Texas Instruments Incorporated | Method of manufacturing a gate electrode |
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
| US6017809A (en) * | 1996-12-11 | 2000-01-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| KR100289809B1 (ko) * | 1999-04-08 | 2001-05-15 | 김영환 | 모스 소자 제조방법 |
| US6236093B1 (en) | 1997-09-11 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having polymetal structure and method of manufacturing of the same |
| US6649500B2 (en) * | 2000-11-15 | 2003-11-18 | Nec Corporation | Semiconductor device including an insulated gate field effect transistor and method of manufacturing the same |
| US6784546B2 (en) | 2001-07-26 | 2004-08-31 | Renesas Technology Corp. | Electrode structure and method of fabricating the same |
| US7303946B1 (en) | 1999-04-28 | 2007-12-04 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device using an oxidation process |
| JP2009231592A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1993
- 1993-12-24 JP JP32729093A patent/JPH07183513A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017809A (en) * | 1996-12-11 | 2000-01-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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| US6236093B1 (en) | 1997-09-11 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having polymetal structure and method of manufacturing of the same |
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
| EP0926741A3 (en) * | 1997-12-23 | 1999-11-03 | Texas Instruments Incorporated | Gate structure and method of forming same |
| KR100289809B1 (ko) * | 1999-04-08 | 2001-05-15 | 김영환 | 모스 소자 제조방법 |
| US7303946B1 (en) | 1999-04-28 | 2007-12-04 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device using an oxidation process |
| US7312138B2 (en) | 1999-04-28 | 2007-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacture thereof |
| US7425480B2 (en) | 1999-04-28 | 2008-09-16 | Kabushiki Kaisha Tohisba | Semiconductor device and method of manufacture thereof |
| US6649500B2 (en) * | 2000-11-15 | 2003-11-18 | Nec Corporation | Semiconductor device including an insulated gate field effect transistor and method of manufacturing the same |
| US6784546B2 (en) | 2001-07-26 | 2004-08-31 | Renesas Technology Corp. | Electrode structure and method of fabricating the same |
| JP2009231592A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体装置の製造方法 |
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