JPH0254557A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0254557A JPH0254557A JP20552688A JP20552688A JPH0254557A JP H0254557 A JPH0254557 A JP H0254557A JP 20552688 A JP20552688 A JP 20552688A JP 20552688 A JP20552688 A JP 20552688A JP H0254557 A JPH0254557 A JP H0254557A
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に素子分離の
構造に関する。
構造に関する。
従来、半導体装置を微細化し、信頼性を高めるために、
半導体基板表面に溝を形成し絶縁物で埋め込む、第４図
のような、いわゆる溝掘り分離法が検討されている。こ
れらの技術として、例えば、特開昭６１−６１４３３、
特開昭６１−１６８２４１、特開昭６１−２５６６４９
のような素子分離法が検討されている。
半導体基板表面に溝を形成し絶縁物で埋め込む、第４図
のような、いわゆる溝掘り分離法が検討されている。こ
れらの技術として、例えば、特開昭６１−６１４３３、
特開昭６１−１６８２４１、特開昭６１−２５６６４９
のような素子分離法が検討されている。
しかし、上述した従来の技術では、以下に述べるような
課題を有している。
課題を有している。
半導体装置において、ゲート酸化膜の形成は膜厚の制御
と不純物除去のため、素子分離形成の後、素子領域にあ
らかじめ形成されている酸化膜を除去してから、行なわ
れている。
と不純物除去のため、素子分離形成の後、素子領域にあ
らかじめ形成されている酸化膜を除去してから、行なわ
れている。
ところが、従来の技術では、このあらかじめ形成されて
いる酸化膜の除去の際に、半導体基板と窒化膜にはさま
れる酸化膜も同時に除去されるため、素子分離領域と素
子領域の間にスリット状に段差が生じ、ゲートの形成の
際に、ゲート間のシヨードが生じるといった、課題があ
った。
いる酸化膜の除去の際に、半導体基板と窒化膜にはさま
れる酸化膜も同時に除去されるため、素子分離領域と素
子領域の間にスリット状に段差が生じ、ゲートの形成の
際に、ゲート間のシヨードが生じるといった、課題があ
った。
本発明は上述のような課題を°解決するもので、その目
的とするところは、基板上にスリット状の段差などを発
生させずに、ゲートの形成の際に、ゲート間のショート
が生じるといった課題を解決するもので、微細化を実現
する技術を提供する事にある。
的とするところは、基板上にスリット状の段差などを発
生させずに、ゲートの形成の際に、ゲート間のショート
が生じるといった課題を解決するもので、微細化を実現
する技術を提供する事にある。
本発明の半導体装置は、
（１）半導体基板上に、溝を形成し主として絶縁物で埋
めて素子分離領域を形成してなる半導体装置において、
前記溝内を構成する材料が、第一の酸化膜、多結晶シリ
コン膜、耐酸化膜、第二の酸化膜の順に積層されている
ことを特徴とする。
めて素子分離領域を形成してなる半導体装置において、
前記溝内を構成する材料が、第一の酸化膜、多結晶シリ
コン膜、耐酸化膜、第二の酸化膜の順に積層されている
ことを特徴とする。
（２）前記耐酸化膜がシリコンナイトライドもしくはシ
リコンオキシナイトライドであることを特徴とする。
リコンオキシナイトライドであることを特徴とする。
ゲート酸化膜の形成の際の酸化膜の除去によってできる
素子分離領域と素子領域の間のスリット状の段差を、ゲ
ート酸化膜の形成の際に多結晶シリコンを同時に酸化す
ることによって、多結晶シリコンが元の膜厚の約２倍の
体積になるため、埋めることができる。
素子分離領域と素子領域の間のスリット状の段差を、ゲ
ート酸化膜の形成の際に多結晶シリコンを同時に酸化す
ることによって、多結晶シリコンが元の膜厚の約２倍の
体積になるため、埋めることができる。
以下、本発明について実施例に基づき詳細に説明する。
第１図は本発明の実施例をしめず要部の断面図であり、
シリコン基板１、シリコン酸化膜２、第一の多結晶シリ
コン膜４、シリコンナイトライド膜６、熱酸化膜１０で
構成されている。
シリコン基板１、シリコン酸化膜２、第一の多結晶シリ
コン膜４、シリコンナイトライド膜６、熱酸化膜１０で
構成されている。
第２図は本発明の第一の実施例をしめず要部の工程断面
図である。
図である。
第３図は本発明の第二の実施例をしめず要部の工程断面
図である。ここでは、素子分離形成に必要な工程につい
て説明する。従って、例えばＭＯＳ ＬＳＩを実現す
るためには、以下に必要な工程を付加する必要がある。
図である。ここでは、素子分離形成に必要な工程につい
て説明する。従って、例えばＭＯＳ ＬＳＩを実現す
るためには、以下に必要な工程を付加する必要がある。
まず第一の実施例として、第２図（ａ）に示すように、
例えばシリコン基板１にフォトレジスト７を形成し、こ
れをマスクにＲＩ Ｅ （ＲｅａｃｔｉｖｅＩｏｎ Ｅ
ｔｃｈｉｎｇ）により例えば０．８μｍの溝を形成する
。また、シリコン基板のエツチングのマスクには、フォ
トレジストの他に酸化膜を用いてもかまわない。
例えばシリコン基板１にフォトレジスト７を形成し、こ
れをマスクにＲＩ Ｅ （ＲｅａｃｔｉｖｅＩｏｎ Ｅ
ｔｃｈｉｎｇ）により例えば０．８μｍの溝を形成する
。また、シリコン基板のエツチングのマスクには、フォ
トレジストの他に酸化膜を用いてもかまわない。
つぎに、第２図（ｂ）に示すように、前記溝の形成され
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
一の多結晶シリコン膜４を例えば２００ に形成し、つ
いてＣＶＤにより、シリコンナイトライド膜６を、例え
ば１０００に形成し、ついでＣＶＤにより、第二の多結
晶シリコン膜５を例えば３５００ に形成する。
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
一の多結晶シリコン膜４を例えば２００ に形成し、つ
いてＣＶＤにより、シリコンナイトライド膜６を、例え
ば１０００に形成し、ついでＣＶＤにより、第二の多結
晶シリコン膜５を例えば３５００ に形成する。
つぎに、第２図（ｃ）に示すように、溝内部にのみ多結
晶シリコンを残すために、フォトレジスト８をマスクと
して、プラズマエツチングによってその他の部分の多結
晶シリコンをエツチング除去する。この際のパターンは
溝形成の際に用いたパターンの反転である。
晶シリコンを残すために、フォトレジスト８をマスクと
して、プラズマエツチングによってその他の部分の多結
晶シリコンをエツチング除去する。この際のパターンは
溝形成の際に用いたパターンの反転である。
つぎに、第２図（ｄ）に示すように、溝内部にのみ残っ
た多結晶シリコンを例えば１０００℃Ｗｅｔ雰囲気にて
熱酸化し、熱酸化膜１０に変える。
た多結晶シリコンを例えば１０００℃Ｗｅｔ雰囲気にて
熱酸化し、熱酸化膜１０に変える。
つぎに、第２図（ｅ）に示すように、表面に露出したシ
リコンナイトライド膜６および、第１の多結晶シリコン
膜を例えば、ＳＦ６を反応ガスとしてプラズマエツチン
グにより除去する。
リコンナイトライド膜６および、第１の多結晶シリコン
膜を例えば、ＳＦ６を反応ガスとしてプラズマエツチン
グにより除去する。
つぎに、第２図（ｆ）に示すように、表面に露出したシ
リコン酸化膜２を例えばフッ酸水溶液で除去したのち、
例えば１０００℃酸化雰囲気中で例れば２００ のゲー
ト酸化膜９を形成する。この際第−の多結晶シリコン４
の上部も同時に酸化され、スリット状段差がなくなって
いる。なお、この後ＭＯ３ＬＳＩを形成するのであれば
、引き続きゲート形成以降の工程が続けられる。
リコン酸化膜２を例えばフッ酸水溶液で除去したのち、
例えば１０００℃酸化雰囲気中で例れば２００ のゲー
ト酸化膜９を形成する。この際第−の多結晶シリコン４
の上部も同時に酸化され、スリット状段差がなくなって
いる。なお、この後ＭＯ３ＬＳＩを形成するのであれば
、引き続きゲート形成以降の工程が続けられる。
つぎに第二の実施例として、第３図（ａ）に示すように
、例えばシリコン基板１にフォトレジストアをマスクに
ＲＩＥにより例えば０．８μｍの溝を形成する。また、
シリコン基板のエツチングのマスクには、フォトレジス
トの他に酸化膜を用いてもかまわない。
、例えばシリコン基板１にフォトレジストアをマスクに
ＲＩＥにより例えば０．８μｍの溝を形成する。また、
シリコン基板のエツチングのマスクには、フォトレジス
トの他に酸化膜を用いてもかまわない。
つぎに、第３図（ｂ）に示すように、前記溝の形成され
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
１の多結晶シリコン膜４を例えば２００ に形成し、つ
いでＣＶＤにより、シリコンナイトライド膜６を例えば
２００ に形成し、ついでＣｖＤにより、第２のシリコ
ン酸化膜３を例えば１００００ に形成する。
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
１の多結晶シリコン膜４を例えば２００ に形成し、つ
いでＣＶＤにより、シリコンナイトライド膜６を例えば
２００ に形成し、ついでＣｖＤにより、第２のシリコ
ン酸化膜３を例えば１００００ に形成する。
つぎに、第３図（ｃ）に示すように、溝内部にのみシリ
コン酸化膜を残すために、例えばＲＩＥによってシリコ
ン酸化膜をエッチバックする。
コン酸化膜を残すために、例えばＲＩＥによってシリコ
ン酸化膜をエッチバックする。
つぎに、第３図（ｄ）に示すように、表面に露出したシ
リコンナイトライド膜６および、多結晶シリコン膜４を
例えば、ＳＦ６を反応ガスとしてプラズマエツチングに
より除去する。なお、この後ＭＯ８ＬＳＩを形成するの
であれば、第一の実施例のように引き続きゲート酸化膜
形成以降の工程が続けられる。
リコンナイトライド膜６および、多結晶シリコン膜４を
例えば、ＳＦ６を反応ガスとしてプラズマエツチングに
より除去する。なお、この後ＭＯ８ＬＳＩを形成するの
であれば、第一の実施例のように引き続きゲート酸化膜
形成以降の工程が続けられる。
実施例で紹介した製造方法はもちろんこれに限定される
ものではなく、特に、溝の深さ、６膜の厚さは用いられ
るプロセスに最適化されるものである。
ものではなく、特に、溝の深さ、６膜の厚さは用いられ
るプロセスに最適化されるものである。
また、禾実施例では耐酸化膜としてシリコンナイトライ
ドを用いているが、シリコンオキシナイトライドを用い
ることもできる。
ドを用いているが、シリコンオキシナイトライドを用い
ることもできる。
以上、基板表面にきわめて平坦な信頼性の高い素子及び
素子分離の特性を得ることができた。
素子分離の特性を得ることができた。
本発明の上記の構成によれば、基板表面のきわめて平坦
な素子分離を得ることができたため、ゲート間のリーク
を１００％回避することができた。
な素子分離を得ることができたため、ゲート間のリーク
を１００％回避することができた。
また、従来ゲート間のリークを回避するためにゲートの
エツチング時間をのばしていたため、ゲート酸化膜の耐
圧の劣化によって製品の信頼性を極端に落していたが、
本発明によりその必要もなくなり、信頼性の高い素子及
び素子分離の特性を得ることができる。
エツチング時間をのばしていたため、ゲート酸化膜の耐
圧の劣化によって製品の信頼性を極端に落していたが、
本発明によりその必要もなくなり、信頼性の高い素子及
び素子分離の特性を得ることができる。
さらに、本発明によれば、素子分離領域と素子領域の間
にスリット状に発生した段差を是正でき、ゲートの形成
の際に、ゲート間にショートが生じるといった問題を解
決できる。
にスリット状に発生した段差を是正でき、ゲートの形成
の際に、ゲート間にショートが生じるといった問題を解
決できる。
以上、信頼性の高い素子及び素子分離の特性を得ること
ができる。
ができる。
第１図は、本発明の半導体装置の実施例を示す断面図。
第２図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の第一の実施例を工程順に示す工程断面図。 第３図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の第二の実施例を工程順に示す工程断面図。 第４図（ａ）〜（ｆ）は、従来の半導体装置の製造方法
を示す断面図。 ５ ・ ６ 番 ７ ・ ８Φ ９ ・ １０ ・ 多結晶シリコン膜 シリコンナイトライド膜 フォトレジスト フォトレジスト ゲート酸化膜 シリコン酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）１・・・半
導体基板 ２・・・シリコン酸化膜 ３・・・ＣＶＤシリコン酸化膜 ４・・・多結晶シリコン膜 夷５医 第２朗 第叩函
法の第一の実施例を工程順に示す工程断面図。 第３図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の第二の実施例を工程順に示す工程断面図。 第４図（ａ）〜（ｆ）は、従来の半導体装置の製造方法
を示す断面図。 ５ ・ ６ 番 ７ ・ ８Φ ９ ・ １０ ・ 多結晶シリコン膜 シリコンナイトライド膜 フォトレジスト フォトレジスト ゲート酸化膜 シリコン酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）１・・・半
導体基板 ２・・・シリコン酸化膜 ３・・・ＣＶＤシリコン酸化膜 ４・・・多結晶シリコン膜 夷５医 第２朗 第叩函
Claims (2)
- （１）半導体基板上に、溝を形成し主として絶縁物で埋
めて素子分離領域を形成してなる半導体装置において、
前記溝内を構成する材料が、第一の酸化膜、多結晶シリ
コン膜、耐酸化膜、第二の酸化膜の順に積層されている
ことを特徴とする半導体装置。 - （２）請求項１記載の耐酸化膜がシリコンナイトライド
もしくはシリコンオキシナイトライドであることを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20552688A JPH0254557A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20552688A JPH0254557A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254557A true JPH0254557A (ja) | 1990-02-23 |
Family
ID=16508345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20552688A Pending JPH0254557A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254557A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| WO1999044223A3 (en) * | 1998-02-27 | 1999-10-28 | Lsi Logic Corp | Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing |
| US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1988
- 1988-08-18 JP JP20552688A patent/JPH0254557A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| US5436488A (en) * | 1993-09-30 | 1995-07-25 | Motorola Inc. | Trench isolator structure in an integrated circuit |
| WO1999044223A3 (en) * | 1998-02-27 | 1999-10-28 | Lsi Logic Corp | Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing |
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| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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