CN1052343C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1052343C
CN1052343C CN91104371.3A CN91104371A CN1052343C CN 1052343 C CN1052343 C CN 1052343C CN 91104371 A CN91104371 A CN 91104371A CN 1052343 C CN1052343 C CN 1052343C
Authority
CN
China
Prior art keywords
semiconductor device
semiconductor
region
circuit element
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN91104371.3A
Other languages
English (en)
Other versions
CN1057736A (zh
Inventor
大図逸男
光地哲伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN1057736A publication Critical patent/CN1057736A/zh
Application granted granted Critical
Publication of CN1052343C publication Critical patent/CN1052343C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Abstract

本发明提供了一种半导体器件，它具有无任何多余面积的所需的最小元件构成的很少的功能元件。因此，能明显地减小所占面积，并具有第一导电型(例如P阱)的第一半导体区，和形成在第一半导体区上或下的，具有与第一导电型不同的第二导电型的第二半导体区(例如源区或漏区)，其中形成电气连接到第一半导体区的电极，通过第二半导体区，上述电极使第一半导体区与第二半导体区短路。

Description

半导体器件及其制造方法
本发明涉及半导体集成电路，如存储器，光电转换器件，信号处理器件，或适用于各种电子装置的类似器件。更详细的说，本发明涉及以功能元件的电极结构为特征的半导体器件及其制造方法。
近年来，人们希望提供高集成度的半导体电路器件。开发出小型化的功能元件，如带有亚微米栅长的Mos晶体管。作为特例，栅长为0.8微米的Mos晶体管所占面积约为20微米2，适合于高集成度。
但是，用功能元件的小型化而达到的较高的集成度不一定能获得所期望的令人满意的性能。考虑到这些功能元件的制造方法所造成的这些不一致性。因此，为了克服这些缺陷，就必然要导致对制造方法加以改进。换句话说，最突出的认识到，能够稳定的重复的制造出令人满意的功能元件是提高合格率的重要因素。
然而，本发明对元件结构和制造方法的详细研究在于公开了一种新的电极结构和/或布线，以获得精确的几何形状和较高的集成度，并且使性能得到了改造。下面以MOSFET和平面CMOS晶体管为例解释发明。
图1A是通用的功能元件中一个例子的平面图，
图1B是图1A中沿A-A′线的截面图。
图中1是n-型半导体基片，2是p-型半导体区(p-阱)，在2中由n+-型半导体构成漏区3和源区4，下部区5使P-阱2与电极欧姆连接。P-阱2中上部的沟道区为跨接于栅绝缘膜的栅极6，这就构成了一个n-沟道MOSFET。漏极7和源极8分别与漏区3和源连接，下部区4，5通过连接孔构成在绝缘层9中。
多端元件，如功能元件往往是在接线端以固定电位的方式被使用的。上述的MOSFET以在源区和下部区保持相同电位的方式使用的。为此，下部区5水平地邻接于跨过场绝缘膜10的源区4处，所说的源区4和下部区5被经过通孔连接的源极8短路。
这种结构要求有许多场绝缘膜10和位于水平方向的连接孔，因此占据大的面积，即使能实现精细的几何形状也不可能获得足够高的集成度。
为了分析上述的缺陷，提出了如图2A和图2B所示的半导体器件，图2A是平面图，图2B是图2A中沿B-B′线的截面图。在这种结构中，源区4和下部区5被配置成相互连接，从而省去了它们之间的场绝缘膜，而只需一个连接孔将两个区连接，从而取代了每个区有一个连接孔的形式。
然而，甚至是在这种结构中，源区4和下部区5还要求在水平位置有过大的表面面积。连接孔也要求有相当大的直径以保证源区4和下部区5之间的完全短路，这样，要提高制造工艺的设计灵活性是难于增加。
下面以平面型CMOS晶体管为例来说明。
集成电路中的逻辑电路要求功能元件具有可以高集成度，高速运算，低功耗等特征，近来作为功能元件所使用的平面型CMOS晶体管满足了构成逻辑电路的这种要求。图3给出了由常用的平面型CMOS晶体管构成的反面逻辑电路的结构。
在P-型基片501上形成n-型层502，P-型层503，LOCOS(硅局部氧化)氧化膜504，和中间层绝缘膜505。PMOS晶体管包括n+层506以获得基片电压，P+漏层507和P+源层508，而NMOS晶体管包括n+源层509，n+漏层510和P+层511以获得基片电位。还有栅极氧化膜512，用于PMOS晶体管的栅电极513和用于NMOS晶体管的栅电极514。
对于PMOS晶体管的漏507和n+层506给出了最高电位，而对于NMOS晶体管的漏510和P+层511给出了最低电位。PMOS和NMOS晶体管的栅电极513，514由构成输入端的金属布线相互连接在一起，所说晶体管的源508，509由构成输出端的金属连线相互连接，从而构成了反向逻辑电路。
当电压等于或高于NMOS晶体管的Vth电压，例如最高电压加到栅电极513、514上时。在NMOS晶体管的栅极下面形成沟道，由此连接漏510和源509。因此电子电流流过所说的沟道，这就保持输出端在最低电位。
然后，当加于栅极电极513、514的电压等于或低于(PMOS晶体管的最高电位+Vth)时，例如为最低电压时，沟道被构成在PMOS晶体管的栅极下面，由此连接漏507和源508。因此空穴电流流过所说的沟道，这就保持输出端在最高电位。
反向器的功能是这样实现的，当最高或最低电位加给输入端时，输出端分别保持在最低或最高电位。
在这些通常的CMOS晶体管中，器件尺寸的大小可以用减小栅极长度，连接孔和布线宽度的方法来降低。然而，这种通用结构要求在表面形成栅区，用LOCOS(硅局部氧化)氧化膜来使NMOS和PMOS晶体管绝缘。因此器件的大小有一个限度，要进一步减小器件的尺寸是难于实现。
考虑到上述的缺陷，本发明的目的是提供一种能获得精密的几何形状和较高集成度的半导体器件。
本发明的另一个目的是提供一种包含有许多极小尺寸的功能元件的半导体器件。
本发明的另一个目的是提供一种半导体器件，其中的电极数量减少了，元件绝缘区的大小也可以减小，从而使元件的尺寸能进一步减小。
本发明还有一个目的是提供一种能获得精细的几何形状和较高集成度的半导体器件的制造方法。
本发明的另一个目的是提供一种装有能实现令人满意的电连接的细的连接孔或细的深沟的半导体器件。
本发明还有的另一目的是提供一种制造半导体器件的方法，使上述半导体器件的电性能有显著改进，并能提高产品的合格率。
为实现上述发明目的，本发明的特征是具有下述结构。本发明的半导体器件，具有第一导电型的第一半导体区，和在第一半导体区上形成的第二半导体区，第二半导体区与第一半导体区不同，其特征是用电极将其电连接于所说的第一半导体区上，所说的第一半导体区是通过所说的第二半导体区形成的，并用电极将所说的第一和第二半导体区电气短路。
上述结构还有的特征是所说的半导体区是场效应晶体管的源区或漏区，所说电极是由铝或主要由铝组成的导电材料构成。
所说结构的进一步特征是场效应晶体管有掩埋的漏区和掩埋的栅区，PMOS晶体管和NMOS晶体管分别形成在所说掩埋栅的两边，所说的第二半导体区构成所说的掩埋漏区，所说电极至少应延进伸所说的PMOS和NMOS晶体管之中的一种的漏区。
所说结构还有的特征是所说电极用铝制成或主要用铝制成的导电材料制成。
另一特征是，所说半导体器件是NOT(反向逻辑)电路元件，NOR(或非)电路元件，或NAND(与非)电路元件。
本发明的半导体器件制造方法的特征是，第一步，在所说的第二半导体区中形成一个窗口，由此使所说的第一半导体区露出一部分，第二步是，在所说的窗口中淀积导电材料，在所说的第二步中是用氢化烷基铝气和氢气用CVD法(化学汽化淀积法)将铝或主要用铝制成的导电材料淀积到所说的窗口中。
所说方法的进一步特征是，所说的氢化烷基铝是氢化二甲基铝。
本发明的半导体器件的制造方法更进一步的特征是：
在半导体基片中埋入PMOS晶体管和NMOS晶体管的漏区的步骤；
形成窗口的步骤，以便在所说的PMOS晶体管的漏区和NMOS晶体管的漏区之间穿过结区；
形成复盖所说窗口内表面的绝缘膜的步骤；
在所说窗口内，在所说PMOS和NMOS晶体管的公共栅上淀积膜的步骤；
形成掩埋电极的步骤，掩埋电极至少伸入到所说PMOS晶体管的掩埋漏区和所说NMOS晶体管的掩埋漏区中的一个。
所说方法还有的特征是所说的掩埋电极是由延伸到两个掩埋漏区中至少一个的窗口结构形成的，并在所说的窗口中用氢化二甲基铝和氢气。用CVD法选择性的淀积铝来形成的。
本发明能提供一种半导体器件，它包括很多非常小的功能元件，这些功能元件可用无多余的平面面积的所需的最小元件构成，从而能明显的减小平面布局面积，并能获得精细的几何形状和高集成度。
本发明也允许降低电极数量和减小元件绝缘区的大小，从而进一步减小元件大小。
而且，本发明用CVD法用氢化烷基铝气和氢气淀积的低温铝构成铝电极能明显地改进电气性能并提高产品合格率。
图1A和图1B用图说明的是通用半导体器件的例子。其中图1A是半导体器件的平面图，图1B是沿图1A中A-A′线的截面图；
图2A和图2B用图说明的是通用半导体器件的另一个例子，其中图2A为半导体器件的平面图，图2B是沿图2A中B-B′线的截面图；
图3是通用CMOS晶体管截面图；
图4A、4B、4C和4D是显示本发明的半导体器件特征并说明其各种变化的截面图。
图5A是本发明最佳实施例的截面图；
图5B是本发明最佳实施例的等效电路图；
图6至17是表示制造图5所示结构的工艺步骤图；
图18至20是适合于形成CVD-Al膜或主要由铝构成的金属膜的连续金属膜形成装置图；
图21是图20所示装置的功能图；
图22A，22B和22C是用Al-CVD法形成电极和布线的薄膜形成工序的透视图；
图23A是构成本发明第一个实施例的MOSFET的平面图；
图23B是沿图23A中X-X′线的截面图；
图24A至24E是表示制造如图23A和23B中所示MOSFET的方法截面图；
图25A是表示构成本发明第二个实施例并用于CMOS反向器电路的半导体器件的截面图；
图25B是所说实施例的电路图；
图25C是用与上述实施例进行比较的现有技术中的器件的截面图；
图26A是构成本发明第三个实施例并用作CMOS反向器电路的半导体器件的平面图；
图26B是沿图26A中Y-Y′线的截面图；
图26C是所说实施例的电路图；
图27A是构成本发明的第四个实施例并用作由垂直的MOS晶体管组成的NAND(与非)电路的半导体器件的平面图；
图27B是沿图27A中2-2′线的截面图；
图27C是所说实施例的电路图；
图28是本发明的第5个实施例的截面图；
图29是本发明的第6个实施例的截面图；
现在结合最佳实施例详细说明本发明。
本发明的最佳实施例以下述形式被构成。在功能元件如场效应晶体管，双极型晶体管，扩散型电阻器等中使引出端形成在第一导电器的第一半导体区上，和第二导电型的第二半导体区上，构成电气短路，并形成一个电极通过所说的第二半导体区与所说的第一半导体区相连。
图4A至4D是表示本发明的各种模式的截面图。
在图4A所示的例中，形成的电极120延伸至第一半导体区102，穿透第二半导体区104的中心。
在图4B所示例中，电极120延伸到第一半导体区102穿过第二半导体区104的端部。
在图4C所示例中，电极120不埋入第一半导体区102中，像图4A中的情况，只仅仅与上表面相连。121为源电极布线。
图4A至4C未画出下部区。如果电极120的材料同第一半导体区能构成欧姆接触，这种下部区则可以省去。如果需要，下部区105也可以形成，如图4D所示，在该位置电极与第一半导体区102连接。电极120最好在大部分侧壁上(lateral wall)构成一绝缘膜，而且通过在所说的绝缘膜中露出的硅区连接104区。
图5A是本发明的另一实施例的截面图，图5B是它的等效电路图。
在图5A中画出一个P-型基片57，一个n-型扩散层56，PMOS晶体管的掩埋漏区51，PMOS晶体管的沟道区52，它的源区53，PMOS和NMOS晶体管共用的栅氧化膜54，多晶硅栅55，绝缘膜58，NMOS晶体管的源区201，它的沟道区202，它的掩埋漏区202，PMOS晶体管的漏和阱共用掩埋电极60，NMOS晶体管的漏和阱共用掩埋电极61，PM0S和NMOS晶体管分别的源电极62、63和共用栅电极64。
如图5B中的等效电路，最高电位是加在PMOS晶体管30的漏51和阱52上的，而最低电位是加在NMOS晶体管31的漏203和阱202上。PMOS和NMOS晶体管的公共栅55构成输入端，而PMOS和NMOS晶体管的源53，201相互连接而构成输出端，这就构成了反向逻辑电路。当最高电位加于输入端时，NMOS晶体管导电响应，以最低电位供给输出端。当最低电位加于输入端时，PMOS晶体管导电响应，以最高电位供给输出端。实现了反向逻辑运算。
在本发明中，如图5A所示，细的埋入电极60，61深埋入半导体基片中。在现有技术中，即使对有大的高宽比的接触孔用导电材料完全填完也是困难的，用金属淀积法不可能形成如图5A所示的深埋电极。
根椐本发明找到用新颖的CVD方法能极好选择淀积对其质量令人满意的金属。这在以后说明。
下面将参照图6至17说明图5所示CMOS晶体管的制造工艺。
首先，用离子注入和退火工序在P型片57中形成n-扩散层56(图6)。
然后，用离子注入和退火工序分别在基片57中形成n+漏层，在n-层56中形成P+漏层51(图7)。
用CVD法在整个表面随后形成n-层52(图8)。
然后，进行蚀刻，形成贯穿n-层52，P+层51，和n+层203应延伸到n-层56的窗口(图9)。
在一个区域内进行离子注入，以便在n-层中形成NMOS晶体管，然后退火，形成P-层202(图10)。
然后，分别用离子注入和退火工艺在n-层52中形成用作电极连接的P+源区和n+层59，在P-层202中形成用作电极连接的n+源区201和P+区204(图11)。
然后，用热氧化法形成栅氧化膜54(图12)。
随后用CVD法在窗口中淀积多晶硅，接着用深腐蚀法形成埋入的多晶硅层(图13)。
用CVD法淀积中间层绝缘膜58(图14)，并用蚀刻法形成漏51，203和阱52，202用的连接孔(图15)。
然后用上述的CVD法用DMAH(氢化二甲基铝)和H2在连接孔中淀积铝，构成漏和阱公用的电极60，61(图16)。
用蚀刻法形成源和栅的连接孔(图17)。
用CVD法在连接孔中最后淀积铝，形成源电极111，112和栅电极63，便完成了图5A所示的结构。用PMOS和NMOS晶体管的源电极相互连接的这种方式进行铝布线来构成反向逻辑电路。
把等于或高于NMOS晶体管Vth的电压，例如最高电位加到栅极55上时，所形成的沟道在NMOS晶体管的栅底下，由此使漏203和它的源201相连接。因此，电子电流流过所说的沟道。保持输出端在最低电位。
然后，当把等于或低于(PMOS晶体管的最高电流+Vth)，例如最低电位加于栅电极55时，所形成的沟道位于PMOS晶体管的栅底下，使漏51和它的源53连接。因此空穴电流流过所说的沟道，保持输出端在最高电位。
当输入端处于最高电位或最低电位时，输出端分别保持在最低电位或最高电位，因此实现了″非门″(反向器)运算。
本实施例可以只用一个栅电极构成，而不需要绝缘区，栅可以用来隔开PMOS和NMOS晶体管。因而有可能减少电极数量，减少绝缘区的尺寸，从而获得的尺寸减少了的逻辑电路。
源电极62，63和栅电极64，象上述的第一例中的电极120或第二例中的埋入电极60、61一样也可以用多晶硅，Al，W，Mo，Cu，Al-Si，Al-Cu，Al-Ti，Al-Si-Ti，Al-Si-Cu，WSi2，MoSi2或TiSi2构成，但从制造工艺上考虑，它们最好用铝或主要由铝构成的材料如Al-Si，Al-Cu，Al-Ti，Al-Si-Ti或Al-Si-Cu构成。除此之外，这些材料最好采用后面将要说明的方法淀积。(薄膜形成法)
下面将说明适合于形成本发明用的电极的薄膜形成法。
所说的方法适合于用导电材料填充窗口，以便形成上述结构的电极。
所说的薄膜形成方法，使用氢化烷基铝气和氢气在逸出电子的基片上进行表面反应，由形成淀积膜的工序组成(所说的方法在下面称为Al-CVD法)。
特别是由氢化单甲基铝(MMAH)或氢化二甲基铝(DMAH)为原材料气体，和以氢气作为反应气体组成的气体混合物存在的情况下，加热基片表面，能够淀积出有令人满意的质量的铝薄膜。当选择性淀积铝时，基片表面的温度最好保持在至少等于氢化烷基铝的分解温度，但应低于450℃，最后保持在260℃与440℃之间，并直接加热或间接加热。
用直接加热或间接加热法均可以使基片在上述温度范围内加热，但是，特别先采用直接加热法，可以高淀积速度获得其质量令人满意的铝膜。例如，用较好的温度范围260℃-440℃用300-5000A/min的淀积速度可以获的令人满意的薄膜。淀积速度高于电阻加热时的淀积速度。这种直接加热(热能从加热装置直接传输给被加热的基片)可以用卤灯或氙灯加热。也可以用例如电阻加热法这种间接加热法，用装在薄膜淀积室内位于支撑需淀积薄膜基片的基片支撑架上的发热元件加热。
假若该方法用于有逸出电子表面区和不逸出电子的表面区的基片时，可以令人满意地选择性淀积，只在用有逸出电子的表面区的基片，才形成铝单晶。这种铝有电极1布线材料所需的全部最佳特性，包括低的外延层小丘出现率和低的合金尖峰出现率。
这可能是因为，构成逸出电子表面的半导体表面或导体表面能选择性地产生其质量令人满意的铝薄膜，而且铝膜的优良结晶性排除了或明显地减少了由与下层硅产生的共晶反应而造成的合金峰形成物。这种铝膜当用作半导体器件的电极时，其优点远远超出了通用铝电极的概念，而且是现有技术中没有预期到的。
如上所述，在具有逸出电子表面的窗口中淀积铝，例如窗口被形成在绝缘膜层中，从窗口暴露出半导体基片的表面，它具有单晶结构，除此之外，所说明的Al-CVD也能选择性的淀积主要由铝构成的下列金属膜，并具有类似的令人满意的质量。
例如，用选择淀积各种导电材料。如Al-Si，Al-Ti，Al-Cu，At-Si-Ti或Al-Si-Cu，用除氢化烷基铝气和氢气以外的混合气体气氛，如适用的气体混合物：
含硅的气体，如SiH4(硅烷)，Si2H6，Si3H3，Si(CH3)4，SiCl4，SiH2Cl2，或SiHCl3；
含钛的气体，如TiCl4，TiBr4或Ti(CH3)4；和/或
含铜的气体，如双乙酰铜Cu(C5H7O2)2，copper BisdipyValoylmethanite Cu(C14H19O2)2或双六氟乙酰丙酮铜Cu(C5HF6O2)2都可以形成电极。
由于所说的Al-CVD法在选择性和淀积膜上提供令人满意的表面持性方面都很好，所获得的金属膜适合于广泛用于半导体器件的布线，在后续的淀积工序中用无选择的薄膜形成法，不仅在上述的选择性淀积的铝膜上，也在SiO2绝缘膜上形成只由铝或主要用铝组成的金属膜。
这些金属膜的实例包括选择性淀积的Al，AlSi，Al-Ti，Al-Cu，Al-Si-Ti或Al-Si-Cu和无选择性淀积的Al，Al-Si，Al-Ti，Al-Cu，Al-Si-Ti或Al-Si-Cu的组合。
所说的无选择性薄膜淀积可以用与上述的Al-CVD法不同的CVD法，或看用溅射法。(薄膜形成装置)
下面说明适用于形成本发明的电极的薄膜形成装置。
图18至20用图说明了适用于上述薄膜形成方法的连续金属薄膜形成装置。
如图18所示，所说的装置包括装载室311，CVD反应室(第一薄膜形成室)312，射频蚀刻室313，溅射室(第二薄膜形成室)314和卸料室315，各个室与外部大气隔离密封，并能用闸阀3109-310f使相互连通，用真空系统316a-316e分别使各室成为真空或减压。装载室用于在淀积之前除去基片的大气而用H2气取代大气，以改进生产。相邻的CVD反应室312，用于在常压或减压下在基片上选择淀积，室内有基片夹是318，基片夹带有电阻加热器317，用于加热基片，使薄膜至少在200℃至450℃的温度范围内形成，通入氢化烷基铝这种原材料，原材料在沸腾室319-1中与氢气一起沸腾而气化，气化后的原材料通过气体供给管319，作为反应气的氢气通过气体供给管319′。射频蚀刻室313，用于在选择性淀积之后，在氩气气氛中清洁(蚀刻)基片表面，蚀刻室中有基片夹具，使基片至少加热到100℃至250℃的温度范围内，并用射频蚀刻电极管321，并连续到氩气供给管322。溅射室314，用作在氩气气氛中用溅射法无选择地淀积金属薄膜，室内有基片夹具323用以加热基片，使其温度至少在200℃-250℃的范围内，还有安装溅射靶324a用的靶电极324，溅射室接到氩气供给管325上。最后的卸料室315，用于在金属薄膜淀积之后，在产生曝露在外部大气中之前调节基片，卸料室设计成可以用N2气替换。
图19画出了连续金属薄膜形成装置的另一个例子，该装置中与图18所示装置中相同的元件用相同的数字标注。图19中的装置与图18中的装置的差别是，基片表面用卤灯330直接加热，为此，用凸台331装备基片夹具312，支撑基片，使之成浮动状态。
如上所述，用这种对基片直接加热的结构还提高了以前所述的淀积速度。
实际上，上述结构的连续金属膜形成装置与图20中所示结构是等效的，在这些装置中，装载室311，CVD反应室312，射频蚀刻室313，溅射室314，和卸料室315是用运输室326相互组合的。在该结构中，在所说的运输室326中有构成运输装置的臂327，它可以在A-A两个方面旋转和延展，并能在B-B方向收回，这就可以将基片顺序地从装载室311输入到CVD反应室312，射频蚀刻室313，溅射室314，而最终输入到卸料室315，而不需将产品曝露在外部大气中，如图21中箭头所指的。(薄膜形成工艺)
现在来说明形成本发明的电极和布线用的薄膜形成工艺。
图22用简略透视说明了形成本发明的电路和布线用的薄膜形成工序。
首先说明工序的概要。将带有绝缘膜，而绝缘膜中开有窗口的基片放在薄膜形成室内，使基片表面的温度保持在250℃-450℃。在如氢化烷基铝那样的氢化二甲基铝和氢气的混合气体氛中进行热CVD，使在窗口中露出的半导体上选择性的淀积铝。用上述的输入含硅的气体，而很自然的完成了主要由铝组成的金属薄膜如Al-Si的选择性淀积。然后用溅射法在选择性淀积的铝膜上和绝缘膜上无选择地形成仅仅是用铝或主要由铝组成的金属膜。在无选择地淀积金属膜后，紧接看按所设计的布线形状制成布线图形，从而获得电极和布线。
结合图19和22更详细地说明该工序。首先，准备好基片，例如，该基片包括单晶硅片在其上产生不同尺寸的凹槽上和用绝缘膜覆盖除凹槽底部的外的部分。
图22A简略地示出所说基片的一部分，图中示出的是构成导电基片的单晶硅基片401；构成绝缘膜的热氧化硅膜402；不同尺寸的窗口403，404和凹槽410。
以下述的方式，用图19中示的装置在基片上形成铝膜，构成第一布线层。
首先将上述的基片放入装载室311，装载室内由上述的引入氢气形成氢气氛。然后用真空系统316b将反应室312抽真空，使真空度为大约1×10-8壬，尽管用较高的压力也可能形成铝膜。
然后用H2气作载体气体将由发泡法获得的DMAH(氢化二甲基铝)气从气管319送入反应室。
氢气还作为反应气从第二气管319′输入，并保持反应室312内部于预定的压力，用普通的慢漏泄阀调节。典型的压力约1.5壬，DMAH公压约5.0×10-5壬。然后用卤灯330作热源直接加热硅片，使进行选择性铝淀积。
预定的淀积时间之后，中断DMAH供应。所说的预定淀积时间是按照硅上(单晶硅基片1)的铝膜厚度等于SiO2的(热氧化硅膜2)厚度所需时间而确定的，它是用实验法预先确定的。
在该工艺中，基片表面用直接加热法加热到大约270℃，按上述的工序会引起窗口中铝膜405的选择性淀积，如图22B所示。
上述的工序称之为在窗口中形成电极的第一薄膜形成工序。
在所说的第一薄膜形成工序之后，用真空系统315b使CVD反应室312抽真空，使室内压力不超过5×10-6壬。确定两个室抽真空后。闸阀310c打开，然后用传输装置将基片从CVD反应室312送入射频蚀刻室313，所说的闸阀关闭。把射频蚀刻室313抽真空使压力不超过10-6壬，然后以供气管322供入氩气使室内保持在10-1-10-3壬的氩气气氛中。基片夹具320时温度保持在约200℃，在射频蚀刻电极321上加100瓦射频功率，约60秒钟，使在所说的室313中产生氩气放电，使基片表面用氩气刻蚀，除去CVD淀积膜上不需要的表面层。这种情况下的刻蚀深度的100埃，与氧化膜一致。若所说的表面层处于缺氧的情况时，如基片被送到真空中，则可以省去在射频蚀刻室中完成的CVD淀积膜的所说的表面蚀刻。在这种情况下，若CVD反应室312和溅射室314之间温度明显不同，射频刻蚀室313可用来在短时间内改变温度。
所说的射频蚀刻后，终止供氩，并使射频蚀刻室抽真空到5×10-6壬。然后溅射室也抽真空到5×10-6壬或更低，闸阀310d打开。用输送装置将基片以射频蚀刻室313送入溅射室314，所说的闸阀310d关闭。
紧按着，象射频蚀刻室313中一样，溅射室保持在10-1-10-3壬的氩气气氛中，基片夹323的温度保持在200-250℃。加直流功率5至10千瓦，引起氩气放电，用氩离子轰击铝或铝硅(硅：0.5％)靶使用约1000埃/分钟的淀积速度在基片上淀积铝或铝硅，这是无选择性淀积工序，称之为形成连续到电极的布线的第二薄膜形成工序。
基片上形成了约5000埃金属薄膜后，中断供氩和所加的直流功率。装载室311抽真空到5×10-6壬或更低的压力，然后打开闸阀310e，移动基片。闸阀310e关闭后，装载室311供入氮气。随后打开闸阀310f，取出基片。
上面所说的在SiO2上形成铝膜406的第二铝膜淀积工序如图22C所示。
随后，所说的Al膜刻图获得所设计形状的布线。(实例)
下面得出的实验结果指示了上述Al-CVD法的优越性和用这种方法在窗口中淀积的铝膜的令人满意的质量。
准备好许多基片，每个基片包含有N-型单晶硅片，在它上面有厚度为8000埃的热氧化SiO2膜，在SiO2膜中用刻图法形成从0.25×0.25微米2至100×100微米2的不同尺寸的凹槽以露出位于底下的单晶硅(样品1-1)
用Al-CVD法，用DMAH作为原材料气体，以氢为反应气体，总压力为1.5壬，DMAH分压为5.0×10-3壬，基片表面温度选择在200℃-490℃的温度范围内，用控制加于卤灯的电功率的方法直接加热，在这些样品上形成铝膜，其结果列于表1中。
表1
Figure C9110437100261
正如从表1中所见到的，窗口中的铝是用3000至5000埃/分的高淀积速度，用直接加热法使基片温度处于260℃或更高温度的条件下淀积的。
其片表面温度在260℃-440℃的范围内时所获的窗口中的铝膜表现出优良的性能，无碳含量电阻率为2.8-3.4微欧厘米，反射率为90％至95％，小丘(≥1微米)密度为0至10厘米-2，含金尖峰形成率几乎为零。(0.15μm深的结破坏次数)
另一方面，在200℃-250℃温度范围内获得的薄膜质量比在260℃-440℃温度范围内获得的薄膜质量稍差一点，它比用常规技术获得的薄膜质量好得多。但是，淀积速度不能超过1000-1500A°/分。
在基片表面温度等于或高于450℃时，孔中Al膜质量受到损坏，具有反射率60％或更低，小丘(≥1μ)密度为10-104cm-2，含金尖峰形成率为0＝30％。
下面将说明上述的方法怎样能够有利的用于填充凹槽。
所说的方法能有利地用于填充由下面所述的材料组成的凹槽。
用与在上述样品1-1形成铝膜的相同条件，在下述基片(样品)上形成铝膜。
样品1-2的制作方法是，在构成第一基片表面材料的单晶硅上，用CVD法形成构成第二基片表面材料的氧化硅膜，用光刻工艺形成凹槽，在所说凹槽底部局部露出单晶硅表面。热SiO2膜的厚度为8000埃，单晶硅暴露面积的大小从0.25×0.25微米到100×100微米，凹槽深2微米。这种样品在下文中表示成″CVDSiO2″(或单纯的SiO2)/单晶硅；
制成的样品还有：
用常压CVD/单晶硅法形成的掺硼氧化膜(下面写成BSG)的样品1-3；
用常压CVD/单晶硅法形成的掺磷氧化膜(PSG)的样品1-4；
用常压CVD/单晶硅法形成的掺硼和磷的氧化膜(BSPG)的样品1-5；
用等离子CVD/单晶硅法形成的氮化膜(P-SiN)的样品1-6。
热氮化膜(T-SiN)/单晶硅的样品1-7；
用低压CVD/单晶硅法形成的氮化膜(LP-SiN)的样品1-8和
用ECR/单晶硅形成的氮化膜(ECR-SiN)的样品1-9
此外，样品1-11至1-179是用下列18种第一表面材料和9种第二表面材料组合制成的。要注意的是缺下列样品号；1-10，20，30，50，60，70，80，90，100，110，120，130，140，150，160和170。第一表面材料用的是单晶硅(MOnO-Si)，多晶硅(poly-Si)，非晶硅(a-Si)，钨(W)，钼(Mo)，钽(Ta)，硅化钨(WSi)，硅化钛(TiSi)，铝，铝硅(Al-Si)，钛铝(Al-Ti)，氮化钛(Ti-N)，铜(Cu)，铝硅铜(Al-Si-Cu)，铝钯(Al-Pd)，钛(Ti)，硅化钼(Mo-Si)，和硅化钽(Ta-Si)。第二基片表面材料是，T-Si-O2，SiO2，BSG，PSG，BPSG，P-SiN，T-SiN，LP-SiN和ECR-SiN。在所有这些样品中均能获得同上述的样品1-1具有同样优良的铝膜。
随后，在经过上述的选择性铝淀积的基片上用溅射法无选择地淀积铝，然后构图。这种淀积膜用作掩埋的布线的三维连接是有效的。
窗口中用溅射和选择性淀积所获得的铝膜具有良好的电气和机械接触性，因为窗口中铝膜有改进过的表面状态。
实施例1
下面说明构成本发明第一实施例的MOSFET(MOS场效应晶体管)。
图23A是所说第一实施例的MOSFET的平面图，图23B是沿图23A中X-X′线的截面图。图中画出的有，n型半导体的硅基片101；P-阱102；形成在P-阱102中的n+型漏区103；与漏区103同样形成的源区104；使P-阱的源电极之间起欧姆接触的P+底区105；多晶硅栅电极106；用通孔连接到所说栅电极106的栅电极布线106′；氧化硅绝缘膜109；和用选择氧化形成的带鸟嘴形的场绝缘膜110。
构成本发明最大特征的电极120是单晶铝构成的，它穿过绝缘层109和源区104中的连接孔并延伸到埋入P-阱102中的底部区105。绝缘层109上形成的源电极布线121和电极120由铝构成。埋入漏区103上的连接孔中的漏电极122由单晶铝构成。还有漏电极布线123。
下面参照图24A至24E说明具上述结构的MOSFET的制造方法。
在硅基片上用已知的制造工艺形成P-阱102，漏区103，源区104和场绝缘膜110，然后在它上面形成绝缘区109，在所说绝缘层109上形成栅电极106。然后利用光刻胶光刻形成孔，如在源区104上部的绝缘层109上的光刻胶图形。然后用CHF3-C2F6干式蚀刻形成位于绝缘层109中直到源区的孔，如图24A(开孔工序)所示。
随后，不要除去光刻胶，用Cl2-CBrF3干刻，形成贯穿源区104，并进入P-阱102的孔(蚀刻工序)，在这样形成的孔底，形成底部区105，如图24B(P+形成工序)所示。
然后，如图24C所示，用所述的Al-CVD法用DMAH和氢气，在基片表面温度保持在270℃的条件下在绝缘膜109上表面淀积铝(CVD-Al形成工序)。
然后用已知工艺在漏区103上的绝缘层109中形成连接孔，如图24D所示(开孔工序)，并用上述的Al-CVD法淀积铝。然后用溅射法在所说的电极102和所说漏区103上分别形成源电极布线121和漏电极布线123，如图24E所示(Al布线工序)，器件制作完毕。
正如以前所述的，本发明允许构成一种MOSFET它可以在源区和下部区电气短路的状态下使用，具有所必须的最小元件，无任何多余的表面面积。
实施例2
图25A，以图说明本发明的第二实施例。
在所说的第二实施例中，本发明用于CMOS″非″门电路。制造方法与实施例1基本相同，不再说明。
图25B是本实施例的电路图。图25C是用现有技术获得的类似器件，用于比较。正如从用于比较的代表现有技术的图25A和代表本发明的图25A所看到的，″非″门电路中源区和底部区的连接部分用按本发明的电极结构可以使器件所占的面积明显减少。
实施例3
图26A和26B是本发明的第三个实施例。制造工艺与所说第一实施例基本相同，不再说明。
第三实施例也用作″非″门电路，但它与第二实施例不同，其中的MDS晶体管具有″纵向结构。正如以图中看到的，把本发明的电极结构用在纵向MOS晶体管的电路中，也能较明显地降低所占面积。
实施例4
本发明的第四个实施例图27A和27B说明，电路图示于图27C中。本实施例的制造方法与所述的第一实施例基本相同，不再说明。
在该第四实施例中，把本发明仍然用于由纵向MOS晶体管组成的NAAD(″非与″)电路。正如从图中看到的，本发明的电极结构，在本实施例中，用于减少所占据的面积仍然是有效的。
实施例5
图28是构成本发明第5个实施例的NOR(″或非″)电路元件的剖视图。
图28中205，207分别为PMOS和NMOS晶体管的多晶硅栅；206，208为栅绝缘膜；PMOS晶体管的P+漏层为209；NMOS晶体管的n+源层210；电极，211，212，213，214分别用于漏209，源210，和多晶硅栅205，207。该实施例中，PMOS晶体管的源53和NMOS晶体管的源201，210，也是相互连接的。在NMOS边形成掩埋电极61延伸进n+漏层203，在PMOS边形成P+漏层59用的电极211，两个电极61，211是用上述的Al-CVD法选择性淀积形成的。图28中的结构可以用图6至图17所示的相同工序形成。
NOR(″或非″)电路的第一输入端215接到NMOS晶体管的栅207和PMOS晶体管的栅205。NOR电路的第二输入端216接到NMOS和PMOS晶体管的公共栅55。
该器件以下述方式起作用。当第一输入端215所接收到的电压等于或大于NMOS晶体管的Vth，例如为最高电位时，第二输入端216接收到的电压等于或低于[PMOS的最高电位+Vth]，例如为最低电位时，把沟道形成在NMOS晶体管的下面，因此漏203和源210相连接，输出端207保持在最低电位。在该状态的PMOS晶体管中。P+层101和源区53通过沟道相连，但源53不连接到电源，因为沟道不被形成在漏209和P+层51之间。当加到第一和第二输入端215，216的电压交换时，NMOS晶体管的漏203和源201通过沟道连接，因此，输出端保持在最低电位。在该状态下，PMOS晶体管的漏209和P+层51通过沟道连接，但源53不接电源，因为沟道不被形成在PMOS晶体管的源53和P+层51之间。然后，当第一输入端215和第二输入端216接收到的电压均等于或高于NMOS晶体管的Vth时，例如为最高电位，把沟道形成在NMOS晶体管下面，由此漏203和源201，210通过所说的沟道连，输出端保持在最低电位。源53不接电源，因为沟道不被形成在PMOS晶体管的下面。然后，当第一和第二输入端215，216两端收到的电压等于或低于(PMOS晶体管的最高电位+Vth)时，例如为最低电位，把沟道形成在PMOS晶体管下面，源53通过P+层51接到漏区209，输出端217保持在最高电位。在该状态下，源201，210不接电源，因为沟道没有被形成在NMOS晶体管下面。
如上所述，获得了NOR功能，因为只有当给第一和第二输入端的电压为最低电位，而且输入电位的其他组合处于最低电位时，输出端才保持在最高电位。
本实施例象图5所示实施例一样，也能减少电极的数量和减小元件的尺寸。
实施例6
图29是构成本发明第6个实施例的NAND与非电路器件的剖视图。
图29中给出了PMOS晶体管的P+源层218和NMOS晶体管的n+漏层219。该器件中把延伸进P+漏层51的掩埋电极60形成在PMOS一边，使n+漏219用的电极220形成在NMOS一边。所说电极220也是用DMAH和氢选择性铝淀积法形成的。图29所示结构用图6至17所示的相同工序制成。
把NAND电路的第一输入端221接到NMOS晶体管的栅207和PMOS晶体管的栅205。把NAND电路的第二输入端222接到NMOS晶体管和PMOS晶体管的公共栅55。
本实施例器件以下述方式起作用。当第一输入端221收到的电压等于或高于NMOS晶体管的Vth时，例如为最高电位时，和第二输入端222收到的电压等于或低于[PMOS晶体管的最高电位+Vth)时。例如为最低电位时，沟道被形成在PMOS晶体管的下面。漏51和源53相连，输出端223保持在最高电位。处于这种状态下的NMOS晶体管中，通过沟道使n+层203与漏219相连，但源201不接电源，因为沟道不是形成在源201和n+层203之间。当加到第一和第二输入端221，222上的电压互换时，PMOS晶体管的漏51和源218通过沟道相连，输出端223保持在最高电位。该状态中，源201不接电源，因为沟道不是形成在NMOS晶体管的漏219和n+层203之间。然后，当第一和第二输入端收到的电压均等于或低于[PMOS晶体管的最高电位Vth]时，例如为最低电位时，沟道被形成在PMOS晶体管下面，漏51通过所说的沟道接到源53，218，输出端223保持在最高电位。这种状态下，源201不接到电源。因为沟道不是形成在NMOS晶体管下面。然后，当第一和第二输入端收到的电压均等于或高于NMOS晶体管的Vth时。例如为最高电位时，沟道被形成在NMOS晶体管下面，漏219通过n+层203与源200连接，输出端保持在低电位。该状态下，源53，218不接到电源，因为沟道不是形成在PMOS晶体管下面。
NAND功能是这样获得的，只有当给第一和第二输入端最高电位时，输出端才保持在最低电位，但输入端电位的其他组合保持在最高电位。
该NMND电路器件也是有效量减少了的电极，因此器件的尺寸也减少。
在所述的实施例5和6中，甚至在n-型和P-型半导体相互交换的情况下，也能获得类似的优点。
当用金属或硅化物电极代替多晶硅电极时也能获得类似的优点。
正如所说明的，本发明也允许获得其有很小的功能元件的半导体器件，这些很小的功能元件可以由所需要的无任何多余表面积的最小元件构成，因需能明显降低占据的面积，并能获得精细的几何形状和高集成度。

Claims (89)

1.一种具有一个半导体主体包括一个垂直场效应晶体管的半导体器件，包括：
a)第一导电类型的第一和第二半导体区(53和51或201和203)以提供源区和漏区；
b)设置在第二半导体区上的与第一导电类型不同的第二导电类型的第三半导体区(52或202)，具有一个将第一和第二半导体区(53和51或201和203)隔开的部分并提供一个导电的沟道区；
c)一个栅极(55)，由绝缘材料(54)将之与导电沟道区隔开，使得源区，导电沟道区和漏区沿着栅极(55)的一个侧表面排列；以及
d)一个沿第三半导体区(52或202)延伸的电极(60或61)与第二半导体区(51或203)电接触，从而使第二和第三半导体区短路。
2.根据权利要求1所述的半导体器件，其特征在于其中提供至少一个补偿该晶体管的导电类型的另一个垂直场效应晶体管，所述的其它晶体管包括：
第二导电类型的第四和第五半导体区(53和51)，以提供源区和漏区；
设置在第五半导体区(51)上的第一导电类型的第六半导体区(52)，具有一个将第四和第五半导体区(53和51)隔开的部分并提供一个导电的沟道区：栅极(55)对两个晶体管共用，并使得所述另一个晶体管的源区，导电沟道区和漏区沿着栅极(55)的一个侧表面排列，相对于该侧表面，所述晶体管的源区，导电沟道区和漏区被沿着该表面排列；以及
另一个电极(60)，与第六半导体区(52)和第四和第五半导体区之一电接触，从而短路第六半导体区和第四和第五半导体区之一。
3.根据权利要求2的半导体器件，其特征在于一个沿第六半导体区延伸的电极(60)与第五半导体区(51)电接触，从而使第五和第六半导体区短路。
4.根据权利要求2的半导体器件，其特征在于一个沿第四半导体区延伸的电极与第五半导体区(51)电接触，从而使第四和第六半导体区短路。
5.根据前述任一个权利要求所述的半导体器件，其特征在于提供有至少一个另外的垂直场效应晶体管，包括：
另外一个第一半导体区(210)，与第二半导体区(203)一起提供另一个晶体管的源区和漏区，另外的第一半导体区(210)由第三半导体区(202)与第二半导体区隔开，提供一个另一个晶体管(202)的导电沟道区；以及
另一个栅电极(207)，由绝缘材料(208)与导电沟道区隔开，使得该另外的半导体的源区，导电沟道区和漏区沿着另外的栅极(207)的侧表面排列。
6.根据权利要求1-4中任一个所述的半导体器件，其特征在于每个短路电极(60，61)是由铝或主要由铝构成的导电材料构成的。
7.根据权利要求5所述的半导体器件，其特征在于每个短路电极(60，61)是由铝或主要由铝构成的导电材料构成的。
8.根据权利要求1-4中任一个所述的半导体器件，其特征在于所述的第二半导体区(51或203)是掩埋在所述的半导体主体之中，并被设置在第二导电类型的基片上。
9.根据权利要求5所述的半导体器件，其特征在于所述的第二半导体区(51或203)是掩埋在所述的半导体主体之中，并被设置在第二导电类型的基片上。
10.根据权利要求6所述的半导体器件，其特征在于所述的第二半导体区(51或203)是掩埋在所述的半导体主体之中，并被设置在第二导电类型的基片上。
11.根据权利要求7所述的半导体器件，其特征在于所述的第二半导体区(51或203)是掩埋在所述的半导体主体之中，并被设置在第二导电类型的基片上。
12.根据权利要求8的半导体器件，其特征在于掩埋的电极(60或61)与基片接触。
13.根据权利要求9的半导体器件，其特征在于掩埋的电极(60或61)与基片接触。
14.根据权利要求10的半导体器件，其特征在于掩埋的电极(60或61)与基片接触。
15.根据权利要求11的半导体器件，其特征在于掩埋的电极(60或61)与基片接触。
16.根据权利要求1-4中任一所述的半导体器件，其特征在于第二半导体区(52)被掩埋在半导体主体中，并被设置在第二导电类型的另一个半导体区(56)上。
17.根据权利要求5所述的半导体器件，其特征在于第二半导体区(52)被掩埋在半导体主体中，并被设置在第二导电类型的另一个半导体区(56)上。
18.根据权利要求6所述的半导体器件，其特征在于第二半导体区(52)被掩埋在半导体主体中，并被设置在第二导电类型的另一个半导体区(56)上。
19.根据权利要求7所述的半导体器件，其特征在于第二半导体区(52)被掩埋在半导体主体中，并被设置在第二导电类型的另一个半导体区(56)上。
20.根据权利要求16的半导体器件，其特征在于另一个半导体区(56)被设置在第一导电类型的基片上。
21.根据权利要求17的半导体器件，其特征在于另一个半导体区(56)被设置在第一导电类型的基片上。
22.根据权利要求18的半导体器件，其特征在于另一个半导体区(56)被设置在第一导电类型的基片上。
23.根据权利要求19的半导体器件，其特征在于另一个半导体区(56)被设置在第一导电类型的基片上。
24.根据前述权利要求1-4中任一个所述的半导体器件，其特征在于包括一个NOT电路元件。
25.根据前述权利要求5所述的半导体器件，其特征在于包括一个NOT电路元件。
26.根据前述权利要求6所述的半导体器件，其特征在于包括一个NOT电路元件。
27.根据前述权利要求8所述的半导体器件，其特征在于包括一个NOT电路元件。
28.根据前述权利要求9所述的半导体器件，其特征在于包括一个NOT电路元件。
29.根据前述权利要求10所述的半导体器件，其特征在于包括一个NOT电路元件。
30.根据前述权利要求11所述的半导体器件，其特征在于包括一个NOT电路元件。
31.根据前述权利要求12所述的半导体器件，其特征在于包括一个NOT电路元件。
32.根据前述权利要求13所述的半导体器件，其特征在于包括一个NOT电路元件。
33.根据前述权利要求14所述的半导体器件，其特征在于包括一个NOT电路元件。
34.根据前述权利要求15所述的半导体器件，其特征在于包括一个NOT电路元件。
35.根据前述权利要求16所述的半导体器件，其特征在于包括一个NOT电路元件。
36.根据前述权利要求17所述的半导体器件，其特征在于包括一个NOT电路元件。
37.根据前述权利要求18所述的半导体器件，其特征在于包括一个NOT电路元件。
38.根据前述权利要求19所述的半导体器件，其特征在于包括一个NOT电路元件。
39.根据前述权利要求20所述的半导体器件，其特征在于包括一个NOT电路元件。
40.根据前述权利要求21所述的半导体器件，其特征在于包括一个NOT电路元件。
41.根据前述权利要求22所述的半导体器件，其特征在于包括一个NOT电路元件。
42.根据前述权利要求23所述的半导体器件，其特征在于包括一个NOT电路元件。
43.根据前述权利要求1-4中任一所述的半导体器件，其特征在于包括一个NOR电路元件。
44.根据权利要求5所述的半导体器件，其特征在于包括一个NOR电路元件。
45.根据权利要求6所述的半导体器件，其特征在于包括一个NOR电路元件。
46.根据权利要求7所述的半导体器件，其特征在于包括一个NOR电路元件。
47.根据权利要求8所述的半导体器件，其特征在于包括一个NOR电路元件。
48.根据权利要求9所述的半导体器件，其特征在于包括一个NOR电路元件。
49.根据权利要求10所述的半导体器件，其特征在于包括一个NOR电路元件。
50.根据权利要求11所述的半导体器件，其特征在于包括一个NOR电路元件。
51.根据权利要求12所述的半导体器件，其特征在于包括一个NOR电路元件。
52.根据权利要求1 3所述的半导体器件，其特征在于包括一个NOR电路元件。
53.根据权利要求14所述的半导体器件，其特征在于包括一个NOR电路元件。
54.根据权利要求15所述的半导体器件，其特征在于包括一个NOR电路元件。
55.根据权利要求16所述的半导体器件，其特征在于包括一个NOR电路元件。
56.根据权利要求17所述的半导体器件，其特征在于包括一个NOR电路元件。
57.根据权利要求18所述的半导体器件，其特征在于包括一个NOR电路元件。
58.根据权利要求19所述的半导体器件，其特征在于包括一个NOR电路元件。
59.根据权利要求20所述的半导体器件，其特征在于包括一个NOR电路元件。
60.根据权利要求21所述的半导体器件，其特征在于包括一个NOR电路元件。
61.根据权利要求22所述的半导体器件，其特征在于包括一个NOR电路元件。
62.根据权利要求2 3所述的半导体器件，其特征在于包括一个NOR电路元件。
63.根据权利要求1-4中任一个所述的半导体器件，其特征在于包括一个NOR电路元件。
64.根据权利要求5所述的半导体器件，其特征在于包括一个NAND电路元件。
65.根据权利要求6所述的半导体器件，其特征在于包括一个NAND电路元件。
66.根据权利要求7所述的半导体器件，其特征在于包括一个NAND电路元件。
67.根据权利要求8所述的半导体器件，其特征在于包括一个NAND电路元件。
68.根据权利要求9所述的半导体器件，其特征在于包括一个NAND电路元件。
69.根据权利要求10所述的半导体器件，其特征在于包括一个NAND电路元件。
70.根据权利要求11所述的半导体器件，其特征在于包括一个NAND电路元件。
71.根据权利要求12所述的半导体器件，其特征在于包括一个NAND电路元件。
72.根据权利要求13所述的半导体器件，其特征在于包括一个NAND电路元件。
73.根据权利要求14所述的半导体器件，其特征在于包括一个NAND电路元件。
74.根据权利要求15所述的半导体器件，其特征在于包括一个NAND电路元件。
75.根据权利要求16所述的半导体器件，其特征在于包括一个NAND电路元件。
76.根据权利要求17所述的半导体器件，其特征在于包括一个NAND电路元件。
77.根据权利要求18所述的半导体器件，其特征在于包括一个NAND电路元件。
78.根据权利要求19所述的半导体器件，其特征在于包括一个NAND电路元件。
79.根据权利要求20所述的半导体器件，其特征在于包括一个NAND电路元件。
80.根据权利要求21所述的半导体器件，其特征在于包括一个NAND电路元件。
81.根据权利要求22所述的半导体器件，其特征在于包括一个NAND电路元件。
82.根据权利要求23所述的半导体器件，其特征在于包括一个NAND电路元件。
83.制造具有一个半导体主体包括一个垂直场效应晶体管的半导体器件的方法，该方法包括：
提供第一导电类型的第一和第二半导体区(53和51或201和203)并由与第一导电类型不同的第二导电类型的设置在第二导电区(51或203)上的第三区(52或202)隔开，第一和第二半导体区提供晶体管的源区和漏区，并且第三半导体区的一部分隔开第一和第二半导体区提供一个导电沟道区；
形成一个延伸至半导体主体内部的孔；
在所述的孔中形成一个由绝缘材料(54)与第三半导体区的导电沟道区绝缘的栅电极(55)，使得晶体管的源区，导电沟道区和漏区沿着栅极(55)的一个侧表面排列；以及
形成沿着第三半导体区延伸到第二半导体区的孔，并在孔内淀积导电材料形成沿着第三半导体区延伸的电极(60或61)，与第二半导体区电接触，从而短路第三和第二半导体区。
84.根据权利要求83的方法，其特征在于还包括形成至少一个互补导电类型的其它垂直场效应晶体管：
形成第二导电类型的第四和第五半导体区(53和51)，由设置在第五半导体区(51)上第一导电类型的第六区(52)隔开，使得第六半导体区的一部分隔开第四和第五半导体区并提供导电沟道区隔开由第四和第五半导体区形成的源区和漏区，第四，第五和第六半导体区分别与第一，第二和第三半导体区相邻；
形成栅电极(55)，使得所述另一个晶体管的源区，导电沟道区和漏区沿着栅电极的侧表面排列，相对于该侧表面，所述晶体管的源区，导电沟道区和漏区被排列；
形成另一个延伸至半导体主体内部的孔并在孔内淀积导电材料形成另一个电极(60)，与第六半导体区和第四和第六半导体区的一个电接触，从而短路第六半导体区和第四和第五半导体区之一。
85.根据权利要求84的方法，其特征在于形成另一个沿着第六区到第五区延伸的孔，使得另外的电极(60，61)短路第五和第六半导体区。
86.根据权利要求84的方法，其特征在于形成另一个沿着第四区到第六区延伸的孔，使得短路第四和第六半导体区。
87.根据权利要求83-86中任一个所述的方法，其特征在于包括通过提供另一个第一半导体区(210)形成至少一个另外的垂直场效应晶体管，使得另外的第一半导体区(210)被第三半导体区与第二半导体区隔开所述的第三半导体区提供另外晶体管的导电沟道区，另外的第一半导体区(210)和第二半导体区(203)提供另外晶体管的源区和漏区；并且提供一个栅极(207)，由绝缘材料(208)与导电沟道区隔开，使得另外的晶体管的源区，导电沟道区和漏区沿着另外的栅极(207)的一个侧表面排列。
88.根据权利要求83-86中任一个所述的方法，其特征在于通过使用氢化二甲基铝和氢气的化学气相淀积向孔中有选择地淀积铝，形成所述的或每个短路电极。
89.根据权利要求87所述的方法，其特征在于通过使用氢化二甲基铝和氢气的化学气相淀积向孔中有选择地淀积铝，形成所述的或每个短路电极。
CN91104371.3A 1990-05-31 1991-05-31 半导体器件及其制造方法 Expired - Fee Related CN1052343C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP139618/90 1990-05-31
JP13961890 1990-05-31
JP139618/1990 1990-05-31
JP208145/90 1990-08-08
JP20814590 1990-08-08
JP208145/1990 1990-08-08

Publications (2)

Publication Number Publication Date
CN1057736A CN1057736A (zh) 1992-01-08
CN1052343C true CN1052343C (zh) 2000-05-10

Family

ID=26472367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN91104371.3A Expired - Fee Related CN1052343C (zh) 1990-05-31 1991-05-31 半导体器件及其制造方法

Country Status (10)

Country Link
US (2) US5378914A (zh)
EP (1) EP0459771B1 (zh)
JP (1) JP3067263B2 (zh)
CN (1) CN1052343C (zh)
AT (1) ATE157482T1 (zh)
DE (1) DE69127402T2 (zh)
DK (1) DK0459771T3 (zh)
ES (1) ES2104668T3 (zh)
GR (1) GR3025139T3 (zh)
MY (1) MY107475A (zh)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661266A (ja) * 1992-08-06 1994-03-04 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH07130871A (ja) * 1993-06-28 1995-05-19 Toshiba Corp 半導体記憶装置
DE4340967C1 (de) * 1993-12-01 1994-10-27 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor
DE4341667C1 (de) * 1993-12-07 1994-12-01 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung
JP3338178B2 (ja) * 1994-05-30 2002-10-28 株式会社東芝 半導体装置およびその製造方法
US5510287A (en) * 1994-11-01 1996-04-23 Taiwan Semiconductor Manuf. Company Method of making vertical channel mask ROM
US5455190A (en) * 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
JP3303601B2 (ja) * 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
US6917083B1 (en) * 1995-07-27 2005-07-12 Micron Technology, Inc. Local ground and VCC connection in an SRAM cell
WO1997013279A1 (en) * 1995-10-02 1997-04-10 Siliconix Incorporated Trench-gated mosfet including integral temperature detection diode
JP3141769B2 (ja) * 1996-02-13 2001-03-05 富士電機株式会社 絶縁ゲート型サイリスタ及びその製造方法
US5929476A (en) 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
JP3397057B2 (ja) * 1996-11-01 2003-04-14 日産自動車株式会社 半導体装置
JPH10290007A (ja) * 1997-04-14 1998-10-27 Sharp Corp 半導体装置およびその製造方法
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6222271B1 (en) * 1997-07-15 2001-04-24 Micron Technology, Inc. Method of using hydrogen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom
US5969423A (en) * 1997-07-15 1999-10-19 Micron Technology, Inc. Aluminum-containing films derived from using hydrogen and oxygen gas in sputter deposition
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6528837B2 (en) * 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
JPH11186194A (ja) * 1997-12-19 1999-07-09 Nec Corp 半導体装置の製造方法
US6100123A (en) 1998-01-20 2000-08-08 International Business Machines Corporation Pillar CMOS structure
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6020239A (en) * 1998-01-28 2000-02-01 International Business Machines Corporation Pillar transistor incorporating a body contact
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6057238A (en) * 1998-03-20 2000-05-02 Micron Technology, Inc. Method of using hydrogen and oxygen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6204123B1 (en) 1998-10-30 2001-03-20 Sony Corporation Vertical floating gate transistor with epitaxial channel
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
CN1163973C (zh) * 1999-03-01 2004-08-25 通用半导体公司 沟槽式双扩散金属氧化物半导体器件及其制造方法
US6500744B2 (en) 1999-09-02 2002-12-31 Micron Technology, Inc. Methods of forming DRAM assemblies, transistor devices, and openings in substrates
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
DE10231966A1 (de) * 2002-07-15 2004-02-12 Infineon Technologies Ag Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
JP4028333B2 (ja) * 2002-09-02 2007-12-26 株式会社東芝 半導体装置
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7838875B1 (en) 2003-01-22 2010-11-23 Tsang Dean Z Metal transistor device
US6747306B1 (en) 2003-02-04 2004-06-08 International Business Machines Corporation Vertical gate conductor with buried contact layer for increased contact landing area
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
DE102006030631B4 (de) * 2006-07-03 2011-01-05 Infineon Technologies Austria Ag Halbleiterbauelementanordnung mit einem Leistungsbauelement und einem Logikbauelement
KR100949890B1 (ko) * 2007-12-11 2010-03-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100922557B1 (ko) * 2007-12-27 2009-10-21 주식회사 동부하이텍 Ｃｍｏｓ 트랜지스터 및 그 제조 방법
JP5493669B2 (ja) * 2009-10-07 2014-05-14 ソニー株式会社 固体撮像装置、撮像装置、および固体撮像装置の製造方法
CN102403256B (zh) * 2010-09-08 2014-02-26 上海华虹宏力半导体制造有限公司 赝埋层及制造方法、深孔接触及三极管
JP5075959B2 (ja) * 2010-09-14 2012-11-21 株式会社東芝 抵抗変化メモリ
US8704297B1 (en) * 2012-10-12 2014-04-22 Force Mos Technology Co., Ltd. Trench metal oxide semiconductor field effect transistor with multiple trenched source-body contacts for reducing gate charge
CN103137646A (zh) * 2013-03-15 2013-06-05 中国科学院微电子研究所 用于双极型阻变存储器交叉阵列集成方式的选通器件单元
US9397094B2 (en) 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2930780C2 (de) * 1979-07-28 1982-05-27 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zur Herstellung eines VMOS-Transistors
JPS57162457A (en) * 1981-03-31 1982-10-06 Fujitsu Ltd Semiconductor memory unit
JPS6050063B2 (ja) * 1982-08-24 1985-11-06 株式会社東芝 相補型ｍｏｓ半導体装置及びその製造方法
JPS60148147A (ja) * 1984-01-13 1985-08-05 Nec Corp 半導体装置
JPS618969A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
JPS61136682A (ja) * 1984-12-05 1986-06-24 Nec Corp レ−ザｃｖｄ方法
JPH0793282B2 (ja) * 1985-04-15 1995-10-09 株式会社日立製作所 半導体装置の製造方法
JPS6252969A (ja) * 1985-08-30 1987-03-07 Nippon Texas Instr Kk 絶縁ゲ−ト型電界効果半導体装置
US4740826A (en) * 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
JPH0687500B2 (ja) * 1987-03-26 1994-11-02 日本電気株式会社 半導体記憶装置およびその製造方法
JPS63288057A (ja) * 1987-05-20 1988-11-25 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
US4845051A (en) * 1987-10-29 1989-07-04 Siliconix Incorporated Buried gate JFET
JPH01194437A (ja) * 1988-01-29 1989-08-04 Mitsubishi Electric Corp 半導体装置
JPH01244646A (ja) * 1988-03-25 1989-09-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPH01244546A (ja) * 1988-03-25 1989-09-28 Hokuriku Nippon Denki Software Kk データ処理装置の機能診断方式
US4898835A (en) * 1988-10-12 1990-02-06 Sgs-Thomson Microelectronics, Inc. Single mask totally self-aligned power MOSFET cell fabrication process
US5016070A (en) * 1989-06-30 1991-05-14 Texas Instruments Incorporated Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors
DE69026566T2 (de) * 1989-09-26 1996-11-14 Canon Kk Verfahren zur Herstellung von einer abgeschiedenen Metallschicht, die Aluminium als Hauptkomponent enthält, mit Anwendung von Alkalimetallaluminiumhydride
JP2721023B2 (ja) * 1989-09-26 1998-03-04 キヤノン株式会社 堆積膜形成法
US5077228A (en) * 1989-12-01 1991-12-31 Texas Instruments Incorporated Process for simultaneous formation of trench contact and vertical transistor gate and structure
US5010386A (en) * 1989-12-26 1991-04-23 Texas Instruments Incorporated Insulator separated vertical CMOS
ATE139866T1 (de) * 1990-02-19 1996-07-15 Canon Kk Verfahren zum herstellen von abgeschiedener metallschicht, die aluminium als hauptkomponente enthält, mit anwendung von alkylaluminiumhydrid

Also Published As

Publication number Publication date
JP3067263B2 (ja) 2000-07-17
JPH04226075A (ja) 1992-08-14
EP0459771A2 (en) 1991-12-04
ATE157482T1 (de) 1997-09-15
US5583075A (en) 1996-12-10
DE69127402T2 (de) 1998-01-02
DE69127402D1 (de) 1997-10-02
US5378914A (en) 1995-01-03
ES2104668T3 (es) 1997-10-16
DK0459771T3 (da) 1997-09-22
CN1057736A (zh) 1992-01-08
GR3025139T3 (en) 1998-02-27
EP0459771B1 (en) 1997-08-27
EP0459771A3 (en) 1992-02-05
MY107475A (en) 1995-12-30

Similar Documents

Publication Publication Date Title
CN1052343C (zh) 半导体器件及其制造方法
CN1139129C (zh) 半导体集成电路器件及其制造方法
CN1206736C (zh) 半导体装置、互补型半导体装置
CN1933158A (zh) 半导体装置及其制造方法
CN1235292C (zh) 半导体器件及其制造方法
CN1190853C (zh) 半导体器件
CN1210780C (zh) 槽型元件分离结构
CN101075577A (zh) 半导体装置的制造方法
CN1155072C (zh) 具有沟槽隔离结构的半导体器件及其制造方法
CN1725511A (zh) 半导体器件及其制造方法
CN1034533C (zh) 超大规模集成电路静态随机存储器
CN1956219A (zh) 半导体装置及其制造方法
CN1499633A (zh) 半导体器件及其制造方法
CN1107344C (zh) 利用有选择的外延生长方法的半导体器件制造方法
CN1893114A (zh) 具有铁电膜作为栅极绝缘膜的半导体器件及其制造方法
CN1956223A (zh) 半导体装置及其制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1599067A (zh) 薄膜半导体器件、其制造工艺以及液晶显示器
CN1825568A (zh) 制造半导体集成电路的方法
CN1956194A (zh) 半导体装置及其制造方法
CN1617353A (zh) 半导体器件的制造方法
CN1349253A (zh) 半导体装置的制造方法及半导体装置
CN1945835A (zh) 半导体装置及其制造方法
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1649160A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C15 Extension of patent right duration from 15 to 20 years for appl. with date before 31.12.1992 and still valid on 11.12.2001 (patent law change 1993)
OR01 Other related matters
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee