JPH04226075A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04226075A JPH04226075A JP3129771A JP12977191A JPH04226075A JP H04226075 A JPH04226075 A JP H04226075A JP 3129771 A JP3129771 A JP 3129771A JP 12977191 A JP12977191 A JP 12977191A JP H04226075 A JPH04226075 A JP H04226075A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 77
- 238000000034 method Methods 0.000 claims description 55
- 239000007789 gas Substances 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 23
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 14
- TUTOKIOKAWTABR-UHFFFAOYSA-N dimethylalumane Chemical group C[AlH]C TUTOKIOKAWTABR-UHFFFAOYSA-N 0.000 claims description 13
- 239000001257 hydrogen Substances 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- 125000005234 alkyl aluminium group Chemical group 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 6
- ORVACBDINATSAR-UHFFFAOYSA-N dimethylaluminum Chemical compound C[Al]C ORVACBDINATSAR-UHFFFAOYSA-N 0.000 claims description 2
- NLYAJNPCOHFWQQ-UHFFFAOYSA-N kaolin Chemical compound O.O.O=[Al]O[Si](=O)O[Si](=O)O[Al]=O NLYAJNPCOHFWQQ-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 57
- 238000005530 etching Methods 0.000 description 30
- 238000010586 diagram Methods 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 238000010438 heat treatment Methods 0.000 description 20
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 17
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 14
- 230000008021 deposition Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 9
- 230000010354 integration Effects 0.000 description 9
- 239000012298 atmosphere Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 229910018182 Al—Cu Inorganic materials 0.000 description 5
- 229910018594 Si-Cu Inorganic materials 0.000 description 5
- 229910008332 Si-Ti Inorganic materials 0.000 description 5
- 229910008465 Si—Cu Inorganic materials 0.000 description 5
- 229910006749 Si—Ti Inorganic materials 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 4
- 150000002367 halogens Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- -1 argon ions Chemical class 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910018523 Al—S Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910007159 Si(CH3)4 Inorganic materials 0.000 description 1
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- 229910005096 Si3H8 Inorganic materials 0.000 description 1
- 229910003910 SiCl4 Inorganic materials 0.000 description 1
- 229910003822 SiHCl3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910003074 TiCl4 Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- IEQUNHXCJVILJQ-UHFFFAOYSA-N aluminum palladium Chemical compound [Al].[Pd] IEQUNHXCJVILJQ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- RJCQBQGAPKAMLL-UHFFFAOYSA-N bromotrifluoromethane Chemical compound FC(F)(F)Br RJCQBQGAPKAMLL-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- CWEHKOAQFGHCFQ-UHFFFAOYSA-N methylalumane Chemical compound [AlH2]C CWEHKOAQFGHCFQ-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- UBZYKBZMAMTNKW-UHFFFAOYSA-J titanium tetrabromide Chemical compound Br[Ti](Br)(Br)Br UBZYKBZMAMTNKW-UHFFFAOYSA-J 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置に関し、特に機能素子の電極構造に特徴を有
する半導体装置およびその製造方法に関するものである
。
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置に関し、特に機能素子の電極構造に特徴を有
する半導体装置およびその製造方法に関するものである
。
【０００２】
【従来の技術】近年、高集積化された半導体回路装置を
提供するために、例えばゲート長がサブミクロンオーダ
ーのＭＯＳ トランジスタの開発等、微細加工された機
能素子の実用化が望まれている。具体的にはゲート長が
０．８ μｍ のＭＯＳ トランジスタであれば、素子
は２０μｍ２程の面積を占め、高集積化に適した構造と
なっている。
提供するために、例えばゲート長がサブミクロンオーダ
ーのＭＯＳ トランジスタの開発等、微細加工された機
能素子の実用化が望まれている。具体的にはゲート長が
０．８ μｍ のＭＯＳ トランジスタであれば、素子
は２０μｍ２程の面積を占め、高集積化に適した構造と
なっている。
【０００３】しかしながら、機能素子の微細化が進み、
高集積化が計られてきたが、期待されたような良好な特
性を得ることは難しかった。このような点は従来より機
能素子の形成方法に係る問題点と考えられており、必然
的に機能素子形成プロセスの改良に重点が置かれていた
。すなわち、良好な動作をする素子を安定して再現性良
く形成することが歩留まりを向上させる重要な点である
との認識が強かった。
高集積化が計られてきたが、期待されたような良好な特
性を得ることは難しかった。このような点は従来より機
能素子の形成方法に係る問題点と考えられており、必然
的に機能素子形成プロセスの改良に重点が置かれていた
。すなわち、良好な動作をする素子を安定して再現性良
く形成することが歩留まりを向上させる重要な点である
との認識が強かった。
【０００４】しかしながら、本発明者らが、素子構造や
素子形成プロセスを詳細に研究検討した結果、その電極
および／または配線の構造を大幅に工夫をこらして構成
することにより微細加工および高集積化を図ることがで
き、性能も向上することが判明した。このことを以下に
ＭＯＳＦＥＴおよびプレーナ型のＣＭＯＳトランジスタ
を例に挙げて説明する。
素子形成プロセスを詳細に研究検討した結果、その電極
および／または配線の構造を大幅に工夫をこらして構成
することにより微細加工および高集積化を図ることがで
き、性能も向上することが判明した。このことを以下に
ＭＯＳＦＥＴおよびプレーナ型のＣＭＯＳトランジスタ
を例に挙げて説明する。
【０００５】図１（ａ），（ｂ） は従来の機能素子の
一例を示すものであり、図１（ａ） はその模式的上面
図、図１（ｂ） は図１（ａ） のＡＡ’線による模式
的断面図である。
一例を示すものであり、図１（ａ） はその模式的上面
図、図１（ｂ） は図１（ａ） のＡＡ’線による模式
的断面図である。
【０００６】図中、符号１はｎ型半導体基板、２はＰ−
型半導体領域（Ｐ−ウエル）である。このＰ−ウエル２
にはｎ＋型半導体からなるドレイン領域３、ソース領域
４およびＰ−ウエル２と電極とをオーミックに接続する
ためのサブ領域５とが形成されている。Ｐ−ウエル２の
チャネル部上にはゲート絶縁膜を介してゲート電極６が
設けられ、図のようなｎチャネルＭＯＳＦＥＴが形成さ
れている。７はドレイン電極、８はソース電極であり、
各々絶縁層９に設けられたコンタクトホールを介して前
記ドレイン領域３、ソース領域４およびサブ領域５に接
続されている。
型半導体領域（Ｐ−ウエル）である。このＰ−ウエル２
にはｎ＋型半導体からなるドレイン領域３、ソース領域
４およびＰ−ウエル２と電極とをオーミックに接続する
ためのサブ領域５とが形成されている。Ｐ−ウエル２の
チャネル部上にはゲート絶縁膜を介してゲート電極６が
設けられ、図のようなｎチャネルＭＯＳＦＥＴが形成さ
れている。７はドレイン電極、８はソース電極であり、
各々絶縁層９に設けられたコンタクトホールを介して前
記ドレイン領域３、ソース領域４およびサブ領域５に接
続されている。
【０００７】機能素子のように複数の端子を有するもの
は、その一方の電位を固定して使用する場合が多くあり
、上述したＭＯＳＦＥＴの例では、ソース領域とサブ領
域とを同電位にして使用する。そのために、ソース領域
４の隣にはフィールド絶縁膜１０を介してサブ領域５が
横方向に配置され、前記ソース領域４とサブ領域５とが
コンタクトホールによりその上のソース電極８を介して
短絡して配線されている。
は、その一方の電位を固定して使用する場合が多くあり
、上述したＭＯＳＦＥＴの例では、ソース領域とサブ領
域とを同電位にして使用する。そのために、ソース領域
４の隣にはフィールド絶縁膜１０を介してサブ領域５が
横方向に配置され、前記ソース領域４とサブ領域５とが
コンタクトホールによりその上のソース電極８を介して
短絡して配線されている。
【０００８】このような構造では、平面的に間に介在す
るフィールド絶縁膜１０およびコンタクトホールとを複
数設ける必要性があり、そのため素子の占める面積が大
きくなり、微細加工できたとしても高集積化が充分達成
されない。
るフィールド絶縁膜１０およびコンタクトホールとを複
数設ける必要性があり、そのため素子の占める面積が大
きくなり、微細加工できたとしても高集積化が充分達成
されない。
【０００９】上述した問題を解決するための構造として
は、図２（ａ），（ｂ） に示すような半導体装置があ
る。図２（ａ） はその模式的上面図、図２（ｂ） は
図２（ａ） のＢＢ’線による模式的断面図である。こ
の構成ではソース領域４とサブ領域５とを直接接するよ
うに配置することで、フィールド絶縁膜を間に介在させ
ることなく済み、また、コンタクトホールもソース領域
４とサブ領域５にそれぞれ１ずつは必要なくなり、ソー
ス領域４およびサブ領域５に対して１つで済む。
は、図２（ａ），（ｂ） に示すような半導体装置があ
る。図２（ａ） はその模式的上面図、図２（ｂ） は
図２（ａ） のＢＢ’線による模式的断面図である。こ
の構成ではソース領域４とサブ領域５とを直接接するよ
うに配置することで、フィールド絶縁膜を間に介在させ
ることなく済み、また、コンタクトホールもソース領域
４とサブ領域５にそれぞれ１ずつは必要なくなり、ソー
ス領域４およびサブ領域５に対して１つで済む。
【００１０】しかしながら、上記構成といえども、ソー
ス領域４とサブ領域５とが横方向に配置されるために余
分な領域を占有している。また、ソース領域４とサブ領
域５とを充分に短絡させるためにはコンタクトホールの
径寸法もある程度大きくする必要があり、製造プロセス
の設計自由度の増大を図りにくい。
ス領域４とサブ領域５とが横方向に配置されるために余
分な領域を占有している。また、ソース領域４とサブ領
域５とを充分に短絡させるためにはコンタクトホールの
径寸法もある程度大きくする必要があり、製造プロセス
の設計自由度の増大を図りにくい。
【００１１】次に、プレーナ型のＣＭＯＳトランジスタ
の例を説明する。
の例を説明する。
【００１２】集積回路中に使われる論理回路には、高集
積度、高速動作、低消費電力等の機能を持ち合わせた機
能素子が必要とされ、近年ではプレーナ型のＣＭＯＳト
ランジスタで形成された論理回路が、上記の要求を満た
す素子として広く使われている。図３は従来のプレーナ
型ＣＭＯＳトランジスタで形成された反転論理回路の構
造を説明するための模式図である。
積度、高速動作、低消費電力等の機能を持ち合わせた機
能素子が必要とされ、近年ではプレーナ型のＣＭＯＳト
ランジスタで形成された論理回路が、上記の要求を満た
す素子として広く使われている。図３は従来のプレーナ
型ＣＭＯＳトランジスタで形成された反転論理回路の構
造を説明するための模式図である。
【００１３】ｐ型基板５０１ にはｎ−層５０２，ｐ−
層５０３ が設けられ、更にＬＯＣＯＳ 酸化膜５０４
，層間絶縁膜５０５ が形成されている。ＰＭＯＳトラ
ンジスタ側には基板電位をとるためのｎ＋層５０６，ド
レインｐ＋層５０７ およびソースｐ＋層５０８ が、
ＮＭＯＳトランジスタ側にはソースｎ＋層５０９，ドレ
インｎ＋層５１０ および基板電位をとるためのｐ＋層
５１１ が形成されている。さらに、ゲート酸化膜５１
２，ＰＭＯＳトランジスタのゲート電極５１３ および
ＮＭＯＳトランジスタのゲート電極５１４ が形成され
ている。
層５０３ が設けられ、更にＬＯＣＯＳ 酸化膜５０４
，層間絶縁膜５０５ が形成されている。ＰＭＯＳトラ
ンジスタ側には基板電位をとるためのｎ＋層５０６，ド
レインｐ＋層５０７ およびソースｐ＋層５０８ が、
ＮＭＯＳトランジスタ側にはソースｎ＋層５０９，ドレ
インｎ＋層５１０ および基板電位をとるためのｐ＋層
５１１ が形成されている。さらに、ゲート酸化膜５１
２，ＰＭＯＳトランジスタのゲート電極５１３ および
ＮＭＯＳトランジスタのゲート電極５１４ が形成され
ている。
【００１４】ＰＭＯＳのドレイン５０７ と基板電位を
とるｎ＋ 層５０６ は最高電位を与えられ、ＮＭＯＳ
のドレイン５１０ と基板電位をとるｐ＋ 層５１１
は最低電位を与えられる。ＰＭＯＳとＮＭＯＳのゲート
電極５１３，５１４ は配線金属により互いに接続され
入力端子となり、ＰＭＯＳのソース５０８ とＮＭＯＳ
のソース５０９ は互いに配線金属により接続され出力
端子になり、反転論理回路を形成している。
とるｎ＋ 層５０６ は最高電位を与えられ、ＮＭＯＳ
のドレイン５１０ と基板電位をとるｐ＋ 層５１１
は最低電位を与えられる。ＰＭＯＳとＮＭＯＳのゲート
電極５１３，５１４ は配線金属により互いに接続され
入力端子となり、ＰＭＯＳのソース５０８ とＮＭＯＳ
のソース５０９ は互いに配線金属により接続され出力
端子になり、反転論理回路を形成している。
【００１５】ゲート電極５１３ および５１４ にＮＭ
ＯＳのＶＴＨ 以上の電圧たとえば最高電位を印加する
と、ＮＭＯＳのゲート直下にチャネルが形成され、ＮＭ
ＯＳのドレイン５１０ とソース５０９ が導通する。 チャネルを通じて電子電流が流れ、出力端子は最低電位
に保持される。
ＯＳのＶＴＨ 以上の電圧たとえば最高電位を印加する
と、ＮＭＯＳのゲート直下にチャネルが形成され、ＮＭ
ＯＳのドレイン５１０ とソース５０９ が導通する。 チャネルを通じて電子電流が流れ、出力端子は最低電位
に保持される。
【００１６】次にゲート電極５１３ および５１４ に
（最高電位＋ＰＭＯＳ のＶＴＨ）以下の電圧たとえば
最低電位を印加すると、ＰＭＯＳのゲート直下にチャネ
ルが形成されＰＭＯＳのドレイン５０７ とソース５０
８ が導通する。チャネルを通じて正孔電流が流れ、出
力端子は最高電位に保持される。
（最高電位＋ＰＭＯＳ のＶＴＨ）以下の電圧たとえば
最低電位を印加すると、ＰＭＯＳのゲート直下にチャネ
ルが形成されＰＭＯＳのドレイン５０７ とソース５０
８ が導通する。チャネルを通じて正孔電流が流れ、出
力端子は最高電位に保持される。
【００１７】このように入力端子に最高電位を与えた時
には出力端子は最低電位に保持され、入力端子に最低電
位を与えた時には出力端子は最高電位に保持されること
でインバータ動作を実現している。
には出力端子は最低電位に保持され、入力端子に最低電
位を与えた時には出力端子は最高電位に保持されること
でインバータ動作を実現している。
【００１８】上記従来のプレーナ型ＣＭＯＳトランジス
タでは、ゲート長，コンタクトホール，配線幅を微細化
することにより素子寸法を縮小している。しかしながら
、上記従来例のようなプレーナ型ＣＭＯＳトランジスタ
では表面にゲート領域を形成する必要があり、さらにＬ
ＯＣＯＳ 酸化膜によりＮＭＯＳとＰＭＯＳを素子分離
する必要がある。従って素子寸法に限界があり、さらな
る縮小化が困難である。
タでは、ゲート長，コンタクトホール，配線幅を微細化
することにより素子寸法を縮小している。しかしながら
、上記従来例のようなプレーナ型ＣＭＯＳトランジスタ
では表面にゲート領域を形成する必要があり、さらにＬ
ＯＣＯＳ 酸化膜によりＮＭＯＳとＰＭＯＳを素子分離
する必要がある。従って素子寸法に限界があり、さらな
る縮小化が困難である。
【００１９】
【発明が解決しようとする課題】本発明は、上記技術課
題に鑑みてなされたものであり、微細加工および高集積
化に適した半導体装置を提供することを目的とするもの
である。
題に鑑みてなされたものであり、微細加工および高集積
化に適した半導体装置を提供することを目的とするもの
である。
【００２０】本発明の別の目的は微細な機能素子を有す
る半導体装置を提供することにある。
る半導体装置を提供することにある。
【００２１】本発明の他の目的は電極数が少なく、かつ
素子分離領域が小さくでき、従って素子寸法がさらに縮
小された半導体装置を提供することを目的とする。
素子分離領域が小さくでき、従って素子寸法がさらに縮
小された半導体装置を提供することを目的とする。
【００２２】さらに本発明の別の目的は、微細加工，高
集積化に適した半導体装置の製造方法を提供することに
ある。
集積化に適した半導体装置の製造方法を提供することに
ある。
【００２３】本発明のさらに他の目的は、微細なコンタ
クトホールあるいは微細で、かつ深い溝を埋め、良好な
電気的接続が得られる半導体装置の製造方法を提供する
ことにある。
クトホールあるいは微細で、かつ深い溝を埋め、良好な
電気的接続が得られる半導体装置の製造方法を提供する
ことにある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、まず、以下のような構成を特徴とした
。すなわち、本発明の半導体装置は、第１導電型の第１
半導体領域と、この第１半導体領域上に設けられ前記第
１導電型とは異なる第２導電型の第２半導体領域とを有
する半導体装置において、前記第１半導体領域に電気的
に接続される電極が、前記第２半導体領域を通じて形成
されており、前記第１半導体領域と前記第２半導体とが
前記電極によって電気的に短絡されていることを特徴と
する。
に、本発明では、まず、以下のような構成を特徴とした
。すなわち、本発明の半導体装置は、第１導電型の第１
半導体領域と、この第１半導体領域上に設けられ前記第
１導電型とは異なる第２導電型の第２半導体領域とを有
する半導体装置において、前記第１半導体領域に電気的
に接続される電極が、前記第２半導体領域を通じて形成
されており、前記第１半導体領域と前記第２半導体とが
前記電極によって電気的に短絡されていることを特徴と
する。
【００２５】上記構成において、特に、前記第２半導体
領域は、電界効果トランジスタのソースまたはドレイン
領域であることを特徴としており、前記電極はＡｌまた
はＡｌを主成分とする導電材料により形成されているこ
とを特徴としている。
領域は、電界効果トランジスタのソースまたはドレイン
領域であることを特徴としており、前記電極はＡｌまた
はＡｌを主成分とする導電材料により形成されているこ
とを特徴としている。
【００２６】また、上記構成において、電界効果トラン
ジスタが、埋込みドレイン領域および埋込みゲート領域
を有し、かつ該埋込みゲートの両側にＰＭＯＳトランジ
スタとＮＭＯＳトランジスタがそれぞれ形成されている
構成であり、前記第２半導体領域が前記埋込みドレイン
領域であり、前記ドレイン領域に達する電極は前記ＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタの少なく
とも一方に設けられていることを特徴とする。
ジスタが、埋込みドレイン領域および埋込みゲート領域
を有し、かつ該埋込みゲートの両側にＰＭＯＳトランジ
スタとＮＭＯＳトランジスタがそれぞれ形成されている
構成であり、前記第２半導体領域が前記埋込みドレイン
領域であり、前記ドレイン領域に達する電極は前記ＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタの少なく
とも一方に設けられていることを特徴とする。
【００２７】また、前記電極はＡｌまたはＡｌを主成分
とする導電材料により形成されていることを特徴とする
。
とする導電材料により形成されていることを特徴とする
。
【００２８】また、前記半導体装置はＮＯＴ 回路素子
またはＮＯＲ 回路素子またはＮＡＮＤ回路素子である
ことを特徴とする。
またはＮＯＲ 回路素子またはＮＡＮＤ回路素子である
ことを特徴とする。
【００２９】また、本発明の半導体装置の製造方法は、
前記第２半導体領域に開孔を形成して前記第１半導体領
域の一部を露出させる第１工程と、前記開孔に導電材料
を堆積させる第２工程とを有し、前記第２工程がアルキ
ルアルミニウムハイドライドのガスと水素とを利用した
ＣＶＤ 法によりＡｌまたはＡｌを主成分とする導電材
料を前記開孔に堆積させる工程であることを特徴とする
。
前記第２半導体領域に開孔を形成して前記第１半導体領
域の一部を露出させる第１工程と、前記開孔に導電材料
を堆積させる第２工程とを有し、前記第２工程がアルキ
ルアルミニウムハイドライドのガスと水素とを利用した
ＣＶＤ 法によりＡｌまたはＡｌを主成分とする導電材
料を前記開孔に堆積させる工程であることを特徴とする
。
【００３０】上記構成において、前記アルキルアルミニ
ウムハイドライドは、ジメチルアルミニウムハイドライ
ドであることを特徴とする。
ウムハイドライドは、ジメチルアルミニウムハイドライ
ドであることを特徴とする。
【００３１】さらに、本発明の半導体装置の製造方法は
、半導体基体にＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのそれぞれのドレイン領域を埋込み形成する
工程と、前記ＰＭＯＳトランジスタのドレイン領域とＮ
ＭＯＳトランジスタのドレイン領域の接合部を貫く様に
開口部を形成する工程と、該開口部の内表面を覆う絶縁
膜を形成する工程と、前記開口部内にＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの共通のゲートを堆積する
工程と、前記ＰＭＯＳトランジスタの埋込みドレイン領
域およびＮＭＯＳトランジスタの埋込みドレイン領域の
少なくとも一方に達する埋込み電極を形成する工程とを
有することを特徴とする。
、半導体基体にＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのそれぞれのドレイン領域を埋込み形成する
工程と、前記ＰＭＯＳトランジスタのドレイン領域とＮ
ＭＯＳトランジスタのドレイン領域の接合部を貫く様に
開口部を形成する工程と、該開口部の内表面を覆う絶縁
膜を形成する工程と、前記開口部内にＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの共通のゲートを堆積する
工程と、前記ＰＭＯＳトランジスタの埋込みドレイン領
域およびＮＭＯＳトランジスタの埋込みドレイン領域の
少なくとも一方に達する埋込み電極を形成する工程とを
有することを特徴とする。
【００３２】上記構成において、前記二つの埋込みドレ
イン領域の少なくとも一方に達する開口部を設け、ジメ
チルアルミニウムハイドライトと水素とを用いたＣＶＤ
法によって前記開口部にＡｌを選択的に堆積させて前
記埋込み電極を形成することを特徴とする。
イン領域の少なくとも一方に達する開口部を設け、ジメ
チルアルミニウムハイドライトと水素とを用いたＣＶＤ
法によって前記開口部にＡｌを選択的に堆積させて前
記埋込み電極を形成することを特徴とする。
【００３３】
【作用】本発明によれば、半導体装置の構成において、
平面的に余分な面積を必要とせず、必要最小限の構成要
素のみで形成することができ、レイアウト面積を大幅に
縮小することができ、微細加工および高集積化に適し、
微細な機能素子を有する半導体装置を提供することがで
きる。
平面的に余分な面積を必要とせず、必要最小限の構成要
素のみで形成することができ、レイアウト面積を大幅に
縮小することができ、微細加工および高集積化に適し、
微細な機能素子を有する半導体装置を提供することがで
きる。
【００３４】また、本発明によれば、電極数を減少し、
素子分離領域が小さくでき、素子寸法をさらに縮小する
ことができる。
素子分離領域が小さくでき、素子寸法をさらに縮小する
ことができる。
【００３５】さらに、本発明においては、Ａｌ電極を形
成する際にアルキルアルミニウムハイドライドのガスと
Ｈ２とを利用したＣＶＤ 法により低温でＡｌを堆積さ
せる方法を採用している。そのために電気的特性が大幅
に改善され、かつ製造歩留りを向上させることができる
。
成する際にアルキルアルミニウムハイドライドのガスと
Ｈ２とを利用したＣＶＤ 法により低温でＡｌを堆積さ
せる方法を採用している。そのために電気的特性が大幅
に改善され、かつ製造歩留りを向上させることができる
。
【００３６】
【実施例】以下、本発明を実施例によりさらに詳しく説
明する。
明する。
【００３７】本発明の好適な一実施態様例は以下の通り
である。すなわち、電界効果トランジスタ，バイポーラ
トランジスタ，拡散抵抗等の機能素子において、電気的
に短絡して用いるべき端子を構成するために、第１導電
型の第１半導体領域上に第２導電型の第２半導体領域を
設け、この第２半導体領域を通して前記第１半導体領域
に接触する電極を形成するものである。
である。すなわち、電界効果トランジスタ，バイポーラ
トランジスタ，拡散抵抗等の機能素子において、電気的
に短絡して用いるべき端子を構成するために、第１導電
型の第１半導体領域上に第２導電型の第２半導体領域を
設け、この第２半導体領域を通して前記第１半導体領域
に接触する電極を形成するものである。
【００３８】図４（ａ） 〜（ｄ） は本発明を説明す
るための模式的断面図である。
るための模式的断面図である。
【００３９】図４（ａ） の例では、第２半導体領域１
０４ の中心を完全に貫通して第１半導体領域１０２
まで達する電極１２０ が形成されている。
０４ の中心を完全に貫通して第１半導体領域１０２
まで達する電極１２０ が形成されている。
【００４０】図４（ｂ） の例では、電極１２０ が第
２半導体領域１０４ の端部を通じて第１半導体領域１
０２ に達している。
２半導体領域１０４ の端部を通じて第１半導体領域１
０２ に達している。
【００４１】図４（ｃ） の例では、図４（ａ） のよ
うに、第１半導体領域１０２ 内に電極１２０ がはい
り込んではおらず、第１半導体領域１０２ の上面部分
で電極と接触しているだけである。なお、図中符号１２
１ はソース電極配線を示すものである。
うに、第１半導体領域１０２ 内に電極１２０ がはい
り込んではおらず、第１半導体領域１０２ の上面部分
で電極と接触しているだけである。なお、図中符号１２
１ はソース電極配線を示すものである。
【００４２】図４（ａ） 〜（ｃ） ではサブ領域を図
示してはいないが、電極１２０ の材料が第１半導体領
域１０２ とそのままオーミックコンタクトをとれるも
のであれば、サブ領域を設ける必要がなく、必要であれ
ば、第１半導体領域１０２ における電極との接触部分
に、図４（ｄ） のように、サブ領域１０５ を設けれ
ば良い。
示してはいないが、電極１２０ の材料が第１半導体領
域１０２ とそのままオーミックコンタクトをとれるも
のであれば、サブ領域を設ける必要がなく、必要であれ
ば、第１半導体領域１０２ における電極との接触部分
に、図４（ｄ） のように、サブ領域１０５ を設けれ
ば良い。
【００４３】電極１２０ は後述する図２２のように側
壁の大部分を絶縁膜として、領域１０４ とは、その絶
縁膜より露出したＳｉの露出部を介してコンタクトをと
ると一層よい。
壁の大部分を絶縁膜として、領域１０４ とは、その絶
縁膜より露出したＳｉの露出部を介してコンタクトをと
ると一層よい。
【００４４】図５（ａ） は本発明の他の実施態様例を
示す模式的断面図であり、図５（ｂ） はその等価回路
図である。
示す模式的断面図であり、図５（ｂ） はその等価回路
図である。
【００４５】図５（ａ） において、５７はｐ型基板、
５６はｎ−型拡散層、５１はＰＭＯＳの埋込みドレイン
領域、５２はＰＭＯＳのチャネル領域、５３はＰＭＯＳ
のソース領域、５４はＰＭＯＳ，ＮＭＯＳ 共通のゲー
ト酸化膜、５５はＰｏｌｙ−Ｓｉ ゲート、５８は絶縁
膜、２０１ はＮＭＯＳのソース領域、２０２ はＮＭ
ＯＳのチャネル領域、 ２０３ はＮＭＯＳの埋込みド
レイン領域、 ６０はＰＭＯＳのドレインおよびウェル
共通の埋込み電極、６１はＮＭＯＳのドレインおよびウ
ェル共通の埋込み電極、 ６２および６３はそれぞれＰ
ＭＯＳおよびＮＭＯＳのソース電極、６４は共通のゲー
ト電極である。
５６はｎ−型拡散層、５１はＰＭＯＳの埋込みドレイン
領域、５２はＰＭＯＳのチャネル領域、５３はＰＭＯＳ
のソース領域、５４はＰＭＯＳ，ＮＭＯＳ 共通のゲー
ト酸化膜、５５はＰｏｌｙ−Ｓｉ ゲート、５８は絶縁
膜、２０１ はＮＭＯＳのソース領域、２０２ はＮＭ
ＯＳのチャネル領域、 ２０３ はＮＭＯＳの埋込みド
レイン領域、 ６０はＰＭＯＳのドレインおよびウェル
共通の埋込み電極、６１はＮＭＯＳのドレインおよびウ
ェル共通の埋込み電極、 ６２および６３はそれぞれＰ
ＭＯＳおよびＮＭＯＳのソース電極、６４は共通のゲー
ト電極である。
【００４６】図５（ｂ） の等価回路に示す様に、Ｐチ
ャネルＭＯＳ トランジスタ３０はドレイン５１とウェ
ル５２に最高電位を与えられ、ＮチャネルＭＯＳ トラ
ンジスタ３１のドレイン２０３ とウェル２０２ に最
低電位が与えられる。ＰＭＯＳ１ とＮＭＯＳ２ の共
通ゲート５５は入力端子となり、ＰＭＯＳ１ のソース
５３とＮＭＯＳ２ のソース２０１ が互いに接続され
て出力端子になり、反転論理回路を構成している。入力
端子に最高電位を印加すると、ＮＭＯＳ２ が導通し、
出力端子に最低電位があらわれる。入力端子に最低電位
を印加すると、ＰＭＯＳ１ が導通し出力端子に最高電
位があらわれ、反転論理回路として動作する。
ャネルＭＯＳ トランジスタ３０はドレイン５１とウェ
ル５２に最高電位を与えられ、ＮチャネルＭＯＳ トラ
ンジスタ３１のドレイン２０３ とウェル２０２ に最
低電位が与えられる。ＰＭＯＳ１ とＮＭＯＳ２ の共
通ゲート５５は入力端子となり、ＰＭＯＳ１ のソース
５３とＮＭＯＳ２ のソース２０１ が互いに接続され
て出力端子になり、反転論理回路を構成している。入力
端子に最高電位を印加すると、ＮＭＯＳ２ が導通し、
出力端子に最低電位があらわれる。入力端子に最低電位
を印加すると、ＰＭＯＳ１ が導通し出力端子に最高電
位があらわれ、反転論理回路として動作する。
【００４７】本発明においては、図５（ａ） に示す様
に細い埋込電極６０および６１が半導体基体中に深く埋
込まれている。従来の技術では例えばアスペクト比の大
きなコンタクトホール等を完全に導電材料で埋めるとい
う技術さえ困難であった。まして図５（ａ） に示すよ
うな深い埋込み電極を金属の堆積によって形成すること
は不可能であった。
に細い埋込電極６０および６１が半導体基体中に深く埋
込まれている。従来の技術では例えばアスペクト比の大
きなコンタクトホール等を完全に導電材料で埋めるとい
う技術さえ困難であった。まして図５（ａ） に示すよ
うな深い埋込み電極を金属の堆積によって形成すること
は不可能であった。
【００４８】本発明は後述する新規なＣＶＤ 法を利用
することにより非常に良好な選択性のもとに良質の金属
を堆積することができることを見い出した上でなされた
ものである。
することにより非常に良好な選択性のもとに良質の金属
を堆積することができることを見い出した上でなされた
ものである。
【００４９】次に、図６〜図１７を参照して図５に示し
たＣＭＯＳトランジスタの作製工程を説明する。
たＣＭＯＳトランジスタの作製工程を説明する。
【００５０】まず、ｐ基板５７中にｎ−拡散層５６をイ
オン注入およびアニール工程により形成した（図６）
。
オン注入およびアニール工程により形成した（図６）
。
【００５１】次にｐ基板５７中にｎ＋ドレイン層２０３
を、ｎ−層５６中にｐ＋ドレイン層５１をそれぞれイ
オン注入およびアニールにより形成した（図７） 。
を、ｎ−層５６中にｐ＋ドレイン層５１をそれぞれイ
オン注入およびアニールにより形成した（図７） 。
【００５２】その上全面にｎ−層５２をＣＶＤ により
形成した（図８） 。
形成した（図８） 。
【００５３】次にエッチングを行なってｎ−層５２，ｐ
＋ 層５１とｎ＋層２０３，さらにｎ−層５６に達する
開口部を設けた（図９） 。
＋ 層５１とｎ＋層２０３，さらにｎ−層５６に達する
開口部を設けた（図９） 。
【００５４】ｎ−層のうち、ＮＭＯＳトランジスタを形
成する部分にイオン注入を行いアニールしてｐ−層２０
２ を形成した（図１０） 。
成する部分にイオン注入を行いアニールしてｐ−層２０
２ を形成した（図１０） 。
【００５５】ｎ−層５２中にｐ＋ソース領域および電極
取出しのためのｎ＋層５９をｐ−層２０２ 中にはｎ＋
ソース領域２０１ および電極取出しのためのｐ＋領域
２０４ をそれぞれイオン注入およびアニールにより形
成した（図１１） 。
取出しのためのｎ＋層５９をｐ−層２０２ 中にはｎ＋
ソース領域２０１ および電極取出しのためのｐ＋領域
２０４ をそれぞれイオン注入およびアニールにより形
成した（図１１） 。
【００５６】次に熱酸化によりゲート酸化膜５４を形成
した（図１２） 。
した（図１２） 。
【００５７】さらに、ＣＶＤ 法によってＰｏｌｙ−Ｓ
ｉ を開口内に堆積した後エッチバックを行ない、Ｐｏ
ｌｙ−Ｓｉ の埋込み層５５を形成した（図１３） 。
ｉ を開口内に堆積した後エッチバックを行ない、Ｐｏ
ｌｙ−Ｓｉ の埋込み層５５を形成した（図１３） 。
【００５８】ついで、ＣＶＤ 法によって層間絶縁膜５
８を堆積し（図１４） 、エッチングにより、ドレイン
５１，２０３およびウェル５２，２０２のコンタクトホ
ールを形成した（図１５） 。
８を堆積し（図１４） 、エッチングにより、ドレイン
５１，２０３およびウェル５２，２０２のコンタクトホ
ールを形成した（図１５） 。
【００５９】次にコンタクトホール内に上述したＤＭＡ
ＨとＨ２を用いたＣＶＤ 法によってＡｌを埋込み、ド
レインとウェル共通の電極６０および６１を形成した（
図１６） 。
ＨとＨ２を用いたＣＶＤ 法によってＡｌを埋込み、ド
レインとウェル共通の電極６０および６１を形成した（
図１６） 。
【００６０】さらにエッチングによってソースおよびゲ
ートのコンタクトホールを形成した（図１７） 。
ートのコンタクトホールを形成した（図１７） 。
【００６１】最後にコンタクトホールにＣＶＤ 法によ
ってＡｌを埋込みソース電極６１，６２ およびゲート
電極６３を形成して図５（ａ） に示した構造を作製し
た。この時ＰＭＯＳおよびＮＭＯＳのソース電極が互い
に接続するようにＡｌ配線をパターニングすることで反
転論理回路が形成される。
ってＡｌを埋込みソース電極６１，６２ およびゲート
電極６３を形成して図５（ａ） に示した構造を作製し
た。この時ＰＭＯＳおよびＮＭＯＳのソース電極が互い
に接続するようにＡｌ配線をパターニングすることで反
転論理回路が形成される。
【００６２】ゲート電極５５にＮＭＯＳのＶＴＨ 以上
の電圧、たとえば最高電位を印加すると、ＮＭＯＳのゲ
ート直下にチャネルが形成され、ＮＭＯＳのドレイン２
０３ とソース２０１ が導通する。チャネルを通じて
電子電流が流れ、出力端子は最低電位に保持される。
の電圧、たとえば最高電位を印加すると、ＮＭＯＳのゲ
ート直下にチャネルが形成され、ＮＭＯＳのドレイン２
０３ とソース２０１ が導通する。チャネルを通じて
電子電流が流れ、出力端子は最低電位に保持される。
【００６３】次にゲート電極５５に（最高電位＋ＰＭＯ
Ｓ のＶＴＨ）以下の電圧、たとえば最低電位を印加す
ると、ＰＭＯＳのゲート直下にチャネルが形成されＰＭ
ＯＳのドレイン５１とソース５３が導通する。チャネル
を通じて正孔電流が流れ、出力端子は最高電位に保持さ
れる。
Ｓ のＶＴＨ）以下の電圧、たとえば最低電位を印加す
ると、ＰＭＯＳのゲート直下にチャネルが形成されＰＭ
ＯＳのドレイン５１とソース５３が導通する。チャネル
を通じて正孔電流が流れ、出力端子は最高電位に保持さ
れる。
【００６４】このように、入力端子に最高電位を与えた
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
【００６５】本実施例によればゲート電極がひとつでも
良く、さらにゲートがＰＭＯＳとＮＭＯＳの分離層を兼
ねているので、新たに分離領域を必要としない。従って
電極数を減らし、分離領域を小さくすることができ、よ
り小さな寸法の論理回路を形成することができる。
良く、さらにゲートがＰＭＯＳとＮＭＯＳの分離層を兼
ねているので、新たに分離領域を必要としない。従って
電極数を減らし、分離領域を小さくすることができ、よ
り小さな寸法の論理回路を形成することができる。
【００６６】前記第１の実施態様例の電極１２０ や第
２の実施態様例の埋込み電極６０，６１ と同様、ソー
ス電極６２および６３，ゲート電極６４を構成するに適
した材料としては、多結晶シリコン， Ａｌ，Ｗ， Ｍ
ｏ， Ｃｕ，Ａｌ− Ｓｉ， Ａｌ−Ｃｕ，Ａｌ−Ｔｉ
，Ａｌ−Ｓｉ−Ｔｉ， Ａｌ−Ｓｉ−Ｃｕ， ＷＳｉ２
，ＭｏＳｉ２， ＴｉＳｉ２等であるが、製造プロセス
を考慮すると、ＡｌおよびＡｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａ
ｌ− Ｔｉ， Ａｌ−Ｓｉ−Ｔｉ， Ａｌ−Ｓｉ−Ｃｕ
等のＡｌを主成分とする化合物が好ましい。しかも、そ
れらの材料は、以下に詳述する堆積方法により形成され
るものであることが好ましい。
２の実施態様例の埋込み電極６０，６１ と同様、ソー
ス電極６２および６３，ゲート電極６４を構成するに適
した材料としては、多結晶シリコン， Ａｌ，Ｗ， Ｍ
ｏ， Ｃｕ，Ａｌ− Ｓｉ， Ａｌ−Ｃｕ，Ａｌ−Ｔｉ
，Ａｌ−Ｓｉ−Ｔｉ， Ａｌ−Ｓｉ−Ｃｕ， ＷＳｉ２
，ＭｏＳｉ２， ＴｉＳｉ２等であるが、製造プロセス
を考慮すると、ＡｌおよびＡｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａ
ｌ− Ｔｉ， Ａｌ−Ｓｉ−Ｔｉ， Ａｌ−Ｓｉ−Ｃｕ
等のＡｌを主成分とする化合物が好ましい。しかも、そ
れらの材料は、以下に詳述する堆積方法により形成され
るものであることが好ましい。
【００６７】（成膜方法）本発明による電極の形成に好
適な成膜方法について以下に説明する。
適な成膜方法について以下に説明する。
【００６８】この方法は、上述した構成の電極を形成す
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある。
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある。
【００６９】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ） を用い、反応ガスとし
てＨ２ガスを用い、これらの混合ガスの下で基体表面を
加熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０ ℃未満に保持することが好まし
く、より好ましくは２６０ ℃以上４４０ ℃以下がよ
い。
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ） を用い、反応ガスとし
てＨ２ガスを用い、これらの混合ガスの下で基体表面を
加熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０ ℃未満に保持することが好まし
く、より好ましくは２６０ ℃以上４４０ ℃以下がよ
い。
【００７０】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０ ℃とした時、３００ Å〜５０００Å／
分という抵抗加熱の場合よりも高い堆積速度で良質な膜
が得られるのである。このような直接加熱（加熱手段か
らのエネルギーが直接基体に伝達されて基体自体を加熱
する）の方法としては、例えば、ハロゲンランプ、キセ
ノンランプ等によるランプ加熱があげられる。また、間
接加熱の方法としては抵抗加熱があり、堆積膜を形成す
べき基体を支持するための堆積膜形成用の空間に配設さ
れた基体支持部材に設けられた発熱体等を用いて行うこ
とが出来る。
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０ ℃とした時、３００ Å〜５０００Å／
分という抵抗加熱の場合よりも高い堆積速度で良質な膜
が得られるのである。このような直接加熱（加熱手段か
らのエネルギーが直接基体に伝達されて基体自体を加熱
する）の方法としては、例えば、ハロゲンランプ、キセ
ノンランプ等によるランプ加熱があげられる。また、間
接加熱の方法としては抵抗加熱があり、堆積膜を形成す
べき基体を支持するための堆積膜形成用の空間に配設さ
れた基体支持部材に設けられた発熱体等を用いて行うこ
とが出来る。
【００７１】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ 法を
適用すれば電子供与性の基体表面部分にのみ良好な選択
性のもとにＡｌの単結晶が形成される。このＡｌは電極
／配線材料として望まれるあらゆる特性に優れたものと
なる。即ち、ヒルロックの発生確率の低減、アロイスパ
イク発生確率の低減が達成されるのである。
電子供与性の表面部分とが共存する基体にＣＶＤ 法を
適用すれば電子供与性の基体表面部分にのみ良好な選択
性のもとにＡｌの単結晶が形成される。このＡｌは電極
／配線材料として望まれるあらゆる特性に優れたものと
なる。即ち、ヒルロックの発生確率の低減、アロイスパ
イク発生確率の低減が達成されるのである。
【００７２】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えられる。 そして、半導体装置の電極として採用した場合には従来
考えられてきたＡｌ電極の概念を越えた従来技術では予
想だにしなかった効果が得られるのである。
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えられる。 そして、半導体装置の電極として採用した場合には従来
考えられてきたＡｌ電極の概念を越えた従来技術では予
想だにしなかった効果が得られるのである。
【００７３】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
【００７４】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４、Ｓｉ２Ｈ６ 、
Ｓｉ３Ｈ８ 、Ｓｉ（ＣＨ３）４、 ＳｉＣｌ４、 Ｓ
ｉＨ２Ｃｌ２、ＳｉＨＣｌ３等のＳｉ原子を含むガスや
、ＴｉＣｌ４ 、ＴｉＢｒ４ 、Ｔｉ（ＣＨ３）４等の
Ｔｉ原子を含むガスや、ビスアセチルアセトナト銅Ｃｕ
（Ｃ５Ｈ７Ｏ２）、ビスジピバロイルメタナイト銅Ｃｕ
（Ｃ１１Ｈ１９Ｏ２）２ 、ビスヘキサフルオロアセチ
ルアセトナト銅Ｃｕ（Ｃ５ＨＦ６Ｏ２）２等のＣｕ原子
を含むガスを適宜組み合わせて導入して混合ガス雰囲気
として、例えばＡｌ−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、
Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選
択的に堆積させて電極を形成してもよい。
イドのガスと水素とに加えてＳｉＨ４、Ｓｉ２Ｈ６ 、
Ｓｉ３Ｈ８ 、Ｓｉ（ＣＨ３）４、 ＳｉＣｌ４、 Ｓ
ｉＨ２Ｃｌ２、ＳｉＨＣｌ３等のＳｉ原子を含むガスや
、ＴｉＣｌ４ 、ＴｉＢｒ４ 、Ｔｉ（ＣＨ３）４等の
Ｔｉ原子を含むガスや、ビスアセチルアセトナト銅Ｃｕ
（Ｃ５Ｈ７Ｏ２）、ビスジピバロイルメタナイト銅Ｃｕ
（Ｃ１１Ｈ１９Ｏ２）２ 、ビスヘキサフルオロアセチ
ルアセトナト銅Ｃｕ（Ｃ５ＨＦ６Ｏ２）２等のＣｕ原子
を含むガスを適宜組み合わせて導入して混合ガス雰囲気
として、例えばＡｌ−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、
Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選
択的に堆積させて電極を形成してもよい。
【００７５】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２等の上にもＡｌ又はＡｌを主成分とする金属膜を形
成することにより、半導体装置の配線として汎用性の高
い好適な金属膜を得ることができる。
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２等の上にもＡｌ又はＡｌを主成分とする金属膜を形
成することにより、半導体装置の配線として汎用性の高
い好適な金属膜を得ることができる。
【００７６】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ− Ｓｉ、Ａｌ
−Ｔｉ 、Ａｌ−Ｃｕ 、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−
Ｓｉ− Ｃｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、
Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓ
ｉ−Ｃｕとの組み合わせ等である。
とおりである。選択堆積したＡｌ、Ａｌ− Ｓｉ、Ａｌ
−Ｔｉ 、Ａｌ−Ｃｕ 、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−
Ｓｉ− Ｃｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、
Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓ
ｉ−Ｃｕとの組み合わせ等である。
【００７７】非選択体積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ 法やスパッタリング
法等がある。
したＡｌ−ＣＶＤ法以外のＣＶＤ 法やスパッタリング
法等がある。
【００７８】（成膜装置）次に、本発明による電極配線
を形成するに好適な成膜装置について説明する。
を形成するに好適な成膜装置について説明する。
【００７９】図１８ないし図２０に上述した成膜方法を
適用するに好適な金属膜連続形成装置を模式的に示す。
適用するに好適な金属膜連続形成装置を模式的に示す。
【００８０】この金属膜連続形成装置は、図１８に示す
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１ 、第１の成膜室としてのＣＶＤ 反応室３１
２ 、Ｒｆエッチング室３１３ 、第２の成膜室として
のスパッタ室３１４ 、ロードロック室３１５ とから
構成されており、各室はそれぞれ排気系３１６ａ〜３１
６ｅによって排気され減圧可能に構成されている。ここ
で前記ロードロック室３１１ は、スループット性を向
上させるために堆積処理前の基体雰囲気を排気後にＨ２
雰囲気に置き換える為の室である。次のＣＶＤ 反応室
３１２ は基体上に常圧または減圧下で上述したＡｌ−
ＣＶＤ法による選択堆積を行う室であり、成膜すべき基
体表面を少なくとも ２００℃〜４５０ ℃の範囲で加
熱可能な発熱抵抗体３１７ を有する基体ホルダ３１８
が内部に設けられるとともに、ＣＶＤ 用原料ガス導
入ライン３１９によって室内にバブラー３１９−１ で
水素によりバブリングされ気化されたアルキルアルミニ
ウムハイドライド等の原料ガスが導入され、またガスラ
イン３１９’より反応ガスとしての水素ガスが導入され
るように構成されている。次のＲｆエッチング室３１３
は選択堆積後の基体表面のクリーニング（エッチング
）をＡｒ雰囲気下で行う為の室であり、内部には基体を
少なくとも１００ ℃〜 ２５０℃の範囲で加熱可能な
基体ホルダ３２０ とＲｆエッチング用電極ライン３２
１ とが設けられるとともに、Ａｒガス供給ライン３２
２ が接続されている。 次のスパッタ室３１４ は基体表面にＡｒ雰囲気下でス
パッタリングにより金属膜を非選択的に堆積する室であ
り、内部に少なくとも ２００℃〜２５０ ℃の範囲で
加熱される基体ホルダ３２３ とスパッタターゲット材
３２４ａを取りつけるターゲット電極３２４ とが設け
られるとともに、Ａｒガス供給ライン３２５ が接続さ
れている。最後のロードロック室３１５ は金属膜堆積
完了後の基体を外気中に出す前の調整室であり、雰囲気
をＮ２に置換するように構成されている。
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１ 、第１の成膜室としてのＣＶＤ 反応室３１
２ 、Ｒｆエッチング室３１３ 、第２の成膜室として
のスパッタ室３１４ 、ロードロック室３１５ とから
構成されており、各室はそれぞれ排気系３１６ａ〜３１
６ｅによって排気され減圧可能に構成されている。ここ
で前記ロードロック室３１１ は、スループット性を向
上させるために堆積処理前の基体雰囲気を排気後にＨ２
雰囲気に置き換える為の室である。次のＣＶＤ 反応室
３１２ は基体上に常圧または減圧下で上述したＡｌ−
ＣＶＤ法による選択堆積を行う室であり、成膜すべき基
体表面を少なくとも ２００℃〜４５０ ℃の範囲で加
熱可能な発熱抵抗体３１７ を有する基体ホルダ３１８
が内部に設けられるとともに、ＣＶＤ 用原料ガス導
入ライン３１９によって室内にバブラー３１９−１ で
水素によりバブリングされ気化されたアルキルアルミニ
ウムハイドライド等の原料ガスが導入され、またガスラ
イン３１９’より反応ガスとしての水素ガスが導入され
るように構成されている。次のＲｆエッチング室３１３
は選択堆積後の基体表面のクリーニング（エッチング
）をＡｒ雰囲気下で行う為の室であり、内部には基体を
少なくとも１００ ℃〜 ２５０℃の範囲で加熱可能な
基体ホルダ３２０ とＲｆエッチング用電極ライン３２
１ とが設けられるとともに、Ａｒガス供給ライン３２
２ が接続されている。 次のスパッタ室３１４ は基体表面にＡｒ雰囲気下でス
パッタリングにより金属膜を非選択的に堆積する室であ
り、内部に少なくとも ２００℃〜２５０ ℃の範囲で
加熱される基体ホルダ３２３ とスパッタターゲット材
３２４ａを取りつけるターゲット電極３２４ とが設け
られるとともに、Ａｒガス供給ライン３２５ が接続さ
れている。最後のロードロック室３１５ は金属膜堆積
完了後の基体を外気中に出す前の調整室であり、雰囲気
をＮ２に置換するように構成されている。
【００８１】図１９は上述した成膜方法を適用するに好
適な金属膜連続形成装置の他の構成例を示しており、前
述の図１８と同じ部分については同一符号とする。図１
９の装置が図１８の装置と異なる点は、直接加熱手段と
してハロゲンランプ３３０ が設けられており基体表面
を直接加熱出来る点であり、そのために、基体ホルダ３
１２ には基体を浮かした状態で保持するツメ３３１
が配設されていることである。
適な金属膜連続形成装置の他の構成例を示しており、前
述の図１８と同じ部分については同一符号とする。図１
９の装置が図１８の装置と異なる点は、直接加熱手段と
してハロゲンランプ３３０ が設けられており基体表面
を直接加熱出来る点であり、そのために、基体ホルダ３
１２ には基体を浮かした状態で保持するツメ３３１
が配設されていることである。
【００８２】このような構成により基体表面を直接加熱
することで前述した様に堆積速度をより一層向上させる
ことが可能である。
することで前述した様に堆積速度をより一層向上させる
ことが可能である。
【００８３】上記構成の金属膜連続形成装置は、実際的
には、図２０に示すように、搬送室３２６ を中継室と
して前記ロードロック室３１１ 、ＣＶＤ 反応室３１
２ 、Ｒｆエッチング室３１３ 、スパッタ室３１４
、ロードロック室３１５ が相互に連結された構造のも
のと実質的に等価である。この構成ではロードロック室
３１１ はロードロック室３１５ を兼ねている。前記
搬送室３２６ には、図に示すように、ＡＡ方向に正逆
回転可能かつＢＢ方向に伸縮可能な搬送手段としてのア
ーム３２７ が設けられており、このアーム３２７によ
って、図２１中に矢印で示すように、基体を工程に従っ
て順次ロードロック室３１１ からＣＶＤ 室３１２
、Ｒｆエッチング室３１３ 、スパッタ室３１４ 、ロ
ードロック室３１５ へと、外気にさらすことなく連続
的に移動させることができるようになっている。
には、図２０に示すように、搬送室３２６ を中継室と
して前記ロードロック室３１１ 、ＣＶＤ 反応室３１
２ 、Ｒｆエッチング室３１３ 、スパッタ室３１４
、ロードロック室３１５ が相互に連結された構造のも
のと実質的に等価である。この構成ではロードロック室
３１１ はロードロック室３１５ を兼ねている。前記
搬送室３２６ には、図に示すように、ＡＡ方向に正逆
回転可能かつＢＢ方向に伸縮可能な搬送手段としてのア
ーム３２７ が設けられており、このアーム３２７によ
って、図２１中に矢印で示すように、基体を工程に従っ
て順次ロードロック室３１１ からＣＶＤ 室３１２
、Ｒｆエッチング室３１３ 、スパッタ室３１４ 、ロ
ードロック室３１５ へと、外気にさらすことなく連続
的に移動させることができるようになっている。
【００８４】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。
を形成する為の成膜手順について説明する。
【００８５】図２２は本発明による電極および配線を形
成する為の成膜手順を説明する為の模式的斜視図である
。
成する為の成膜手順を説明する為の模式的斜視図である
。
【００８６】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば ２６０℃〜 ４５０℃に保持して、
アルキルアルミニウムハイドライドとしてＤＭＡＨのガ
スと水素ガスとの混合雰囲気での熱ＣＶＤ 法により開
孔内の半導体が露出した部分に選択的にＡｌを堆積させ
る。もちろん前述したようにＳｉ原子等を含むガスを導
入してＡｌ−Ｓｉ 等のＡｌを主成分とする金属膜を選
択的に堆積させてもよい。次にスパッタリング法により
選択的に堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを
主成分とする金属膜を非選択的に形成する。その後、所
望の配線形状に非選択的に堆積した金属膜をパターニン
グすれば電極および配線を形成することが出来る。
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば ２６０℃〜 ４５０℃に保持して、
アルキルアルミニウムハイドライドとしてＤＭＡＨのガ
スと水素ガスとの混合雰囲気での熱ＣＶＤ 法により開
孔内の半導体が露出した部分に選択的にＡｌを堆積させ
る。もちろん前述したようにＳｉ原子等を含むガスを導
入してＡｌ−Ｓｉ 等のＡｌを主成分とする金属膜を選
択的に堆積させてもよい。次にスパッタリング法により
選択的に堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを
主成分とする金属膜を非選択的に形成する。その後、所
望の配線形状に非選択的に堆積した金属膜をパターニン
グすれば電極および配線を形成することが出来る。
【００８７】次に、図１９および図２２を参照しながら
具体的に説明する。
具体的に説明する。
【００８８】まず基体の用意をする。基体としては、例
えば単結晶Ｓｉウエハに各口径の溝が設けられ溝の底部
を除いて絶縁膜で覆われたものを用意する。
えば単結晶Ｓｉウエハに各口径の溝が設けられ溝の底部
を除いて絶縁膜で覆われたものを用意する。
【００８９】図２２（ａ） はこの基体の一部分を示す
模式図である。ここで、４０１ は伝導性基体としての
単結晶シリコン基体、４０２ は絶縁膜（層）としての
熱酸化シリコン膜である。４０３ および４０４ は開
孔（露出部）であり、それぞれ口径が異なる。４１０
は溝である。
模式図である。ここで、４０１ は伝導性基体としての
単結晶シリコン基体、４０２ は絶縁膜（層）としての
熱酸化シリコン膜である。４０３ および４０４ は開
孔（露出部）であり、それぞれ口径が異なる。４１０
は溝である。
【００９０】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図１９をもってすれば次の通りである
。
Ａｌ成膜の手順は図１９をもってすれば次の通りである
。
【００９１】まず、上述した基体をロードロック室３１
１ に配置する。このロードロック室３１１ に前記し
たように水素を導入して水素雰囲気としておく。そして
、排気系３１６ｂにより反応室３１２ 内をほぼ１×１
０−８Ｔｏｒｒに排気する。ただし反応室３１２ 内の
真空度は１×１０−８Ｔｏｒｒより悪くてもＡｌは成膜
出来る。
１ に配置する。このロードロック室３１１ に前記し
たように水素を導入して水素雰囲気としておく。そして
、排気系３１６ｂにより反応室３１２ 内をほぼ１×１
０−８Ｔｏｒｒに排気する。ただし反応室３１２ 内の
真空度は１×１０−８Ｔｏｒｒより悪くてもＡｌは成膜
出来る。
【００９２】そして、ガスライン３１９ からバブリン
グされたＤＭＡＨのガスを供給する。ＤＭＡＨラインの
キャリアガスにはＨ２を用いる。
グされたＤＭＡＨのガスを供給する。ＤＭＡＨラインの
キャリアガスにはＨ２を用いる。
【００９３】第２のガスライン３１９’は反応ガスとし
てのＨ２用であり、この第２のガスライン３１９’から
Ｈ２を流し、不図示のスローリークバルブの開度を調整
して反応室３１２ 内の圧力を所定の値にする。この場
合の典型的圧力は略々１．５Ｔｏｒｒ がよい。ＤＭＡ
ＨラインよりＤＭＡＨを反応管内へ導入する。全圧を略
々１．５Ｔｏｒｒ 、ＤＭＡＨ分圧を略々５．０×１０
−３Ｔｏｒｒとする。その後ハロゲンランプ３３０ に
通電しウエハを直接加熱する。このようにしてＡｌを選
択的に堆積させる。
てのＨ２用であり、この第２のガスライン３１９’から
Ｈ２を流し、不図示のスローリークバルブの開度を調整
して反応室３１２ 内の圧力を所定の値にする。この場
合の典型的圧力は略々１．５Ｔｏｒｒ がよい。ＤＭＡ
ＨラインよりＤＭＡＨを反応管内へ導入する。全圧を略
々１．５Ｔｏｒｒ 、ＤＭＡＨ分圧を略々５．０×１０
−３Ｔｏｒｒとする。その後ハロゲンランプ３３０ に
通電しウエハを直接加熱する。このようにしてＡｌを選
択的に堆積させる。
【００９４】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体１）上の
Ａｌ膜の厚さが、ＳｉＯ２（熱酸化シリコン膜２）の膜
厚と等しくなるまでの時間であり、実験によりあらかじ
め求めることが出来る。
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体１）上の
Ａｌ膜の厚さが、ＳｉＯ２（熱酸化シリコン膜２）の膜
厚と等しくなるまでの時間であり、実験によりあらかじ
め求めることが出来る。
【００９５】このときの直接加熱による基体表面の温度
は２７０ ℃程度とする。ここまでの工程によれば図２
２（ｂ） に示すように開孔内に選択的にＡｌ膜４０５
が堆積するのである。
は２７０ ℃程度とする。ここまでの工程によれば図２
２（ｂ） に示すように開孔内に選択的にＡｌ膜４０５
が堆積するのである。
【００９６】以上を開孔内に電極を形成する為の第１成
膜工程と称する。
膜工程と称する。
【００９７】上記第１成膜工程後、ＣＶＤ 反応室３１
２ を排気系３１６ｂにより５×１０−３Ｔｏｒｒ以下
の真空度に到達するまで排気する。同時に、Ｒｆエッチ
ング室３１３ を５×１０−６Ｔｏｒｒ以下に排気する
。両室が上記真空度に到達したことを確認した後、ゲー
トバルブ３１０ｃが開き、基体を搬送手段によりＣＶＤ
反応室３１２ からＲｆエッチング室３１３ へ移動
し、ゲートバルブ３１０ｃを閉じる。基体をＲｆエッチ
ング室３１３ に搬送し、排気系３１６ｃによりＲｆエ
ッチング室３１３ を１０−６Ｔｏｒｒ以下の真空度に
達するまで排気する。その後Ｒｆエッチング用アルゴン
供給ライン３２２ によりアルゴンを供給し、Ｒｆエッ
チング室３１３ を１０−１〜１０−３Ｔｏｒｒのアル
ゴン雰囲気に保つ。Ｒｆエッチング用基体ホルダー３２
０ を２００ ℃程に保ち、Ｒｆエッチング用電極３２
１ へ１００ＷのＲｆパワーを６０秒間程供給し、Ｒｆ
エッチング室３１３ 内でアルゴンの放電を生起させる
。このようにすれば、基体の表面をアルゴンイオンによ
りエッチングし、ＣＶＤ 堆積膜の不要な表面層をとり
除くことができる。この場合のエッチング深さは酸化物
相当で約 １００Å程度とする。なお、ここでは、Ｒｆ
エッチング室でＣＶＤ 堆積膜の表面エッチングを行っ
たが、真空中を搬送される基体のＣＶＤ 膜の表面層は
大気中の酸素等を含んでいないため、Ｒｆエッチングを
行わなくてもかなわない。その場合、Ｒｆエッチング室
３１３ は、ＣＶＤ 反応室１２とスパッタ室３１４
の温度差が大きく異なる場合、温度変化を短時間で行な
うための温度変更室として機能する。
２ を排気系３１６ｂにより５×１０−３Ｔｏｒｒ以下
の真空度に到達するまで排気する。同時に、Ｒｆエッチ
ング室３１３ を５×１０−６Ｔｏｒｒ以下に排気する
。両室が上記真空度に到達したことを確認した後、ゲー
トバルブ３１０ｃが開き、基体を搬送手段によりＣＶＤ
反応室３１２ からＲｆエッチング室３１３ へ移動
し、ゲートバルブ３１０ｃを閉じる。基体をＲｆエッチ
ング室３１３ に搬送し、排気系３１６ｃによりＲｆエ
ッチング室３１３ を１０−６Ｔｏｒｒ以下の真空度に
達するまで排気する。その後Ｒｆエッチング用アルゴン
供給ライン３２２ によりアルゴンを供給し、Ｒｆエッ
チング室３１３ を１０−１〜１０−３Ｔｏｒｒのアル
ゴン雰囲気に保つ。Ｒｆエッチング用基体ホルダー３２
０ を２００ ℃程に保ち、Ｒｆエッチング用電極３２
１ へ１００ＷのＲｆパワーを６０秒間程供給し、Ｒｆ
エッチング室３１３ 内でアルゴンの放電を生起させる
。このようにすれば、基体の表面をアルゴンイオンによ
りエッチングし、ＣＶＤ 堆積膜の不要な表面層をとり
除くことができる。この場合のエッチング深さは酸化物
相当で約 １００Å程度とする。なお、ここでは、Ｒｆ
エッチング室でＣＶＤ 堆積膜の表面エッチングを行っ
たが、真空中を搬送される基体のＣＶＤ 膜の表面層は
大気中の酸素等を含んでいないため、Ｒｆエッチングを
行わなくてもかなわない。その場合、Ｒｆエッチング室
３１３ は、ＣＶＤ 反応室１２とスパッタ室３１４
の温度差が大きく異なる場合、温度変化を短時間で行な
うための温度変更室として機能する。
【００９８】Ｒｆエッチング室３１３ において、Ｒｆ
エッチングが終了した後、アルゴンの流入を停止し、Ｒ
ｆエッチング室３１３ 内のアルゴンを排気する。Ｒｆ
エッチング室３１３ を５×１０−６Ｔｏｒｒまで排気
し、かつスパッタ室３１４ を５×１０−６Ｔｏｒｒ以
下に排気した後、ゲートバルブ３１０ｄを開く。 その後、基体を搬送手段を用いてＲｆエッチング室３１
３からスパッタ室３１４へ移動させゲートバルブ３１０
ｄを閉じる。
エッチングが終了した後、アルゴンの流入を停止し、Ｒ
ｆエッチング室３１３ 内のアルゴンを排気する。Ｒｆ
エッチング室３１３ を５×１０−６Ｔｏｒｒまで排気
し、かつスパッタ室３１４ を５×１０−６Ｔｏｒｒ以
下に排気した後、ゲートバルブ３１０ｄを開く。 その後、基体を搬送手段を用いてＲｆエッチング室３１
３からスパッタ室３１４へ移動させゲートバルブ３１０
ｄを閉じる。
【００９９】基体をスパッタ室３１４ に搬送してから
、スパッタ室３１４ をＲｆエッチング室３１３と同様
に１０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気となし
、基体を載置する基体ホルダー３２３ の温度を ２０
０〜 ２５０℃程に設定する。そして、５〜１０ｋｗの
ＤＣパワーでアルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ
（Ｓｉ：０．５％）等のターゲット材をアルゴンイオ
ンで削りＡｌやＡｌ−Ｓｉ 等の金属を基体上に１００
００ Å／分程の堆積速度で成膜を行う。この工程は非
選択的堆積工程である。これを埋込配線と接続する配線
を形成する為の第２成膜工程と称する。
、スパッタ室３１４ をＲｆエッチング室３１３と同様
に１０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気となし
、基体を載置する基体ホルダー３２３ の温度を ２０
０〜 ２５０℃程に設定する。そして、５〜１０ｋｗの
ＤＣパワーでアルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ
（Ｓｉ：０．５％）等のターゲット材をアルゴンイオ
ンで削りＡｌやＡｌ−Ｓｉ 等の金属を基体上に１００
００ Å／分程の堆積速度で成膜を行う。この工程は非
選択的堆積工程である。これを埋込配線と接続する配線
を形成する為の第２成膜工程と称する。
【０１００】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止する
。ロードロック室３１１ を５×１０−３Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロッ
ク室３１１ にＮ２ガスを大気圧に達するまで流しゲー
トバルブ３１０ｆを開いて基体を装置の外へ取り出す。
後、アルゴンの流入およびＤＣパワーの印加を停止する
。ロードロック室３１１ を５×１０−３Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロッ
ク室３１１ にＮ２ガスを大気圧に達するまで流しゲー
トバルブ３１０ｆを開いて基体を装置の外へ取り出す。
【０１０１】以上の第２Ａｌ膜堆積工程によれば図２２
（ｃ） のようにＳｉＯ２膜４０２ 上にＡｌ膜４０６
を形成することができる。
（ｃ） のようにＳｉＯ２膜４０２ 上にＡｌ膜４０６
を形成することができる。
【０１０２】そして、このＡｌ膜４０６ をパターニン
グすることにより所望の形状の配線を得ることができる
。
グすることにより所望の形状の配線を得ることができる
。
【０１０３】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。
【０１０４】まず基体として０．２５μｍ ×０．２５
μｍ 角から１００ μｍ ×１００ μｍ 角の口径
で、深さが２μｍ の溝を形成したＮ型単結晶シリコン
ウエハーの表面を熱酸化して８０００ÅのＳｉＯ２を形
成した。こうして、溝の底に下地のＳｉ単結晶を露出し
たものを複数個用意した（サンプル１−１）。
μｍ 角から１００ μｍ ×１００ μｍ 角の口径
で、深さが２μｍ の溝を形成したＮ型単結晶シリコン
ウエハーの表面を熱酸化して８０００ÅのＳｉＯ２を形
成した。こうして、溝の底に下地のＳｉ単結晶を露出し
たものを複数個用意した（サンプル１−１）。
【０１０５】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ 、ＤＭＡ
Ｈ分圧を５．０ ×１０ー３Ｔｏｒｒという共通条件の
もとで、ハロゲンランプに通電する電力量を調整し直接
加熱により基体表面温度を２００ ℃〜４９０ ℃の範
囲で設定し成膜を行った。
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ 、ＤＭＡ
Ｈ分圧を５．０ ×１０ー３Ｔｏｒｒという共通条件の
もとで、ハロゲンランプに通電する電力量を調整し直接
加熱により基体表面温度を２００ ℃〜４９０ ℃の範
囲で設定し成膜を行った。
【０１０６】その結果を表１に示す。
【０１０７】
【表１】
【０１０８】表１から判るように、直接加熱による基体
表面温度が２６０ ℃以上では、Ａｌが開孔内に３００
０〜５０００Å／分という高い堆積速度で選択的に堆積
した。
表面温度が２６０ ℃以上では、Ａｌが開孔内に３００
０〜５０００Å／分という高い堆積速度で選択的に堆積
した。
【０１０９】基体表面温度が２６０ ℃〜４４０ ℃の
範囲での開孔内のＡｌ膜の特性を調べてみると、炭素の
含有はなく、抵抗率２．８ 〜３．４ μΩｃｍ、反射
率９０〜９５％、１μｍ 以上のヒロック密度が０〜１
０であり、スパイク発生（０．１５ μｍ 接合の破壊
確率）がほとんどない良好な特性であることが判明した
。
範囲での開孔内のＡｌ膜の特性を調べてみると、炭素の
含有はなく、抵抗率２．８ 〜３．４ μΩｃｍ、反射
率９０〜９５％、１μｍ 以上のヒロック密度が０〜１
０であり、スパイク発生（０．１５ μｍ 接合の破壊
確率）がほとんどない良好な特性であることが判明した
。
【０１１０】これに対して基体表面温度が２００ ℃〜
２５０ ℃では、膜質は２６０ ℃〜４４０ ℃の場合
に比較して若干悪いものの従来技術から見れば相当によ
い膜であるが、堆積速度が１０００〜１５００Å／分と
決して十分に高いとはいえなかった。
２５０ ℃では、膜質は２６０ ℃〜４４０ ℃の場合
に比較して若干悪いものの従来技術から見れば相当によ
い膜であるが、堆積速度が１０００〜１５００Å／分と
決して十分に高いとはいえなかった。
【０１１１】また、基体表面温度が４５０ ℃以上にな
ると、反射率が６０％以下、１μｍ 以上のヒロック密
度が１０〜１０４ ｃｍ−２、アロイスパイク発生が０
〜３０％となり、開孔内のＡｌ膜の特性は低下した。
ると、反射率が６０％以下、１μｍ 以上のヒロック密
度が１０〜１０４ ｃｍ−２、アロイスパイク発生が０
〜３０％となり、開孔内のＡｌ膜の特性は低下した。
【０１１２】次に上述した方法が溝の埋込みにいかに好
適に用いることができるかを説明する。
適に用いることができるかを説明する。
【０１１３】即ち以下に述べる材料からなる溝の構造に
も好ましく適用されるのである。
も好ましく適用されるのである。
【０１１４】上述したサンプル１−１ にＡｌを成膜し
た時と同じ条件で以下に述べるような構成の基体（サン
プル）にＡｌ膜を形成した。
た時と同じ条件で以下に述べるような構成の基体（サン
プル）にＡｌ膜を形成した。
【０１１５】第１の基体表面材料としての溝の形成され
た単結晶シリコンの上に、第２の基体表面材料としての
ＣＶＤ 法による酸化シリコン膜を形成し、フォトリソ
グラフィー工程によりパターニングを行い、溝の底部に
単結晶シリコン表面を部分的に露出させた。
た単結晶シリコンの上に、第２の基体表面材料としての
ＣＶＤ 法による酸化シリコン膜を形成し、フォトリソ
グラフィー工程によりパターニングを行い、溝の底部に
単結晶シリコン表面を部分的に露出させた。
【０１１６】このときの熱酸化ＳｉＯ２膜の膜厚は８０
００Å、単結晶シリコンの露出部の大きさは０．２５μ
ｍ ×０．２５μｍ 〜 １００μｍ × １００μｍ
、溝の深さは２μｍであった。このようにしてサンプ
ル１−２ を準備した（以下このようなサンプルを“Ｃ
ＶＤＳｉＯ２（以下ＳｉＯ２と略す）／単結晶シリコン
”と表記することとする）。
００Å、単結晶シリコンの露出部の大きさは０．２５μ
ｍ ×０．２５μｍ 〜 １００μｍ × １００μｍ
、溝の深さは２μｍであった。このようにしてサンプ
ル１−２ を準備した（以下このようなサンプルを“Ｃ
ＶＤＳｉＯ２（以下ＳｉＯ２と略す）／単結晶シリコン
”と表記することとする）。
【０１１７】サンプル１−３ は常圧ＣＶＤ によって
成膜したボロンドープの酸化膜（以下ＢＳＧ と略す）
／単結晶シリコン、サンプル１−４ は常圧ＣＶＤ に
よって成膜したリンドープの酸化膜（以下ＰＳＧと略す
）／単結晶シリコン、サンプル１−５ は常圧ＣＶＤ
によって成膜したリンおよびボロンドープの酸化膜（以
下ＢＳＰＧと略す）／単結晶シリコン、サンプル１−６
はプラズマＣＶＤ によって成膜した窒化膜（以下Ｐ
−ＳｉＮ と略す）／単結晶シリコン、サンプル１−７
は熱窒化膜（以下Ｔ− ＳｉＮ と略す）／単結晶シ
リコン、サンプル１−８ は減圧ＣＶＤ によって成膜
した窒化膜（以下ＬＰ−ＳｉＮと略す）／単結晶シリコ
ン、サンプル１−９ はＥＣＲ 装置によって成膜した
窒化膜（以下ＥＣＲ−ＳｉＮ と略す）／単結晶シリコ
ンである。
成膜したボロンドープの酸化膜（以下ＢＳＧ と略す）
／単結晶シリコン、サンプル１−４ は常圧ＣＶＤ に
よって成膜したリンドープの酸化膜（以下ＰＳＧと略す
）／単結晶シリコン、サンプル１−５ は常圧ＣＶＤ
によって成膜したリンおよびボロンドープの酸化膜（以
下ＢＳＰＧと略す）／単結晶シリコン、サンプル１−６
はプラズマＣＶＤ によって成膜した窒化膜（以下Ｐ
−ＳｉＮ と略す）／単結晶シリコン、サンプル１−７
は熱窒化膜（以下Ｔ− ＳｉＮ と略す）／単結晶シ
リコン、サンプル１−８ は減圧ＣＶＤ によって成膜
した窒化膜（以下ＬＰ−ＳｉＮと略す）／単結晶シリコ
ン、サンプル１−９ はＥＣＲ 装置によって成膜した
窒化膜（以下ＥＣＲ−ＳｉＮ と略す）／単結晶シリコ
ンである。
【０１１８】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０、２０、３０、４０、５０、６０、７０
、８０、９０、１００ 、１１０ 、１２０ 、１３０
、１４０ 、１５０ 、１６０ 、１７０ 、は欠番
）を作成した。 第１の基体表面材料として単結晶シリコン（単結晶Ｓｉ
）、多結晶シリコン（多結晶Ｓｉ）、非晶質シリコン（
非晶質Ｓｉ）、タングステン（Ｗ） 、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）、チタンシリサイド（ＴｉＳｉ）、アルミニウム
（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓｉ ）、チ
タンアルミニウム（Ａｌ−Ｔｉ ）、チタンナイトライ
ド（Ｔｉ−Ｎ） 、銅（Ｃｕ）、アルミニウムシリコン
銅（Ａｌ−Ｓｉ−Ｃｕ）、アルミニウムパラジウム（Ａ
ｌ− Ｐｄ） 、チタン（Ｔｉ）、モリブデンシリサイ
ド（ Ｍｏ−Ｓｉ ）、タンタルシリサイド（Ｔａ−Ｓ
ｉ）を使用した。第２の基体表面材料としてはＴ− Ｓ
ｉＯ２，ＳｉＯ２，ＢＳＧ ，ＰＳＧ ，ＢＰＳＧ，Ｐ
−ＳｉＮ ，Ｔ−ＳｉＮ ，ＬＰ−ＳｉＮ，ＥＣＲ−Ｓ
ｉＮである。以上のような全サンプルについても上述し
たサンプル１−１ に匹敵する良好なＡｌ膜を形成する
ことができた。
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０、２０、３０、４０、５０、６０、７０
、８０、９０、１００ 、１１０ 、１２０ 、１３０
、１４０ 、１５０ 、１６０ 、１７０ 、は欠番
）を作成した。 第１の基体表面材料として単結晶シリコン（単結晶Ｓｉ
）、多結晶シリコン（多結晶Ｓｉ）、非晶質シリコン（
非晶質Ｓｉ）、タングステン（Ｗ） 、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）、チタンシリサイド（ＴｉＳｉ）、アルミニウム
（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓｉ ）、チ
タンアルミニウム（Ａｌ−Ｔｉ ）、チタンナイトライ
ド（Ｔｉ−Ｎ） 、銅（Ｃｕ）、アルミニウムシリコン
銅（Ａｌ−Ｓｉ−Ｃｕ）、アルミニウムパラジウム（Ａ
ｌ− Ｐｄ） 、チタン（Ｔｉ）、モリブデンシリサイ
ド（ Ｍｏ−Ｓｉ ）、タンタルシリサイド（Ｔａ−Ｓ
ｉ）を使用した。第２の基体表面材料としてはＴ− Ｓ
ｉＯ２，ＳｉＯ２，ＢＳＧ ，ＰＳＧ ，ＢＰＳＧ，Ｐ
−ＳｉＮ ，Ｔ−ＳｉＮ ，ＬＰ−ＳｉＮ，ＥＣＲ−Ｓ
ｉＮである。以上のような全サンプルについても上述し
たサンプル１−１ に匹敵する良好なＡｌ膜を形成する
ことができた。
【０１１９】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。このような堆積膜は埋
込配線間を３次元的に結線するのに有効である。
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。このような堆積膜は埋
込配線間を３次元的に結線するのに有効である。
【０１２０】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
【０１２１】［実施例１］以下、本発明の第１の実施例
としてＭＯＳＦＥＴについて説明する。
としてＭＯＳＦＥＴについて説明する。
【０１２２】図２３（ａ） は第１実施例によるＭＯＳ
ＦＥＴの模式的上面図、図２３（ａ） は図２３（ａ）
のＸＸ’線による模式的断面図である。図中符号１０
１ はｎ型半導体からなるＳｉ基板、１０２ はＰ−型
半導体からなるＰ−ウエル、１０３ はＰ−ウエル１０
２ 内に形成されたｎ＋型半導体からなるドレイン領域
、１０４ はドレイン領域１０３ 同様に形成されたソ
ース領域、１０５ はＰ−ウエル１０２ とソース電極
とがオーミックコンタクトをとるために設けられたＰ＋
型半導体のサブ領域、１０６ は多結晶シリコンからな
るゲート電極、１０６’はスルーホールを介してゲート
電極１０６ に接続されているゲート電極配線、１０９
は酸化シリコンからなる絶縁層、１１０ は選択酸化法
により形成されたバーズビークを有するフィールド絶縁
膜である。
ＦＥＴの模式的上面図、図２３（ａ） は図２３（ａ）
のＸＸ’線による模式的断面図である。図中符号１０
１ はｎ型半導体からなるＳｉ基板、１０２ はＰ−型
半導体からなるＰ−ウエル、１０３ はＰ−ウエル１０
２ 内に形成されたｎ＋型半導体からなるドレイン領域
、１０４ はドレイン領域１０３ 同様に形成されたソ
ース領域、１０５ はＰ−ウエル１０２ とソース電極
とがオーミックコンタクトをとるために設けられたＰ＋
型半導体のサブ領域、１０６ は多結晶シリコンからな
るゲート電極、１０６’はスルーホールを介してゲート
電極１０６ に接続されているゲート電極配線、１０９
は酸化シリコンからなる絶縁層、１１０ は選択酸化法
により形成されたバーズビークを有するフィールド絶縁
膜である。
【０１２３】また、符号１２０ は本発明の最も特徴的
な構成を示すもので、絶縁層１０９ のコンタクトホー
ルおよびソース領域１０４ を貫通して、Ｐ−ウエル１
０２ に埋め込まれたサブ領域１０５ にまで達してい
る電極であり、単結晶Ａｌで形成されている。さらに、
符号１２１ は絶縁層１０９ と電極１２０ 上に形成
されているソース電極配線であり、Ａｌで形成されてい
る。そして、１２２ はドレイン領域１０３ 上のコン
タクトホールに埋め込まれたドレイン電極であり、単結
晶Ａｌで形成されている。１２３ はドレイン電極配線
である。
な構成を示すもので、絶縁層１０９ のコンタクトホー
ルおよびソース領域１０４ を貫通して、Ｐ−ウエル１
０２ に埋め込まれたサブ領域１０５ にまで達してい
る電極であり、単結晶Ａｌで形成されている。さらに、
符号１２１ は絶縁層１０９ と電極１２０ 上に形成
されているソース電極配線であり、Ａｌで形成されてい
る。そして、１２２ はドレイン領域１０３ 上のコン
タクトホールに埋め込まれたドレイン電極であり、単結
晶Ａｌで形成されている。１２３ はドレイン電極配線
である。
【０１２４】次に、上記構成のＭＯＳＦＥＴの製造方法
を図２４（ａ） 〜（ｅ） を参照して説明する。
を図２４（ａ） 〜（ｅ） を参照して説明する。
【０１２５】公知の製造技術により、Ｓｉ基板上にＰ−
ウエル１０２ 、ドレイン領域１０３ 、ソース領域１
０４ およびフィールド絶縁膜１１０ を形成し、その
上に絶縁層１０９ を形成し、さらにこの絶縁層１０９
中にゲート電極１０６ を形成した。次に、レジスト
を使用したフォトリソグラフィーによりソース領域１０
４ の上の絶縁層１０９ 上にホールをレジスト像とし
て形成した。そして、図２４（ａ） に示すように、Ｃ
ＨＦ３− Ｃ２Ｆ６系のドライエッチングを用いて絶縁
層１０９ をソース領域にまで達するホールを形成した
（窓開け工程）。
ウエル１０２ 、ドレイン領域１０３ 、ソース領域１
０４ およびフィールド絶縁膜１１０ を形成し、その
上に絶縁層１０９ を形成し、さらにこの絶縁層１０９
中にゲート電極１０６ を形成した。次に、レジスト
を使用したフォトリソグラフィーによりソース領域１０
４ の上の絶縁層１０９ 上にホールをレジスト像とし
て形成した。そして、図２４（ａ） に示すように、Ｃ
ＨＦ３− Ｃ２Ｆ６系のドライエッチングを用いて絶縁
層１０９ をソース領域にまで達するホールを形成した
（窓開け工程）。
【０１２６】その後、レジストを除去せずに Ｃｌ２−
ＣＢｒＦ３ 系のドライエッチングによりソース領域１
０４ を貫通し、Ｐ−ウエル１０２ に入り込むホール
を形成した（エッチング工程）。そして、図２４（ｂ）
に示すように、形成したホールの先端にサブ領域１０
５ を形成した（Ｐ＋形成工程）。
ＣＢｒＦ３ 系のドライエッチングによりソース領域１
０４ を貫通し、Ｐ−ウエル１０２ に入り込むホール
を形成した（エッチング工程）。そして、図２４（ｂ）
に示すように、形成したホールの先端にサブ領域１０
５ を形成した（Ｐ＋形成工程）。
【０１２７】次に、図２４（ｃ） に示すように、前に
詳しく説明した選択Ａｌ−ＣＶＤ法としてＤＭＡＨと水
素とを用いて基体表面を２７０ ℃に保持して絶縁層１
０９ 上面までＡｌを埋め込んだ（ＣＶＤ−Ａｌ形成工
程）。
詳しく説明した選択Ａｌ−ＣＶＤ法としてＤＭＡＨと水
素とを用いて基体表面を２７０ ℃に保持して絶縁層１
０９ 上面までＡｌを埋め込んだ（ＣＶＤ−Ａｌ形成工
程）。
【０１２８】後は、公知の技術を用いて、図２４（ｄ）
に示すように、ドレイン領域１０３ 上の絶縁層１０
９ にコンタクトホールを形成するとともに（窓開け工
程）、再び同じＡｌ−ＣＶＤ法によりＡｌの埋め込みを
行い、図２４（ｅ） に示すように、スパッタリング法
により前記電極１０２ 上およびドレイン領域１０３
上にそれぞれソース電極配線１２１とドレイン電極配線
１２３ を形成し（Ａｌ配線工程）、試料を完成させた
。
に示すように、ドレイン領域１０３ 上の絶縁層１０
９ にコンタクトホールを形成するとともに（窓開け工
程）、再び同じＡｌ−ＣＶＤ法によりＡｌの埋め込みを
行い、図２４（ｅ） に示すように、スパッタリング法
により前記電極１０２ 上およびドレイン領域１０３
上にそれぞれソース電極配線１２１とドレイン電極配線
１２３ を形成し（Ａｌ配線工程）、試料を完成させた
。
【０１２９】このように、本発明によれば、ＭＯＳＦＥ
Ｔにおいて、ソース領域とサブ領域とを電気的に短絡し
て使用する場合においても、平面的に余分な面積を必要
とせず、必要最小限の構成要素のみで形成し得る。
Ｔにおいて、ソース領域とサブ領域とを電気的に短絡し
て使用する場合においても、平面的に余分な面積を必要
とせず、必要最小限の構成要素のみで形成し得る。
【０１３０】［実施例２］次に本発明による第２の実施
例を図２５（ａ） に示す。
例を図２５（ａ） に示す。
【０１３１】この第２の実施例は、本発明をＣＭＯＳ型
インバータ回路に応用したものである。製造方法は前記
実施例１と基本的には同様であるため、説明を省略する
。
インバータ回路に応用したものである。製造方法は前記
実施例１と基本的には同様であるため、説明を省略する
。
【０１３２】図２５（ｂ） は本実施例の回路図、図２
５（ｃ） は比較のための従来技術によるものを示した
ものである。 従来技術である図２５（ｃ） と本発明例である図２５
（ａ） との比較から明らかなように、インバータ回路
におけるソース領域とサブ領域との接続部に本発明によ
る電極構造を用いることで、そのレイアウト面積を大幅
に縮小することができる。
５（ｃ） は比較のための従来技術によるものを示した
ものである。 従来技術である図２５（ｃ） と本発明例である図２５
（ａ） との比較から明らかなように、インバータ回路
におけるソース領域とサブ領域との接続部に本発明によ
る電極構造を用いることで、そのレイアウト面積を大幅
に縮小することができる。
【０１３３】［実施例３］
次に本発明による第３の実施例を図
２６（ａ），（ｂ） に示す。図２６（ｃ） は本実施
例の回路図である。本実施例の主要な製造方法は前記実
施例１と基本的には同様であるため、説明は省略する。
次に本発明による第３の実施例を図
２６（ａ），（ｂ） に示す。図２６（ｃ） は本実施
例の回路図である。本実施例の主要な製造方法は前記実
施例１と基本的には同様であるため、説明は省略する。
【０１３４】この第３の実施例は、やはりＣＭＯＳ型イ
ンバータ回路に応用したものであり、ＭＯＳ トランジ
スタ構造が縦型であることが前記第２実施例と異なる点
である。 図から明らかなように、縦型のＭＯＳ トランジスタを
使用する回路では、本発明による電極構造がレイアウト
面積の縮小化において、より一層有効であることがわか
る。
ンバータ回路に応用したものであり、ＭＯＳ トランジ
スタ構造が縦型であることが前記第２実施例と異なる点
である。 図から明らかなように、縦型のＭＯＳ トランジスタを
使用する回路では、本発明による電極構造がレイアウト
面積の縮小化において、より一層有効であることがわか
る。
【０１３５】［実施例４］
次に、本発明による第
４の実施例を図２７（ａ），（ｂ） に示す。図２７（
ｃ） は本実施例の回路図である。本実施例の主要な製
造方法も前記実施例１と基本的には同様であるため、説
明は省略する。
次に、本発明による第
４の実施例を図２７（ａ），（ｂ） に示す。図２７（
ｃ） は本実施例の回路図である。本実施例の主要な製
造方法も前記実施例１と基本的には同様であるため、説
明は省略する。
【０１３６】この第４の実施例は、やはり縦型ＭＯＳ
トランジスタで構成したＮＡＮＤ回路に本発明を応用し
た例である。この例でも、図から明らかなように、本発
明による電極構造がレイアウト面積の縮小化において、
より一層有効であることがわかる。
トランジスタで構成したＮＡＮＤ回路に本発明を応用し
た例である。この例でも、図から明らかなように、本発
明による電極構造がレイアウト面積の縮小化において、
より一層有効であることがわかる。
【０１３７】［実施例５］図２８は本発明の第５の実施
例としてのＮＯＲ回路素子の模式的断面図である。
例としてのＮＯＲ回路素子の模式的断面図である。
【０１３８】図２８において、２０５ および２０７
はそれぞれＰＭＯＳおよびＮＭＯＳのゲートポリシリコ
ン、２０６ および２０８ はゲート絶縁膜、２０９
はＰＭＯＳのドレインｐ＋層，２１０ はＮＭＯＳのソ
ースｎ＋層，２１１，２１２，２１３および２１４ は
それぞれドレイン２０９，ソース２１０，ゲートポリシ
リコン２０５ および２０７ の電極である。本実施例
においてもＰＭＯＳのソース５３とＮＭＯＳのソース２
０１ および２１０ は接続されている。ＮＭＯＳ側に
はドレインｎ＋層２０３ に達する埋込み電極６１が形
成され、一方ＰＭＯＳ側にはドレインｐ＋層２０９ の
電極２１１ が形成されている。この二つの電極６１お
よび２１１ は前述したＡｌ−ＣＶＤによって選択的に
堆積される。図２８の構造は図６〜１７と同様の工程で
作製することができる。
はそれぞれＰＭＯＳおよびＮＭＯＳのゲートポリシリコ
ン、２０６ および２０８ はゲート絶縁膜、２０９
はＰＭＯＳのドレインｐ＋層，２１０ はＮＭＯＳのソ
ースｎ＋層，２１１，２１２，２１３および２１４ は
それぞれドレイン２０９，ソース２１０，ゲートポリシ
リコン２０５ および２０７ の電極である。本実施例
においてもＰＭＯＳのソース５３とＮＭＯＳのソース２
０１ および２１０ は接続されている。ＮＭＯＳ側に
はドレインｎ＋層２０３ に達する埋込み電極６１が形
成され、一方ＰＭＯＳ側にはドレインｐ＋層２０９ の
電極２１１ が形成されている。この二つの電極６１お
よび２１１ は前述したＡｌ−ＣＶＤによって選択的に
堆積される。図２８の構造は図６〜１７と同様の工程で
作製することができる。
【０１３９】２１５ はＮＯＲ 回路の第１入力端子で
ＮＭＯＳのゲート２０７ およびＰＭＯＳのゲート２０
５ に接続されている。２１６ はＮＯＲ 回路の第２
入力端子でＮＭＯＳとＰＭＯＳの共通のゲート５５に接
続されている。
ＮＭＯＳのゲート２０７ およびＰＭＯＳのゲート２０
５ に接続されている。２１６ はＮＯＲ 回路の第２
入力端子でＮＭＯＳとＰＭＯＳの共通のゲート５５に接
続されている。
【０１４０】本素子の動作を説明すると、第１入力端子
２１５ にＮＭＯＳのＶＴＨ 以上の電圧たとえば最高
電位を印加し、かつ第２入力端子２１６ に（最高電位
＋ＰＭＯＳ のＶＴＨ）以下の電圧、たとえば最低電位
を印加するとＮＭＯＳ直下にチャネルが形成され、ＮＭ
ＯＳのドレイン２０３ とソース２１０ が導通し、出
力端子２１７ 最低電位に保持される。この時ＰＭＯＳ
はｐ＋層１０１ とソース５３がチャネルを通じて導通
するが、ドレイン２０９ とｐ＋層５１の間にチャネル
は形成されないのでソース５３は電源にはつながらない
。第１入力端子２１５ と第２入力端子２１６ に印加
する電圧を入れかえると、ＮＭＯＳのドレイン２０３
とソース２０１ がチャネルを通じて導通し、出力端子
は最低電位に保持される。この時、ＰＭＯＳのドレイン
２０９ とｐ＋層５１がチャネルを通じて導通するが、
ＰＭＯＳのソース５３とｐ＋層５１の間にチャネルが形
成されないので、ソース５３は電源にはつながらない。 次に第１入力端子２１５ および第２入力端子２１６
に共にＮＭＯＳのＶＴＨ 以上の電圧、たとえば最高電
位を印加すると、ＮＭＯＳ直下にチャネルが形成され、
ドレイン２０３ はソース２０１ および２１０ とチ
ャネルを通じて導通し、出力端子２１７ は最低電位に
保持される。この時ＰＭＯＳ直下にはチャネルが形成さ
れないので、ソース５３は電源にはつながらない。次に
第１入力端子２１５ および第２入力端子２１６ に共
に（最高電位＋ＰＭＯＳ のＶＴＨ）以下の電圧、たと
えば最低電位を印加すると、ＰＭＯＳ直下にチャネルが
形成され、ソース５３はｐ＋層５１を介してドレイン２
０９と導通し、出力端子２１７ は最高電位に保持され
る。この時、ＮＭＯＳ直下にはチャネルか形成されない
ので、 ソース２０１ および２１０ は電源にはつな
がらない。
２１５ にＮＭＯＳのＶＴＨ 以上の電圧たとえば最高
電位を印加し、かつ第２入力端子２１６ に（最高電位
＋ＰＭＯＳ のＶＴＨ）以下の電圧、たとえば最低電位
を印加するとＮＭＯＳ直下にチャネルが形成され、ＮＭ
ＯＳのドレイン２０３ とソース２１０ が導通し、出
力端子２１７ 最低電位に保持される。この時ＰＭＯＳ
はｐ＋層１０１ とソース５３がチャネルを通じて導通
するが、ドレイン２０９ とｐ＋層５１の間にチャネル
は形成されないのでソース５３は電源にはつながらない
。第１入力端子２１５ と第２入力端子２１６ に印加
する電圧を入れかえると、ＮＭＯＳのドレイン２０３
とソース２０１ がチャネルを通じて導通し、出力端子
は最低電位に保持される。この時、ＰＭＯＳのドレイン
２０９ とｐ＋層５１がチャネルを通じて導通するが、
ＰＭＯＳのソース５３とｐ＋層５１の間にチャネルが形
成されないので、ソース５３は電源にはつながらない。 次に第１入力端子２１５ および第２入力端子２１６
に共にＮＭＯＳのＶＴＨ 以上の電圧、たとえば最高電
位を印加すると、ＮＭＯＳ直下にチャネルが形成され、
ドレイン２０３ はソース２０１ および２１０ とチ
ャネルを通じて導通し、出力端子２１７ は最低電位に
保持される。この時ＰＭＯＳ直下にはチャネルが形成さ
れないので、ソース５３は電源にはつながらない。次に
第１入力端子２１５ および第２入力端子２１６ に共
に（最高電位＋ＰＭＯＳ のＶＴＨ）以下の電圧、たと
えば最低電位を印加すると、ＰＭＯＳ直下にチャネルが
形成され、ソース５３はｐ＋層５１を介してドレイン２
０９と導通し、出力端子２１７ は最高電位に保持され
る。この時、ＮＭＯＳ直下にはチャネルか形成されない
ので、 ソース２０１ および２１０ は電源にはつな
がらない。
【０１４１】このように第１および第２入力端子に最低
電位を与えた時にだけ出力端子が最高電位に保持され、
それ以外の組合わせの時には最低電位に保持されること
でＮＯＲ 動作を実現している。
電位を与えた時にだけ出力端子が最高電位に保持され、
それ以外の組合わせの時には最低電位に保持されること
でＮＯＲ 動作を実現している。
【０１４２】本実施例も前記図５の例と同様に電極数が
少なく、素子寸法を小さくすることができる。
少なく、素子寸法を小さくすることができる。
【０１４３】［実施例６］図２９は本発明の第６の実施
例としてのＮＡＮＤ回路素子の模式的断面図である。
例としてのＮＡＮＤ回路素子の模式的断面図である。
【０１４４】図２９において、 ２１８ はＰＭＯＳの
ソースｐ＋層，２１９はＮＭＯＳのドレインｎ＋層であ
る。本素子においては、ＰＭＯＳ側にｐ＋ドレイン層５
１に達する埋込み電極６０が形成され、ＮＭＯＳ側には
ドレインｎ＋２１９ の電極２２０ が形成されている
。電極２２０ もＤＭＡＨと水素を用いたＡｌの選択堆
積によって形成される。図２９の構造も図６〜１７と同
様の工程によって作製できる。
ソースｐ＋層，２１９はＮＭＯＳのドレインｎ＋層であ
る。本素子においては、ＰＭＯＳ側にｐ＋ドレイン層５
１に達する埋込み電極６０が形成され、ＮＭＯＳ側には
ドレインｎ＋２１９ の電極２２０ が形成されている
。電極２２０ もＤＭＡＨと水素を用いたＡｌの選択堆
積によって形成される。図２９の構造も図６〜１７と同
様の工程によって作製できる。
【０１４５】２２１ はＮＡＮＤ回路の第１入力端子で
ＮＭＯＳのゲート２０７ およびＰＭＯＳのゲート２０
５ に接続されている。２２２ はＮＡＮＤの回路の第
２入力端子でＮＭＯＳとＰＭＯＳの共通のゲート５５に
接続されている。
ＮＭＯＳのゲート２０７ およびＰＭＯＳのゲート２０
５ に接続されている。２２２ はＮＡＮＤの回路の第
２入力端子でＮＭＯＳとＰＭＯＳの共通のゲート５５に
接続されている。
【０１４６】本素子の動作を説明すると、第１入力端子
２２１ にＮＭＯＳのＶＴＨ 以上の電圧、たとえば最
高電位を印加し、かつ第２入力端子２２２ に（最高電
位＋ＰＭＯＳ のＶＴＨ）以下の電圧、たとえば最低電
位を印加すると、ＰＭＯＳ直下にチャネルが形成され、
ＰＭＯＳのドレイン５１とソース５３が導通し出力端子
２２３ 最高電位に保持される。この時ＮＭＯＳはｎ＋
層２０３ とドレイン２１９ がチャネルを通じて導通
するが、ソース２０１ とｎ＋層２０３ の間にチャネ
ルは形成されないのでソース２０１は電源にはつながら
ない。第１入力端子２２１ と第２入力端子２２２に印
加する電圧を入れかえると、ＰＭＯＳのドレイン５１と
ソース２１８ がチャネルを通じて導通し、出力端子２
２３ は最高電位に保持される。この時、ＮＭＯＳのド
レイン２１９ とｎ＋層２０３ の間にチャネルが形成
されないので、ソース２０１ は電源にはつながらない
。 次に第１および第２入力端子に共に（最高電位＋ＰＭＯ
Ｓ のＶＴＨ）以下の電圧、たとえば最低電位を印加す
ると、ＰＭＯＳ直下にチャネルが形成され、ドレイン５
１はソース５３および２１８ とチャネルを通じて導通
し、出力端子２２３ は最高電位に保持される。この時
ＮＭＯＳ直下にはチャネルが形成されないので、ソース
２０１ は電源にはつながらない。次に第１入力端子お
よび第２入力端子に共にＮＭＯＳのＶＴＨ 以上の電圧
、たとえば最高電位を印加すると、ＮＭＯＳ直下にチャ
ネルが形成され、ドレイン２１９ はｎ＋層２０３ を
介してソース２００ と導通し、出力端子２２３ は最
低電位に保持される。この時、ＰＭＯＳ直下にはチャネ
ルが形成されないので、 ソース５３および２１８ は
電源にはつながらない。
２２１ にＮＭＯＳのＶＴＨ 以上の電圧、たとえば最
高電位を印加し、かつ第２入力端子２２２ に（最高電
位＋ＰＭＯＳ のＶＴＨ）以下の電圧、たとえば最低電
位を印加すると、ＰＭＯＳ直下にチャネルが形成され、
ＰＭＯＳのドレイン５１とソース５３が導通し出力端子
２２３ 最高電位に保持される。この時ＮＭＯＳはｎ＋
層２０３ とドレイン２１９ がチャネルを通じて導通
するが、ソース２０１ とｎ＋層２０３ の間にチャネ
ルは形成されないのでソース２０１は電源にはつながら
ない。第１入力端子２２１ と第２入力端子２２２に印
加する電圧を入れかえると、ＰＭＯＳのドレイン５１と
ソース２１８ がチャネルを通じて導通し、出力端子２
２３ は最高電位に保持される。この時、ＮＭＯＳのド
レイン２１９ とｎ＋層２０３ の間にチャネルが形成
されないので、ソース２０１ は電源にはつながらない
。 次に第１および第２入力端子に共に（最高電位＋ＰＭＯ
Ｓ のＶＴＨ）以下の電圧、たとえば最低電位を印加す
ると、ＰＭＯＳ直下にチャネルが形成され、ドレイン５
１はソース５３および２１８ とチャネルを通じて導通
し、出力端子２２３ は最高電位に保持される。この時
ＮＭＯＳ直下にはチャネルが形成されないので、ソース
２０１ は電源にはつながらない。次に第１入力端子お
よび第２入力端子に共にＮＭＯＳのＶＴＨ 以上の電圧
、たとえば最高電位を印加すると、ＮＭＯＳ直下にチャ
ネルが形成され、ドレイン２１９ はｎ＋層２０３ を
介してソース２００ と導通し、出力端子２２３ は最
低電位に保持される。この時、ＰＭＯＳ直下にはチャネ
ルが形成されないので、 ソース５３および２１８ は
電源にはつながらない。
【０１４７】このように、第１入力端子および第２入力
端子に最高電位を与えた時にだけ出力端子が最低電位に
保持され、それ以外の組合わせの時には最高電位に保持
されることでＮＡＮＤ動作を実現している。
端子に最高電位を与えた時にだけ出力端子が最低電位に
保持され、それ以外の組合わせの時には最高電位に保持
されることでＮＡＮＤ動作を実現している。
【０１４８】このＮＡＮＤ回路素子も電極数が少なく、
素子寸法を縮小することができる。
素子寸法を縮小することができる。
【０１４９】なお、上記実施例５，６は、ｎ型とｐ型を
入れかえても同様の効果を得られる。
入れかえても同様の効果を得られる。
【０１５０】また、Ｐｏｌｙ−Ｓｉ 電極を金属または
シリサイドにしても同様の効果が得られる。
シリサイドにしても同様の効果が得られる。
【０１５１】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の構成において、平面的に余分な面積を必要
とせず、必要最小限の構成要素のみで形成することがで
き、レイアウト面積を大幅に縮小することができ、微細
加工および高集積化に適し、微細な機能素子を有する半
導体装置を提供することができる。
半導体装置の構成において、平面的に余分な面積を必要
とせず、必要最小限の構成要素のみで形成することがで
き、レイアウト面積を大幅に縮小することができ、微細
加工および高集積化に適し、微細な機能素子を有する半
導体装置を提供することができる。
【図１】従来の半導体装置の一例を示すもので、図１（
ａ） は模式的上面図、図１（ｂ） は図１（ａ） の
ＡＡ’線に沿う模式的断面図である。
ａ） は模式的上面図、図１（ｂ） は図１（ａ） の
ＡＡ’線に沿う模式的断面図である。
【図２】従来の半導体装置の他の例を示すもので、図２
（ａ） は模式的上面図、図２（ｂ）は図２（ａ） の
ＢＢ’線に沿う模式的断面図である。
（ａ） は模式的上面図、図２（ｂ）は図２（ａ） の
ＢＢ’線に沿う模式的断面図である。
【図３】従来のＣＭＯＳトランジスタの模式的断面図で
ある。
ある。
【図４】図４（ａ），（ｂ），（ｃ），（ｄ） は本発
明の半導体装置の特徴を説明するためのもので、それぞ
れ本発明の変形形態を示す断面図である。
明の半導体装置の特徴を説明するためのもので、それぞ
れ本発明の変形形態を示す断面図である。
【図５】図５（ａ） は本発明の好適な実施態様を説明
する断面図、図５（ｂ） はその等価回路図である。
する断面図、図５（ｂ） はその等価回路図である。
【図６】図５に示した構造を作製する工程を示す図であ
る。
る。
【図７】図５に示した構造を作製する工程を示す図であ
る。
る。
【図８】図５に示した構造を作製する工程を示す図であ
る。
る。
【図９】図５に示した構造を作製する工程を示す図であ
る。
る。
【図１０】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１１】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１２】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１３】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１４】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１５】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１６】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１７】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１８】ＣＶＤ−Ａｌ膜やＡｌを主成分とする金属膜
を成膜するに好適な金属膜連続形成装置の構成図である
。
を成膜するに好適な金属膜連続形成装置の構成図である
。
【図１９】ＣＶＤ−Ａｌ膜やＡｌを主成分とする金属膜
を成膜するに好適な金属膜連続形成装置の構成図である
。
を成膜するに好適な金属膜連続形成装置の構成図である
。
【図２０】ＣＶＤ−Ａｌ膜やＡｌを主成分とする金属膜
を成膜するに好適な金属膜連続形成装置の構成図である
。
を成膜するに好適な金属膜連続形成装置の構成図である
。
【図２１】図２０で示した装置の動作説明図である。
【図２２】図２２（ａ），（ｂ），（ｃ） はＡｌ−Ｃ
ＶＤ法により電極および配線を形成するための成膜手順
を説明する模式的斜視図である。
ＶＤ法により電極および配線を形成するための成膜手順
を説明する模式的斜視図である。
【図２３】図２３（ａ） は本発明の第１実施例による
ＭＯＳＦＥＴの模式的上面図、図２３（ｂ） は図２３
（ａ） のＸ−Ｘ’線に沿う模式的断面図である。
ＭＯＳＦＥＴの模式的上面図、図２３（ｂ） は図２３
（ａ） のＸ−Ｘ’線に沿う模式的断面図である。
【図２４】図２４（ａ） ないし（ｅ） は図２３（ａ
），（ｂ） に示したＭＯＳＦＥＴの製造方法を説明す
る模式的断面図である。
），（ｂ） に示したＭＯＳＦＥＴの製造方法を説明す
る模式的断面図である。
【図２５】図２５（ａ） は本発明の第２実施例による
ＣＭＯＳ型インバータ回路に応用した半導体装置の模式
的断面図、図２５（ｂ） は本実施例の回路図、図２５
（ｃ） は本実施例の比較とした従来技術による装置の
模式的断面図である。
ＣＭＯＳ型インバータ回路に応用した半導体装置の模式
的断面図、図２５（ｂ） は本実施例の回路図、図２５
（ｃ） は本実施例の比較とした従来技術による装置の
模式的断面図である。
【図２６】図２６（ａ） は本発明の第３実施例による
ＣＭＯＳ型インバータ回路に応用した半導体装置の模式
的上面図、図２６（ｂ） は図２６（ａ） のＹ−Ｙ’
線に沿う模式的断面図、図２６（ｃ） は本実施例の回
路図である。
ＣＭＯＳ型インバータ回路に応用した半導体装置の模式
的上面図、図２６（ｂ） は図２６（ａ） のＹ−Ｙ’
線に沿う模式的断面図、図２６（ｃ） は本実施例の回
路図である。
【図２７】図２７（ａ） は本発明の第４実施例による
縦形ＭＯＳ トランジスタで構成したＮＡＮＤ回路に応
用した半導体装置の模式的上面図、図２７（ｂ） は図
２７（ａ） のＺ−Ｚ’線に沿う模式的断面図、図２７
（ｃ） は本実施例の回路図である。
縦形ＭＯＳ トランジスタで構成したＮＡＮＤ回路に応
用した半導体装置の模式的上面図、図２７（ｂ） は図
２７（ａ） のＺ−Ｚ’線に沿う模式的断面図、図２７
（ｃ） は本実施例の回路図である。
【図２８】本発明の第５の実施例の模式的断面図である
。
。
【図２９】本発明の第６の実施例の模式的断面図である
。
。
１ ＰＭＯＳトランジスタ
３１ ＮＭＯＳトランジスタ
５１ 埋込みドレイン領域
５２ チャネル領域
５３ ソース
５４ ゲート絶縁膜
５５ 共通のゲート
５７ ｐ型基板
５８ 絶縁膜
６０，６１ 埋込み電極
６２，６３，６４ 電極
１０１ Ｓｉ基板
１０２ 第１半導体領域（Ｐ−ウエル）１０３
ドレイン領域 １０４ 第２半導体領域（ソース領域）１０５
サブ領域 １０６ ゲート電極 １０６’ ゲート電極配線 １０９ 絶縁層 １１０ フィールド絶縁膜 １２０ 電極 １２１ ソース電極配線 １２２ ドレイン電極 １２３ ドレイン電極配線 ２０１ ソース ２０２ チャネル領域 ２０３ 埋込みドレイン領域 ２０５，２０７ ゲート ２０６，２０８ ゲート酸化膜 ２０９ ドレイン ２１０ ソース ２１８ ソース ２１９ ドレイン
ドレイン領域 １０４ 第２半導体領域（ソース領域）１０５
サブ領域 １０６ ゲート電極 １０６’ ゲート電極配線 １０９ 絶縁層 １１０ フィールド絶縁膜 １２０ 電極 １２１ ソース電極配線 １２２ ドレイン電極 １２３ ドレイン電極配線 ２０１ ソース ２０２ チャネル領域 ２０３ 埋込みドレイン領域 ２０５，２０７ ゲート ２０６，２０８ ゲート酸化膜 ２０９ ドレイン ２１０ ソース ２１８ ソース ２１９ ドレイン
Claims (11)
- 【請求項１】 第１導電型の第１半導体領域と、この
第１半導体領域上もしくは下に設けられ、前記第１導電
型とは異なる第２導電型の第２半導体領域と、を有する
半導体装置において、前記第１半導体領域に電気的に接
続される電極が、前記第２半導体領域を通じて形成され
ており、前記第１半導体領域と前記第２半導体領域とが
前記電極によって電気的に短絡されていることを特徴と
する半導体装置。 - 【請求項２】 前記第２半導体領域が電界効果トラン
ジスタのソースまたはドレイン領域であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 電界効果トランジスタが、埋込みドレ
イン領域および埋込みゲート領域を有し、かつ該埋込み
ゲートの両側にＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタがそれぞれ形成されている構成であり、前記第２
半導体領域が前記埋込みドレイン領域であり、前記ドレ
イン領域に達する電極は前記ＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタの少なくとも一方に設けられて
いることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記電極がＡｌまたはＡｌを主成分と
する導電材料により形成されていることを特徴とする請
求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】 前記半導体装置がＮＯＴ 回路素子で
あることを特徴とする請求項３に記載の半導体装置。 - 【請求項６】 前記半導体装置がＮＯＲ 回路素子で
あることを特徴とする請求項３に記載の半導体装置。 - 【請求項７】 前記半導体装置がＮＡＮＤ回路素子で
あることを特徴とする請求項３に記載の半導体装置。 - 【請求項８】 第１導電型の第１半導体領域と、この
第１半導体領域上に設けられ、この第１導電型とは異な
る第２導電型の第２半導体領域と、前記第１半導体領域
と前記第２半導体領域とを短絡させるための電極と、を
有する半導体装置の製造方法において、前記第２半導体
領域に開孔を形成して前記第１半導体領域の一部を露出
させる第１工程と、前記開孔に導電材料を堆積させる第
２工程とを有し、前記第２工程が、アルキルアルミニウ
ムハイドライドのガスと水素とを利用したＣＶＤ 法に
よりＡｌまたはＡｌを主成分とする導電材料を前記開孔
に堆積させる工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項９】 前記アルキルアルミニウムハイドライ
ドがジメチルアルミニウムハイドライドであることを特
徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 半導体基体にＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタのそれぞれのドレイン領域
を埋込み形成する工程と、前記ＰＭＯＳトランジスタの
ドレイン領域とＮＭＯＳトランジスタのドレイン領域の
接合部を貫く様に開口部を形成する工程と、該開口部の
内表面を覆う絶縁膜を形成する工程と、前記開口部内に
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの共通の
ゲートを堆積する工程と、前記ＰＭＯＳトランジスタの
埋込みドレイン領域およびＮＭＯＳトランジスタの埋込
みドレイン領域の少なくとも一方に達する埋込み電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項１１】 前記二つの埋込みドレイン領域の少
なくとも一方に達する開口部を設け、ジメチルアルミニ
ウムハイドライトと水素とを用いたＣＶＤ 法によって
前記開口部にＡｌを選択的に堆積させて前記埋込み電極
を形成することを特徴とする請求項１０に記載の半導体
装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13961890 | 1990-05-31 | ||
| JP2-139618 | 1990-05-31 | ||
| JP2-208145 | 1990-08-08 | ||
| JP20814590 | 1990-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226075A true JPH04226075A (ja) | 1992-08-14 |
| JP3067263B2 JP3067263B2 (ja) | 2000-07-17 |
Family
ID=26472367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03129771A Expired - Fee Related JP3067263B2 (ja) | 1990-05-31 | 1991-05-31 | 半導体装置およびその製造方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (2) | US5378914A (ja) |
| EP (1) | EP0459771B1 (ja) |
| JP (1) | JP3067263B2 (ja) |
| CN (1) | CN1052343C (ja) |
| AT (1) | ATE157482T1 (ja) |
| DE (1) | DE69127402T2 (ja) |
| DK (1) | DK0459771T3 (ja) |
| ES (1) | ES2104668T3 (ja) |
| GR (1) | GR3025139T3 (ja) |
| MY (1) | MY107475A (ja) |
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- 1991-05-29 DE DE69127402T patent/DE69127402T2/de not_active Expired - Fee Related
- 1991-05-29 AT AT91304828T patent/ATE157482T1/de not_active IP Right Cessation
- 1991-05-29 ES ES91304828T patent/ES2104668T3/es not_active Expired - Lifetime
- 1991-05-29 DK DK91304828.6T patent/DK0459771T3/da active
- 1991-05-29 EP EP91304828A patent/EP0459771B1/en not_active Expired - Lifetime
- 1991-05-31 CN CN91104371.3A patent/CN1052343C/zh not_active Expired - Fee Related
- 1991-05-31 JP JP03129771A patent/JP3067263B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-24 US US07/997,135 patent/US5378914A/en not_active Expired - Fee Related
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| EP0459771A2 (en) | 1991-12-04 |
| DK0459771T3 (da) | 1997-09-22 |
| MY107475A (en) | 1995-12-30 |
| CN1052343C (zh) | 2000-05-10 |
| DE69127402D1 (de) | 1997-10-02 |
| ES2104668T3 (es) | 1997-10-16 |
| GR3025139T3 (en) | 1998-02-27 |
| CN1057736A (zh) | 1992-01-08 |
| EP0459771B1 (en) | 1997-08-27 |
| EP0459771A3 (en) | 1992-02-05 |
| US5583075A (en) | 1996-12-10 |
| JP3067263B2 (ja) | 2000-07-17 |
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