JPS63288057A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPS63288057A JPS63288057A JP62123314A JP12331487A JPS63288057A JP S63288057 A JPS63288057 A JP S63288057A JP 62123314 A JP62123314 A JP 62123314A JP 12331487 A JP12331487 A JP 12331487A JP S63288057 A JPS63288057 A JP S63288057A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＣＭＯ８半導体装置に関するものであり、更に
詳しく言えば高速動作、大電流駆動および高集積化が可
能な新規なＣＭＯ８半導体装置の構造に関するものであ
る。
詳しく言えば高速動作、大電流駆動および高集積化が可
能な新規なＣＭＯ８半導体装置の構造に関するものであ
る。
（ロ）従来の技術
第４図は従来例に係る半導体装置の構造を示す断面図で
ある。（１）はＮ型Ｓｉ基板、（２）は厚いフィールド
Ｓｉｎ、膜、（３）と（４）はＰ型拡散層からなるソー
スとドレイン、（６）はポリＳｉ膜からなるゲート電極
、（７）と（８）はＡｊ！電極からなるソース電極とド
レイン電極である。
ある。（１）はＮ型Ｓｉ基板、（２）は厚いフィールド
Ｓｉｎ、膜、（３）と（４）はＰ型拡散層からなるソー
スとドレイン、（６）はポリＳｉ膜からなるゲート電極
、（７）と（８）はＡｊ！電極からなるソース電極とド
レイン電極である。
また（５）はソース端の開口部から拡散きれて形成され
るＮ型拡散層であり（Ｄｉｆｆｕｓｅｄ ５ｅｌｆ
−Ａｌｉｇｎｅｄ構造）、このＮ型拡散層の表面の不純
物濃度はＮ型Ｓｉ基板（１）の不純物濃度よりも濃い。
るＮ型拡散層であり（Ｄｉｆｆｕｓｅｄ ５ｅｌｆ
−Ａｌｉｇｎｅｄ構造）、このＮ型拡散層の表面の不純
物濃度はＮ型Ｓｉ基板（１）の不純物濃度よりも濃い。
この構造のＰチャネルＭＯ８）ランジスタによれば、Ｎ
型拡散層（５）によりパンチスルー電圧を上げることが
できるので、よりショートチャネル化が可能な高速・高
密度の半導体集積回路の製造が可能となる。
型拡散層（５）によりパンチスルー電圧を上げることが
できるので、よりショートチャネル化が可能な高速・高
密度の半導体集積回路の製造が可能となる。
なお斯上した半導体装置は特開昭５９−１１７２６８号
公報（ＩＯＬＬ ２９／７８）等で周知である。
公報（ＩＯＬＬ ２９／７８）等で周知である。
（ハ）発明が解決しようとする問題点
しかし、従来例の構造によれば次のような問題点がある
。
。
（１）チャネル領域はＳｉ基板の表面に限定されるので
、大電流駆動のためにはそれに対応した広い面積を必要
とする。
、大電流駆動のためにはそれに対応した広い面積を必要
とする。
（２）バンチスルー電圧が向上してトランジスタのショ
ートチャネル化が可能であるが、Ｎ型拡散層（５）はソ
ース端の開口部からの拡散によって形成するものである
から、Ｓｉ基板（１）の表面における不純物濃度の制御
が困難である。このためＰチャネルトランジスタのｖｔ
ｈの制御も困難である。
ートチャネル化が可能であるが、Ｎ型拡散層（５）はソ
ース端の開口部からの拡散によって形成するものである
から、Ｓｉ基板（１）の表面における不純物濃度の制御
が困難である。このためＰチャネルトランジスタのｖｔ
ｈの制御も困難である。
（３）デバイスに電源電圧を供給する電源ラインを配す
る配線領域をゲート電極（６）に近接して必要とするの
で、高密度化が困難である。
る配線領域をゲート電極（６）に近接して必要とするの
で、高密度化が困難である。
（ニ）問題点を解決するための手段
本発明は斯上した種々の問題点に鑑みてなされ、エピタ
キシャル層に設けた開口部の側面に縦方向にＭＯＳ）ラ
ンジスタを形成し且つ埋め込み層を用いてソースの取り
出しを行うことにより、従来の問題点を解決したＣＭＯ
Ｓ半導体装置を提供するものである。
キシャル層に設けた開口部の側面に縦方向にＭＯＳ）ラ
ンジスタを形成し且つ埋め込み層を用いてソースの取り
出しを行うことにより、従来の問題点を解決したＣＭＯ
Ｓ半導体装置を提供するものである。
（ネ）作用
夫々のソースは金属膜（合金膜）を介して各々の埋め込
み層に電気的に接続されているので、電源電圧は各々の
埋め込み層を介して供給される。
み層に電気的に接続されているので、電源電圧は各々の
埋め込み層を介して供給される。
これにより各々の取り出し領域を任意の位置に設けられ
、従来のような特別の電源ラインのためのスペースは不
要となる。
、従来のような特別の電源ラインのためのスペースは不
要となる。
チャネル領域は開口部の側壁を利用しているので、狭い
面積で広いチャネル幅を有するトランジスタの形成が可
能になる。これにより大電流駆動デバイスの高密度化が
可能となる。
面積で広いチャネル幅を有するトランジスタの形成が可
能になる。これにより大電流駆動デバイスの高密度化が
可能となる。
またトランジスタのバンチスルー電圧を上げるために形
成されるＮ型およびＰ型拡散層は、高電圧イオン注入に
よって容易に形成することができる。これにより所定の
ショートチャネルおよび所定の閾値電圧を有するトラン
ジスタを、制御良く製造することが可能となる。
成されるＮ型およびＰ型拡散層は、高電圧イオン注入に
よって容易に形成することができる。これにより所定の
ショートチャネルおよび所定の閾値電圧を有するトラン
ジスタを、制御良く製造することが可能となる。
（へ）実施例
第１図は本発明のＣＭＯ５半導体装置の構成を示す断面
図である。
図である。
（１１）はＮ−型のシリコン基板、（１２）はＮ−型の
エピタキシャル層、（１３）はＮ−型のウェル領域、（
１４）はＰ−型のウェル領域であり、Ｎ−型のウェル領
域（１３）にＰチャネルＭＯ８）ランジスタを形成し、
Ｐ−型のウェル領域（１４）にＮチャネルＭＯＳトラン
ジスタを形成する。
エピタキシャル層、（１３）はＮ−型のウェル領域、（
１４）はＰ−型のウェル領域であり、Ｎ−型のウェル領
域（１３）にＰチャネルＭＯ８）ランジスタを形成し、
Ｐ−型のウェル領域（１４）にＮチャネルＭＯＳトラン
ジスタを形成する。
ＰチャネルＭＯＳトランジスタにおいて、（１５）は不
純物濃度の高いＮ１型の埋め込み層、（１６）はウェル
領域（１３）に形成したトレンチ状の開口部、（１７）
は開口部（１６）の底に形成された金属膜（合金膜）、
（１８）は金属膜（１７）上に形成されたＰ”型のソー
ス、（１９）はウェル領域（１３）表面の開口部（１６
）端に形成されたＰ３型のドレイン、（２０）はウェル
領域（１３）内のソース周辺に形成されたウェル領域（
１３）よりも不純物濃度の高いＮ型拡散層、（２１）は
エピタキシャル層（１２）を貫通し埋め込み層（１５）
まで到達するＮ０型の取り出し領域である。また（２２
）はソース（１８）、Ｎ型拡散層（２０）、Ｎ型つヱル
領域（１３）およびドレイン（１９）の開口部（１６）
側面を被覆するゲート絶縁膜であり、（２３）はポリシ
リコンから成るゲート電極である。
純物濃度の高いＮ１型の埋め込み層、（１６）はウェル
領域（１３）に形成したトレンチ状の開口部、（１７）
は開口部（１６）の底に形成された金属膜（合金膜）、
（１８）は金属膜（１７）上に形成されたＰ”型のソー
ス、（１９）はウェル領域（１３）表面の開口部（１６
）端に形成されたＰ３型のドレイン、（２０）はウェル
領域（１３）内のソース周辺に形成されたウェル領域（
１３）よりも不純物濃度の高いＮ型拡散層、（２１）は
エピタキシャル層（１２）を貫通し埋め込み層（１５）
まで到達するＮ０型の取り出し領域である。また（２２
）はソース（１８）、Ｎ型拡散層（２０）、Ｎ型つヱル
領域（１３）およびドレイン（１９）の開口部（１６）
側面を被覆するゲート絶縁膜であり、（２３）はポリシ
リコンから成るゲート電極である。
ＮチャネルＭＯ３）ランジスタにおいて、（２５）は不
純物濃度の高いＰ１型の埋め込み層、（２６）はウェル
領域（１４）に形成したトレンチ状の開口部、（２７）
は開口部（２６）の底に形成きれた金属膜（合金膜）、
（２ｇ）は金属膜（２７）上に形成されたＮ１型のソー
ス、（２９）はウェル領域（１４）表面の開口部（２６
）端に形成されたＮ＋型のドレイン、（３０）はウェル
領域（１４）内のソース周辺に形成されたウェル領域（
１４）よりも不純物濃度の高いＰ型拡散層、（３１）は
エピタキシャル層（１２）を貫通し埋め込み層（２５）
まで到達するＰ３型の取り出し領域である。また（３２
）はソース（２８）、Ｐ型拡散層（３０）、Ｐ型ウェル
領域（１４）およびドレイン（２９）の開口部（２６）
側面を被覆するゲート絶縁膜であり、（３３〉はポリシ
リコンから成るゲート電極である。
純物濃度の高いＰ１型の埋め込み層、（２６）はウェル
領域（１４）に形成したトレンチ状の開口部、（２７）
は開口部（２６）の底に形成きれた金属膜（合金膜）、
（２ｇ）は金属膜（２７）上に形成されたＮ１型のソー
ス、（２９）はウェル領域（１４）表面の開口部（２６
）端に形成されたＮ＋型のドレイン、（３０）はウェル
領域（１４）内のソース周辺に形成されたウェル領域（
１４）よりも不純物濃度の高いＰ型拡散層、（３１）は
エピタキシャル層（１２）を貫通し埋め込み層（２５）
まで到達するＰ３型の取り出し領域である。また（３２
）はソース（２８）、Ｐ型拡散層（３０）、Ｐ型ウェル
領域（１４）およびドレイン（２９）の開口部（２６）
側面を被覆するゲート絶縁膜であり、（３３〉はポリシ
リコンから成るゲート電極である。
第２図は本発明のＣＭＯ８半導体装置の上面図であり、
Ｉ−Ｉ線断面図が第１図と対応している。図において、
（２４）（３４）はＡ１層よりなるドレイン電極、（２
１）（３１）は取り出し領域（３５）（３６）と夫々コ
ンタクトしたソース電極、（１６）（２６）は開口部で
ある。
Ｉ−Ｉ線断面図が第１図と対応している。図において、
（２４）（３４）はＡ１層よりなるドレイン電極、（２
１）（３１）は取り出し領域（３５）（３６）と夫々コ
ンタクトしたソース電極、（１６）（２６）は開口部で
ある。
本発明の特徴は以下の２つの点にある。第１は、両ＭＯ
Ｓトランジスタともに開口部（１６）（２６）の側面の
ドレイン（１９）（２９）とソース（１ｇ）（２８）間
にエピタキシャルＪ！！（１２）の深さ方向にチャネル
を形成し、狭い面積で広いチャネル幅を確保している。
Ｓトランジスタともに開口部（１６）（２６）の側面の
ドレイン（１９）（２９）とソース（１ｇ）（２８）間
にエピタキシャルＪ！！（１２）の深さ方向にチャネル
を形成し、狭い面積で広いチャネル幅を確保している。
第２は、ソース（１７）（２７）を金属膜（１７）（２
７）を介して埋め込み層（１５）（２５）と接続し、取
り出し領域（２１）（３１）からソース電極（３５）（
３６）を取り出しているので大軍流を流せる導電路を形
成でき、大電流駆動のデバイスを実現できる。
７）を介して埋め込み層（１５）（２５）と接続し、取
り出し領域（２１）（３１）からソース電極（３５）（
３６）を取り出しているので大軍流を流せる導電路を形
成でき、大電流駆動のデバイスを実現できる。
次に本発明のＣＭＯ５半導体装置の製造方法について説
明する。第３図Ａ乃至第３図Ｆに各製造工程の断面図を
示す。
明する。第３図Ａ乃至第３図Ｆに各製造工程の断面図を
示す。
（１）第３図Ａに示すように、不純物濃度の低いＮ−型
シリコン基板（１１）上に選択的にＮ“型およびＰ′″
型の埋め込み層（１５）（２５）を選択拡散し、統いて
基板（１１）上にＮ−型のエピタキシャル層（１２）を
生長する０次にエピタキシャル層（１２）表面よりＮ″
′型およびＰ−型のウェル領域（１３）（１４＞を埋め
込み層（１５）（２５）まで夫々到達する様に別工程で
イオン注入して形成し、エピタキシャル層（１２）表面
にはフィールド領域となる部分に厚いＬＯＣＯ８法によ
り形成した絶縁膜（３７）を形成する。なおエピタキシ
ャル層（１２）表面よりＮ１型およびＰ９型の取り出し
領域（２１）（３１）も拡散して埋め込み層（１５）（
２５）と夫々連結している。
シリコン基板（１１）上に選択的にＮ“型およびＰ′″
型の埋め込み層（１５）（２５）を選択拡散し、統いて
基板（１１）上にＮ−型のエピタキシャル層（１２）を
生長する０次にエピタキシャル層（１２）表面よりＮ″
′型およびＰ−型のウェル領域（１３）（１４＞を埋め
込み層（１５）（２５）まで夫々到達する様に別工程で
イオン注入して形成し、エピタキシャル層（１２）表面
にはフィールド領域となる部分に厚いＬＯＣＯ８法によ
り形成した絶縁膜（３７）を形成する。なおエピタキシ
ャル層（１２）表面よりＮ１型およびＰ９型の取り出し
領域（２１）（３１）も拡散して埋め込み層（１５）（
２５）と夫々連結している。
（２）第３図Ｂに示すように、レジスト膜（３８）を介
して高電圧イオン注入によりウェル領域（１３）の底部
にリンイオンを打込んでＮ型拡散層（２０）を形成し、
またウェル領域（１３）の表面にボロンイオンを打込ん
でＰ９型のドレイン（１９）を形成する。なおＮ型拡散
層（２０）の不純物濃度は、作成すべきＰチャネルトラ
ンジスタのＶｔｈおよびバンチスルー電圧を考慮して定
める。
して高電圧イオン注入によりウェル領域（１３）の底部
にリンイオンを打込んでＮ型拡散層（２０）を形成し、
またウェル領域（１３）の表面にボロンイオンを打込ん
でＰ９型のドレイン（１９）を形成する。なおＮ型拡散
層（２０）の不純物濃度は、作成すべきＰチャネルトラ
ンジスタのＶｔｈおよびバンチスルー電圧を考慮して定
める。
更にウェル領域（１４）にも別工程で底部にボロンイオ
ンによるＰ型拡散層（３０）と表面にヒ素イオンによる
Ｎ＋型のドレイン（２９）を形成している。
ンによるＰ型拡散層（３０）と表面にヒ素イオンによる
Ｎ＋型のドレイン（２９）を形成している。
（３）次に第３ＵｇＪＣに示すように、絶縁膜（３７）
およびエピタキシャル層（１２）を異方性エツチングし
て夫々のウェル領域（１３）（１４）に開口部（１６Ｈ
２６）を形成する。なお開口部（１６）（２６）は夫々
の埋め込み層（１５）（２５）まで達する。
およびエピタキシャル層（１２）を異方性エツチングし
て夫々のウェル領域（１３）（１４）に開口部（１６Ｈ
２６）を形成する。なお開口部（１６）（２６）は夫々
の埋め込み層（１５）（２５）まで達する。
（４）次いでスパッタ法によりタングステン（賀）を被
着した後、アニーリングを行うことによりＷＳｉ膜（１
７）（２７）を形成する（第３図Ｄ）、その後、絶縁膜
（３７）上のＷ膜を除去する。
着した後、アニーリングを行うことによりＷＳｉ膜（１
７）（２７）を形成する（第３図Ｄ）、その後、絶縁膜
（３７）上のＷ膜を除去する。
（５ン次に選択的にボロンイオン（Ｂｏ）を十分に打込
んで開口部（１６）のＷＳｉ膜（１７）の上部にソース
（１８）を形成し、また選択的にリンイオン（Ｐ”）を
十分に打込んで開口部（２６）のＷＳｉ膜（２７）の上
部にソース（２８）を形成する（第３図Ｅ）。
んで開口部（１６）のＷＳｉ膜（１７）の上部にソース
（１８）を形成し、また選択的にリンイオン（Ｐ”）を
十分に打込んで開口部（２６）のＷＳｉ膜（２７）の上
部にソース（２８）を形成する（第３図Ｅ）。
（６）次いで熱酸化により薄いゲート絶縁膜（２２）（
３２）を夫々の開口部（１６）（２６）内面に形成し、
ソース（１８）、Ｎ型拡散層（２０）、ウェル領域（１
３）およびドレイン（１９）の表面ならびにソース（２
８）、Ｐ型拡散層（３０）、ウェル領域（１４）および
ドレイン（２９）の表面を被覆する。その後、ポリＳｉ
膜からなるゲート電極（２３）（３３）、取り出し領域
（２１）（３１）とフンタクトしたＡｌ膜よりなるソー
ス電極（３５）（３６）、層間絶縁膜としてのＳｉＯｘ
膜（３９）およびＡＺ膜よりなるドレイン電極（２４）
（３４）を形成することにより、本発明の実施例に係る
ＰチャネルおよびＮチャネルのＭＯＳトランジスタを完
成する。
３２）を夫々の開口部（１６）（２６）内面に形成し、
ソース（１８）、Ｎ型拡散層（２０）、ウェル領域（１
３）およびドレイン（１９）の表面ならびにソース（２
８）、Ｐ型拡散層（３０）、ウェル領域（１４）および
ドレイン（２９）の表面を被覆する。その後、ポリＳｉ
膜からなるゲート電極（２３）（３３）、取り出し領域
（２１）（３１）とフンタクトしたＡｌ膜よりなるソー
ス電極（３５）（３６）、層間絶縁膜としてのＳｉＯｘ
膜（３９）およびＡＺ膜よりなるドレイン電極（２４）
（３４）を形成することにより、本発明の実施例に係る
ＰチャネルおよびＮチャネルのＭＯＳトランジスタを完
成する。
このように、本発明の実施例によれば夫々のソース（１
８）（２８）は賢Ｓｉ膜（１７）（２７）を介してＮ＋
型埋め込み層（１５）およびＰ０型埋め込み層（２５）
に電気的に接続しているので、取り出し領域（２１）（
３１”）を介して埋め込み層（１５）（２５）から電源
電圧を供給することができる。これにより電源電圧供給
用の配線領域の設計が自由となり、半導体装置の高密度
化および高集積化が可能となる。またチャネル領域とし
て開口部の側壁全体を利用できるので、／ＪＸ面積で大
電流駆動のトランジスタを製造することができる。更に
パンチスルー電圧を上げるためのＮ型拡散層（２０）お
よびＰ型拡散層（３０）は高電圧のイオン注入により形
成されるので、その表面濃度の制御を容易に行うことが
でき、所定のショートチャネル長および所定の閾値電圧
を有するトランジスタを作成できる。
８）（２８）は賢Ｓｉ膜（１７）（２７）を介してＮ＋
型埋め込み層（１５）およびＰ０型埋め込み層（２５）
に電気的に接続しているので、取り出し領域（２１）（
３１”）を介して埋め込み層（１５）（２５）から電源
電圧を供給することができる。これにより電源電圧供給
用の配線領域の設計が自由となり、半導体装置の高密度
化および高集積化が可能となる。またチャネル領域とし
て開口部の側壁全体を利用できるので、／ＪＸ面積で大
電流駆動のトランジスタを製造することができる。更に
パンチスルー電圧を上げるためのＮ型拡散層（２０）お
よびＰ型拡散層（３０）は高電圧のイオン注入により形
成されるので、その表面濃度の制御を容易に行うことが
でき、所定のショートチャネル長および所定の閾値電圧
を有するトランジスタを作成できる。
（ト）発明の詳細
な説明したように、本発明のＣＭＯ５半導体装置によれ
ば次のような効果が得られる。
ば次のような効果が得られる。
（１）チャネル領域は開口部の側壁を利用するので、小
面積で大電流を駆動するトランジスタを作成することが
できる。
面積で大電流を駆動するトランジスタを作成することが
できる。
（２）トランジスタのバンチスルー電圧を制御する拡散
層はイオン注入により形成するので、その濃度制御が容
易である。従って所定の高速のショートチャネルトラン
ジスタの製造が可能となる。
層はイオン注入により形成するので、その濃度制御が容
易である。従って所定の高速のショートチャネルトラン
ジスタの製造が可能となる。
（３）埋め込み層からトランジスタに電源電圧を供給す
ることができるので、電源ラインを設けるための配線領
域に自由度が増し、半導体装置の高密度化、高集積化が
可能となる。
ることができるので、電源ラインを設けるための配線領
域に自由度が増し、半導体装置の高密度化、高集積化が
可能となる。
第１図は本発明のＣＭＯ５半導体装置を説明する断面図
、 第２図は本発明のＣＭＯ５半導体装置を説明する上面図
、 第３図Ａ乃至第３図Ｆは本発明のＣＭＯ８半導体装置の
製造方法を説明する断面図、 第４図は従来の半導体装置を説明する断面図である。 （１１）はシリコン基板、 （１２）はエピタキシャル
層、 （１３）（１４）はＮ−型およびＰ−型ウェル領
域、（１５）（２５）はＮ０型およびＰ０型埋め込み層
、 （１６）（２６）は開口部、 （１７）（２７）は
金属膜、 （１８）（２８）はソース、 （１９）（
２９）はドレイン、 （２０）（３０）はＮ型およびＰ
型拡散層、 （２１）（３１）は取り出し領域、 （２
２）（３２）はゲート絶縁膜、 （２３）（３３）はゲ
ート電極である。
、 第２図は本発明のＣＭＯ５半導体装置を説明する上面図
、 第３図Ａ乃至第３図Ｆは本発明のＣＭＯ８半導体装置の
製造方法を説明する断面図、 第４図は従来の半導体装置を説明する断面図である。 （１１）はシリコン基板、 （１２）はエピタキシャル
層、 （１３）（１４）はＮ−型およびＰ−型ウェル領
域、（１５）（２５）はＮ０型およびＰ０型埋め込み層
、 （１６）（２６）は開口部、 （１７）（２７）は
金属膜、 （１８）（２８）はソース、 （１９）（
２９）はドレイン、 （２０）（３０）はＮ型およびＰ
型拡散層、 （２１）（３１）は取り出し領域、 （２
２）（３２）はゲート絶縁膜、 （２３）（３３）はゲ
ート電極である。
Claims (1)
- （１）一導電型の半導体基板と、前記基板表面に設けた
一導電型および逆導電型のウェル領域と、前記ウェル領
域底面に設けた前記ウェル領域と同導電型の埋め込み層
と、前記ウェル領域に夫々形成した開口部と、前記開口
部の底面に設けた前記ウェル領域と逆導電型のソース領
域と、前記ソース領域下に設けられ前記埋め込み層と電
気的接続を行う金属膜又は合金膜と、前記開口部の側面
を被覆するゲート絶縁膜と、前記開口部の基板表面端に
設けた前記ウェル領域と同導電型のドレイン領域と、前
記ゲート絶縁膜上に設けたゲート電極とを有することを
特徴とするＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123314A JPS63288057A (ja) | 1987-05-20 | 1987-05-20 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123314A JPS63288057A (ja) | 1987-05-20 | 1987-05-20 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288057A true JPS63288057A (ja) | 1988-11-25 |
Family
ID=14857486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123314A Pending JPS63288057A (ja) | 1987-05-20 | 1987-05-20 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288057A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310576A (ja) * | 1988-06-08 | 1989-12-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0440394A2 (en) * | 1990-01-29 | 1991-08-07 | Motorola Inc. | Mosfet with substrate source contact |
| EP0459771A2 (en) * | 1990-05-31 | 1991-12-04 | Canon Kabushiki Kaisha | Electrode for semiconductor device and method for producing the same |
| US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
| US6853044B1 (en) * | 1999-06-29 | 2005-02-08 | Hynix Semiconductor Inc. | Image sensor with improved dynamic range by applying negative voltage to unit pixel |
-
1987
- 1987-05-20 JP JP62123314A patent/JPS63288057A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310576A (ja) * | 1988-06-08 | 1989-12-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0440394A2 (en) * | 1990-01-29 | 1991-08-07 | Motorola Inc. | Mosfet with substrate source contact |
| US5583075A (en) * | 1990-05-13 | 1996-12-10 | Canon Kabushiki Kaisha | Method for producing a semiconductor device with a particular source/drain and gate structure |
| EP0459771A2 (en) * | 1990-05-31 | 1991-12-04 | Canon Kabushiki Kaisha | Electrode for semiconductor device and method for producing the same |
| US5378914A (en) * | 1990-05-31 | 1995-01-03 | Canon Kabushiki Kaisha | Semiconductor device with a particular source/drain and gate structure |
| US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
| US6853044B1 (en) * | 1999-06-29 | 2005-02-08 | Hynix Semiconductor Inc. | Image sensor with improved dynamic range by applying negative voltage to unit pixel |
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