KR950006481B1 - 반도체장치 및 그 제조방법 - Google Patents

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반도체장치 및 그 제조방법

제1a도는 및 제1b도는 종래의 반도체장치의 일예의 예시도.

제1a는 개략 평면도이고 제1b도는 제1b도에서의 선(A-A')을 따라서 취한 개략 횡단면도.

제2a 및 제2b도는 종래의 반도체장치의 다른 예시도.

제2a도는 개략 평면도이고 제2b도는 제2a도에서의 선(B-B')을 따라서 취한 개략 횡단면도.

제3도는 종래의 CMOS 트랜지스터의 개략 횡단면도.

제4a,b,c 및 d도는 본 발명 및 그 변형예를 예시하는 반도체장치의 특징을 도시하는 횡단면도.

제5a도는 본 발명의 바람직한 실시예의 횡단면도.

제5b도는 그것의 등가회로도.

제6도 내지 제17도는 제5도에 도시된 구조를 제조하기 위한 단계를 도시하는 도.

제18도 내지 제20도는 CVD-Al막 또는 주로 Al으로 구성되는 금속막을 형성하는데 적합한 연속 금속막형성장치의 개략도.

제21도는 제20도에 도시된 장치의 기능을 도시하는 도.

제22a,b 및 c도는 Al-CVD법에 의한 전극과 배선을 형성하기 위한 막형성과정을 도시하는 개략 투시도.

제23a도는 본 발명의 제1실시예를 구성하는 MOSFET의 개략 평면도.

제23b도는 제23a도에서의 선(X-X')을 따라서 취해진 개략 횡단면도.

제24a 내지 e도는 제23a 및 b도에 도시된 MOSFET를 제조하기 위한 방법을 도시하는 개략 횡단면도.

제25a도는 본 발명의 제2실시예를 구성하며 CMOS 인버터회로에 활용되는 반도체장치의 개략 단면도.

제25b도는 상기 실시예의 회로도.

제25c도는 상술한 실시예의 비교예로서, 종래기술에 의한 장치의 개략 횡단면도.

제26a도는 본 발명의 제3실시예를 구성하며 CMOS 인버터회로에 활용되는 반도체장치의 개략 평면도.

제26b도는 제26a에서의 선(Y-Y')을 따라서 취해진 개략 횡단면도.

제26c는 상기 실시예의 회로도.

제27a도는 본 발명의 제4실시예를 구성하며 수직 MOS 트랜지스터로 구성되는 NAND 회로에 활용되는 반도체 장치의 개략 평면도.

제27b도는 제27a도에서의 선(Z-Z')을 따라서 취해진 개략 횡단면도.

제27c도는 상기 실시예의 회로도.

제28도는 본 발명의 제5실시예의 개략 횡단면도.

제29도는 본 발명의 제6실시예의 개략 횡단면도.

[발명의 분야]

본 발명은 메모리, 광전변환장치, 신호처리장치 또는 각종 전자기기에 사용하기 위하여 장착되는 것과 같은 반도체 집적회로에 관한 것이며, 특히 기능소자의 전극구조에 특징이 있는 반도체장치 및 그 제조방법에 관한 것이다.

[관련배경기술]

고집적 반도체회로장치를 제공하기 위하여 서브마이크론 게이트 길이를 가지는 MOS 트랜지스터와 같은 축소화된 기능소자의 개발이 최근에 요망되고 있다. 특별예로써, 0.8㎛의 게이트길이를 가지는 MOS 트랜지스터는 고집적레벨용으로 적합한 20㎛²의 면적을 차지한다. 그러나 기능소자의 축소화에 의하여 이루어지는 고집적레벨은 예기되는 만족할만한 특성을 가져오는 것은 아니다. 그와같은 모순은 그와같은 기능소자를 제조하는 방법에 원인이 있는 것으로 그와같은 결점을 해결하기 위한 노력이 그러한 제조방법에서의 개량으로 필연적으로 향하게 되었다. 달리 표현하면, 탁월한 인식이 안정되며 재생성있는 방법으로 만족할만하게 기능하는 소자의 준비가 생산량의 향상을 위하여 중요한 요인이 된다는 것이다.

그러나 소자구조와 그것을 위한 제조방법에서의 본 발명자들의 상세한 조사로서 전극 및/또는 그것을 위한 배선에서 신규한 구조가 향상된 성능으로서 더욱 미세한 구성과 더 높은 집적도를 이룰수 있다는 것이 밝혀졌다. 이러한 사실이 MOSFET와 평면 CMOS 트랜지스터를 예로서 하여 다음에 설명될 것이다.

제1a도는 종래 기능소자의 예의 개략 평면도이며 제1b도는 제1a도에서의 선(A-A')를 따라서 개략 횡단면도이다. n형 반도체기판(1) 및 p^-형 반도체영역(p^-웰)이 예시되고, n⁺형 반도체인 드레드인영역(3)과 소오스영역(4) 및 전극을 가지는 p^-웰(2)의 오옴 접속을 위한 서브영역(5)이 형성된다. p^-웰(2)에서의 채널영역상에 게이트절연막을 가로지르는 게이트전극(6)이 제공되며 n^-채널 MOSFET가 형성된다. 드레인전극(7) 및 소오스전극(8)이 각각 드레드인영역(3)과 절연층(9)이 형성되는 접촉홀을 통하여 소오스 및 서브영역(4, 5)접촉한다. 기능소자와 같은 다단자소자들은 단자에 고정전위를 가지고 사용된다. 앞서 설명된 MOSFET는 동일 전위에서 유지되는 그것의 소오스 및 서브영역을 가진다. 이러한 목적을 위하여, 서브영역(5)이 전계절연막(10)을 가로지르는 소오스영역(4) 다음에 수평으로 위치하여 상기 소오스영역(4) 및 서브영역(5)은 접촉홀을 통하여 접속되는 소오스전극(8)에 의하여 단락회로 된다.

그와같은 구조는 복수의 전계절연막(10)과 수평방향으로 위치하는 접촉홀을 요하며, 그래서 넓은 영역을 차지하고 미세한 기하구성이 실현될 때에도 충분하게 고집적 레벨을 이룰수 없다.

상술한 결점을 해결하기 위하여 제2a 및 b도에 도시된 것과같은 반도체장치가 제안되며 각각은 개략 평면도 및 제2a도에서의 선 (B-B')를 따라서 취해진 개략 횡단면도이다. 이러한 구조에서 소오스영역(4) 및 서브영역(5)은 상호 접촉하는 방식으로 위치하며, 그래서 그것들 사이의 전계절연막이 없이 각 영역을 위한 1접촉홀 대신에 상기 2영역을 위하여 단지 하나의 접촉홀만을 필요로 한다.

그러나, 이러한 구조에서도 소오스영역(4)과 서브영역(5)의 수평위치잡기는 여분의 표면영역을 요한다. 또한 접촉홀을 소오스영역(4)과 서브영역(5)의 충분한 단락회로를 이루기 위하여 확실한 큰 직경을 요하며, 그래서 제조프로세스의 설계자유도가 증가하기 어렵다.

다음에 평면 CMOS 트랜지스터의 1예를 설명할 것이다. 집적회로에서 논리회로는 고집적레벨, 고속동작, 저전원소비 등을 위한 가능성과 같은 특징을 가지는 기능소자를 필요로하며 평면 CMOS 트랜지스터가 논리회로를 구성하기 위한 그와같은 요구를 만족하는 소자로서 현재 사용된다. 제3도는 종래의 평면 CMOS 트랜지스터로 구성되는 반전논리회로의 구조를 개략적으로 예시한다. p형 기판(501)상에, n^-층(502), p^-층(503), LOCOS 산화물막(504) 및 층간절연막(505)이 형성된다. PMOS 트랜지스터는 기판전위를 얻기위한 n⁺(506), p⁺드레인층(507) 및 p⁺소오스층(508)을 포함하며, NMOS 트랜지스터는 n⁺소오스층(509), n⁺드레인층(510) 및 기판전위를 얻기위한 p⁺층(511)을 포함한다. 게이트 산화물막(512), PMOS 트랜지스터용 게이트전극(513) 및 NMOS 트랜지스터용 게이트전극(514) 가 제공된다. PMOS 트랜지스터의 드레인(507) 및 n⁺층(506)이 가장 높은 전위가 주어지며, NMOS 트랜지스터의 드레인(510)과 p⁺층(511)이 가장 낮은 전위가 주어진다. PMOS와 NMOS 트랜지스터의 게이트전극(513, 514)은 입력단자를 구성하기 위하여 금속배선에 의하여 상호접속되며, 상기 트랜지스터의 소오스(508,509)는 출력단자를 구성하기 위하여 금속배선에 의하여 상호접속되어 반전논리회로가 구성된다.

NMOS 트랜지스터의 Vth보다 높거나 같은 전압, 예를들어 최상위 전위가 게이트전극(513,514)에 인가될 때, 채널은 NMOS 트랜지스터의 게이트의 밑에 형성되며 그래서 드레인(510)과 소오스(509)가 접속된다. 그래서 전자전류가 상기 채널을 통하여 흐르고 최하위에서 출력단자를 유지한다.

그러면, (PMOS 트랜지스터의 최상위전위 +Vth), 이하의 전압이 예를들어 최하위 전위가 게이트전극(513,514)에 인가될 때, 채널이 PMOS 트랜지스터의 게리트밑에 형성되어 그것의 드레인(507)과 소오스(508)가 접속된다. 그래서 홀전류가 상기 터널을 통하여 흐르며, 최상위 전위에서 출력단자를 유지한다. 인버터기능이 그래서 실현되며, 출력단자는 최상위 또는 최하위 전위가 입력단자에 주어질때 각각 최하위 또는 최상위에서 유지된다.

그와같은 종래의 CMOS 트랜지스터에서 장치용적은 게이트길이, 접촉홀 및 배선폭의 축소화에 의하여 감소된다. 그러나, 그와같은 종래의 구조는 표면상에 게이트영역의 형성 및 LOCOS 산화물막에 의한 NMOS 및 PMOS 트랜지스터의 분리를 요하며, 그래서 장치용적에 제한이 있으며 크기에서의 더이상의 감소는 이루기가 어렵다.

[발명의 요약]

이전의 사항을 고려하여 본 발명의 목적은 미세한 기하학적 구성 및 더 높은 집적도를 이루기 위하여 적합한 반도체장치를 제공하는 것이다.

본 발명의 다른목적은 매우 작은 크기의 기능소자를 포함하는 반도체장치를 제공하는 것이다.

본 발명의 또다른 목적은 전극의 수가 감소되고 소자 분리영역이 크기가 감소될 수 있는 그래서 소자의 용적이 더욱 감소될 수 있는 반도체장치를 제공하는 것이다.

본 발명의 또다른 목적은 미세한 기하학적 구성 및 더욱 높은 고집적도를 이루기 위하여 적합한 반도체장치의 제조방법을 제공하는 것이다.

본 발명의 또다른 목적은 미세접촉 또는 미세한 깊은 트렌치를 채워서 만족할만한 전기적 접속을 실현할 수 있는 반도체장치의 제조방법을 제공하는 것이다.

본 발명의 또다른 목적은 상기 언급된 반도체장치의 전기적 특성을 탁월하게 향상시키며, 산출량을 향상시킬 수 있는 반도체장치의 제조방법을 제공하는 것이다.

상술한 목적을 이루기위하여 본 발명의 다음 구조에 의하여 특징지워진다.

제1도전형의 제1반도체영역 및 상기 제1반도체영역상에 형성되며 상기 제1도전체형과는 다른 제2도전형의 제2도반도체영역을 가지고 제공되는 본 발명의 반도체장치는 상기 제1반도체영역에 전기적으로 접속되는 전극이 상기 제2반도체영역을 통하여 형성되며 상기 제1 및 제2반도체영역은 상기 전극에 의하여 전기적으로 단락회로화시키는 사실에 의하여 특징지워진다. 상술된 구조는 상기 제2반도체영역이 전계효과 트랜지스터의 소오스 또는 드레인영역이며, 상기 전극 알루미늄 또는 주로 알루미늄으로 구성되는 도전물질인 사실에 의하여 추가로 특징지워진다.

상기 구조는 전계효과 트랜지스터가 매립된 드레인영역과 매립된 게이트영역을 가지며, PMOS 트랜지스터와 NMOS 트랜지스터가 상기 매립게이트의 각측 상에 형성되며, 상기 제2반도체영역은 상기 매립된 드레인영역을 구성하고 드레인영역에 도달하는 전극은 상기 PMOS 및 NMOS 트랜지스터중의 적어도 어느 하나에 제공된다는 것을 특징으로 한다.

상기 구조는 상기 전극이 알루미늄 또는 주로 알루미늄으로 구성되는 도전물질인 것을 특징으로 한다.

추가특징은 상기 반도체장치가 NOT 회로소자, NOR 회로소자 또는 NAND 회로소자인 것이다.

또한 본 발명의 반도체장치 제조방법은 상기 제1반도체영역의 일부를 노출시킴으로써상기 제2반도체영역에 구멍을 형성하는 제1단게 및 상기 구멍에 도전물질을 퇴적시키기 위한 제2단계로 구성되는 것을 특징으로 하여 상기 제2단계에서 알킬알루미늄 하이드라이드 가스 및 수소를 활용하는 CVD법에 의하여 알루미늄 또는 도전물질을 퇴적시킨다.

상기 방법은 상기 알킬알루미늄 하이드라이드가 디메틸알루미늄 하이드라이인 것을 특징으로 한다.

본 발명의 반도체장치 제조방법은 반도체장치기판에 PMOS 및 NMOS 트랜지스터의 드레인영역을 매립시키기 위한 단계 ; 상기 PMOS 트랜지스터의 드레인영역과 상기 NMOS 트랜지스터의 드레인영역 사이의 접속부를 관통하기 위하여 구멍을 형성하기 위한 단계 ; 상기 구멍의 내부표면을 덮는 절연막을 형성하기 위한 단계 ; 상기 구멍에 상기 PMOS 및 NMOS 트랜지스터용 공통 게이트를 퇴적시키기 위한 단계 ; 및 상기 PMOS 트랜지스터의 매립된 드레인영역과 상기 NMOS 트랜지스터의 매립된 드레인영역중의 적어도 하나에 도달하는 매립전극을 형성하기 위한 단계로 이루어지는 것을 특징으로 한다.

상기 방법은 상기 매립전극이 상기 2매립 드레인영역중의 적어도 하나에 도달하는 구멍의 형성 및 디메틸 알루미늄 하이드라이드 및 수소를 활용하는 CVD법에 의하여 상기 구멍에 알루미늄의 선택퇴적에 의하여 형성되는 것을 특징으로 한다.

본 발명은 불필요한 평면영역없이 필요한 최소한의 성분을 가지고 형성될 수 있는 그래서 현저하게 설계 면적을 줄이며 미세 기하학적 구성 및 고집적도를 이루기 위한 매우 작은 기능소자를 포함하는 반도체장치를 제공할 수 있다.

또한 본 발명은 전극의 수를 감소시키며 크기에 있어서 소자분리영역을 감소시키며 그래서 소자의 용적을 더 줄이게 된다.

더욱이, 본 발명은 알킬알루미늄 하이드라이드가스 및 수소를 활용하는 CVD법에 의한 저온 알루미늄 퇴적에 의한 알루미늄전극형성을 활용하여 전극특성 및 산출량을 현저하게 개량시킨다.

[바람직한 실시예의 상세한 설명]

지금 본 발명이 그것의 바람직한 실시예에 의하여 상세하게 명백해질 것이다.

본 발명의 바람직한 실시예는 다음과 같은 방식으로 구성된다. 전계효과 트랜지스터, 바이폴라트랜지스터, 확산저항기 등과 같은 기능소자에서 전기적으로 단락회로화된 상태에서 사용되는 단자가 제1도전형의 제1반도체영역상에 제2도전형의 제2반도체영역과 상기 제2반도체영역을 통하여 상기 제1반도체영역을 접하는 전극을 형성함으로써 형성된다.

제4a 및 d도는 본 발명의 다양한 모드를 도시하는 개략 횡단면도이다. 제4a도에 도시된 예에서 제2반도체영역(104)을 관통하며 제1반도체영역(102)에 도달하는 전극(120)이 형성된다.

제4b도에 도시된 예에서 전극(120)은 제2반도체영역(104)의 단부를 통하여 제1반도체영역(102)에 도달한다.

제4c도에 도시된 예에서, 전극(120)은 제4a도의 경우에서와 같이 제1반도체영역(102)으로 가라앉지 않으며 단지 제1반도체영역의 상부표면에 접한다. 121은 소오스 전극배선을 나타낸다.

제4a 내지 c도는 서브영역을 나타내지 않는다. 그와같은 서브영역은 전극(120)의 물질이 제1반도체 영역(102)과 오옴 접촉할 수 있다면 없을수도 있다. 만약 필요하면, 서브영역(105)이 제4d도에 도시된 것처럼 전극이 제1반도체영역(102)을 접하는 위치에 형성될 수도 있다. 전극(120)은 바람직하게는 그 측면벽의 큰 부분상에 절연막과 함께 제공되며 상기 절연막에 노출된 실리콘영역을 통하여 영역(104)과 접촉한다.

제5a도는 본 발명의 다른 실시예의 개략 횡단면도이며, 제5b도는 그것의 등가회로도이다.

제5a도에서 p^-형 기판(57), n^-확산층(56), PMOS 트랜지스터의 매립 드레인영역(51), PMOS 트랜지스터의 채널영역(52), 그것의 소오스영역(53), PMOS와 NMOS 트랜지스터용 공통 게이트산화물막(54), 폴리실리콘게이트(55), 절연막(58), NMOS 트랜지스터의 소오스영역(201), NMOS 트랜지스터의 채널영역(202), 그것의 매립 드레인영역(203), PMOS 트랜지스터의 드레인과 웰을 위한 공통 매립전극(60), NMOS 트랜지스터의 드레인과 웰을 위한 공통 매립전극(61), PMOS 트랜지스터의 각각 소오스전극(62, 63) 및 공통 게이트전극(64)이 도시된다.

제5b도에서의 등가회로에서 도시된 것처럼, 최상위 전위가 PMOS 트랜지스터(30)의 드레인(51)과 웰(51)과 웰(52)에 주어지고, 반면에 최하위 전위가 NMOS 트랜지스터(31)의 드레인(203)과 웰(202)에 주어진다. PMOS 및 NMOS 트랜지스터의 공통 게이트(55)는 입력단자를 구성하며, PMOS와 NMOS 트랜지스터의 소오스(53,201)는 출력단자를 구성하기 위하여 상호 급속되어 반전논리회로가 구성된다. 최상위 전위가 입력단자에 인가될 때, NMOS 트랜지스터(31)는 출력단자에 최하위 전위를 제공하기 위하여 도전된다. 최하위 전위가 입력단자에 인가될 때, PMOS 트랜지스터(30)는 출력단자에 최상위 전위를 공급하기 위하여 도전한다. 그래서 반전 논리동작이 실현된다.

본 발명에 제5a도에 도시된 것처럼 미세 매립전극(60,61)이 반도체기판 속으로 깊숙히 매립된다. 종래기술에서 큰 종횡비(aspect ratio) 의 접촉홀일지라도 도전물질을 완전히 채우는 것이 어렵고 금속퇴적에 의하여 제5a도에 도시된 것처럼 깊은 매립전극을 형성하는 것이 불가능하다.

본 발명은 만족할만한 질의 금속이 이후에 설명될 신규한 CVD법에 의하여 선택적으로 극히 양호하게 퇴적될 수 있다는 발견에 기초한 것이다. 다음에 제6도 내지 17도와 관련하여 제5도에 도시된 CMOS 트랜지스터를 제조하기 위한 프로세스가 기술될 것이다. 처음, p형 기판(57)에서 n^-확산층(56)이 이온주입과 어닐링단계에서 형성된다(제6도).

그 다음 기판(57)에 n⁺드레인층(20)과 n^-층(56)에서 p⁺드레인층(51)이 이온주입과 어닐링에 의하여 각각 형성된다(제7도). n^-층(52)이 CVD 법에 의하여 전체표면상에 걸쳐 계속해서 형성된다(제8도).

그후 에칭공정이 n^-층(52), p⁺층(51) 및 n⁺(203)을 관통하며, n^-층(56)에 도달하는 구멍을 형성하기 위하여 시행된다(제9도). 이온주입은 n^-층에서 NMOS 트랜지스터를 형성하기 위하여 시행되며 어닐링에 의하여 p^-층(202)을 형성한다(제10).

그후, 전극접속을 위하여 p⁺소오스영역(53) 및 n⁺층(59)이 n^-층(52)에 형성되며, 전극접속을 위하여 n⁺소오스영역(201) 및 p⁺소오스영역(204)이 이온주입과 어닐링에 의하여 각각 p^-층(502)에 형성된다(제11도). 그후, 게이트산화물 막(54)이 열산화에 의하여 형성된다(제12도). 후속적으로 폴리실리콘이 CVD에 의하여 구멍에 에칭-백공정에 따라서 매립 폴리실리콘층을 형성하기 위하여 퇴적된다(제13도). 층간절연막(58)이 CVD에 의하여 퇴적되고(제14도), 드레인(51,203) 및 웰(52,202)을 위한 접촉홀이 에칭에 의하여 형성된다(제15도).

그후 Al이 DMAH 및 H₂를 이용하는 상술한 CVD에 의하여 접촉홀에 퇴적되어 드레인과 웰을 위한 공통인 전극(60,61)을 형성한다(제16도).

소오스 및 게이트를 위한 접촉홀이 에칭에 의하여 형성된다(제17도).

마지막으로 Al이 CVD에 의하여 접촉홀에 퇴적되며 소오스전극(111,112) 및 게이트전극(63)이 제5a도에 도시된 구조를 완결하기 위하여 형성된다. 반전논리회로는 PMOS와 NMOS 트랜지스터의 소오스 전극들이 상호 접속되는 방식으로 Al배선을 페터닝함으로써 형성된다.

NMOS 트랜지스터의 Vth 이상인 전압, 예를들어 최상위 전위가 게이트전극(55)에 인가될 때, 채널이 NMOS 트랜지스터의 게이트밑에 형성되어 그것의 드레인(203)과 소오스(201)가 접속된다. 그래서 전자전류가 최하위 전위로 출력단자를 유지하기 위하여 상기 채널을 통하여 흐른다. PMOS 트랜지스터의 최상위 전압(+Vth) 이하인 전압 예를 들어 최하위전압이 게이트전극(55)에 인가될 때, 채널이 PMOS 트랜지스터의 밑에 형성되어 드레인(51)과 소오스(53)가 접속된다. 그래서 홀전류가 최상위 전위로 출력단자를 유지하기 위하여 상기 채널을 통하여 흐른다. 그래서 인버터동작이 실현되어, 출력단자는 입력단자가 최상위 또는 최하위 전위가 주어질때 각각 최하위 또는 최상위 전위에서 유지된다.

본 실시예는 단지 1게이트 전극으로 구성되며 분리영역을 요하지 않으며, 게이트가 PMOS 와 NMOS 트랜지스터를 분리하는 역할을 한다. 그래서 전극의 수를 감소시키며 분리영역의 크기를 감소시키는 것이 가능하여 감소된 용적의 논리회로를 얻을 수 있다. 소오스전극(62,63) 및 게이트전극(64)이 앞서 언급된 제 1예에서의 전극(120) 또는 제2예에서의 매립전극(60,61) 에서와 같이 다결정실리콘, Al, W, Mo, Cu, Al-Si, Al-Cu, Al-Ti, Al-Si-Ti, Al-Si-Cu, WSi₂, WSi₂, MoSi₂, 또는 TiSi₂로 구성될 수 있으나 제조공정을 고려하여 그것들은 바람직하게는 Al 또는 Al-Si, Al-Cu, Al-Ti, Al-Si-Ti, 또는 Al-Si-Cu 와 같은 주로 알루미늄으로 구성되는 물질로 구성된다. 그와같은 물질이 다음에 설명되는 퇴적범에 의하여 바람직하게 퇴적된다.

[막형성방법]

다음에 본 발명에 따른 전극형성을 위하여 적합한 막형성법이 설명될 것이다. 상기 방법은 상술한 구조의 전극을 형성하기 위하여 도전물질로 구멍을 채우기 위하여 적합하다.

상기 막형성법은 알킬알루미늄 하이드라이드 가스와 수소가스를 이용하여 전자증여 기판상에 표면반응에 의하여 퇴적되는 막을 형성하는 단계로 구성된다(상기 방법은 이후에 Al-CVD법으로 불린다).

만족할만한 질의 알루미늄막이 원료물질가스로서 모노메틸알루미늄 하이드라이드( MMAH) 또는 디메틸알루미늄 하이드라이드(DMAH)와 반응가스로서 수소로 특별히 구성되는 가스혼합물의 존재하에 기판의 표면을 가열함으로써 퇴적될 수 있다. 선택적인 Al 퇴적에서, 기판표면은 직접 또는 간접가열에 의하여 450℃보다 낮은 더욱 바람직하게는 260℃ 내지 440℃ 사이에서 알킬알루미늄 하이드라이드의 분해온도와 적어도 같은 온도에서 바람직하게 유지된다.

상술한 온도영역에서 기판의 가열은 직접 또는 간접 가열에 의하여 이루어질 수 있지만 만족할만한 질의 Al막의 형성은 특히 직접가열에 의하여 고분해속도로 이루어질 수 있다.

예를들어, 260℃ 내지 440 ℃의 더욱 바람직한 온도영역에서 만족할만한 막이 저항가열에서 보다 더 높은 300-5000Å/분의 퇴적속도로 그와같은 직접가열(기판이 가열수단으로부터 에너지의 직접 전송에 의하여 가열됨)이 할로겐램프 또는 크센논램프와 같은 램프로서 이루어질 수 있다. 또한 간접가열은 예를들어 막퇴적을 받는 기판을 지지하기 위하여 막퇴적 공간에 제공되는 막지지부재에 제공되는 열발생부재에 의하여 시행되는 저항가열에 의하여 이루어질 수 있다.

전자증여 표면영역과 전자 비증여 표면영역 모두를 가지는 기판에 활용된다면 이 방법은 전자증여 표면영역상에 선택적으로 만족할만한 알루미늄의 단결정을 형성하는 것을 허용한다. 그와같은 알루미늄은 낮은 힐록(hillock)빈도와 저합금 스파이크빈도를 포함하는 전극/배선물질을 위하여 요구되는 모든 성질에서 탁월하다.

이것은 전자증여기판을 구성하는 반도체 또는 도체표면이 만족할만한 질의 알루마늄막을 선택적으로 개발할 수 있으며 상기 Al막의 탁월한 결정질 특성이 배제되거나 또는 하부실리콘과 공융반응을 초래하는 합금스파이크형성 등을 탁월하게 감소시키기 때문인 것으로 추측된다. 반도체장치의 전극으로서 채용될 때, 그와같은 Al막은 종래의 Al막의 개념을 초과하는, 종래기술에서 예기되지 않았던 장점을 제공한다.

상기에서 설명된 바와같이 전자증여표면을 가지는 구멍 예를들어 절연막에 형성된 그리고 거기에 반도체 기판의 표면을 노출시키는 구멍에 퇴적되는 Al은 단결정 구조를 가진다.

그밖에 상기 Al- CVD법이 같은 만족할만한 질로서 주로 알루미늄으로 구성되는 다음의 금속막의 선택적 퇴적을 이룰수 있다.

예를들어, 전극이 알킬알루미늄 하이드라이드가스 및 수소이외에 SiH₄, Si₂H₆, Si₃H₈, Si(CH₃)₄, SiCl₄, SiH₂Cl₂, 또는 SiHCl₃와 같은 Si 포함가스 ; TiCl₄, TiBr₄또는 Ti(CH₃)₄와 같은 Ti 포함가스 ; 및/또는 구리비스아세틸아세토네이트 Cu(C₅H₇O₂)₂, 또는 구리비스디피브알로일메타나이트 Cu(C₁₁H₁₉O₂) 또는 구리비스헥사플루오로아세틸아세토네이트 Cu(C₅HF₆O₂)₂와 같은 Cu 포함가스의 적절한 화합물을 이용하는 혼합가스 대기의 사용에 의하여 Al- Si, Al-Ti, Al-Cu, Al-Si-Ti 또는 Al-Si-Cu와 같은 다양한 도전물질의 선택적 퇴적에 의하여 형성될 수도 있다. 또한 Al-CVD방법은 선택성이 뛰어나며 퇴적막상에 만족스런 표면특성을 제공하기 때문에, Al-CVD방법은 선택성이 뛰어나며 퇴적막상에 만족스러운 표면특성을 제공하기 때문에, 상기한 선택적으로 퇴적된 알루미늄막 뿐만아니라 SiO₂절연막상에 알루미늄만으로 혹은 주로 알루미늄으로 구성되는 금속막을 형성하기 위하여 다음 퇴적단계에서 비-선택막 형성방법을 사용함으로써 반도체장치의 배선을 위해 적절하고 광범위하게 사용할 수 있는 금속막을 얻을 수 있다. 이러한 금속막의 예는 선택적으로 퇴적된 Al, Al-Si, Al-tI, Al-Cu, Al-Si-Ti, 혹은 Al-Si-Cu 및, 비선택적으로 퇴적된 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, 혹은 Al-Si-Cu의 화합물을 포함할 수 있다.

상기 비선택적 막퇴적은 상기한 Al-CVD, 혹은 스패터링 보단 CVD방법에 의해 성취될 수 있다.

[막형성장치]

다음에 본 발명에 따른 전극형성에 적합한 막형성장치가 설명된다.

제18도 내지 제20도는 상기 설명된 막형성방법에 적합한 연속적인 금속막형성장치를 개략적으로 설명한다.

제2도에 도시된 것처럼, 상기 장치는 로딩실(311), CVD반응실(제1막형성실)(312), Rf에칭실(313), 스퍼터링실(제2막형성실)(314) 및 언로딩실(315)로 구성되며 외부대기로부터 밀봉되고 게이트밸브(310a-310f)에 의하여 상호 통하여 각각 진공으로 될 수 있으며 진공시스템(316a-316e)에 의하여 압력이 감소될수 있다. 처리능력을 향상시키기 위하여 로딩실(311)은 기판의 대기압을 제거하며 퇴적에 앞서 대기를 H₂로 대치시키기 위하여 사용된다. 정상 또는 감소된 압력하에서 기판상으로 선택퇴적을 위하여 다음의 CVD반응식(312)이 적어도 200°내지 450℃의 온도영역 사이에서 막형성이 되는 기판표면을 가열하기 위하여 저항 가열기(317)을 갖춘 기판홀더(318)가 거기에 함께 제공되며 버블러(319-1)에서 수소와 거품화에 의하여 가스가 되는 원료물질가스공급라인(319)을 통하여 알킬알루미늄 하이드라이드 및 가스라인(319')을 통하여 반응가스로써 수소 등과 같은 원료물질가스를 받아들인다. 선택퇴적 후 Ar대기에서 가판표면의 청결(에칭)을 위하여 Rf에칭실(313)은 적으고 100°-250℃의 영역내에서 기판을 가열할 수 있는 기판홀더와 Rf에칭전극라인(321)을 갖추고 Ar가스공급라인(322)에 접속된다. Ar대기에서 스퍼터링에 의하여 금속막의 비선택퇴적을 위하여 스퍼터링실(314)은 적어도 200°-250℃의 영역내에서 가열되는 기판홀더(323)와 스퍼터링 목표물(324 a)를 탑재하기 위한 목표물전극(324)을 갖추며 Ar가스공급라인(328)에 접속된다. 금속막 퇴적후 그리고 외부대기에 노출에 앞서 기판의 조절을 위하여 최종 언로딩실(315)이 대기를 N₂로 교체할 수 있도록 설계된다.

제19도는 연속금속막 형성장치의 다른예를 도시하며, 제18도에서와 같은 구성성분은 동일숫자에 의하여 표시된다. 제19도에서의 장치는 기판표면이 할로겐램프에 의하여 직접가열되며 이러한 목적을 위하여 기판홀더가 부동상태로 기판을 지지하기 위하여 돌출물(331)이 제공되는 점에서 제18도에서와 장치와 다르다.

상기 구조를 가진 기판표면의 직접가열을 앞서 설명된 것처럼 퇴적속도를 더 증가시킨다. 상술한 구조의 연속금속막 형성장치는 로딩실(311), CVD반응식(312), Rf에칭실(313), 스퍼터링실(314) 및 언로딩실(315)이 수송실(326)에 의하여 상호 결합되는 제20도에 도시된 구조에 대하여 실제적으로 균등하다.

이 구조에서 로딩실(311)은 또한 실(315)로서의 역할을 한다. 상기 수송실(326)에서 A-A와 확장수축가능한 B-B양방향으로 회전가능한 수송수단을 구성하는 아암이 제공되어, 기판이 외부대기로의 노출없이 로딩실(311)로부터 CVD반응실(312), Rf에칭실(313) , 스퍼터링실(314) 및 언로딩실(315)로 제21도에서 화살표에 의하여 표시된 것처럼 전송될 수 있다.

[막형성방법]

지금 본 발명에 따른 전극과 배선을 형성하기 위한 막형성이 설명될 것이다.

제22도는 개략투시도로 본 발명에 따른 전극과 배선을 형성하기 위한 막형성 과정을 예시한다. 처음에 과정의 개요가 기술될 것이다. 그 안에 구멍을 가지는 절연막을 갖춘 반도체 기판이 막형성실에 놓이며 그것의 표면은 예를들어 250°-450℃ 에서 유지된다. 알킬알루미늄 하이드라이드와 수소가스로서 DMAH의 혼합대기에서 시행된 열적 CVD는 구멍에 노출된 반도체상에 Al의 선택퇴적을 가져온다. 앞서 설명된 바와같이 예를들어 Si 포함가스의 도입에 의하여 주로 Al으로구성된 예를들어 Al-Si인 금속막의 선택적퇴적이 자연스럽게 이루질수 있다. 그러면 Al만으로 또는 주로 Al 구성된 금속막이 선택적으로 퇴적한 Al과 절연막상에 스퍼터링에 의하여 비선택적으로 퇴적된다. 계속적으로 비선택적으로 퇴적된 금속막이 소정 배선의 형태로 패터닝되어 전극과 배선을 얻게 된다.

이 과정은 제19도와 제22도와 관련하여 더욱 상세하게 설명될 것이다. 다른 크기의 홈을 그 안에 포함하는 단결정실리콘 웨이퍼로 구성되며 상기 홈의 바닥을 제외하고 절연막에 의하여 덮혀진 기판이 준비된다.

제22a도는 상기 기판의 일부를 개략적으로 도시하며, 도전 기판을 구성하는 단결정실리콘 기판(401) ; 절연막을 구성하는 열 실리콘 산화물막(402) ; 다른 크기의 구멍(403, 404) ; 및 홈(410)이 도시된다. 기판상에 제1배선층을 구성하는 Al막의 형성이 다음 방식으로 제19도에 도시된 구멍을 가지도록 시행된다.

처음, 앞서 설명된 기판이 로딩실(311)에 놓이며 수소대기가 앞서 설명된 것처럼 수소의 도입에 의하여 이루어진다. 그러면 비록 Al막 형성이 더 높은 압력으로 아직 가능하지만 반응실(312)은 진공시스템(316b) 에 의하여 거의 1×10^-8토르(Torr)로 비워진다.

거품화에 의하여 얻어진 DMAH 가스는 가스라인(316)으로부터 공급되며 이송가스로서 H₂를 사용한다.

또한 반응가스로서 수소가 제2가스라인(319')으로부터 도입되며 반응실(312)의 내부는 표시되지 않은 저속누출밸브의 조절에 의하여 소정압력에 유지된다. 전형적인 압력은 약 1.5토르이다. DMAH는 약 1.5토르의 전압력과 약 5.0×10^-3토르의 DMAH 분압으로 DMAH 라인을 통하여 반응실로 도입된다. 그후, 할로겐램프는 웨이퍼를 직접 가열하기 위하여 활성화되며 선택 Al퇴적을 일으킨다.

소정 퇴적시간후 DMAH 공급이 인터럽트된다. 상기 퇴적시간은 Si(단결정실리콘기판 1)상에 Al막이 SiO₂(열 실리콘 산화물막(2))으로서 같은 두께가 되도록 퇴적되며 사전에 실험적으로 결정될 수 있다. 이러한 방법에서 기판표면은 직접 가열에 의하여 270℃로 가열된다.

상기에서 설명된 과정이 제22b도에 도시된 것처럼 구멍에서 Al막(405)의 선택퇴적을 야기한다. 이것은 구멍에서 전극을 형성하기 위한 제1막 형성단계로 불린다.

상기 제1막 형성단계후, CVD반응실(312)이 진공시스템(316b)에 의하여 5×10^-3토르를 초과하지 않는 압력으로 비워진다.

동시에 Rf에칭실(313)이 5×10^-6토르를 초과하지 않는 압력으로 비워진다. 실들의 상기 진공의 확인후 게이트밸브(310c)가 개방되고 그후 기판이 이송수단에 의하여 CVD반응실(312)로부터 Rf에칭싱(313)로 이동되며 상기 기에트 밸브는 폐쇄된다. Rf에칭실(313)은 10^-6토르를 초과하지 않는 압력으로 비워지고 공급라인(322)으로부터의 아르곤 공급에 의하여 10^-1내지 10^-3토르의 아르곤 대기에서 유지된다. 기판홀더(320)는 200℃에서, 유지되며 100W의 Rf 전원이 상기 실(313)에서 아르곤 방전을 발생하기 위하여 약 60초동안 Rf에칭전극(312)에 공급되어, 기판표면이 아르곤 이온을 가지고 에칭되며 CVD 퇴적막의 불필요한 표면층이 제거될 수 있다. 이 경우에 에칭깊이는 산화물막에 해당하는약 100Å이다. Rf에칭실에서 시행되는 CVD 퇴적막의 상기 표면에칭은 기판이 진공으로 이송됨에 따라 상기 표면층이 산소 등이 결핍되기 때문에 없을 수도 있다. 그와같은 경우에, Rf에칭실(313)은 만약 온도가 CVD반응식(312) 과 스퍼터링실(314) 사이에서 확실히 다르다면 짧은 시간내에 온도를 변화시키기 위한 역할을 한다.

Rf에칭 후에 아르곤 공급이 종결되고 Rf에칭실(313)이 5×10^-6토르로 비워진다. 그후 스퍼터링실이 5×10^-6토르 또는 그 이하로 비워지고 게이트밸브(310b)가 개방된다. 기판은 이송수단에 의하여 Rf에칭실(313)로부터 스퍼터링실(314)로 이송되며 상기 게이트밸브(310d)가 폐쇄된다.

계속적으로 스퍼터링실이 Rf에칭실(313)에서처럼 10^-1내지 10^-3토르의 아르곤 대기로 유지되며 기판홀더(323)는 200℃ 내지 250℃에서 유지된다. 아르곤 방전은 아르곤 이온을 가지고 Al 또는 Al-Si(Si : 0.5%)의 목표물을 문지르기 위하여 5-10KW의 DC 전원에 의하여 야기되어, 10000Å/분의 퇴적속도로 기판상에 Al 또는 Al-Si를 퇴적시킨다. 이것은 비선택 퇴적단계에서 전극에 접속되는 배선을 형성하기 위한 제2막 형성단계로 불린다.

기판상에 약 5000Å의 금속막의 형성후에 아르곤공급 및 DC 전원인가가 종결된다. 로딩실(311)는 5×10^-3토르 또는 그 이하의 압력으로 비워지며 그후 게이트밸브(310e)가 개방되고 기판이 이동된다. 게이트벨브(310e)가 폐쇄된 후, 로딩실(311)이 대기압으로 질소가스가 제공된다. 계속적으로 게이트밸브(310f)가 개방되고 기판이 인출된다.

상기에 설명된 제2 Al막 퇴적단계가 제22c도에 도시된 것처럼 SiO₂막(402)상에 Al막(406)을 형성한다. 그후, 상기 Al막(406)이 소망형상의 배선을 얻기 위하여 패턴된다.

[실험예]

다음에 상기 설명된 Al-CVD법의 우수성과 구멍에 상기 방법에 의하여 퇴적된 Al막의 만족할만한 질을 나타내는 실험결과가 도시될 것이다.

각각이 N형 단결정실리콘 웨이퍼로 구성되며 그 위에 열적으로 산화된 8000Å 두께의 SiO₂막이 제공되는 복수의 기관이 제공되며 0.25×0.25㎛ 내지 100×100㎛의 다른크기의 홈이 하부의 단결정실키콘을 노출시키기 위하여 패터닝에 의하여 형성되었다(샘플 1-1). 이 샘플들은 원료물질로서 DMAH 가스 및 반응가스로서 수소를 채용하며 1.5토르의 전체압력과 5.0×10^-3토르의 DMAH 분압을 가지며 할로겐 램프에 공급되는 전원의 조절하에 직접가열에 의하여 200°내지 490℃의 영역내에서 선택되는 기판표면온도를 가지는 Al-CVD법에 의한 Al막형성을 받는다. 얻어진 결과가 표 1에 요약되었다.

[표 1]

표1로부터 명백하듯이, 알루미늄은 직접 가열에 의해 얻어지는 260℃ 이상의 기판표면온도에서 3000 내지 5000Å/분의 퇴적속도로 구멍에 퇴적된다. 260℃-440℃의 기판표면온도영역에서 얻어진 구멍에서의 Al막 탄소함량없고, 2,8-3.4μΩm의 비저항, 90-95% 반사륜, 0-10cm^-2의 힐록(1㎛)밀도 및 거의 0인 스파이크 형성(0.15㎛ 접합의 파괴빈도)의 만족할만한 특성을 나타낸다.

다른 한편으로, 200°-250℃의 표면온도영역으로 얻어지는 막의 질은 260°-440℃의 온도영역에서 얻어지는 것보다 다소간 떨어지며, 그것은 종래기술로 얻어지는 것보다는 상당히 양호하지만 퇴적속도는 1000-1500Å/분을 초과하지 못한다. 450℃ 또는 그 이상의 기판표면온도에서 구멍에서의 Al막의 질은 60% 또는 그 이하의 반사율, 10-10⁴cm^-2의 힐록(1㎛)밀도 및 0-30%의 합금 스파이크 발생으로 저하된다.

다음에서 상술한 방법이 홈의 채움에 어떻게 장점을 가지고 활용되는가 설명될 것이다.

상기방법은 다음에 설명되는 물질로 구성되는 홈에 유리하게 활용될 것이다. Al막 형성은 상술한 샘플 1-1상에 Al막 형성에서와 동일한 조건하에 다음의 기판(샘플)상에 시행된다.

샘플 1-2는 제1기판표면물질을 구성하는 단결정실리콘상에 CVD법에 의하여 제2기판표면물질을 구성하는 실리콘 산화물막을 형성하며 상기 홈의 바닥에 단결정실리콘의 표면을 부분적으로 노출시키기 위하여 포토리소그래피공정에 의하여 홈을 형성함으로써 준부된다. 열 SiO₂막은 8000Å 두께이며 단결정실리콘의 노출된 영역은 2㎛의 홈두께를 가지는 0.25×0.25㎛ 내지 100×100㎛의 크기를 가진다(그와같은 샘플들은 이후에 "CVD SiO₂(또는 단순히 SiO₂)/단결정실리콘으로 언급될 것이다).

정상압력 CVD에 의하여 형성되는 보론으로 도핑된 산화물막(이후 BSG로 표기)/단결정실리콘의 샘플 1-3 ; 정상압력 CVD에 의하여 형성되는 인으로 도핑된 산화물막(이후 PSG)/ 단결정실리콘의 샘플 1-4 ; 정상압력 CVD에 의하여 형성되는 보론 및 인으로 도핑된 산화물막(BPSG)/단결정실리콘의 샘플 1-5 ; 플라즈마 CVD에 의하여 형성되는 질화물막(P-SiN)/단결정실리콘의 샘플 1-6 ; 열질화물막(T-Sin)/단결정실리콘의 샘플 1-7 ; 저압력 CVD에 의하여 형성되는 질화물막(LP-SiN)/단결정실리콘의 샘플 1-8 ; 및 ECR에 의하여 형성되는 질화물막(ECR-SiN)/단결정실리콘의 샘플 1-9이 준비된다.

또한 샘플 1-11 내지 1-179이 다음에 도시되는 18종류의 제1표면물질과 9종류의 제2표면물질의 모든 조합을 취하여 준비되었다(샘플번호 1-10,20,30,40,50,60,70,80,90,100,110,120,130,140,150,160 및 170은 결여되어 있음에 유의할 것). 채택되는 제1표면물질은 단결정실리콘(mono-Si), 다결정실리콘(poly-Si), 무수실리콘(a-Si), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐 실리사이드(WSi), 티타늄실리사이드(TiSi), 알루미늄(Al), 알루미늄 실리콘(Al-Si), 알루미늄 티타늄(Al-Ti), 티타늄 질화물(Ti-N), 구리(Cu), 알루미늄 실리콘구리(Al-Si-Cu), 알루미늄 팔라디움(Al-Pd), 티타늄( Ti), 몰리브데늄 실리사이드(Mo-Si) 및 탄탈륨 실리사이드(Ta-Si)이다.

채택되는 제2기판표면물질은 T-SiO2, SiO2, BSG, BPSG, P-SiN, T-SiN, LP-SiN 및 ECR-SiN이다. 모든 이러한 예에서, 앞서 언급된 샘플 1-1에서의 것과 비교될 수 있는 만족할만한 Al막을 얻을 수 있었다. 계속적으로 Al이 앞서 설명된 바와같이 선택 Al퇴적을 받는 기판상에 스퍼터링에 의하여 비선택적으로 퇴적되었으며 그후 패턴된다. 그와같이 퇴적된 막은 매립배선의 3차원의 접속을 위하여 효과적이다.

구멍에서 스퍼터링에 의하여 얻어진 Al막과 선택 퇴적된 Al막이 구멍에서 Al막의 개량된 표면상태 때문에 전기적 및 기계적으로 만족할 만한 접촉을 나타낸다.

[실시예 1]

다음에 본 발명의 제1실시예를 구성하는 MOSFET가 설명될 것이다. 제23a도는 상기 제1실시예의 MOSFET의 개략 평면도이며 제23b도는 제23a도의 선(X-X')를 따라서 취해진 개략 횡단면도이다. 이것들은 n형 반도체의 실리콘기판(101) ; p^-웰(102) ; p^-웰(102)에 형성된 n⁺의 드레인영역(103) ; p^-웰(102)와 소오스 전극사이의 오옴 접촉을 이루기 위한 p⁺서브영역(105) ; 다결정실리콘 게이트전극(106) ; 관통홀에 의하여 상기 게이트전극(106)에 접속되는 게이트전극배선(106') ; 실리콘 산화물의 절연막(109) 및 선택산화에 의하여 형성되는 새의 부리(bird's beak) 형상을 갖춘 전계 절연막(110)이 도시된다.

본 발명의 가장 특징적인 구조를 구성하는 전극(120)이 단결정 알루미늄으로 구성되며 절연층(109)과 소오스영역(104)에서의 접촉홀을 관통하여 p^-웰(012)에서 매립된 서브영역(105)에 도달한다. 절연층(109)과 전극(120)상에 형성된 소오스전극배선(121)은 알루미늄으로 구성된다. 드레인영역(103)상의 접촉홀에 매립된 드레인전극(122)은 단결정 알루미늄으로 구성된다. 또한 드레인 전극배선(123)이 제공된다.

다음에 제24a 내지 e도와 관련하여 앞서 설명된 구조의 MOSFET를 제조하는 방법이 설명된다.

실리콘기판상에 기존의 제조방법에 의하여 p^-웰(102), 드레인영역(103), 소오스영역(104) 및 전계절연막(110)의 형성이 이루어지고, 그 위에 절연층(109)의 형성 및 상기 절연층(109)에 게이트전극의 형성이 이루어진다. 그후 포토레지스트를 사용하는 포토리소그래피 공정이 소오스영역(104)상의 절연층(109)상에 포토레지스트상으로서 홀을 형성하기 위하여 활용된다. 그후 CHF₃-C₂F₆을 가지고 건식에칭이 제24도에 도시된 것처럼 소오스영역 밑에 절연층(109)에서의 홀을 형성하기 위하여 시행된다(홀개방단계). 계속적으로 Cl₂-CBrF₃에 의한 건식에칭이 포토레지스트의 제거없이 이루어져 소오스영역(104)을 관통하는 홀을 형성하며 p^-웰(102)로 들어가고(에칭단계) 서브영역(105)이 제24b도에 도시된 것처럼 그와같이 형성된 홀에서 형성된다(p⁺형성단계).

그래서, 제24c도에 도시된 것처럼, 알루미늄이 270℃에 유지되는 기판표면을 가지고 DMAH와 수소를 이용하는 전술한 Al-CVD법에 의하여 절연막(109)의 상부 표면에 퇴적된다.

그러면, 접촉홀이 제24d도에 도시된 것처럼 공지의 공정에 의하여 드레인영역(103)상의 절연층(109)에 형성되고(홀개방단계) 알루미늄이 전술한 Al-CVD법에 의하여 퇴적된다. 이 장치는 제24e도에 도시된 것처럼 스퍼터링에 의하여 상기 전극(102)과 드레인 영역(103)상에 각각 소오스 전극 배선(121)과 드레인 전극 배선(123)을 형성함으로써 종결된다. 이전에 설명한 것처럼, 본 발명은 필요한 최소한의 성분을 구비하고 불필요한 표면영역없이 전기적으로 단락회로된 상태에서 그것의 소오스영역과 서브영역을 가지고 사용되는 MOSFET를 구성하는 것을 허용한다.

[실시예 2]

제25a도는 본 발명의 제2실시예를 예시한다. 상기 제2실시예에서, 본 발명은 CMOS 인버터 회로에 활용된다. 제조방법은 제1실시예에서의 것과 근본적으로 동일하기 때문에 설명되지 않는다. 제25b도는 본 실시예의 회로도이고 제25c도는 비교목적을 위한 종래기술에 의하여 얻어진 유사한 장치이다. 종래기술을 나타내는 제25c도와 본 발명을 나타내는 제25a도의 비교로부터 명백하듯이, 장치의 설계영역은 인버터 회로에서 소오스영역과 서브영역의 접속부에서 본 발명의 전극구조의 사용에 의하여 현저하게 감소될 수 있다.

[실시예 3]

본 발명의 제3실시예가 제26a 및 b,c도에서의 회로도에 예시된다. 본 실시예의 제조공정은 이전의 제1실시예의 것과 근본적으로 동일하기 때문에 설명되지 않을 것이다. 본 제3실시예는 또한 CMOS 인버터를 제공하지만 MOS 트랜지스터가 수직구조를 가진다는 점에서 제2실시예와 다르다. 예시로부터 명백한 바와 같이, 본 발명의 전극구조는 수직 MOS 트랜지스터를 채택하는 회로에서 설계영역을 감소시키는데 더욱 효과적이다.

[실시예 4]

본 발명의 제4실시예가 제27a 및 b도에 예시되며 제27c도에 회로도가 도시된다. 본 실시예의 제조공정은 이전의 제1실시예의 것과 근본적으로 동일하기 때문에 설명되지 않을 것이다.

제4실시예에서, 본 발명은 수직 MOS 트랜지스터를 가지고 구성되는 NAND 회로에 활용된다. 예시로 부터 명백한 바와 같이, 본 발명의 전극구조는 이 실시예에서도 설계영역을 감소시키기 위하여 효과적이다.

[실시예 5]

제28도는 본 발명의 제5실시예를 구성하는 NOR 회로소자의 개략 횡단면도이다.

제28도에서 PMOS와 NMOS 트랜지스터의 각각의 폴리실리콘 게이트(205,207) ; 게이트 절연막(206,208) ; PMOS 트랜지스터의 p⁺드레인층(209) ; NMOS 트랜지스터의 n⁺소오스층 ; 및 드레인(209), 소오스(210) 및 폴리실리콘 게이트(205,207)에 대한 각각의 전극(211,212,213,214)이 도시된다. 또한 이 실시예에서, PMOS 트랜지스터의 소오스(53)와 NMOS 트랜지스터의 소오스(201,210)가 상호접속된다. NMOS측에 n⁺드레인영역(203)에 도달하는 매립전극(61)이 PMOS측에서 p⁺드레인층(59)을 위한 전극(211)이 형성된다. 이러한 2전극(61,211)이 앞서 언급한 Al-CVD법에 의한 선택퇴적에 의하여 형성된다. 제28도에 도시된 구조는 제6도 내지 제17도에 도시된 것과 유사한 단계에 의하여 형성될 수 있다. NOR회로의 제1입력단자(215)는 NMOS 트랜지스터의 게이트(207)와 PMOS 트랜지스터의 게이트(205)에 접속된다. NOR 회로의 제2입력단자(216)는 NMOS와 PMOS 트랜지스터의 공통 게이트 (55)에 접속된다.

본 장치는 다음 방식으로 기능을 한다. 제1입력단자(215) 가 NMOS 트랜지스터의 V_th이상의 전압 예를들어 최상위 전위를 수신할 때 그리고 제2입력단자(216)가 [PMOS 트랜지스터의 최상위 전위 +V_th] 이하의 전압, 예를들어 최하위 전위를 수신할 때, 채널이 NMOS 트랜지스터의 밑에 형성되어, 그것의 드레인(203)과 소오스(210)가 접속되고 출력단자(217)가 최하위 전위에서 유지된다. 이 상태에서의 PMOS 트랜지스터에서 p⁺층(101)과 소오스영역(53)이 채널을 통하여 접속되지만 소오스(53)는 채널이 드레인(209)과 p⁺층(51) 사이에 형성되지 않기 때문에 전원에 접속되지 않는다. 제1 및 제2입력단자(215,216)에 인가된 전압이 교체될 때, NMOS 트랜지스터의 드레인(203) 및 소오스(201)는 채널을 통하여 접속되어, 출력단자가 최하위 전위에서 유지된다. 이 상태에서 PMOS 트랜지스터의 드레인(209)과 p⁺층(51)은 채널을 통하여 접속되지만, 소오스는 채널이 PMOS 트랜지스터의 소오스(53)와 p⁺층(51) 사이에 형성되지 않기 때문에 전원에 접속되지 않는다. 그후, 제1및 제2입력단자(215,216) 양자가 NMOS 트랜지스터의 V_th이상의 전압, 예를들어 최상위 전위를 수신할 때, 채널이 NMOS 트랜지스터 밑에 형성되어 드레인(203)이 상기 채널을 통하여 소오스(201,210)와 접속되며 출력단자(217)는 최하위 전위에서 유지된다.

소오스(53)는 채널이 PMOS 트랜지스터 밑에 형성되지 않기 때문에 전원에 접속되지 않는다. 그래서, 제1 및 제2입력단자(215,216) 양자가 [PMOS 트랜지스터의 최상위 전위 +V_th] 이하의 전압, 예를들어 최하위 전위를 수신할 때, 채널이 PMOS 트랜지스터 밑에 형성되어, 소오스(53)가 p⁺층(51)을 통하여 드레인(209)에 접속되며 출력단자(217)는 최상위 전위에서 유지된다. 이 상태에서 소오스(201,210)는 채널이 NMOS 트랜지스터의 밑에 형성되지 않기 때문에 전원에 접속되지 않는다. 제1 및 제2입력단자가 최하위전위로 주어질때만 최상위 전위로 입력전위의 다른 조합에서의 최하위 전위로 출력단자가 유지되가 때문에 위에서 설명한 바와 같이 NOR 기능이 이루어진다. 또한 본 실시예는 제5도에 도시된 예에서처럼 소자의 용적과 전극의 수를 감소시킬 수 있다.

[실시예 6]

제29도에 본 발명의 제6실시예를 구성하는 NAND 회로장치의 개략 횡단면도이다.

제29도에서, PMOS 트랜지스터의 p⁺소오스층(218) 및 NMOS 트랜지스터의 p⁺드레인층(219)이 도시된다. 본 장치에서, n⁺드레인층(51)이 도달하는 매립전극(60)은 PMOS측에 형성되며, p⁺드레인(219)에 대한 전극(220)은 NMOS측에 형성된다. 상기 전극(220)은 DMAH 및 수소를 이용하는 선택 알루미늄 퇴적에 의하여 또한 형성된다. 제29도에 도시된 제6 내지 제17도에서의 것과 유사한 단계로 준비될 수 있다.

NAND 회로의 제1입력단자(221)는 NMOS 트랜지스터의 게이트(207)와 PMOS 트랜지스터의 게이트(205)에 접속된다. NAND 회로의 제2입력단자(222)는 NMOS와 PMOS 트랜지스터의 공통 게이트(55)에 접속된다. 본 실시예의 장치는 다음과 같은 방식으로 기능을 한다. 제1입력단자(221)가 NMOS 트랜지스터의 V_th이상의 전압, 예를들어 최상위 전위를 수신하고 제2입력단자가 [PMOS 트랜지스터의 최상위+V_th] 이하의 전압, 예를들어 최하위 전위를 수신할 때, 채널이 PMOS 트랜지스터의 밑에 형성되어 그것의 드레인(51)과 소오스(53)가 접속되어 출력단자(223)가 최상위 전위에서 유지된다. 이 상태의 NMOS 트랜지스터에서 n⁺층(203)은 채널을 통하여 드레인(219)에 접속되지만 소오스(201)는 채널이 소오스(201)와 n⁺층(203) 사이에 형성되지 않기 때문에 전원에 접속되지 않는다. 제1 및 제2입력단자(221,222)에 인가되는 전압이 상호 교체될 때, PMOS 트랜지스터의 드레인(51)과 소오스(218)는 채널을 통하여 접속되어 출력단자가 최상위 전위에서 유지된다. 이 상태에서, 소오스는 채널이 NMOS 트랜지스터의 드레인(219)과 n⁺층(203) 사이에 형성되지 않기 때문에 전원에 접속되지 않는다.

그러면, 제1 및 제2입력단자[PMOS 트랜지스터의 최상위 전위 +V_th] 이하의 전압 예를들어 최하위 전위를 수신할 때, 채널이 PMOS 트랜지스터의 밑에 형성되어, 드레인(51)이 상기 채널을 통하여 소오스(53,218)에 접속되고 출력단자(223)는 최상위 전위에서 유지된다. 이 상태에서, 소오스(201)는 채널이 NMOS 트랜지스터 밑에 형성되지 않기 때문에 전원에 접속되지 않는다. 그러면 제1 및 제2입력단자 양자가 NMOS 트랜지스터의 V_th이상의 전압, 예를들어 최상위 전위를 수신할 때, 채널이 NMOS 트랜지스터의 밑에 형성되어 드레인(219)이 n⁺층(203)을 통하여 소오스(200)에 접속되며 출력단자는 최하위 전위에서 유지된다. 이 상태에서 소오스(53,218)는 채널이 PMOS 트랜지스터 밑에 형성되지 않기 때문에 전원에 접속되지 않는다. 제1 및 제2입력단자가 최상위 전위가 주어질때만 최하위 전위로, 그리고 입력전위의 다른 조합에서는 최상위 전위에서 출력전위가 유지됨에 따라 NAND 기능이 이루어진다.

또한 이러한 NAND 회로장치는 감소된 수의 전극을 제공하며 그래서 장치의 용적을 줄일 수 있다.

이전 실시예 5 및 6에서 유사한 장점이 비록 n 및 p 형의 반도체가 상호 교체되는 경우에도 얻어질 수 있다. 유사한 장점이 폴리실리콘 전극이 금속 또는 실리콘 전극으로 대치되는 때에도 얻어질 수 있다.

이전에 설명된 바와 같이, 본 발명은 매우 작은 기능소자를 가지고 제공되는 반도체장치를 얻는 것을 허용하며 그래서 불필요한 표면영역없이 필요한 최소한의 구성부품에 의하여 구성될 수 있어 설계면적을 현저하게 줄일 수 있으며 미세기하구성 및 고집적레벨을 이루기 위하여 적합하다.

Claims (5)

1. 수직전계효과 트랜지스터가 제공된 반도체 몸체를 갖는 반도체장치(제5a도)에 있어서, 이 반도체 몸체는 소스 및 드레인 영역을 제공하는 제1도전형의 제1반도체영역(53) 및 제2반도체영역(51) ; 채널부와 표면부를 제공하는 중간부를 가지며 상기 제1도전형과는 다른 제2도전형의 제3반도체영역(52) ; 상기 중간부상에 배치된 상기 제1반도체영역(53) ; 상기 제2반도체영역(51)상에 배치된 상기 제3반도체영역(52) ; 절연재료에 의해 상기 중간부와 분리된 게이트전극(55), 여기서 상기 소스 및 드레인영역과 상기 채널부는 상기 게이트 전극의 상기 표면을 따라 수직으로 배열되며 ; 상기 제3반도체영역을 관통하는 관통구멍을 경유하며 상기 제2반도체영역(51)과 상기 제3반도체영역(52)에 전기적으로 접속되며, 상기 제1반도체영역과 분리되는 매립전극(60), 여기서 상기 제2반도체영역(51)과 상기 제3반도체영역(52)은 단락회로화 되며 ; 상기 매립전극(60)은 상기 반도체 몸체내에 형성되어 구성되는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 매립전극은 Al로 만들어지는 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 제1, 제2 및 제3반도체영역으로 이루어지며, 여기서 제1도전형은 n이고, 제2도 전형은 P인 N-MOS ; 제1, 제2 및 제3반도체영역으로 이루어지며, 여기서 제1도전형은 P, 제2도전형은 n으로 이루어지는 P-MOS로 구성되는 것을 특징으로 하는 반도체장치.
4. 수직 전계효과 트랜지스터가 제공된 반도체 몸체를 갖는 반도체 제조방법에 있어서, 이 반도체 몸체는 소스 및 드레인영역을 제공하는 제1도전형의 제1반도체영역(53) 및 제2반도체영역(51)과 채널부와 표면부를 제공하는 중간부를 가지며 상기 제1도전형과는 다른 제2도전형의 제3반도체영역(52)으로 구성되는데 ; 상기 중간부상에는 상기 제1반도체영역(53)이 배치되고 ; 상기 제2반도체영역(51)상에는 상기 제3반도체영역(52)이 배치되며, 절연재료에 의해 상기 중간부와 분리된 게이트전극(55)으로 구성되는데, 상기소스 및 드레인영역과 상기 채널부는 상기 게이트 전극의 상기 표면을 따라 수직으로 배열되며 ; 상기 제3반도체영역(52)을 관통하는 관통구멍을 경유하여 상기 제2반도체영역(51)과 상기 제3반도체영역(52)에 전기적으로 접속되며, 상기 제1반도체영역(53)과 분리되는 매립전극(60)으로 구성되는데 상기 제2반도체영역(51)과 상기 제3반도체영역(52)은 단락회로화되며 ; 상기 매립전극(60)은 상기 반도체 몸체내에 형성되며 알킬알루미늄 하이드라이드를 사용하는 CVD공정에 따라 선택퇴적에 의해 만들어지는 것을 특징으로 하는 반도체장치 제조방법.
5. 제4항에 있어서, 알킬알루미늄 하이드라이드는 디메틸알루미늄 하이드라이드인 것을 특징으로 하는 반도체장치 제조방법.