CN1862826A - 电介质隔离型半导体装置及其制造方法 - Google Patents

电介质隔离型半导体装置及其制造方法 Download PDF

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Abstract

提供一种维持耐压并且通过绝缘强度高的导线布线从电极开始进行布线的电介质隔离型半导体装置及其制造方法。电介质隔离型半导体装置具备电介质隔离型衬底，该电介质隔离型衬底积层有支撑衬底、埋入电介质层以及低杂质浓度的第1导电型的半导体衬底，半导体衬底具备：选择性地形成的高杂质浓度的第1导电型的第1半导体区域；高杂质浓度的第2导电型的第2半导体区域，以从其外周边开始隔开预定距离包围第1半导体区域的方式配置；与第1半导体区域的表面连接配置的第1主电极；与第2半导体区域的表面连接配置的第2主电极，该电介质隔离型半导体装置具备：第1电介质部，配设成与埋入电介质隔离层邻接配置，使得包围第1半导体区域上相对积层方向重叠的支撑衬底的区域；与第1主电极连接的导线。

Description

电介质隔离型半导体装置及其制造方法
                      技术领域
本发明涉及在电介质隔离型衬底上形成有高耐压电路的电介质隔离型半导体装置及其制造方法。
                      背景技术
现有的电介质隔离型半导体装置分别在支撑衬底的上表面和下表面设置有电介质层和背面电极。在电介质层的上表面具备半导体衬底，电介质层将半导体衬底和支撑衬底进行电介质隔离。半导体衬底内的绝缘膜在预定范围对构成半导体衬底的n-型半导体层进行区划。在该区划的预定范围，在n-型半导体层的上表面形成比n-型半导体层电阻低的n+型半导体区域，此外，以包围n+型半导体区域的方式形成p+型半导体区域。阴极电极和阳极电极分别与n+型半导体区域和p+型半导体区域连接。阴极电极和阳极电极通过场效氧化膜被相互绝缘。
阳极电极和背面电极都为0V，当向阴极电极逐渐增加正电压时，从n-型半导体层和p+型半导体区域之间的pn结延伸耗尽层。此时，支撑衬底通过电介质层作为场电极工作，因此，除耗尽层之外，还从n-型半导体层和电介质层的界面向朝向n-型半导体层的上表面的方向延伸耗尽层。通过延伸该耗尽层，从pn结开始延伸的耗尽层容易延伸，缓和了在n-型半导体层和p+型半导体区域之间的pn结上的电场。该效应一般被称为RESURF(reduced surface field：降低表面电场)效应。
从p+型半导体区域充分隔离的位置的n-型半导体层的厚度方向的电场强度，从n-型半导体层的上表面开始到预定位置为零，从预定位置开始线性增加，在n-型半导体层和电介质层的界面阶梯状增加，在电介质层内为固定值，在电介质层和支撑衬底的边界返回为零。将从n-型半导体层和电介质层的界面延伸的耗尽层的厚度设为x，将电介质层的厚度设为t0，将n-型半导体层的杂质浓度设为N(cm-3)，将真空介电常数设为ε0(C×V-1×cm-1)，将n-型半导体层的相对介电常数设为ε2，将电介质层的相对介电常数设为ε3，则从p+型半导体区域充分隔离的位置的n-型半导体层的厚度方向的全电压降V由式(1)表示。
V＝q·N/(ε2·ε0)×(x2/2+ε2·t0·x/ε3)  (1)
由式(1)可知，在全电压降相等的情况下，增厚电介质层的厚度t0时，从界面延伸的耗尽层的厚度x变薄。这意味着RESURF效应变弱。
另一方面，在不发生由于n-型半导体层和p+型半导体区域之间的pn结的电场集中以及在n-型半导体层和n+型半导体区域的界面的电场集中产生的雪崩击穿的条件下，最终由在n+型半导体区域的正下方的、由于n-型半导体层和电介质层的界面的电场集中产生的雪崩击穿决定电介质隔离型半导体装置的耐压。为构成电介质隔离型半导体装置以使满足这样的条件，只要充分地隔离p+型半导体区域和n+型半导体区域，对n-型半导体层的厚度和其杂质浓度进行最优化即可。
一般地公知不发生雪崩击穿的条件意味着如下的状态：当从n-型半导体层和电介质层的界面到n-型半导体层的上表面为止耗尽时，在n-型半导体层和电介质层的界面的电场集中满足雪崩击穿条件。
在这样的条件下，将n-型半导体层的厚度设为d，将引起雪崩击穿的临界电场设为ECr时，耐压V由式(2)表示。但是，忽略了n+型半导体区域的厚度。
V＝ECr·(d/2+ε2·t0/ε3)    (2)
分别用硅形成n-型半导体层，用硅氧化膜形成电介质层，计算电介质隔离型半导体装置的耐压V。作为一般值，采用d＝4×10-4V、t0＝2×10-4。另外，临界电场ECr影响n-型半导体层的厚度d，这时大约为ECr＝4×105。将其与ε2＝11.7，ε3＝3.9代入，则耐压V为320V。
并且，当n-型半导体层的厚度d增加1μm时，耐压增加20V，电介质层的厚度t0增加1μm时，耐压增加120V。
这样，与n-型半导体层相比，增厚电介质层时耐压增加较大，因此，为了增加耐压增厚电介质层的方法是有效的。并且，不希望增厚n-型半导体层时绝缘膜的形成变得困难。
但是，增大电介质层的厚度时，如上所述，耗尽层的延伸变小，RESURF的效应降低。即，在p+型半导体层和n-型半导体层之间的pn结的电场集中增大，由于在该pn结的雪崩击穿限制耐压。
因此，在包含阴极电极的正下方的支撑衬底的区域上形成多孔氧化膜，由此，缓和在n+型半导体区域和n-型半导体层边界附近的n-型半导体层的电场集中，提高了耐压，该阴极电极设置在半导体衬底的n+型半导体区域的上表面。
另外，在包含MOSFET的漏电极的正下方的支撑衬底的区域上设置通孔，在通孔内露出的电介质层上形成由硅梯聚合物组成的电介质层，缓和在n+型半导体区域和n-型半导体层边界附近的n-型半导体层的电场集中，提高了耐压(例如参照专利文献1)，该MOSFET的漏极电极形成在半导体衬底上。
[专利文献1]特开2004-200472号公报
但是，当通过形成多孔氧化膜增加电介质隔离型半导体装置的耐压时，从阴极电极引出的布线的绝缘强度低于电介质隔离型半导体装置的耐压。因此，取代从阴极电极引出的布线而采用导线布线，就能够使绝缘强度超过半导体装置的耐压。
另外，使用超声波引线接合与在正下方形成有多孔氧化膜的阴极电极进行引线接合时，存在对海绵状的多孔氧化膜施加超声波产生断裂的问题。
另外，在支撑衬底上设置通孔时，存在由于从超声波引线接合的头部将导线向漏极电极推压的力使电介质隔离型半导体装置发生弯曲的问题。
                      发明内容
本发明的目的在于提供一种维持耐压并且通过绝缘强度高的导线布线从电极开始布线的电介质隔离型半导体装置及其制造方法。
本发明的电介质隔离型半导体装置具备电介质隔离型衬底，该电介质隔离型衬底具有支撑衬底、设置在上述支撑衬底的第1主平面的整个区域的埋入电介质层、在上述支撑衬底上通过上述埋入电介质层积层的低杂质浓度的第1导电型的半导体衬底，上述半导体衬底具备：选择性地形成的高杂质浓度的第1导电型的第1半导体区域；高杂质浓度的第2导电型的第2半导体区域，以从其外周边隔开预定距离包围上述第1半导体区域的方式设置；与上述第1半导体区域的表面连接的第1主电极；与上述第2半导体区域的表面连接的第2主电极；其中具备：第1电介质部，与上述埋入电介质隔离型层邻接配置，以围绕在上述第1半导体区域沿积层方向重叠的上述支撑衬底的区域的方式设置；与上述第1主电极连接的导线。
对于本发明的电介质隔离型半导体装置的效果来说，由于位于第1半导体区域的正下方的支撑衬底的区域的第1电介质部与埋入电介质层连接并设置在支撑衬底内，因此，能维持电介质隔离型半导体装置的耐压较高的状态。
另外，使用超声波引线接合器在第1主电极上对导线进行接合时，从引线接合器的头部经导线施加到第1主电极上的超声波振动，通过N-we11区域传输到支撑衬底，但是，其他部分的支撑衬底是机械强度较高的单晶硅，因此，不会因超声波振动发生裂纹等机械缺陷。这样，能够通过超声波引线接合器对导线进行接合，因此，能够从第1主电极以绝缘强度较大的导线进行布线。
                       附图说明
图1是包含本发明的实施方式1的电介质隔离型半导体装置的一部分剖面的立体图。
图2是表示向实施方式1的电介质隔离型半导体装置施加电压时的电力线的剖面图。
图3是本发明的实施方式2的电介质隔离型半导体装置的部分剖面图。
图4是本发明的实施方式3的电介质隔离型半导体装置的剖面图。
图5是本发明的实施方式4的电介质隔离型半导体装置的剖面图。
图6是本发明的实施方式5的电介质隔离型半导体装置的剖面图。
图7是表示实施方式5的在通孔里充填锡球的情形的图。
图8是本发明的实施方式6的电介质隔离型半导体装置的剖面图。
图9是实施方式6的硅梯聚合物层的构图的情形的图。
图10是本发明的实施方式7的电介质隔离型半导体装置的剖面图。
图11是本发明的实施方式8的电介质隔离型半导体装置的剖面图。
图12是本发明的实施方式9的电介质隔离型半导体装置的剖面图。
图13是表示实施方式9的对埋入氧化膜以及半导体衬底的一部分进行蚀刻的情形的电介质隔离型半导体装置的剖面图。
图14是表示在实施方式9的凹部通过喷墨法形成硅梯聚合物的情形的电介质隔离型半导体装置的剖面图。
图15是本发明的实施方式10的电介质隔离型半导体装置的剖面图。
图16是表示在实施方式10的支撑衬底上通过向异性干蚀刻法形成圆柱状通孔的情形的电介质隔离型半导体装置的剖面图。
图17是表示实施方式10的通过喷墨法形成硅梯聚合物层的情形的电介质隔离型半导体装置的剖面图。
图18是在表示实施方式10的通孔内充填锡球的情形的电介质隔离型半导体装置的剖面图。
图19是本发明的实施方式11的电介质隔离型半导体装置的剖面图。
图20是表示对实施方式11的感光性的硅梯聚合物膜进行蚀刻、形成硅梯聚合物层的情形的电介质隔离型半导体装置的剖面图。
图21是本发明的实施方式12的电介质隔离型半导体装置的剖面图。
                     具体实施方式
实施方式1
图1是包含本发明的实施方式1的电介质隔离型半导体装置的一部分剖面的立体图。图2是表示向实施方式1的电介质隔离型半导体装置施加电压时的电力线的剖面图。
如图1所示，本发明的实施方式1的电介质隔离型半导体装置1形成在SOI(Silicon On Insulator：硅绝缘体)结构的电介质隔离型衬底2上。电介质隔离型衬底2是由硅构成的支撑衬底3、形成了高耐压电路的由硅构成的半导体衬底4、与支撑衬底的第1主面邻接的作为埋入电介质层的埋入氧化膜5作为整体构成的。
在半导体衬底4上形成有作为高耐压集成电路的1例的MOSFET。并且，半导体衬底4由作为低杂质浓度的第1导电型的n型硅层6构成。
并且，n型硅层6通过绝缘膜7在预定范围内区划成环状。在区划范围的中央部，从n型硅层6的上表面即与埋入氧化膜5连接的面的相反面跨越埋入氧化膜5形成作为高杂质浓度的作为第1导电型的第1半导体区域N-well区域8。并且，在与n型硅层6的面方向相对N-well区域8的周围残留了预定宽度的圆环状的n型硅层6。将该圆环状的n型硅层6称为n-区域9。在该n-区域9的周围，从n型硅层的上表面横跨n型硅层6的厚度方向的预定深度形成预定宽度的圆环状高杂质浓度的作为第2导电型的第2半导体区域P-well区域10。并且，在P-well区域10内包含的、从n型硅层6的上表面到比P-well区域10浅的位置形成高杂质浓度的第1导电型的n+型区域11。
并且，在N-well区域8的相当于n型硅层6的上表面的表面形成作为第1主电极的漏电极12，在该漏电极12上对导线13进行布线。
另外，在n-区域9的上表面形成场绝缘膜14，在该场绝缘膜14的表面形成栅电极15。
另外，在P-well区域10的相当于n型硅层6的上表面的表面形成作为第2主电极的源电极16。
另一方面，在支撑衬底3上，将形成有MOSFET的n型硅层6投影到支撑衬底3上时，从与N-well区域8重叠的区域的外周向P-well区域10的一部分的圆环状区域，从埋入氧化膜5横跨预定深度形成作为第1电介质部的多孔氧化膜17。
另外，在支撑衬底3上，在支撑衬底3的背面即与埋入氧化膜5连接的面的相反面上，形成背面电极18。
然后，对实施方式1的电介质隔离型衬底2的制造方法进行说明。在电介质隔离型衬底2的制造中，形成预定图形的多孔氧化膜17，以使在支撑衬底3上预先重叠半导体衬底4来形成MOSFET电路时，在N-well区域8的下部原样残留单晶硅。在作为支撑衬底3的原材料的单晶硅衬底的周围残留形成多孔氧化膜的区域、进行掩膜，在化学反应槽内的、将氟酸溶解到例如普通酒精那样的溶剂的氟酸溶液中浸泡，向单晶硅衬底通正电位，向浸泡在溶液中的白金电极通以负电位，进行阳极化处理。通过进行阳极化处理，硅被溶解，形成多孔的硅层。除掉掩膜后，进行预氧化，对多孔硅层进行氧化。然后，通过对作为半导体衬底4的单晶硅衬底进行热氧化，在周围形成热氧化膜，与形成有多孔氧化膜的支撑衬底3积层，实施热处理进行一体化。然后，对半导体衬底4减厚，制成电介质隔离型衬底2。在半导体衬底4的周围形成的热氧化膜残留在支撑衬底3与半导体衬底4之间而成为埋入氧化膜5，对在半导体衬底4上形成的电路进行电介质隔离。
在这样的实施方式1的电介质隔离型半导体装置1中，对源电极16和背面电极18施加0V、对漏电极12施加正电压时，如图2所示，描画了漏电极12、源电极16以及背面电极18之间的电力线。N-well区域8到达埋入氧化膜5，因此，电力线从n-区域9开始通过埋入氧化膜5内到达n-区域9。在此，由于引起雪崩击穿的临界电场强度低而成为问题的n-区域9内进行考察，由于一部分电力线通过多孔氧化膜17内，因此，在N-well区域8和n-区域9的边界附近的n-区域9中，即使与多孔氧化膜17设置在N-well区域8的正下方的支撑衬底3上的情况相比，电场强度也不增加。
对于这样的电介质隔离型半导体装置1来说，由于多孔氧化膜17设置在支撑衬底3内以使与埋入氧化膜5连接，因此，能够将电介质隔离型半导体装置1的耐压原样维持高耐压，该多孔氧化膜17包围位于N-well区域8的正下方的支撑衬底3的区域。
另外，在漏电极12上使用超声波引线接合器对导线13进行接合时，从引线接合器的头部经导线13施加到漏电极12上的超声波振动，通过N-well区域8传送到支撑衬底3，但是，由于该部分的支撑衬底3是机械强度高的单晶硅，因此，不至于因超声波振动而产生裂纹等机械缺陷。这样，因为能够通过超声波引线接合器对导线13进行接合，所以，能够从漏电极12开始用绝缘强度大的导线13进行布线。
实施方式2
图3是本发明的实施方式2的电介质隔离型半导体装置的部分剖面图。
如图3所示，实施方式2的质隔离型半导体装置1B与实施方式1的电介质隔离型半导体装置1相比，在支撑衬底3B上追加了作为第1电介质层的第2埋入氧化膜20这一点不同，因为其他都相同，所以，相同的部分标记相同的符号，省略其说明。
预先在电介质隔离型衬底2的制作过程中形成该第2埋入氧化膜20。在作为支撑衬底3B的原材料的单晶硅衬底上注入氧离子，以使留在预定位置，实施高温退火，由此，形成第2埋入氧化膜20。氧离子滞留的单晶硅衬底的深度在多孔氧化膜17的深度以内。其后，与实施方式1相同，形成多孔氧化膜17，结束支撑衬底3B的制作。这样，对所制作的支撑衬底3B与跨越周围整体形成热氧化膜17的半导体衬底4进行整体化。
在多孔氧化膜17的深度的中途形成有第2埋入氧化膜20，因此，当向源电极16和背面电极18施加0V、向漏电极12施加正电压时，如图3所示，描画了漏电极12、源电极16以及背面电极18之间的电力线。一部分的电力线由于N-well区域8到达埋入氧化膜5，因此，从n-区域9通过埋入氧化膜5内到达n-区域9。剩余的电力线从n-区域9通过埋入氧化膜5、多孔氧化膜17、第2埋入氧化膜20、多孔氧化膜17、埋入氧化膜5连接到n-区域9。
这样的电介质隔离型半导体装置1B，由于2个埋入氧化膜5、20形成在N-well区域8的正下方的支撑衬底3B上，由该埋入氧化膜5、20分担电场，因此，缓和了N-well区域8和n-区域9的边界附近的n-区域9的电场强度，能够在半导体衬底4上形成耐压更高的半导体电路。
此外，在实施方式2中，在支撑衬底3B上形成多孔氧化膜17之前，注入氧离子，但是，也可以在能够确保高能量选择性的情况下进行贴合，也可以在之前进行。
实施方式3
图4是本发明的实施方式3的电介质隔离型半导体装置的剖面图。
实施方式3的电介质隔离型半导体装置1C与实施方式1相比，N-well区域8C的结构不同，其他都相同，因此，相同的部分标记相同符号，省略说明。
N-well区域8C在其区域内部形成沟槽隔离区域22。并且，沟槽隔离区域22由形成在沟槽23的侧壁的侧壁氧化膜24、填埋形成该侧壁氧化膜24的沟槽23的多晶硅25、盖住被多晶硅25填埋的沟槽23的场效氧化膜26构成。
并且，沟槽23的外侧侧壁和多孔氧化膜17的最接近的间隔W1比多孔氧化膜17的厚度Dp大。
另外，N-well区域8C和多孔氧化膜17以只重叠与宽度W1大致相同的宽度W2的方式配置。
然后，对沟槽隔离区域22的形成进行说明。高浓度地扩散表现第1导电型的杂质来形成N-well区域8C，使得在电介质隔离型衬底2的半导体衬底4C上从上面侧到达埋入氧化膜5。然后，通过干蚀刻法进行干刻，直到半导体衬底4C的埋入氧化膜5露出，形成沟槽23。接着，可以是汽相沉积也可以是热氧化，在沟槽23的沟槽侧壁形成侧壁氧化膜24。接着，对多晶硅进行汽相沉积，掩埋沟槽23。其后，对沉积在沟槽23以外的多晶硅进行腐蚀除去。最后，用场效氧化膜26覆盖沟槽隔离区域22和其附近的N-well区域8C的一部分。形成覆盖该场效氧化膜26和N-well区域8C的漏电极12。
这样，在沟槽隔离区域22形成在下部的漏极电极12上通过超声波引线接合器对导线13进行接合。
这样的电介质隔离型半导体装置1C，在将导线13进行接合的漏极电极12的下部形成比侧壁氧化膜24刚性提高了的沟槽隔离区域22，因此，提高了导线接合的接合力。
并且，沟槽隔离区域22和多孔氧化膜17接近的距离W1比多孔氧化膜17的厚度Dp大，因此，即使超声波振动从沟槽隔离区域22的下方向下传输，避开在45度以上外侧的多孔氧化膜17，防止超声波振动传播到多孔氧化膜17。因此，不会在多孔氧化膜17上诱发裂纹等机械缺陷的情况。
另外，多孔氧化膜17和N-well区域8C只重叠与宽度W1相同的宽度W2，因此，在施加电压时，在N-well区域8C、n-区域9和埋入氧化膜5的3重点附近的n-区域9的电场强度缓和到雪崩击穿的临界电场强度以下。
此外，在实施方式3中，沟槽隔离区域22的沟槽23是1个，但是，由于沟槽隔离区域22是以自行完成的方式形成的，因此也可以是多重结构。
实施方式4
图5是本发明的实施方式4的电介质隔离型半导体装置的剖面图。
如图5所示，实施方式4的电介质隔离型半导体装置1D，实施方式3的电介质隔离型半导体装置1C相比，N-well区域8D不同，除此之外都相同，所以，相同的部分标记相同符号，省略其说明。
N-well区域8D由从n型硅层6的上面高浓度地扩散第1导电型杂质而形成的第1N-well区域28a、从沟槽23的沟槽侧壁高浓度地扩散第1导电型杂质而形成的作为第3半导体区域的第2N-well区域28b构成。
并且，沟槽23的外侧侧壁和多孔氧化膜17的最接近的间隔W1比多孔氧化膜17的厚度Dp大。
另外，第2N-well区域28b和多孔氧化膜17以只重叠预定宽度W2的方式来配置。
对于N-well区域8D的形成来说，通过干蚀刻进行沟道蚀刻直到半导体衬底4的埋入氧化膜5露出，形成沟槽23。然后，在电介质隔离型衬底2的半导体衬底4上从上面侧高浓度地扩散表现第1导电型的杂质，形成N-well区域28a。然后，从沟槽23的侧壁高浓度地扩散表现第1导电型的杂质，形成N-well区域28b。接着，可以是汽相沉积也可以是热氧化，在沟槽23的沟槽侧壁形成侧壁氧化膜24。接着，对多晶硅进行汽相沉积，填埋沟槽23。其后，将沉积在沟槽23以外的多晶硅腐蚀除去。最后，用场效氧化膜26覆盖沟槽隔离区域22和其附近的第1N-well区域28a和第2N-well区域28b的一部分。形成覆盖该场效氧化膜26和第1N-well区域28a的漏电极12。
这样的电介质隔离型半导体装置1D，能够在漏电极12的正下方的第2N-well区域28b中高浓度地扩散杂质，因此，能够降低形成在半导体衬底4D上的MOSFET的导通电阻。
此外，向沟槽隔离区域22包围的半导体衬底4D的区域高浓度地扩散第1导电型的杂质，但是，即使不向该区域扩散也不会对特性造成影响。
实施方式5
图6是本发明的实施方式5的电介质隔离型半导体装置的剖面图。图7是表示实施方式5的在通孔里充填了锡球的情形的图。
如图6所示，实施方式5的电介质隔离型半导体装置1G与实施方式1的电介质隔离型半导体装置相比，在支撑衬底3G和半导体衬底4G上形成N-well区域8G这一点不同，除此之外都相同，所以，相同的部分标记相同符号，省略其说明。
在实施方式1的N-well区域8中，从n型硅层6的上表面跨越埋入氧化膜5扩散第1导电型的杂质，但是，在实施方式5的N-well区域8G中，从n型硅层6的上表面直到预定深度扩散第1导电型的杂质。
另一方面，在支撑衬底3G上，在N-well区域8G的正下方的支撑衬底3G上设置通孔30。并且，通孔30以通孔30的背面侧的开口比面向埋入氧化膜5的开口宽的切去头部的四角锥状、到达埋入氧化膜5的方式形成。作为第2电介质部的硅梯聚合物层32与该通孔30的与埋入氧化膜5面对的开口和通孔30的侧壁31邻接配置。并且，在支撑衬底3G的背面和硅梯聚合物层32的表面形成背面电极18G。形成背面电极18G的通孔30被第1焊料33掩盖，背面电极18G和第1焊料33都被第2焊料34覆盖。
然后，对在支撑衬底3G上设置通孔30、通过2种焊料33、34进行填埋的步骤进行说明。
然后从在半导体衬底4G上形成有MOSFET的电介质隔离型衬底2的支撑衬底3G的背面使用氢氧化钾那样的碱性溶液进行同向异性湿蚀刻，直到埋入氧化膜5露出，形成通孔30。通孔30的侧壁31具有57度左右的倾斜。
然后，为提高与硅梯聚合物的接合力，用在异丙醇溶液中添加了数％的硅烷偶联剂的底涂液对硅及硅氧化物的表面进行底涂处理。
然后，使加权平均分子量150k的硅聚合物(A树脂)在苯甲醚溶液中溶解，对于使固体成分浓度溶解为10重量％的第1清漆和使固体成分浓度溶解为15重量％的第2清漆，依次实施涂敷步骤和固化步骤。具体地说，对用10重量％的异丙醇溶液形成的加权平均分子量150k的乙烯基聚倍半硅氧烷(PVSQ)的第1清漆、和用15重量％的异丙醇溶液形成的加权平均分子量150k的PVSQ的第2清漆依次实施100rpm×5秒、300rpm×10秒、500rpm×60秒的涂敷处理，在该涂敷处理后，进行350℃×1小时以上的加热处理，其后实施逐渐冷却的固化处理，由此，形成硅梯聚合物层32。
由此，可在与通孔30的开口相对的埋入氧化膜5的表面得到有效地抑制成膜不均的硅梯聚合物层32。此外，通过对旋涂时的滴下量进行最优化，能够控制硅梯聚合物层32的膜厚。
然后，对支撑衬底3G的背面全部进行抛光处理，除去在背面形成的硅梯聚合物层32，形成由金属沉积层(例如Ti/Ni/Au的3层沉积等)构成的背面电极18G。
然后，通过旋涂法将助焊剂涂敷在背面电极18G上。其后，如图7所示，将直径为r的锡球35按预定量地充填在通孔30内，在减压炉内减压加热，形成无孔的第1焊料33。
然后，浸泡在焊料槽中，形成覆盖背面电极18G整体和第1焊料33的第2焊料34。
对于在此使用的锡球35的直径r来说，相对于支撑衬底3G的厚度Dsub，使用以r＜0.1×Dsub规定的细锡球35。
这样的电介质隔离型半导体装置1G，由于在漏电极12的正下方的硅梯聚合物层32由无孔的第1焊料33支撑，因此，硅梯聚合物层32负担了电压降维持高耐压，并且，引线接合时的超声波振动传输的第1焊料33无孔，所以，能够避免应力损伤。
另外，通过第1焊料33消除设置通孔30而引起的支撑衬底3G的背面的凹形后，进行芯片焊接步骤以后的组装，因此，即使在引线接合处理步骤中，也能得到没有故障的器件结构。
另外，使用相对于支撑衬底3G的厚度Dsub以r＜0.1×Dsub规定为使支撑衬底3G的背面的凹形平坦而使用的锡球35的直径r的锡球，因此，通过熔化后的无孔的焊料填埋凹形。
实施方式6
图8是本发明的实施方式6的电介质隔离型半导体装置的剖面图。图9是实施方式6的硅梯聚合物层的构图的情形的图。
如图8所示，实施方式6的电介质隔离型半导体装置1H与实施方式5的电介质隔离型半导体装置1G相比，在半导体衬底4上形成的N-well区域8以及作为第1电介质部的硅梯聚合物层32H的配置位置不同，除此之外都相同，相同的部分标记相同符号，省略其说明。
实施方式6的半导体衬底4的N-well区域8与实施方式1的N-well区域8相同，因此，省略其说明。
另外，实施方式6的硅梯聚合物层32H，设置在面对埋入氧化膜5的通孔30的开口中的、除去N-well区域8H的正下方的埋入氧化膜5的区域的位置上。对在这样选择的位置上形成硅梯聚合物层32H的方法进行说明。其前后的步骤与实施方式5相同。
与实施方式5同样地，在支撑衬底3H上通过各向异性湿蚀刻形成切去头部的四角锥形的通孔30，对通孔30的内部露出的埋入氧化膜5的表面进行底涂处理。
然后，通过旋涂法、喷涂法、或者喷墨法，将感光性的硅梯聚合物溶液涂敷在支撑衬底3H的背面、通孔30的侧壁以及从通孔30的内部露出的埋入氧化膜5的表面，并实施固化处理，形成硅梯聚合物膜36。其后，如图9所示，对硅梯聚合物膜36的除去部分进行曝光显影处理选择性地除去，由此，只在预定位置残留硅梯聚合物层32H。
之后，与实施方式5相同，形成背面电极18H、第1焊料33、第2焊料34。
这样的电介质隔离型半导体装置1H，N-well区域8H到达埋入氧化膜5，通过设置硅梯聚合物层32H缓和N-well区域8H和n-区域9的边界附近的n-区域9中的电场强度，由此，能维持高耐压。
另外，通过无孔的第1焊料33填埋通孔30内部，因此，不会由于引线接合产生的超声波振动而使第1焊料33受到机械损伤，能使导线13可靠地与漏电极12连接。
另外，由于只在维持耐压所需的位置配置硅梯聚合物层32H，除此之外通过背面电极18与第1焊料33机械地连接，因此，能在从支撑衬底3H的背面侧接合时降低热电阻。
实施方式7
图10是本发明的实施方式7的电介质隔离型半导体装置的剖面图。
如图10所示，实施方式7的电介质隔离型半导体装置1J与实施方式6的电介质隔离型半导体装置1H相比，在半导体衬底4C的N-well区域8C上追加了沟槽隔离区域22这一点上不同，除此之外都相同，相同的部分标记相同符号，省略其说明。
另外，在实施方式7的半导体衬底4C中，与实施方式3相同，在N-well区域8C和该N-well区域8C内形成了沟槽隔离区域22。
这样的电介质隔离型半导体装置1J由于组合了作为半导体衬底4C的实施方式3的效果和作为支撑衬底3J的实施方式6的效果，因此，具有组合效果。
即，由于在对导线13进行引线接合的漏电极12的下部形成比侧壁氧化膜24刚性高的沟槽隔离区域22，因而，提高了引线接合的接合力。
并且，由于沟槽隔离区域22和硅梯聚合物层32J近接的距离W3比硅梯聚合物层32J的厚度Ds大，因而，即使超声波振动从沟槽隔离区域22的下方向下传输，硅梯聚合物32J位于45度以上外侧，能防止超声波振动传播到硅梯聚合物层32J。因此，硅梯聚合物层32J上不会发生裂纹等机械缺陷。
另外，N-well区域8C到达埋入氧化膜5，设置硅梯聚合物层32J缓和N-well区域8C和n-区域9的边界附近的n-区域9中的电场强度，因而，能够维持高耐压。
另外，由于只在维持耐压所需的位置配置硅梯聚合物层32J，除此之外通过背面电极18与第1焊料33机械地连接，因此能够在从支撑衬底3H的背面侧接合时降低热电阻。
实施方式8
图11是本发明的实施方式8的电介质隔离型半导体装置的剖面图。
如图11所示，实施方式8的电介质隔离型半导体装置1K与涉及实施方式7的电介质隔离型半导体装置1J相比，在半导体衬底4K上形成的沟槽隔离区域22K这一点不同，除此之外都相同，相同的部分标记相同符号进行说明。
实施方式8的沟槽隔离区域22K由在沟槽23的侧壁形成的侧壁氧化膜24和覆盖形成有该侧壁氧化膜24的沟槽23的场效氧化膜26构成。其结果是，沟槽23的一部分残留了空洞38。
这样的电介质隔离型半导体装置1K，由于在沟槽23的内部残留空洞38，因此，传输到场效氧化膜26的超声波振动被空洞38中断，所以，能够避免对半导体衬底4K的MOSFET的器件结构的损伤。
实施方式9
图12是本发明的实施方式9的电介质隔离型半导体装置的剖面图。图13是表示实施方式9的对埋入氧化膜以及半导体衬底的一部分进行蚀刻的情形的电介质隔离型半导体装置的剖面图。图14是表示实施方式9的在凹部通过喷墨法形成硅梯聚合物层的情形的电介质隔离型半导体装置的剖面图。
实施方式9的电介质隔离型半导体装置1K与实施方式7的电介质隔离型半导体装置1J相比，在配置作为第1电介质部的硅梯聚合物层32L的位置这一点不同，除此之外都相同，相同的部分标记相同符号，省略其说明。
如图12所示，实施方式9的硅梯聚合物层32L贯穿埋入氧化膜5，进入到N-well区域8C及n-区域9的一部分。
对该硅梯聚合物层32L的形成方法进行说明。
在位于半导体衬底4L的漏电极12的正下方的支撑衬底3L的区域从背面通过各向异性湿蚀刻法进行蚀刻，直到埋入氧化膜5露出，形成通孔30。
跨越包含与该通孔30的开口面对的埋入氧化膜5的支撑衬底3L的背面整体，由喷涂法沉积抗蚀剂41，通过直接曝光对形成该抗蚀剂41的硅梯聚合物层32L的区域进行曝光显影并除去，使形成硅梯聚合物层32L的区域的埋入氧化膜5露出。
然后，对埋入氧化膜5进行蚀刻，使形成硅梯聚合物层32L的区域的N-well区域8C和n-区域9露出，对硅进行蚀刻，以图13所示的方式设置预定深度的凹部42。
接着，通过喷墨法对凹部42和其周围涂敷底涂液，对硅实施底涂处理。
接着，从喷墨法的喷嘴43喷射硅梯聚合物溶液填埋凹部40，并且涂敷凹部的周围，实施固化处理形成硅梯聚合物层32L。其后，与实施方式5同样地，形成背面电极18L、第1焊料33、第2焊料34，制作电介质隔离型半导体装置1L。
这样的电介质隔离型半导体装置1L，由于在N-well区域8C和n-区域9的边界不介于埋入氧化膜5之间而直接形成作为第1电介质部的硅梯聚合物层32L，因此，硅梯聚合物的相对介电常数比来自热氧化膜的埋入氧化膜5的相对介电常数小，所以，能够使硅梯聚合物层32L的厚度减薄，降低热电阻。
另外，通过由喷墨法进行底涂处理和硅梯聚合物液的涂敷处理，能够在所需位置选择性地形成硅梯聚合物层32L。
实施方式10
图15是本发明的实施方式10的电介质隔离型半导体装置的剖面图。图16是表示实施方式10的在支撑衬底上通过各向异性干蚀刻法形成圆柱状的通孔的情形的电介质隔离型半导体装置的剖面图。图17是表示实施方式10的通过喷墨法形成硅梯聚合物层的情形的电介质隔离型半导体装置的剖面图。图18是表示实施方式10的在通孔内充填锡球的情形的电介质隔离型半导体装置的图。
实施方式10的电介质隔离型半导体装置1M与实施方式5的电介质隔离型半导体装置1G相比，在支撑衬底3M上形成的通孔30M不同，其他都相同，相同的部分标记相同符号，省略其说明。
对于形成在支撑衬底3M上的通孔30M来说，侧面31M与支撑衬底3M的厚度方向平行。
该通孔30M能通过例如使用了波希法(Bosch process)的各向异性干蚀刻法形成。在各向异性干蚀刻法中，如图16所示，随着在支撑衬底3M的厚度方向进行蚀刻的程度，在侧壁31M上覆盖抗蚀剂45，从而在先前进行了蚀刻的部分的侧壁31M通过抗蚀剂45防止蚀刻，所以，形成为侧壁31M与支撑衬底3M的厚度方向平行。
这样，跨越埋入氧化膜5的全部形成了作为第1电介质部的硅梯聚合物层32M，该埋入氧化膜5面对侧壁31M与支撑衬底3M的厚度方向平行地形成的通孔30M的开口。并且，在硅梯聚合物层32M的表面、侧壁31M以及支撑衬底3M的背面形成了背面电极18M。因为硅梯聚合物层32M的厚度比支撑衬底3M的厚度薄，因此，在通孔30M中残留有槽。并且，与实施方式5相同，充填锡球并使其熔化，由此，用第1焊料33填埋凹部。并且，第1焊料33和支撑衬底3M的背面的背面电极18G由第2焊料34所覆盖。
然后，说明从通孔30M的形成到由第1焊料填埋槽位置的步骤。
在支撑衬底3M的背面涂敷抗蚀剂45，为使该区域的支撑衬底3M露出，除去抗蚀剂45，使得形成在半导体衬底4M上的漏电极12的正下方的支撑衬底3M的区域空出圆柱形的通孔30M。并且，设置在干法蚀刻装置内对支撑衬底3M进行等离子体蚀刻。当蚀刻到预定深度后，如图16所示，在侧面31M上覆盖抗蚀剂45，再次开始蚀刻。重复该处理，进行蚀刻直到到达埋入氧化膜5。
然后，在通过蚀刻而露出的埋入氧化膜5的表面涂敷底涂液，实施底涂处理，提高在后面形成的硅梯聚合物和埋入氧化膜5的亲合力。
然后，如图17所示，从具有预定开口直径的喷嘴43喷射出调和到预定粘度的硅梯聚合物溶液，涂布在埋入氧化膜5的表面，其后实施底涂层处理并进行固化，由此，形成预定厚度的硅梯聚合物层32G。
然后，从支撑衬底3M的背面侧开始在硅梯聚合物层32G、通孔30M的侧壁31以及背面形成由金属沉积层(例如Ti/Ni/Au的3层沉积等)构成的背面电极18G。
然后，通过喷墨法将助焊剂涂敷在背面电极18G上。其后，如图18所示，与实施方式5相同，在通孔30M内充填预定量的直径r的锡球35，在减压炉内减压加热，形成无孔的第1焊料33。
然后，浸泡在焊料槽中，形成覆盖背面电极18G整体和第1焊料33的第2焊料34。
实施方式5的通孔30具有通过各向异性湿蚀刻法沿面方向倾斜57度形成的侧壁31，由于是切除头部的四角锥形，所以，为了具备包含漏电极12的正下方的埋入氧化膜5的区域的开口，支撑衬底3的背面的开口扩大。但是，如实施方式10那样，用抗蚀剂保护侧壁31M，进行干蚀刻得到的通孔30M为圆柱状，因此，包含漏电极12的正下方的埋入氧化膜5的区域的开口和支撑衬底3M的背面的开口为相等的宽度。
这样，对于电介质隔离型半导体装置1M来说，因为支撑衬底3M的通孔30M的体积小，所以，通过设置通孔30M能减少支撑衬底3M的刚性降低，可对漏电极12施加较大的力，进行引线接合。
另外，通过采用各向异性干蚀刻法，能够形成圆柱状的通孔30M。
另外，通过采用喷墨法，能够仅在位于圆柱状通孔30M的底部的埋入氧化膜5的表面形成硅梯聚合物层32G。
实施方式11
图19是本发明的实施方式11的电介质隔离型半导体装置的剖面图。图20是表示实施方式11的对感光性的硅梯聚合物膜进行蚀刻、形成硅梯聚合物层的情形的电介质隔离型半导体装置的剖面图。
实施方式11的电介质隔离型半导体装置1N与实施方式6的电介质隔离型半导体装置1H相比，形成在支撑衬底3N上的通孔30N不同，其他都相同，所以，相同的部分标记相同符号，并省其说明。
形成在支撑衬底3N上的通孔30N，侧壁31N与支撑衬底3N的厚度方向平行。与实施方式10的通孔30M相同地，通过各向异性干蚀刻法形成该通孔30N。
然后，通过喷墨法将感光性的硅梯聚合物溶液涂敷在通孔30N的内部露出的埋入氧化膜5的表面，实施固化处理形成硅梯聚合物膜36。
其后，对硅梯聚合物膜36的除去部分直接曝光后进行显影处理并选择性地除去，仅在预定位置残留硅梯聚合物层32N。
然后，与实施方式6相同，形成背面电极18H、第1焊料33、第2焊料34。
这样，对于电介质隔离型半导体装置1N来说，因为支撑衬底3N的通孔30N的体积较小，所以，通过设置通孔30N能够减少支撑衬底3N刚性的降低，可对漏电极12施加较大的力来进行引线接合。
另外，N-well区域8到达埋入氧化膜5，通过设置硅梯聚合物层32N缓和了施加在N-well区域8和n-区域9的边界附近的n-区域9上的电场强度，因而，能维持高耐压。
另外，30N内由无孔的第1焊料33填埋，因此，不会由于从引线接合器产生的超声波振动而使第1焊料受到机械损伤，能够使引线13可靠地与漏电极12连接。
另外，只在维持耐压所需位置配置硅梯聚合物层32N，除此之外通过背面电极18H与第1焊料33机械连接，因此，能在从支撑衬底3H的背面侧开始进行接合时降低热电阻。
实施方式12
图21是本发明的实施方式12的电介质隔离型半导体装置的剖面图。
实施方式12的电介质隔离型半导体装置1P与实施方式11的电介质隔离型半导体装置1N相比，在半导体衬底4上追加了沟槽隔离区域22，其他都相同，所以，相同的部分标记相同符号并省略其说明。
这样的电介质隔离型半导体装置1J由于组合了作为半导体衬底4H的实施方式3的效果、作为支撑衬底3H的实施方式6的效果，因此，具有组合效果。
即，由于在对引线13进行引线接合的漏电极12的下部形成比侧壁氧化膜24刚性高的沟槽隔离区域22，因而，提高了引线接合的接合力。
并且，由于沟槽隔离区域22和硅梯聚合物层32H接近的距离W3比硅梯聚合物层32H的厚度Ds大，因而，即使超声波振动从沟槽隔离区域22的下方开始向下传播，硅梯聚合物层32H位于45度以上外侧，能够防止超声波振动传播到硅梯聚合物层32H。因此，硅梯聚合物层32H不会发生裂纹等机械缺陷。
另外，N-well区域8C到达埋入氧化膜5，通过所设置的硅梯聚合物层32H缓和了施加在N-well区域8C和n-区域9的边界附近的n-区域9上的电场强度，因而，能够维持高耐压。
另外，由于只在维持耐压所需位置配置硅梯聚合物层32H，除此之外通过背面电极18与第1焊料33机械连接，因此，能在从支撑衬底3H的背面侧开始接合时降低热电阻。

Claims (16)

1.一种电介质隔离型半导体装置，具备电介质隔离型衬底，该电介质隔离型衬底由支撑衬底、设置在上述支撑衬底的第1主平面的整个区域的埋入电介质层、以及在上述支撑衬底上通过上述埋入电介质层积层的低杂质浓度的第1导电型的半导体衬底构成，上述半导体衬底具备：选择性地形成的高杂质浓度的第1导电型的第1半导体区域；以从其外周边隔开预定距离包围上述第1半导体区域的方式设置的高杂质浓度的第2导电型的第2半导体区域；与上述第1半导体区域的表面连接的第1主电极；与上述第2半导体区域的表面连接的第2主电极，
该电介质隔离型半导体装置的特征在于，具备：
第1电介质部，其与上述埋入电介质层邻接配置，并以包围在上述第1半导体区域沿积层方向重叠的上述支撑衬底的区域的方式设置；以及
与上述第1主电极连接的导线。
2.根据权利要求1记载的电介质隔离型半导体装置，其特征在于，
上述第1半导体区域与上述埋入电介质层连接。
3.根据权利要求2记载的电介质隔离型半导体装置，其特征在于，具备：
第1电介质层，在上述第1半导体区域朝向积层方向重叠的上述支撑衬底的区域的、从上述埋入电介质层在积层方向仅隔开预定距离的位置上与上述第1电介质部连接。
4.根据权利要求1记载的电介质隔离型半导体装置，其特征在于，
具备：沟槽隔离区域，在上述第1半导体区域的内部，将上述第1半导体区域隔离成同心状的2个区域。
5.根据权利要求4记载的电介质隔离型半导体装置，其特征在于，
当将上述第1半导体区域、上述第1电介质部以及上述沟槽隔离区域投影到上述埋入电介质层上时，上述第1电介质部和上述沟槽隔离区域的距离超过上述第1电介质部的积层方向的厚度，上述第1半导体区域和上述第1电介质部重叠的宽度与上述第1电介质部和上述沟槽隔离区域之间的距离相等。
6.根据权利要求4记载的电介质隔离型半导体装置，其特征在于，
上述沟槽隔离区域在沟槽的内部具有空洞或者多晶硅填充部。
7.根据权利要求1记载的电介质隔离型半导体装置，其特征在于，
上述第1半导体区域从上述埋入电介质层隔开，
并具备：
沟槽隔离区域，将上述第1半导体区域的内部和在上述第1半导体区域相对积层方向重叠的上述半导体衬底的区域的内部隔离成同心状的2个区域，
高杂质浓度的第1导电型的第3半导体区域，其以围绕上述沟槽隔离区域的方式邻接，并与上述第1半导体区域和上述埋入电介质层接触。
8.一种电介质隔离型半导体装置，具备电介质隔离型衬底，该电介质隔离型衬底由支撑衬底、设置在上述支撑衬底的第1主平面的整个区域的埋入电介质层、以及在上述支撑衬底上通过上述埋入电介质层积层的低杂质浓度的第1导电型的半导体衬底构成，上述半导体衬底具备：选择性地形成的高杂质浓度的第1导电型的第1半导体区域；以从其外周边开始隔开预定距离包围上述第1半导体区域的方式设置的高杂质浓度的第2导电型的第2半导体区域；与上述第1半导体区域的表面连接的第1主电极；与上述第2半导体区域的表面连接的第2主电极，
该电介质隔离型半导体装置的特征在于，
上述支撑衬底具备：
通孔，该通孔在内包上述第1半导体区域上相对积层方向重叠的区域的位置；
第2电介质部，与在上述通孔的开口露出的上述埋入电介质隔离层的区域接触配置；
背面电极，与在上述通孔的开口露出的上述埋入电介质层的区域、上述通孔的侧壁、上述第2电介质部以及背面接触配置；以及
第1焊料，填埋由在上述通孔的开口露出的上述埋入电介质层的区域、上述通孔的侧壁以及上述第2电介质部包围的空间，并进行平整化。
9.根据权利要求8记载的电介质隔离型半导体装置，其特征在于，具备：
沟槽隔离区域，在上述第1半导体区域的内部将上述第1半导体区域隔离成同心状的2个区域，
当将上述第1半导体区域、上述第2电介质部以及上述沟槽隔离区域投影到上述埋入电介质层上时，上述第2电介质部和上述沟槽隔离区域的距离超过上述第2电介质部的积层方向的厚度，上述第1半导体区域和上述第2电介质部重叠的宽度与上述第2电介质部和上述沟槽隔离区域之间的距离相等。
10.根据权利要求9记载的电介质隔离型半导体装置，其特征在于，
上述沟槽隔离区域在沟槽的内部具有空洞或者多晶硅填充部。
11.一种电介质隔离型半导体装置，具备电介质隔离型衬底，该电介质隔离型衬底由支撑衬底、设置在上述支撑衬底的第1主平面的整个区域的埋入电介质层、以及在上述支撑衬底上通过上述埋入电介质层积层的低杂质浓度的第1导电型的半导体衬底构成，上述半导体衬底具备：选择性地形成的高杂质浓度的第1导电型的第1半导体区域；以从其外周边开始隔开预定距离包围上述第1半导体区域的方式设置的高杂质浓度的第2导电型的第2半导体区域；与上述第1半导体区域的表面连接的第1主电极；与上述第2半导体区域的表面连接的第2主电极，
该电介质隔离型半导体装置的特征在于，
上述半导体衬底具备：
沟槽隔离区域，在上述第1半导体区域的内部将上述第1半导体区域隔离成同心状的2个区域，
上述支撑衬底具备：
通孔，该通孔在内包上述第1半导体衬底区域相对积层方向重叠的区域的位置，
上述埋入电介质层在上述通孔的开口处露出，围绕上述沟槽隔离区域上朝向积层方向重叠区域的区域在积层方向贯通，
上述半导体衬底具备：
凹部，设置在上述埋入电介质层的与上述围绕区域连接的位置，
第3电介质部，在上述凹部和所贯通的上述埋入电介质层的上述围绕区域；
背面电极，与在上述通孔的开口露出的上述埋入电介质层的区域、上述通孔的侧壁、上述第3电介质部以及上述支撑衬底的背面接触配置；以及
第1焊料，填埋由在上述通孔的开口露出的上述埋入电介质层的区域、上述通孔的侧壁以及上述第3电介质部包围的空间，并进行平整化。
12.一种电介质隔离型半导体装置的制造方法，该电介质隔离型半导体装置具备电介质隔离型衬底，该电介质隔离型衬底由支撑衬底、设置在上述支撑衬底的第1主平面的整个区域的埋入电介质层、以及在上述支撑衬底上通过上述埋入电介质层积层的低杂质浓度的第1导电型的半导体衬底构成，上述半导体衬底具备：选择性地形成的高杂质浓度的第1导电型的第1半导体区域；以从其外周边开始隔开预定距离包围上述第1半导体区域的方式设置的高杂质浓度的第2导电型的第2半导体区域；与上述第1半导体区域的表面连接的第1主电极；与上述第2半导体区域的表面连接的第2主电极，
该电介质隔离型半导体装置的制造方法的特征在于，包含如下步骤：
在上述第1半导体区域相对积层方向重叠的包含上述支撑衬底的区域、从与上述埋入电介质层相反侧通过各向异性蚀刻形成到达上述埋入电介质层的通孔；
将在上述通孔的开口露出的上述埋入电介质层的区域通过底涂液进行底涂层处理；
将硅梯聚合物溶液通过喷墨印制法涂敷在底涂处理后的上述埋入电介质层的区域，形成第2电介质部；
在上述第2电介质部、上述通孔的侧壁以及上述支撑衬底的背面形成背面电极；
在上述背面电极上通过喷墨印制法涂敷助焊剂；
向上述第2电介质部以及上述通孔的侧壁包围的空间充填熔化锡球，用焊料进行平整。
13.根据权利要求12记载的电介质隔离型半导体装置的制造方法，其特征在于：
在形成上述通孔的步骤中，通过各向异性湿蚀刻形成侧壁倾斜的通孔、或者通过各向异性干蚀刻形成侧壁相对上述支撑衬底的背面成直角的通孔。
14.根据权利要求12或13记载的电介质隔离型半导体装置的制造方法，其特征在于：
上述硅梯聚合物是感光性的硅梯聚合物，
还包含如下步骤：
将在上述第1半导体区域的中央部相对积层方向重叠的上述第2电介质部的区域通过光刻法除去。
15.根据权利要求12或13记载的电介质隔离型半导体装置的制造方法，其特征在于：
上述锡球的直径小于上述支撑衬底的厚度的10分之1。
16.根据权利要求12或13记载的电介质隔离型半导体装置的制造方法，其特征在于：
在上述用焊料进行平整化的步骤中，在减压炉内将锡球熔化。
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