JPH11191627A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ドレインボンディングパッドを絶縁ゲート及
びソース領域の外側に形成した場合の、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供する。 【解決手段】 ｎ型半導体層３内にｎ＋型ドレイン領域
４及びｐ型ウェル領域５が離間して形成され、ｐ型ウェ
ル領域５に内包されるようにｎ＋型ソース領域６が形成
されている。また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域６との間に介在するｐ型ウェル領域５上にゲート
酸化膜７を介して絶縁ゲート８が形成されている。そし
て、ｎ＋型ドレイン領域４と電気的に接続され、ｎ型半
導体層３上に形成されたパッシベーション膜９を介して
ｎ＋型ソース領域６及び絶縁ゲート８を跨いでｐ型ウェ
ル領域５上までドレイン電極１０が引き出され、その端
部にドレインボンディングパッド１０ａが形成されてい
る。そして、ドレインボンディングパッド１０ａとパッ
シベーション膜９との間にはシリコン窒化膜１１が形成
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、SOI構造型の半導
体装置に関するものである。

【０００２】

【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。図２は、従来例に係る光結合型半導体リレーの一部
を示す概略平面配置図である。受光素子である太陽電池
１２と２つの出力用のMOSFET１３がGND端子フレーム１
４上に配設され、太陽電池１２のカソード１２ａ及びMO
SFET１３のソース電極１３ａがボンディングワイヤ１５
によりGND端子フレーム１４と電気的に接続されてい
る。これにより、太陽電池１２のカソード１２ａとMOSF
ET１３のソース電極１３ａとは、GND端子フレーム１４
を介して電気的に接続されている。なお、MOSFET１３と
しては、SOI構造型のLDMOSFETが用いられる。

【０００３】また、GND端子フレーム１４の両側に並設
された出力端子フレーム１６とMOSFET１３のドレイン電
極１３ｂとがボンディングワイヤ１５により電気的に接
続され、太陽電池１２のアノード１２ｂとMOSFET１３の
ゲート電極１３ｃとがボンディングワイヤ１５により電
気的に接続されている。

【０００４】図３は、従来例に係る光結合型半導体リレ
ーの概略断面図である。光結合型半導体リレーは、図３
に示すように、GND端子フレーム１４に対向配置された
入力端子フレーム１７上には、発光素子である発光ダイ
オード１８が配設され、全体を遮光性樹脂１９でモール
ドされて１パッケージ化されている。そして、太陽電池
１２と発光ダイオード１８との間を光を透過する透光性
樹脂２０から成る導光路により光結合され、発光ダイオ
ード１８からの光を太陽電池１２で受光できるようにし
ている。

【０００５】このように構成された光結合型半導体リレ
ーは、発光ダイオード１８を外部駆動信号で発光させ、
その発光ダイオード１８からの光を受光した太陽電池１
２は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１３がスイッチングし、光結合型半
導体リレーがオン、またはオフする。

【０００６】図４は、従来例に係る光結合型半導体リレ
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。

【０００７】図５は、従来例に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＢー
Ｂ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上に第一導電型半導体層であるｎ型半導体層３が形成さ
れてSOI（Silicon OnInsulator）基板を構成してい
る。

【０００８】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。

【０００９】SOI基板におけるｎ型半導体層３内に、表
面から絶縁層２に達するように素子分離領域であるｐ＋
型素子分離領域２１が形成され、ｎ型半導体層３は、絶
縁層２及びｐ＋型素子分離領域２１により絶縁分離され
た複数の領域に分割される。

【００１０】そして、絶縁分離されたｎ型半導体層３の
表面に露出するように、ｎ型半導体層３内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
４が形成され、ｎ＋型ドレイン領域４との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域４を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内に第二導電型ウェル領域であ
るｐ型ウェル領域５が形成され、ｐ型ウェル領域５に内
包され、ｎ型半導体層３の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域６が形成
されている。

【００１１】なお、ｎ＋型ドレイン領域４及ぴｎ＋型ソ
ース領域６の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域５の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。

【００１２】また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域６との間に介在するｐ型ウェル領域５上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜７を介してポ
リシリコン等から成る絶縁ゲート８が形成され、SOI基
板の絶縁ゲート８形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜９が形成されてい
る。ここで、絶縁ゲート８は、ｎ＋型ドレイン領域４と
ｎ＋型ソース領域６との間でｎ型半導体層３内を流れる
主電流を制御するものである。

【００１３】そして、ｎ＋型ドレイン領域４と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１０が形成され、ｎ＋型ソース領域６及び絶縁
ゲート８に囲まれたドレイン電極１０上には、ドレイン
ボンディングパッド１０ａが形成されている。ここで、
ドレインボンディングパッド１０ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。

【００１４】また、ｐ型ウェル領域５及びｎ＋型ソース
領域６と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート８と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。

【００１５】ここで、ドレイン・基板間容量（Cdsub）
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
５によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。

【００１６】また、近年では素子の小型化も望まれてい
るが、図８（ａ）に示すように、ドレインボンディング
パッド１０ａがｎ＋型ソース領域６及び絶縁ゲート８に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。

【００１７】この問題を解決する方法として、図９に示
すように、ｐ型ウェル領域５の内側のドレイン電極１０
から絶縁ゲート８及びｎ＋型ソース領域６を跨ぐように
ドレイン電極１０を引き出し、ドレインボンディングパ
ッド１０ａを絶縁ゲート８及びｎ＋型ソース領域６の外
側に形成すれば良く、この場合、ｐ型ウェル領域５に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１０ａの面積に依存せず、小型化することがで
きる。

【００１８】

【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極１０のドレインボンディングパッド１
０ａと、ドレインボンディングパッド１０ａ下部のｐ＋
型素子分離領域２１との電位差により、パッシベーショ
ン膜９を挟んで新たな寄生容量C1が生じるという問題が
あった。

【００１９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。

【００２０】

【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、該高濃度第一導電型ドレイン領域と前記
高濃度第一導電型ソース領域との間に介在する前記第二
導電型ウェル領域上に第二の絶縁層を介して形成された
絶縁ゲートと、前記高濃度第一導電型ソース領域を囲む
とともに、前記第一導電型半導体層の表面から前記第一
の絶縁層に達するように形成された素子分離領域と、前
記高濃度第一導電型ドレイン領域と電気的に接続され、
第三の絶縁層を介して前記絶縁ゲート及び前記高濃度第
一導電型ソース領域を跨いで引き出されるように形成さ
れたドレイン電極と、該ドレイン電極の引き出された端
部に電気的に接続されたドレインボンディングパッドと
を有して成る半導体装置において、該ドレインボンディ
ングパッドが前記第二導電型ウェル領域または前記素子
分離領域上に前記第三の絶縁層を介して配置され、前記
ドレインボンディングパッドと前記第三の絶縁層との間
に窒化膜が介在されて成ることを特徴とするものであ
る。

【００２１】請求項２記載の発明は、請求項１記載の半
導体装置において、前記素子分離領域が、LOCOS酸化膜
で構成され、前記窒化膜を、前記LOCOS酸化膜を形成す
る際に用いる窒化膜を残すことにより、前記ドレインボ
ンディングパッドと前記第三の絶縁層との間に介在させ
るようにしたことを特徴とするものである。

【００２２】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、本実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用できる。

【００２３】図１は、本発明の一実施形態に係るSOI構
造型のLDMOSFETを示す概略構成図であり、（ａ）は上面
から見た状態を示す概略平面図であり、（ｂ）は（ａ）
におけるＡーＡ’での概略断面図であり、（ｃ）はドレ
インボンディングパッド１０ａ形成箇所の寄生容量の等
価回路図である。本実施形態に係るLDMOSFETは、単結晶
シリコン等の半導体基板１の一主表面上にシリコン酸化
膜等の第一の絶縁層である絶縁層２が形成され、絶縁層
２上に第一導電型半導体層であるｎ型半導体層３が形成
されてSOI（Silicon On Insulator）基板を構成して
いる。

【００２４】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。

【００２５】そして、SOI基板におけるｎ型半導体層３
の表面に露出するようにｎ型半導体層３内の略中央にｎ
＋型ドレイン領域４が形成され、ｎ＋型ドレイン領域４
との間で所定の耐圧を保持できる最短の距離だけ離間さ
れるようにｎ＋型ドレイン領域４を囲み、ｎ型半導体層
３の表面に露出するようにｎ型半導体層３内にｐ型ウェ
ル領域５が形成され、ｐ型ウェル領域５に内包され、ｎ
型半導体層３の表面に露出するようにｎ型半導体層３内
にｎ＋型ソース領域６が形成されている。

【００２６】なお、ｎ＋型ドレイン領域４及ぴｎ＋型ソ
ース領域６の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域５の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。

【００２７】また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域６との間に介在するｐ型ウェル領域５上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜７を介してポ
リシリコン等から成る絶縁ゲート８が形成され、SOI基
板の絶縁ゲート８形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜９が形成されてい
る。ここで、絶縁ゲート８は、ｎ＋型ドレイン領域４と
ｎ＋型ソース領域６との間でｎ型半導体層３内を流れる
主電流を制御するものである。

【００２８】そして、ｎ＋型ドレイン領域４と電気的に
接続され、絶縁ゲート８及びｎ＋型ソース領域６を跨い
でｐ型ウェル領域５上まで引き出されるようにアルミニ
ウム（Ａｌ）等から成るドレイン電極１０が形成され、
ｐ型ウェル領域５上で引き出されたドレイン電極１０の
先端と電気的に接続されるようにドレインボンディング
パッド１０ａが形成されている。ここで、ドレインボン
ディングパッド１０ａは、ボンディングワイヤと接続す
るため通常100μｍ□（１辺約100μｍの正方形、以下に
おいて同じ）以上の面積を必要とする。

【００２９】また、ｐ型ウェル領域５及びｎ＋型ソース
領域６と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート８と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。

【００３０】ここで、本実施形態においては、ドレイン
ボンディングパッド１０ａ及びドレイン電極１０と、パ
ッシベーション膜９との間に窒化膜であるシリコン窒化
膜１１が形成されている。

【００３１】なお、素子の外周には他素子との分離のた
めに素子分離領域であるLOCOS酸化膜（図示せず）が形
成されており、ドレインボンディングパッド１０ａ直下
のシリコン窒化膜１１を、LOCOS酸化膜を形成する工程
において使用するシリコン窒化膜をドレインボンディン
グパッド１０ａの直下に残すようにすれば、新規な工程
で形成する必要がなくなる。また、素子分離領域として
は、LOCOS酸化膜に限定されるものではなく、不純物拡
散層を用いても良い。

【００３２】また、本実施形態においては、ｐ型ウェル
領域５上にドレインボンディングパッド１０ａを形成す
るようにしたが、これに限定されるものではなく、前記
素子分離領域上にパッシベーション膜９ａ及びシリコン
窒化膜１１を介して形成するようにしても良い。

【００３３】また、本実施形態においては、ドレインボ
ンディングパッド１０ａ及びドレイン電極１０と、パッ
シベーション膜９との間にシリコン窒化膜１１を形成す
るようにしたが、これに限定されるものではなく、少な
くともドレインボンディングパッド１０ａの下部にシリ
コン窒化膜１１が形成されていれば良い。

【００３４】また、本実施形態においては、ドレインボ
ンディングパッド１０ａ及びドレイン電極１０と、パッ
シベーション膜９との間にシリコン窒化膜１１のみを介
在させるようにしたが、これに限定されるものではな
く、多層膜を介在させるようにしても良い。

【００３５】また、本実施形態においては、SOI基板を
用いたが、これに限定されるものではなく、絶縁基板上
に半導体層を形成したSOS（Silicon On Sapphire）基
板や第一導電型半導体基板に第二導電型半導体層を形成
したエピ基板にも適用される。

【００３６】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１０ａ形成箇所
の寄生容量(Cpad）は、ドレインボンディングパッド１
０ａ直下のシリコン窒化膜１１による容量C2と、パッシ
ベーション膜９による容量C1ととが直列に結合するた
め、従来例として図６に示したような容量C1のみの場合
と比べて、ドレインボンディングパッド１０ａ形成箇所
の寄生容量（Cpad）は小さくなる。

【００３７】具体的に示すと、ドレインボンディングパ
ッド１０ａの面積を約145μｍ□，ドレインボンディン
グパッド１０ａ直下のパッシベーション膜９の厚みを約
1μｍ，シリコン窒化膜１１の厚みを約0.5μｍと考える
と、C1≒0.75ｐＦ，C2≒2.6ｐＦであり、Cpad≒0.58ｐ
Ｆとなるから、従来例に示すLDMOSFETのドレインボンデ
ィングパッド１０ａ形成箇所の容量C1と比べ、0.17ｐＦ
減少（23％削減）される。

【００３８】

【発明の効果】請求項１記載の発明は、半導体基板と半
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、該第二導電型ウェ
ル領域に内包され、第一導電型半導体層の表面に露出す
るように第一導電型半導体層内に形成された高濃度第一
導電型ソース領域と、高濃度第一導電型ドレイン領域と
高濃度第一導電型ソース領域との間に介在する第二導電
型ウェル領域上に第二の絶縁層を介して形成された絶縁
ゲートと、高濃度第一導電型ソース領域を囲むととも
に、第一導電型半導体層の表面から第一の絶縁層に達す
るように形成された素子分離領域と、高濃度第一導電型
ドレイン領域と電気的に接続され、第三の絶縁層を介し
て絶縁ゲート及び高濃度第一導電型ソース領域を跨いで
引き出されるように形成されたドレイン電極と、ドレイ
ン電極の引き出された端部に電気的に接続されたドレイ
ンボンディングパッドとを有して成る半導体装置におい
て、ドレインボンディングパッドが第二導電型ウェル領
域または素子分離領域上に第三の絶縁層を介して配置さ
れ、ドレインボンディングパッドと第三の絶縁層との間
に窒化膜が介在されて成るので、ドレインボンディング
パッド形成箇所の容量が、ドレインボンディングパッド
直下の第三の絶縁層による容量と、窒化膜による容量の
直列結合となり、ドレインボンディングパッドを絶縁ゲ
ート及びソース領域の外側に形成した場合の、ドレイン
ボンディングパッドにより形成される寄生容量を小さく
し、かつ、出力容量を低減化することのできる半導体装
置を提供することができた。

【００３９】請求項２記載の発明は、請求項１記載の半
導体装置において、素子分離領域が、LOCOS酸化膜で構
成され、窒化膜を、LOCOS酸化膜を形成する際に用いる
窒化膜を残すことにより、ドレインボンディングパッド
と第三の絶縁層との間に介在させるようにしたので、工
程数を増やすことなくドレインボンディングパッド形成
箇所の寄生容量を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド形成箇所の寄生容量の等価回路図である。

【図２】従来例に係る光結合型半導体リレーの一部を示
す概略平面配置図である。

【図３】従来例に係る光結合型半導体リレーの概略断面
図である。

【図４】従来例に係る光結合型半導体リレーの出力端子
間容量の容量成分を示す等価回路図である。

【図５】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略
断面図である。

【図６】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略
断面図である。

【符号の説明】

１ 半導体基板 ２ 絶縁層 ３ ｎ型半導体層 ４ ｎ＋型ドレイン領域 ５ ｐ型ウェル領域 ６ ｎ＋型ソース領域 ７ ゲート酸化膜 ８ 絶縁ゲート ９ パッシベーション膜 １０ ドレイン電極 １０ａ ドレインボンディングパッド １１ シリコン窒化膜 １２ 太陽電池 １２ａ カソード １２ｂ アノード １３ MOSFET １３ａ ソース電極 １３ｂ ドレイン電極 １３ｃ ゲート電極 １４ GND端子フレーム １５ ボンディングワイヤ １６ 出力端子フレーム １７ 入力端子フレーム １８ 発光ダイオード １９ 遮光性樹脂 ２０ 透光性樹脂 ２１ ｐ＋型素子分離領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板と該半導体基板上に第一の絶
   縁層を介して形成された第一導電型半導体層とから成る
   SOI基板と、該第一導電型半導体層の表面に露出するよ
   うに前記第一導電型半導体層内に形成された高濃度第一
   導電型ドレイン領域と、該高濃度第一導電型ドレイン領
   域と離間して囲むとともに、前記第一導電型半導体層の
   表面に露出するように前記第一導電型半導体層内に形成
   された第二導電型ウェル領域と、該第二導電型ウェル領
   域に内包され、前記第一導電型半導体層の表面に露出す
   るように前記第一導電型半導体層内に形成された高濃度
   第一導電型ソース領域と、前記高濃度第一導電型ドレイ
   ン領域と前記高濃度第一導電型ソース領域との間に介在
   する前記第二導電型ウェル領域上に第二の絶縁層を介し
   て形成された絶縁ゲートと、前記高濃度第一導電型ソー
   ス領域を囲むとともに、前記第一導電型半導体層の表面
   から前記第一の絶縁層に達するように形成された素子分
   離領域と、前記高濃度第一導電型ドレイン領域と電気的
   に接続され、第三の絶縁層を介して前記絶縁ゲート及び
   前記高濃度第一導電型ソース領域を跨いで引き出される
   ように形成されたドレイン電極と、該ドレイン電極の引
   き出された端部に電気的に接続されたドレインボンディ
   ングパッドとを有して成る半導体装置において、該ドレ
   インボンディングパッドが前記第二導電型ウェル領域ま
   たは前記素子分離領域上に前記第三の絶縁層を介して配
   置され、前記ドレインボンディングパッドと前記第三の
   絶縁層との間に窒化膜が介在されて成ることを特徴とす
   る半導体装置。
2. 【請求項２】 前記素子分離領域が、LOCOS酸化膜で構
   成され、前記窒化膜を、前記LOCOS酸化膜を形成する際
   に用いる窒化膜を残すことにより、前記ドレインボンデ
   ィングパッドと前記第三の絶縁層との間に介在させるよ
   うにしたことを特徴とする請求項１記載の半導体装置。