JPH11186560A

JPH11186560A - 半導体装置

Info

Publication number: JPH11186560A
Application number: JP9357053A
Authority: JP
Inventors: Hitomichi Takano; 仁路高野; Masahiko Suzumura; 正彦鈴村; Yoshiki Hayazaki; 嘉城早崎; Yuji Suzuki; 裕二鈴木; Yoshifumi Shirai; 良史白井; Takashi Kishida; 貴司岸田; Takeshi Yoshida; 岳司吉田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-09

Abstract

(57)【要約】（修正有）【課題】ドレインボンディングパッドを絶縁ゲート及
びソース領域の外側に形成した場合の、該パッドにより
形成される寄生容量と出力容量を低減化できる半導体装
置を提供する。【解決手段】ｎ型半導体層２内にｎ＋型ドレイン領域
４及びｐ型ウェル領域５が離間して形成され、ｐ型ウェ
ル領域５に内包されるようにｎ＋型ソース領域６が形成
され、また、ｐ型ウェル領域５上にゲート酸化膜７を介
して絶縁ゲート８が形成され、ｎ＋型ソース領域６を囲
むようにｐ＋型素子分離領域３が形成されている。ｎ＋
型ドレイン領域４と接続され、ｎ型半導体層２上に形成
された保護膜９を介してソース領域６及び絶縁ゲート８
を跨いでドレイン電極１０が引き出され、端部にドレイ
ンボンディングパッド１０ａが形成され、該パッドの下
部には、保護膜９を介してｎ型半導体層２表面から絶縁
基板１に達する多結晶Ｓｉ層１１が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、SOS構造型の半導
体装置に関するものである。

【０００２】

【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。図４は、従来例に係る光結合型半導体リレーの一部
を示す概略平面配置図である。受光素子である太陽電池
１３と２つの出力用のMOSFET１４がGND端子フレーム１
５上に配設され、太陽電池１３のカソード１３ａ及びMO
SFET１４のソース電極１４ａがボンディングワイヤ１６
によりGND端子フレーム１５と電気的に接続されてい
る。これにより、太陽電池１３のカソード１３ａとMOSF
ET１４のソース電極１４ａとは、GND端子フレーム１５
を介して電気的に接続されている。なお、MOSFET１４と
しては、SOI構造型のLDMOSFETが用いられる。

【０００３】また、GND端子フレーム１５の両側に並設
された出力端子フレーム１７とMOSFET１４のドレイン電
極１４ｂとがボンディングワイヤ１６により電気的に接
続され、太陽電池１３のアノード１３ｂとMOSFET１４の
ゲート電極１４ｃとがボンディングワイヤ１６により電
気的に接続されている。

【０００４】図５は、従来例に係る光結合型半導体リレ
ーの概略断面図である。光結合型半導体リレーは、図５
に示すように、GND端子フレーム１５に対向配置された
入力端子フレーム１８上には、発光素子である発光ダイ
オード１９が配設され、全体を遮光性樹脂２０でモール
ドされて１パッケージ化されている。そして、太陽電池
１３と発光ダイオード１９との間を光を透過する透光性
樹脂２１から成る導光路により光結合され、発光ダイオ
ード１９からの光を太陽電池１３で受光できるようにし
ている。

【０００５】このように構成された光結合型半導体リレ
ーは、発光ダイオード１９を外部駆動信号で発光させ、
その発光ダイオード１９からの光を受光した太陽電池１
３は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１４がスイッチングし、光結合型半
導体リレーがオン、またはオフする。

【０００６】図６は、従来例に係る光結合型半導体リレ
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。

【０００７】図７は、従来例に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＤー
Ｄ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板２２の一主表面上にシリコン酸化
膜等の絶縁層２３が形成され、絶縁層２３上に第一導電
型半導体層であるｎ型半導体層２が形成されてSOI（Sil
icon On Insulator）基板を構成している。

【０００８】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。

【０００９】SOI基板におけるｎ型半導体層２内に、表
面から絶縁層２３に達するように素子分離領域であるｐ
＋型素子分離領域３が形成され、ｎ型半導体層２は、絶
縁層２及びｐ＋型素子分離領域３により絶縁分離された
複数の領域に分割される。

【００１０】そして、絶縁分離されたｎ型半導体層２の
表面に露出するように、ｎ型半導体層２内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
４が形成され、ｎ＋型ドレイン領域４との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域４を囲み、ｎ型半導体層２の表面に露出す
るようにｎ型半導体層２内に第二導電型ウェル領域であ
るｐ型ウェル領域５が形成され、ｐ型ウェル領域５に内
包され、ｎ型半導体層２の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域６が形成
されている。

【００１１】なお、ｎ＋型ドレイン領域４及ぴｎ＋型ソ
ース領域６の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域５の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。

【００１２】また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域６との間に介在するｐ型ウェル領域５上には、薄
い膜厚の第一の絶縁層であるゲート酸化膜７を介してポ
リシリコン等から成る絶縁ゲート８が形成され、SOI基
板の絶縁ゲート８形成面側にはシリコン酸化膜等の第二
の絶縁層であるパッシベーション膜９が形成されてい
る。ここで、絶縁ゲート８は、ｎ＋型ドレイン領域４と
ｎ＋型ソース領域６との間でｎ型半導体層２内を流れる
主電流を制御するものである。

【００１３】そして、ｎ＋型ドレイン領域４と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１０が形成され、ｎ＋型ソース領域６及び絶縁
ゲート８に囲まれたドレイン電極１０上には、ドレイン
ボンディングパッド１０ａが形成されている。ここで、
ドレインボンディングパッド１０ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。

【００１４】また、ｐ型ウェル領域５及びｎ＋型ソース
領域６と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート８と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。

【００１５】ここで、ドレイン・基板間容量（Cdsub）
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
５によって囲まれた内側のｎ型半導体層２の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。

【００１６】また、近年では素子の小型化も望まれてい
るが、図８（ａ）に示すように、ドレインボンディング
パッド１０ａがｎ＋型ソース領域６及び絶縁ゲート８に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。

【００１７】この問題を解決する方法として、図９に示
すように、ｐ型ウェル領域５の内側のドレイン電極１０
から絶縁ゲート８及びｎ＋型ソース領域６を跨ぐように
ドレイン電極１０を引き出し、ドレインボンディングパ
ッド１０ａを絶縁ゲート８及びｎ＋型ソース領域６の外
側に形成すれば良く、この場合、ｐ型ウェル領域５に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１０ａの面積に依存せず、小型化することがで
きる。

【００１８】

【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極１０のドレインボンディングパッド１
０ａと、ドレインボンディングパッド１０ａ下部のｐ＋
型素子分離領域３との電位差により、パッシベーション
膜９を挟んで新たな寄生容量C1が生じるという問題があ
った。

【００１９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。

【００２０】

【課題を解決するための手段】請求項１記載の発明は、
絶縁基板と該絶縁基板上に形成された第一導電型半導体
層とから成るSOS基板と、該第一導電型半導体層の表面
に露出するように前記第一導電型半導体層内に形成され
た高濃度第一導電型ドレイン領域と、前記高濃度第一導
電型ドレイン領域と離間して囲むとともに、前記第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された第二導電型ウェル領域と、該第二
導電型ウェル領域に内包され、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に形
成された高濃度第一導電型ソース領域と、前記高濃度第
一導電型ドレイン領域と前記高濃度第一導電型ソース領
域との間に介在する前記第二導電型ウェル領域上に第一
の絶縁層を介して形成された絶縁ゲートと、前記高濃度
第一導電型ソース領域を囲むとともに、前記第一導電型
半導体層の表面から前記絶縁基板に達するように形成さ
れた素子分離領域と、前記高濃度第一導電型ドレイン領
域と電気的に接続されたドレイン電極と、該ドレイン電
極に電気的に接続されたドレインボンディングパッドと
を有して成る半導体装置において、前記絶縁ゲート及び
前記高濃度第一導電型ソース領域を跨いだ外側の前記第
一導電型半導体層に、表面から前記絶縁基板に達する多
結晶シリコン層が形成され、該多結晶シリコン層上ま
で、第二の絶縁層を介して前記ドレイン電極が引き出さ
れ、該ドレイン電極と前記多結晶シリコン層上で前記ド
レインボンディングパッドが電気的に接続されて成るこ
とを特徴とするものである。

【００２１】請求項２記載の発明は、請求項１記載の半
導体装置において、前記素子分離領域が、前記多結晶シ
リコン層で構成されて成ることを特徴とするものであ
る。

【００２２】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置において、少なくとも前記ドレ
インボンディングパッドと前記第二の絶縁層との間に、
シリコン窒化膜を介在させたことを特徴とするものであ
る。

【００２３】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、以下の実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用できる。

【００２４】＝実施形態１＝図１は、本発明の一実施形態に係るSOS構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド１０ａ形成箇所の寄生容量の等価回路図であ
る。このLDMOSFETは、サファイア（α−Al ₂O₃），スピ
ネル（MgAl₂O₄）等から成る絶縁基板１上に、ｎ型半導
体層２を形成してSOS（Silicon On Sapphire）基板を
構成している。

【００２５】なお、SOS基板の形成方法としては、絶縁
層上の多結晶シリコンを加熱溶融化の後、再結晶化させ
る再結晶化法や、絶縁基板上に気相，液相，固相の各相
で単結晶シリコンを成長させるエピタキシャル成長法等
がある。

【００２６】SOS基板におけるｎ型半導体層２内に、表
面から絶縁基板１に達するように素子分離領域であるｐ
＋型素子分離領域３が形成され、ｎ型半導体層２は、絶
縁基板１及びｐ＋型素子分離領域３により互いに絶縁分
離された複数の領域に分割される。

【００２７】そして、絶縁分離されたｎ型半導体層２の
表面に露出するように、ｎ型半導体層２内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
４が形成され、ｎ＋型ドレイン領域４との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域４を囲み、ｎ型半導体層２の表面に露出す
るようにｎ型半導体層２内に第二導電型ウェル領域であ
るｐ型ウェル領域５が形成され、ｐ型ウェル領域５に内
包され、ｎ型半導体層２の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域６が形成
されている。

【００２８】なお、ｎ＋型ドレイン領域４及ぴｎ＋型ソ
ース領域６の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域５の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。

【００２９】また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域６との間に介在するｐ型ウェル領域５上には、薄
い膜厚の第一の絶縁層であるゲート酸化膜７を介してポ
リシリコン等から成る絶縁ゲート８が形成され、SOS基
板の絶縁ゲート８形成面側にはシリコン酸化膜等の第二
の絶縁層であるパッシベーション膜９が形成されてい
る。ここで、絶縁ゲート８は、ｎ＋型ドレイン領域４と
ｎ＋型ソース領域６との間でｎ型半導体層２内を流れる
主電流を制御するものである。

【００３０】そして、ｎ＋型ドレイン領域４と電気的に
接続され、絶縁ゲート８及びｎ＋型ソース領域６を跨い
で引き出されるようにアルミニウム（Ａｌ）等から成る
ドレイン電極１０が形成され、ドレイン電極１０の絶縁
ゲート８及びｎ＋型ソース領域６を跨いだ先端におい
て、ドレインボンディングパッド１０ａがドレイン電極
１０と電気的に接続されている。また、ｐ型ウェル領域
５及びｎ＋型ソース領域６と電気的に接続されるように
Ａｌ等から成るソース電極（図示せず）が形成され、絶
縁ゲート８と電気的に接続されるようにＡｌ等から成る
ゲート電極（図示せず）が形成されている。

【００３１】ここで、本実施形態においては、ドレイン
ボンディングパッド１０ａの下部及びその近傍のｎ型半
導体層２の表面から絶縁基板１に達するように多結晶シ
リコン層１１が形成されている。

【００３２】多結晶シリコン層１１の形成方法として
は、プラズマを用いたドライエッチングによって形成し
たトレンチ分離溝に、ＣＶＤ（Chemical Vapor Depos
ition）法を用いて多結晶シリコンを埋め込み形成する
方法等がある。

【００３３】なお、本実施形態においては、ドレインボ
ンディングパッド１０ａをｐ＋型素子分離領域３とｎ型
半導体層２との境界に配置するようにしたがこれに限定
されるものではなく、例えば、ｐ＋型素子分離領域３上
に配置したり、ｐ＋素子分離領域３を跨いで外側に配置
するようにしても良い。

【００３４】本実施形態に係るSOS構造型のLDMOSFETに
おいては、ドレインボンディングパッド１０ａ形成箇所
の寄生容量（Ｃpad）は、ドレインボンディングパッド
１０ａ直下のパッシベーション膜９による容量C1と、絶
縁基板１に達する多結晶シリコン層１１による容量C2
と、絶縁基板１による容量C3とが直列に結合するため、
従来例として図８に示したような容量C1のみの場合と比
べて、ドレインボンディングパッド１０ａ形成箇所の寄
生容量（Cpad）は小さくなる。

【００３５】具体的に示すと、ドレインボンディングパ
ッド１０ａの面積を約145μｍ□，ドレインボンディン
グパッド１０ａ直下のパッシベーション膜９の厚みを約
1μｍ，多結晶シリコン層１１の厚みを約2μｍ，絶縁基
板１の厚みを約520μｍと考えると、C1≒0.75ｐＦ，C2
≒1.1ｐＦ，C3≒0.0014ｐＦであり、Cpad≒0.0014ｐＦ
となるから、ドレインボンディングパッド１０ａ形成箇
所の寄生容量（Cpad）をほぼ除去することができる。

【００３６】＝実施形態２＝図２は、本発明の他の実施形態に係るSOS構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１０ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、ｐ＋型素子分離領域３の
代わりに、絶縁基板１に達する多結晶シリコン層１１を
形成し、多結晶シリコン層１１上までドレイン電極１０
を引き出し、多結晶シリコン層１１上においてドレイン
電極１０と電気的に接続されるようにドレインボンディ
ングパッド１０ａを形成した構成である。

【００３７】本実施形態に係るSOS構造型のLDMOSFETに
おいては、ドレインボンディングパッド１０ａ形成箇所
の寄生容量（Ｃpad）は、ドレインボンディングパッド
１０ａ直下のパッシベーション膜９による容量C1と、絶
縁基板１に達する多結晶シリコン層１１による容量C2
と、絶縁基板１による容量C3とが直列に結合するため、
従来例として図８に示したような容量C1のみの場合と比
べて、ドレインボンディングパッド１０ａ形成箇所の寄
生容量（Cpad）は小さくなる。

【００３８】具体的に示すと、ドレインボンディングパ
ッド１０ａの面積を約145μｍ□，ドレインボンディン
グパッド１０ａ直下のパッシベーション膜９の厚みを約
1μｍ，多結晶シリコン層１１の厚みを約2μｍ，絶縁基
板１の厚みを約520μｍと考えると、C1≒0.75ｐＦ，C2
≒1.1ｐＦ，C3≒0.0014ｐＦであり、Cpad≒0.0014ｐＦ
となるから、ドレインボンディングパッド１０ａ形成箇
所の寄生容量（Cpad）をほぼ除去することができる。

【００３９】ここで、本実施形態においては、多結晶シ
リコン層１１によってｐ＋型素子分離領域３を兼ねるこ
とができるので、ｐ型拡散層等の他の素子分離領域を形
成する必要がなく、工程の短縮化を図ることができる。

【００４０】＝実施形態３＝図３は、本発明の他の実施形態に係るSOS構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１０ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、パッシベーション膜９
と、ドレイン電極１０及びドレインボンディングパッド
１０ａとの間にシリコン窒化膜１２を介在させた構成で
ある。

【００４１】なお、本実施形態においては、パッシベー
ション膜９と、ドレイン電極１０及びドレインボンディ
ングパッド１０ａとの間にシリコン窒化膜１２のみを介
在させるようにしたが、これに限定されるものではな
く、多層膜を介在させるようにしても良い。

【００４２】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１０ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
０ａ直下のシリコン窒化膜１２による容量C4と、パッシ
ベーション膜９による容量C1と、多結晶シリコン層１１
による容量C2と、絶縁基板１による容量C3との直列回路
となる。

【００４３】本実施形態における寄生容量（Cpad）の低
減を具体的に示すと、ドレインボンディングパッド１０
ａの面積を約145μｍ□，ドレインボンディングパッド
１０ａ直下のパッシベーション膜９の厚みを約1μｍ，
多結晶シリコン層１１の厚みを約2μｍ，絶縁基板１の
厚みを約520μｍ，シリコン窒化膜１２の厚みを約0.5μ
ｍと考えると、C1≒0.75ｐＦ，C2≒1.1ｐＦ，C3≒0.001
4ｐＦ，C4≒2.6ｐＦであり、Cpad≒0.0014ｐＦとなるか
ら、ドレインボンディングパッド１０ａ形成箇所の寄生
容量（Cpad）をほぼ除去することができる。

【００４４】なお、本実施形態において、ドレイン電極
１０及びドレインボンディングパッド１０ａと、パッシ
ベーション膜９との間にシリコン窒化膜１２を介在させ
るようにしたが、実施形態２においても適用でき、シリ
コン窒化膜１２を介在させることによりさらに寄生容量
を低減することができる。

【００４５】

【発明の効果】請求項１記載の発明は、絶縁基板と絶縁
基板上に形成された第一導電型半導体層とから成るSOS
基板と、第一導電型半導体層の表面に露出するように第
一導電型半導体層内に形成された高濃度第一導電型ドレ
イン領域と、高濃度第一導電型ドレイン領域と離間して
囲むとともに、第一導電型半導体層の表面に露出するよ
うに第一導電型半導体層内に形成された第二導電型ウェ
ル領域と、第二導電型ウェル領域に内包され、第一導電
型半導体層の表面に露出するように第一導電型半導体層
内に形成された高濃度第一導電型ソース領域と、高濃度
第一導電型ドレイン領域と高濃度第一導電型ソース領域
との間に介在する第二導電型ウェル領域上に第一の絶縁
層を介して形成された絶縁ゲートと、高濃度第一導電型
ソース領域を囲むとともに、第一導電型半導体層の表面
から絶縁基板に達するように形成された素子分離領域
と、高濃度第一導電型ドレイン領域と電気的に接続され
たドレイン電極と、ドレイン電極に電気的に接続された
ドレインボンディングパッドとを有して成る半導体装置
において、絶縁ゲート及び高濃度第一導電型ソース領域
を跨いだ外側の第一導電型半導体層に、表面から絶縁基
板に達する多結晶シリコン層が形成され、多結晶シリコ
ン層上まで、第二の絶縁層を介してドレイン電極が引き
出され、ドレイン電極と多結晶シリコン層上でドレイン
ボンディングパッドが電気的に接続されて成るので、ド
レインボンディングパッド形成箇所の寄生容量が、ドレ
インボンディングパッド直下の第二の絶縁層による容量
と、多結晶シリコン層による容量と、絶縁基板による容
量の直列結合となり、ドレインボンディングパッドを絶
縁ゲート及びソース領域の外側に形成した場合の、ドレ
インボンディングパッドにより形成される寄生容量を小
さくし、かつ、出力容量を低減化することのできる半導
体装置を提供することができた。

【００４６】請求項２記載の発明は、請求項１記載の半
導体装置において、素子分離領域が、多結晶シリコン層
で構成されて成るので、他の素子分離領域を形成する工
程を削除することができる。

【００４７】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置において、少なくともドレイン
ボンディングパッドと第二の絶縁層との間に、シリコン
窒化膜を介在させたので、ドレインボンディングパッド
直下の第二の絶縁層による容量と、多結晶シリコン層に
よる容量と、絶縁基板による容量に、ドレインボンディ
ングパッド直下のシリコン窒化膜による容量が直列結合
することになり、ドレインボンディングパッド形成箇所
の寄生容量を低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るSOS構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド形成箇所の寄生容量の等価回路図である。

【図２】本発明の他の実施形態に係るSOS構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）における
ＢーＢ’での概略断面図であり、（ｃ）はドレインボン
ディングパッド形成箇所の寄生容量の等価回路図であ
る。

【図３】本発明の他の実施形態に係るSOS構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。

【図４】従来例に係る光結合型半導体リレーの一部を示
す概略平面配置図である。

【図５】従来例に係る光結合型半導体リレーの概略断面
図である。

【図６】従来例に係る光結合型半導体リレーの出力端子
間容量の容量成分を示す等価回路図である。

【図７】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＤーＤ’での概略
断面図である。

【図８】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略
断面図である。

【符号の説明】

１絶縁基板２ｎ型半導体層３ｐ＋型素子分離領域４ｎ＋型ドレイン領域５ｐ型ウェル領域６ｎ＋型ソース領域７ゲート酸化膜８絶縁ゲート９パッシベーション膜１０ドレイン電極１０ａドレインボンディングパッド１１多結晶シリコン層１２シリコン窒化膜１３太陽電池１３ａカソード１３ｂアノード１４ MOSFET １４ａソース電極１４ｂドレイン電極１４ｃゲート電極１５ GND端子フレーム１６ボンディングワイヤ１７出力端子フレーム１８入力端子フレーム１９発光ダイオード２０遮光性樹脂２１透光性樹脂２２半導体基板２３絶縁層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６２１ (72)発明者鈴木裕二大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者吉田岳司大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】絶縁基板と該絶縁基板上に形成された第
一導電型半導体層とから成るSOS基板と、該第一導電型
半導体層の表面に露出するように前記第一導電型半導体
層内に形成された高濃度第一導電型ドレイン領域と、前
記高濃度第一導電型ドレイン領域と離間して囲むととも
に、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された第二導電型ウェル
領域と、該第二導電型ウェル領域に内包され、前記第一
導電型半導体層の表面に露出するように前記第一導電型
半導体層内に形成された高濃度第一導電型ソース領域
と、前記高濃度第一導電型ドレイン領域と前記高濃度第
一導電型ソース領域との間に介在する前記第二導電型ウ
ェル領域上に第一の絶縁層を介して形成された絶縁ゲー
トと、前記高濃度第一導電型ソース領域を囲むととも
に、前記第一導電型半導体層の表面から前記絶縁基板に
達するように形成された素子分離領域と、前記高濃度第
一導電型ドレイン領域と電気的に接続されたドレイン電
極と、該ドレイン電極に電気的に接続されたドレインボ
ンディングパッドとを有して成る半導体装置において、
前記絶縁ゲート及び前記高濃度第一導電型ソース領域を
跨いだ外側の前記第一導電型半導体層に、表面から前記
絶縁基板に達する多結晶シリコン層が形成され、該多結
晶シリコン層上まで、第二の絶縁層を介して前記ドレイ
ン電極が引き出され、該ドレイン電極と前記多結晶シリ
コン層上で前記ドレインボンディングパッドが電気的に
接続されて成ることを特徴とする半導体装置。
【請求項２】前記素子分離領域が、前記多結晶シリコ
ン層で構成されて成ることを特徴とする請求項１記載の
半導体装置。
【請求項３】少なくとも前記ドレインボンディングパ
ッドと前記第二の絶縁層との間に、シリコン窒化膜を介
在させたことを特徴とする請求項１または請求項２記載
の半導体装置。