JPH11220133A

JPH11220133A - 半導体装置

Info

Publication number: JPH11220133A
Application number: JP1842898A
Authority: JP
Inventors: Hitomichi Takano; 仁路高野; Masahiko Suzumura; 正彦鈴村; Yoshiki Hayazaki; 嘉城早崎; Yuji Suzuki; 裕二鈴木; Yoshifumi Shirai; 良史白井; Takashi Kishida; 貴司岸田; Takeshi Yoshida; 岳司吉田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1998-01-30
Filing date: 1998-01-30
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】ドレインボンディングパッドを絶縁ゲート及
びソース領域の外側に形成した場合の、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供する。【解決手段】ｎ型半導体層３内にｎ＋型ドレイン領域
５及びｐ型ウェル領域６が離間して形成され、ｐ型ウェ
ル領域６に内包されるようにｎ＋型ソース領域７が形成
されている。また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上にゲート
酸化膜８を介して絶縁ゲート９が形成され、ｎ＋型ソー
ス領域７を囲むようにｐ＋型素子分離領域４が形成され
ている。そして、ｎ＋型ドレイン領域５と電気的に接続
され、ｎ型半導体層３上に形成されたパッシベーション
膜１０を介してｎ＋型ソース領域７及び絶縁ゲート９を
跨いで外側までドレイン電極１１が引き出され、その端
部にドレインボンディングパッド１１ａが形成されてい
る。そして、ドレインボンディングパッド１１ａの下部
及びその近傍のｎ型半導体層３が除去されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、SOI構造型の半導
体装置に関するものである。

【０００２】

【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。図５は、従来例に係る光結合型半導体リレーの一部
を示す概略平面配置図である。受光素子である太陽電池
１４と２つの出力用のMOSFET１５がGND端子フレーム１
６上に配設され、太陽電池１４のカソード１４ａ及びMO
SFET１５のソース電極１５ａがボンディングワイヤ１７
によりGND端子フレーム１６と電気的に接続されてい
る。これにより、太陽電池１４のカソード１４ａとMOSF
ET１５のソース電極１５ａとは、GND端子フレーム１６
を介して電気的に接続されている。なお、MOSFET１５と
しては、SOI構造型のLDMOSFETが用いられる。

【０００３】また、GND端子フレーム１６の両側に並設
された出力端子フレーム１８とMOSFET１５のドレイン電
極１５ｂとがボンディングワイヤ１７により電気的に接
続され、太陽電池１４のアノード１４ｂとMOSFET１５の
ゲート電極１５ｃとがボンディングワイヤ１７により電
気的に接続されている。

【０００４】図６は、従来例に係る光結合型半導体リレ
ーの概略断面図である。光結合型半導体リレーは、図６
に示すように、GND端子フレーム１６に対向配置された
入力端子フレーム１９上には、発光素子である発光ダイ
オード２０が配設され、全体を遮光性樹脂２１でモール
ドされて１パッケージ化されている。そして、太陽電池
１４と発光ダイオード２０との間を光を透過する透光性
樹脂２２から成る導光路により光結合され、発光ダイオ
ード２０からの光を太陽電池１４で受光できるようにし
ている。

【０００５】このように構成された光結合型半導体リレ
ーは、発光ダイオード２０を外部駆動信号で発光させ、
その発光ダイオード２０からの光を受光した太陽電池１
４は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１５がスイッチングし、光結合型半
導体リレーがオン、またはオフする。

【０００６】図７は、従来例に係る光結合型半導体リレ
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。

【０００７】図８は、従来例に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＥー
Ｅ’断面での概略断面図である。このLDMOSFETは、単結
晶シリコン等の半導体基板１の一主表面上にシリコン酸
化膜等の第一の絶縁層である絶縁層２が形成され、絶縁
層２上に第一導電型半導体層であるｎ型半導体層３が形
成されてSOI（SiliconOn Insulator）基板を構成して
いる。

【０００８】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。

【０００９】SOI基板におけるｎ型半導体層３内に、表
面から絶縁層２に達するように素子分離領域であるｐ＋
型素子分離領域４が形成され、ｎ型半導体層３は、絶縁
層２及びｐ＋型素子分離領域４により絶縁分離された複
数の領域に分割される。

【００１０】そして、絶縁分離されたｎ型半導体層３の
表面に露出するように、ｎ型半導体層３内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
５が形成され、ｎ＋型ドレイン領域５との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域５を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内に第二導電型ウェル領域であ
るｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内
包され、ｎ型半導体層３の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域７が形成
されている。

【００１１】なお、ｎ＋型ドレイン領域５及ぴｎ＋型ソ
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。

【００１２】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。

【００１３】そして、ｎ＋型ドレイン領域５と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。

【００１４】また、ｐ型ウェル領域６及びｎ＋型ソース
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。

【００１５】ここで、ドレイン・基板間容量（Cdsub）
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。

【００１６】また、近年では素子の小型化も望まれてい
るが、図８（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。

【００１７】この問題を解決する方法として、図９に示
すように、ｐ型ウェル領域６の内側のドレイン電極１１
から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐように
ドレイン電極１１を引き出し、ドレインボンディングパ
ッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外
側に形成すれば良く、この場合、ｐ型ウェル領域６に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１１ａの面積に依存せず、小型化することがで
きる。

【００１８】

【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C3が生じるという問題が
あった。

【００１９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。

【００２０】

【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された素子分離領域と、
前記高濃度第一導電型ドレイン領域と電気的に接続され
たドレイン電極と、該ドレイン電極に電気的に接続され
たドレインボンディングパッドとを有して成る半導体装
置において、前記ドレイン電極が第三の絶縁層を介して
前記絶縁ゲート及び前記高濃度第一導電型ソース領域を
跨いで引き出され、引き出された先で前記ドレインボン
ディングパッドと電気的に接続され、該ドレインボンデ
ィングパッド下部及びその近傍の前記第一導電型半導体
層が除去されて、前記第一の絶縁層上に前記第三の絶縁
層を介して前記ドレインボンディングパッドが配置され
て成ることを特徴とするものである。

【００２１】請求項２記載の発明は、請求項１記載の半
導体装置において、前記素子分離領域が、前記第一導電
型半導体層を除去することにより構成されて成ることを
特徴とするものである。

【００２２】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置において、前記ドレインボンデ
ィングパッド直下及びその近傍の前記半導体基板に、前
記第一の絶縁層に達する貫通孔を形成したことを特徴と
するものである。

【００２３】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体装置において、少なくと
も前記ドレインボンディングパッドと前記第三の絶縁層
との間に、シリコン窒化膜を介在させたことを特徴とす
るものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき説明する。なお、以下の全ての実施の形
態においては、第一導電型をｎ型、第二導電型をｐ型と
して説明するが、第一導電型がｐ型、第二導電型がｎ型
の場合にも適用できる。

【００２５】＝実施の形態１＝図１は、本発明のSOI構造型のLDMOSFETの一実施の形態
を示す概略構成図であり、（ａ）は上面から見た状態を
示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’断面での概略断面図である。本実施形態に係るLDMO
SFETは、従来例として図９に示すLDMOSFETにおいて、ド
レインボンディングパッド１１ａ直下及びその近傍のｎ
型半導体層３を除去した構成である。

【００２６】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の容量C1は、パッシベーション膜１０の厚みと絶縁層２
の厚みとの合計の厚みで決定されるため、従来例に示す
ドレインボンディングパッド１１ａ直下のパッシベーシ
ョン膜１０の厚みで決定される容量C3と比べ低減化する
ことができる。

【００２７】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０及び絶縁
膜２の合計の厚みを約3μｍと考えると、C1≒0.25ｐＦ
となるから、従来例に示すLDMOSFETのドレインボンディ
ングパッド１１ａ形成箇所の容量C3と比べ、0.5ｐＦ減
少（67％削減）される。

【００２８】なお、本実施の形態においては、ドレイン
ボンディングパッド１１ａの直下及びその近傍のｎ型半
導体層３のみを除去するようにしたが、これに限定され
るものではなく、例えば図２に示すように、ｎ＋型ソー
ス領域７によって囲まれた領域の外側のｎ型半導体層３
を除去し、除去した箇所に露出している絶縁層２上にパ
ッシベーション膜１０を介してドレインボンディングパ
ッド１１ａを形成するようにすれば、ｐ＋型素子分離領
域４を形成する必要がなくなり、工程の短縮化を図るこ
とができる。

【００２９】＝実施の形態２＝図３は、本発明のSOI構造型のLDMOSFETの他の実施の形
態を示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＣー
Ｃ’断面での概略断面図である。本実施形態に係るLDMO
SFETは、実施の形態１として図１に示すLDMOSFETにおい
て、ドレインボンディングパッド１１ａ下部の半導体基
板１に、半導体基板１の裏面側（SOI基板のパッシベー
ション膜１０形成面と異なる面側）から絶縁層２に達す
る、ドレインボンディングパッド１１ａの大きさと略同
様の大きさの貫通孔１２が形成された構成である。ここ
で、貫通孔１２の開口面積は、ドレインボンディングパ
ッド１１ａの開口面積と同等以上となっている。

【００３０】なお、貫通孔１２は、TMAH（Tetra Methy
l Ammonium Hydroxide）等の異方性エッチャントを用
いたウェットエッチングや、プラズマを用いたドライエ
ッチングによって形成することができる。

【００３１】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ直下の半
導体基板１に貫通孔１２が形成されているため、ドレイ
ンボンディングパッド１１ａ直下の半導体基板１は浮遊
状態となり、実施の形態１に示すようなドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量C1がなくなる。

【００３２】なお、本実施の形態においては、図１に示
すLDMOSFETにおいてドレインボンディングパッド１１ａ
直下の半導体基板１に貫通孔１２を形成するようにした
が、図２に示すLDMOSFETの場合にも適用できる。

【００３３】＝実施の形態３＝図４は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’断面での概略断面図であり、（ｃ）は、ボンディ
ングパッド１１ａ形成箇所の寄生容量の等価回路図であ
る。本実施形態に係るLDMOSFETは、実施の形態１として
図１に示すLDMOSFETにおいて、パッシベーション膜１０
と、ドレイン電極１１及びドレインボンディングパッド
１１ａとの間にシリコン窒化膜１３を介在させた構成で
ある。

【００３４】なお、本実施の形態においては、パッシベ
ーション膜１０と、ドレイン電極１１及びドレインボン
ディングパッド１１ａとの間にシリコン窒化膜１３のみ
を介在させるようにしたが、これに限定されるものでは
なく、多層膜を介在させるようにしても良い。

【００３５】また、本実施の形態では、図１に示すLDMO
SFETにおいてパッシベーション膜１０と、ドレイン電極
１１及びドレインボンディングパッド１１ａとの間にシ
リコン窒化膜１３を介在させるようにしたが、図２に示
すLDMOSFETの場合にも適用できる。

【００３６】本実施の形態に係るSOI構造型のLDMOSFET
においては、ドレインボンディングパッド１１ａ形成箇
所の寄生容量（Cpad）は、ドレインボンディングパッド
１１ａ直下のシリコン窒化膜１３による容量C2と、パッ
シベーション膜１０及び絶縁層２による容量C1との直列
回路となる。

【００３７】本実施形態における寄生容量（Cpad）の低
減を具体的に示すと、ドレインボンディングパッド１１
ａの面積を約145μｍ□，ドレインボンディングパッド
１１ａ直下のパッシベーション膜１０及び絶縁層２の合
計の厚みを約3μｍシリコン窒化膜１３の厚みを約0.5μ
ｍと考えると、C1≒0.25ｐＦ，C2≒2.6ｐＦであり、Cpa
d≒0.23ｐＦとなるから、ドレインボンディングパッド
１１ａ形成箇所の寄生容量（Cpad）は、従来例に示すLD
MOSFETのドレインボンディングパッド１１ａ形成箇所の
容量C3と比べ0.52ｐＦ減少（69％削減）される。

【００３８】

【発明の効果】請求項１記載の発明は、半導体基板と半
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された素子分離領域と、高濃度第一導電型ドレ
イン領域と電気的に接続されたドレイン電極と、ドレイ
ン電極に電気的に接続されたドレインボンディングパッ
ドとを有して成る半導体装置において、ドレイン電極が
第三の絶縁層を介して絶縁ゲート及び高濃度第一導電型
ソース領域を跨いで引き出され、引き出された先でドレ
インボンディングパッドと電気的に接続され、ドレイン
ボンディングパッド下部及びその近傍の第一導電型半導
体層が除去されて、第一の絶縁層上に第三の絶縁層を介
してドレインボンディングパッドが配置されて成るの
で、第三の絶縁層の厚みと第一の絶縁層の厚みとの合計
によってドレインボンディングパッド形成箇所の容量が
決定され、ドレインボンディングパッドを絶縁ゲート及
びソース領域の外側に形成した場合の、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供することができた。

【００３９】請求項２記載の発明は、請求項１記載の半
導体装置において、素子分離領域が、第一導電型半導体
層を除去することにより構成されて成るので、他の素子
分離領域を形成する工程を削除することができる。

【００４０】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置において、ドレインボンディン
グパッド直下及びその近傍の半導体基板に、第一の絶縁
層に達する貫通孔を形成したので、第一の絶縁層による
寄生容量成分がなくなり、ドレインボンディングパッド
形成箇所の寄生容量を低減することができる。

【００４１】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体装置において、少なくと
もドレインボンディングパッドと第三の絶縁層との間
に、シリコン窒化膜を介在させたので、ドレインボンデ
ィングパッド直下の第１の絶縁層及び第三の絶縁層によ
る容量に、ドレインボンディングパッド直下のシリコン
窒化膜による容量が直列結合することになり、ドレイン
ボンディングパッド形成箇所の寄生容量を低減すること
ができる。

【図面の簡単な説明】

【図１】本発明のSOI構造型のLDMOSFETの一実施形態を
示す概略構成図であり、（ａ）は上面から見た状態を示
す概略平面図であり、（ｂ）は（ａ）におけるＡーＡ’
断面での概略断面図である。

【図２】本発明のSOI構造型のLDMOSFETの他の実施の形
態を示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＢー
Ｂ’断面での概略断面図である。

【図３】本発明のSOI構造型のLDMOSFETの他の実施の形
態を示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＣー
Ｃ’断面での概略断面図である。

【図４】本発明のSOI構造型のLDMOSFETの他の実施の形
態を示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＤー
Ｄ’断面での概略断面図であり、（ｃ）は、ボンディン
グパッド形成箇所の寄生容量の等価回路図である。

【図５】従来例に係る光結合型半導体リレーの一部を示
す概略平面配置図である。

【図６】従来例に係る光結合型半導体リレーの概略断面
図である。

【図７】従来例に係る光結合型半導体リレーの出力端子
間容量の容量成分を示す等価回路図である。

【図８】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＥーＥ’断面での
概略断面図である。

【図９】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＦーＦ’断面での
概略断面図である。

【符号の説明】

１半導体基板２絶縁層３ｎ型半導体層４ｐ＋型素子分離領域５ｎ＋型ドレイン領域６ｐ型ウェル領域７ｎ＋型ソース領域８ゲート酸化膜９絶縁ゲート１０パッシベーション膜１１ドレイン電極１１ａドレインボンディングパッド１２貫通孔１３シリコン窒化膜１４太陽電池１４ａカソード１４ｂアノード１５ MOSFET １５ａソース電極１５ｂドレイン電極１５ｃゲート電極１６ GND端子フレーム１７ボンディングワイヤ１８出力端子フレーム１９入力端子フレーム２０発光ダイオード２１遮光性樹脂２２透光性樹脂

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木裕二大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者吉田岳司大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板と該半導体基板上に第一の絶
縁層を介して形成された第一導電型半導体層とから成る
SOI基板と、該第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ドレイン領域と、前記高濃度第一導電型ドレイン
領域と離間して囲むとともに、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に形
成された第二導電型ウェル領域と、該第二導電型ウェル
領域に内包され、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された高濃
度第一導電型ソース領域と、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上に第二の絶縁層を介
して形成された絶縁ゲートと、前記高濃度第一導電型ソ
ース領域を囲むとともに、前記第一導電型半導体層の表
面から前記第一の絶縁層に達するように形成された素子
分離領域と、前記高濃度第一導電型ドレイン領域と電気
的に接続されたドレイン電極と、該ドレイン電極に電気
的に接続されたドレインボンディングパッドとを有して
成る半導体装置において、前記ドレイン電極が第三の絶
縁層を介して前記絶縁ゲート及び前記高濃度第一導電型
ソース領域を跨いで引き出され、引き出された先で前記
ドレインボンディングパッドと電気的に接続され、該ド
レインボンディングパッド下部及びその近傍の前記第一
導電型半導体層が除去されて、前記第一の絶縁層上に前
記第三の絶縁層を介して前記ドレインボンディングパッ
ドが配置されて成ることを特徴とする半導体装置。
【請求項２】前記素子分離領域が、前記第一導電型半
導体層を除去することにより構成されて成ることを特徴
とする請求項１記載の半導体装置。
【請求項３】前記ドレインボンディングパッド直下及
びその近傍の前記半導体基板に、前記第一の絶縁層に達
する貫通孔を形成したことを特徴とする請求項１または
請求項２記載の半導体装置。
【請求項４】少なくとも前記ドレインボンディングパ
ッドと前記第三の絶縁層との間に、シリコン窒化膜を介
在させたことを特徴とする請求項１乃至請求項３のいず
れかに記載の半導体装置。