KR100719301B1 - 게이트 전극과 필드판 전극을 갖는 횡형 박막 실리콘-온-절연체 디바이스 - Google Patents

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Abstract

횡형 박막 실리콘-온-절연체(silicon-on-insulator : SOI) 디바이스는 반도체 기판과, 기판 상의 매립형 절연 층과, 그리고 매립형 절연 층 상의 SOI 층에서의 횡형 트랜지스터 디바이스를 포함하며, 제 1 전도성 유형과 반대 유형인 제 2 전도성 유형의 몸체 영역에 형성된 제 1 전도성 유형의 소스 영역(source region)을 갖는다. 제 1 전도성 유형의 횡형 드리프트 영역(drift region)은 몸체 영역에 인접하여 제공되고, 제 1 전도성 유형의 드레인 영역(drain region)은 드리프트 영역에 의해 몸체 영역으로부터 횡방향으로 이격되어 제공된다. 게이트 전극은 채널 영역이 동작 중에 형성되는 몸체 영역의 일부 상에 제공되어 몸체 영역에 인접한 횡형 드리프트 영역의 일부 상을 연장하고,절연 영역에 의해 몸체 영역과 드리프트 영역으로부터 적어도 실질적으로 절연된다. 향상된 항복전압 특성을 부여하기 위하여, 유전체 층이 절연 영역의 적어도 일부와 게이트 전극 상에 제공되고, 필드판 전극이 절연 영역과 직접 접촉하는 유전체 층의 적어도 일부 상에서 횡형 트랜지스터 디바이스의 전극에 접속되어 제공된다.

Description

게이트 전극과 필드판 전극을 갖는 횡형 박막 실리콘-온-절연체 디바이스{LATERAL THIN-FILM SILICON-ON-INSULATOR (SOI) DEVICE HAVING A GATE ELECTRODE AND A FIELD PLATE ELECTRODE}
본 발명은 실리콘-온-절연체(silicon-on-insulator : SOI), 특히 고전압 용도에 적합한 횡형 SOI 디바이스에 관한 것이다.
고전압 전력 디바이스를 제조함에 있어서, 항복전압, 크기, "온" 저항 및 제조상 간편성과 신뢰성과 같은 영역에서는 전형적으로 타협과 절충이 행해져야 한다. 항복전압과 같은 한가지 매개 변수를 개선하면 "온"저항과 같은 다른 매개 변수가 빈번하게 열화된다. 이상적으로는 그와 같은 디바이스는 동작 및 제조상 단점이 최소이고 모든 영역에서 탁월한 특성을 보일 것이다.
횡형 박막 SOI 디바이스의 특히 바람직한 한가지 유형은 반도체 기판, 기판 상의 매립형 절연층 및 매립형 절연층 상의 SOI 층에서 횡형 트랜지스터 디바이스를 포함한다. 그 디바이스는, 예를 들어 MOSFET로써, 매립형 절연층 상의 반도체 표면층을 포함하고, 또한 제 1 전도성 유형과 반대인 제 2 전도성 유형의 몸체 영역에 형성된 제 1 전도성 유형의 소스 영역(source region)과, 몸체 영역의 채널 영역 상의 적어도 실질적으로 절연된 게이트 전극과, 제 1 전도성 유형의 횡형 드리프트 영역(drift region) 및 드리프트 영역에 의해 채널 영역으로부터 횡방향으로 이격된 제 1 전도성 유형의 드레인 영역(drain region)을 포함한다.
그러한 유형의 디바이스는 본 출원인에게 공히 양도되었고 본 명세서에서 참조로써 인용된 미국 특허 제 5,246,870호(방법에 관련)와 제 5,412,241호(디바이스에 관련)에 공통적으로 도 1에 도시되어 있다. 상기 특허의 도 1에 도시된 디바이스는 동작을 향상시키기 위해 선형 횡형 도핑 영역(linear lateral doping region)과 상부 필드판을 갖는 박막 SOI 층과 같은 각종 피쳐(features)를 갖는 횡형 SOI MOSFET 디바이스이다. 통상적인 것과 마찬가지로 상기 디바이스는 통상적으로 NMOS 기술이라고 하는 프로세스를 사용하여 제조된 n-형 소스와 드레인 영역을 갖는 n-채널 또는 NMOS 트랜지스터이다.
SOI 전력 디바이스의 고전압 및 고전류 성능 매개 변수를 향상시키는 더욱 발전한 기법은 본 출원인에게 공히 양도되었으며 본 명세서에서 참조로써 인용되는 미국 특허출원 제 08/998,048호(1997년 12월 24일자 본 출원의 CIP 출원)에 예시되어 있다. SOI 디바이스의 성능을 향상시키기 위한 또 다른 기법은 한가지 유형 이상의 디바이스 구성을 단일 구조물로 결합시킨 하이브리드 디바이스를 구성하는 것이다. 즉, 예를 들어, 본 출원인에게 공히 양도되었으며 본 발명에서 참조로서 인용되는 미국 특허출원 제 09/122,407호(1998년 7월 24일 출원)에서 동일 구조물내에 횡형 DMOS 트랜지스터와 LIGB 트랜지스터를 포함하는 SOI 디바이스가 개시되어 있다.
이와 같이 항복전압, 사이즈, 전류 이송력 및 제조상의 용이성과 같은 매개 변수의 가급적인 최적 결합을 얻기 위한 노력의 일환으로서 다수의 기법과 접근방안이 전력 반도체 디바이스의 성능을 향상시키기 위하여 사용되어 왔음이 분명하다. 전술한 모든 구조물이 디바이스 성능면에서 다양한 레벨의 개선을 제공하지만, 고전압과 고전류 동작을 위한 디자인 요건 모두를 전체적으로 최적화한 디바이스나 구조물은 없다.
따라서 동작 매개 변수, 특히 항복전압이 더욱 최적화된, 고전압 및 고전류 환경에서 높은 성능을 달성할 수 있는 트랜지스터 디바이스를 갖는 것이 바람직할 것이다.
본 발명의 목적은 고전압 및 고전류 환경에서 높은 성능을 달성할 수 있는 트랜지스터 디바이스를 제공하기 위한 것이다. 본 발명의 다른 목적은 항복전압과 같은 동작 매개 변수를 향상시킨 트랜지스터 디바이스 구조물을 제공하는 것이다.
본 발명에 따르면, 이들 목적은 상기한 유형의 횡형 박막 SOI 디바이스 구조물로써 달성될 수 있는데, 이 구조물에서는 유전체 층이 절연 영역과 게이트 전극의 적어도 일부위에 제공되고, 필드판 전극이 절연 영역과 직접 접촉하는 유전체 층의 적어도 일부위에 마련되어 횡형 트랜지스터 디바이스의 전극에 접속된다.
본 발명의 바람직한 실시예에 있어서, 유전체 층＋절연 영역의 전체 두께(즉 전체 "최상부(top)" 절연 두께)는 매립형 절연 층의 두께와 대략 동일하다. 전형적으로 유전체 층＋절연 영역의 전체 두께와 또한 매립형 절연체의 두께는 각각 적어도 2미크론 이상, 바람직하게는 적어도 약 3미크론 이상으로 될 것이다.
본 발명의 다른 바람직한 실시예에 있어서, 게이트 전극은 대략 절반의 횡형 드리프트 영역상에서 연장되고, 필드판 전극은 횡형 트랜지스터 디바이스의 게이트 전극 또는 소스 전극에 접속된다.
본 발명에 따른 횡형 박막 SOI 디바이스는 바람직한 성능 특성들을 조합하여 고전압 및 고전류 환경, 특히, 높은 항복 전압에서 디바이스가 동작에 적합하도록 한다는 점에서 상당한 개선안을 제공한다.
본 발명의 상기 및 기타 태양은 후술하는 실시예를 참조하여 설명하는 바로부터 분명해질 것이다.
도 1은 종래 기술의 횡형 박막 SOI 디바이스의 간단한 단면도.
도 2는 본 발명의 한 바람직한 실시예에 따른 횡형 박막 SOI 디바이스의 간단한 단면도.
도 3은 본 발명의 다른 바람직한 실시예에 따른 횡형 박막 SOI 디바이스의 간단한 단면도.
도면에서 동일한 전도성 유형을 갖는 반도체 영역은 단면도에서 동일한 방향으로 빗금을 쳤으며, 도면은 실제 축적대로 도시한 것이 아니다.
도 1의 단면도에서, 횡형 박막 디바이스, 즉, SOI MOS 트랜지스터(20)는 반도체 기판(22)과, 매립형 절연 층(24)과, 디바이스가 제조되는 반도체 표면 SOI 층(26)을 포함한다. MOS 트랜지스터는 제 1 전도성 유형의 소스 영역(28)과, 제 1 전도성 유형과 반대되는 제 2 전도성 유형의 몸체 영역(30)과, 제 1 전도성 유형의 횡형 드리프트 영역(32)과, 또한 제 1 전도성 유형의 드레인 영역(34)을 포함한다. 단순화된 기본적인 디바이스 구조물은 산화물 절연 영역(38)에 의해 하부 반도체 표면 층(26)으로부터 완전히 절연된 것으로 도시된 게이트 전극(36)에 의해 완성되지만, JFET 디바이스에 있어서 그 디바이스의 다르게 절연된 게이트 전극과 하부 반도체 게이트 영역 사이에 전기 접속이 형성됨을 알 것이다. 본 발명의 범주내에 있어서, 본 발명을 위한 개시점으로서 작용하는 MOS 트랜지스터는, 전술한 종래 기술에서 모두 상술한 바와 같이, 스탭형 산화물 영역(a stepped oxide region)(38A, 38B)과, 필드판 부분(36A, 36B)을 형성하는 연장된 게이트 전극 구조물 및 얇아진 횡형 드리프트 영역 부분(32A)과 같은 각종 성능 향상 피쳐를 포함하거나, 또는 본 발명의 사상이나 범주를 벗어나지 않고 원하는 다른 성능 향상 피쳐(feature)를 가질 수 있다. 부가적으로 MOS 트랜지스터(20)는 몸체 영역(30)에 위치하되, 소스 영역(28)과 접촉하면서 몸체 영역과 동일한 전도성 유형이지만 더욱 강하게 도핑된 표면 접촉 영역(40)을 포함한다. 도 1의 종래 기술의 구조물은 유전체층(42)에 의해 완성되며, 그 위에는 유전체 층(42)의 개구부를 통해 게이트 전극(36)과 접촉하는 것으로 도시된 폴리실리콘의 금속 접촉 층(44)이 제공된다. 종래 기술의 디바이스에서는, 금속 접촉 층(44)이 게이트 전극(36)위의 전반에 배치되어 금속 접촉 층(44)이 디바이스의 하부 부분에 대해 필드판 전극으로서 작용할 수 없음을 알아야 한다.
도면에 도시된 단순화된 대표적인 디바이스는 특정 디바이스 구조를 나타내지만, 본 발명의 범주내에서 디바이스 외형 및 구조의 다양한 변형이 이용될 수 있음을 알 수 있을 것이다. 부가적으로 본 발명은 LDMOS 트랜지스터, LIGB 트랜지스터 및 JEFT 디바이스와 같이 당업자에 잘 알려진 다른 하부 구조물을 갖는 다른 유형의 고전압의 박층 SOI 디바이스에 포괄될 수 있다.
도 1과 관련하여 상술한 종래 기술의 구조물은 전반적으로 양호한 동작 특성을 가지지만, 최대 성취 가능 항복전압 정격 측면에서는 여전히 제한이 있다. 이것은 최대 성취 가능 항복전압이 매립형 절연 층과 상부 또는 "최상부" 절연 영역 양자의 두께와 SOI 층의 두께에 의존하기 때문이다. 약 600-700 볼트 범위의 공칭(nominal) 항복전압의 경우, 매립형 절연 층은 약 2-3미크론의 두께를 갖게 될 것이며, 그 두께는 최적 성능을 위해 대략 동일한 두께의 상부(전계 산화물) 절연 영역에 의해 균형을 이룬다. 그러나 여전히 높은 항복전압이 요구되는 경우, SOI 층의 두께가 감소되어야 하거나 절연 영역의 두께가 증가되어야 한다. SOI 층의 두께 감소는 디바이스의 온-상태(on-state) 특성을 심각하게 열화시키기 때문에, 실질적으로는 항복전압을 추가로 향상시키기 위해서는 절연 영역의 두께를 증가시킬 필요가 있다.
매립형 절연 층의 두께를 약 4-5미크론으로 증가시키는 것은 알려진 기법을 사용하여 성취될 수 있지만, 현재로서는 원가 제약과 제조상의 난점 및 열적 고려사항이 실제 두께를 상기한 수치로 현재 제한한다. 최적 성능을 위하여, 매립형 절연 층의 두께는 SOI 층을 따르는 임의의 횡방향 위치에서 절연 재료의 전체 두께(후술하는 바와 같이 유전체 층＋최상부 절연 영역)에 의해 낮은 SOI 층 표면에서의 수직 전계가 매립형 절연 층에 인접한 SOI 층의 바닥부에서 수직 전계 이하로 되도록 최상부 절연 영역에 의해 균형을 이루거나 매칭되어야 한다. 후술하는 바와 같이 여러 절연성 및 유전성 층을 위해 통상의 재료를 사용하면 유전체 층과 최상부 절연 영역의 전체 두께가 매립형 절연 층의 두께와 대략 동일하게 되는 구조물을 생성할 것이다. 그러나 최상부 절연 영역은 열 산화에 의해 생성되기 때문에, 이 층에 대해 얻을 수 있는 두께에 대한 실질적인 상한은 약 2미크론이다. 이것은 열 산화를 제어하는 화학 프로세스의 고유의 물리적 제약 때문이다. 산화 두께가 증가함에 따라, 산화 시간 및/또는 온도의 증가가 더 이상 산화물 두께의 상당한 증가를 야기하지 못하는 한계점에 도달하게 된다. 이 현상은 당업자에 알려진 바대로 딜-그로브(Deal-Grove) 산화율 법칙으로 알려져 있다. 따라서 보다 두꺼운 최상부 절연 영역을 얻기 위해서는 몇가지 다른 기법을 사용하지 않으면 안된다.
도 2의 디바이스 구조물에 있어서, 그와 같이 두꺼운 최상부 절연 영역은 디바이스의 관련 부분, 구체적으로는 후술하는 바와 같이 디바이스의 상면에서의 구조적 변경에 의해 드리프트 영역의 드레인측 영역 위의 부분에서 성취된다.
도 2에 도시된 디바이스에 있어서, 도 1의 필드판을 형성하는 연장된 게이트 전극 구조물의 부분(36A, 36B)은 횡방향으로 짧아져서 드리프트 영역(32)의 중심부분 위에서 종료하며, 그에 따라 게이트 전극은 도 1에 도시된 바와 같이 드리프트 영역의 대부분의 위에서 연장되는 것이 아니라 약 절반의 드리프트 영역 위에서 연장된다. 유전체 층(42)은 산화물 영역(38B)에서 최상부 절연 영역의 노출된 부분과 게이트 전극위에 제공된다. 유전체 층(42)은 테트라 에틸 오르소 실란(TEOS) 또는 실리콘 질화물과 같이 침착된 유전체인 것이 바람직하다.
도 1의 종래 기술의 구성과는 대조적으로, 도 2의 구조물에서는 게이트 전극 금속 접촉 층(44)이 게이트 전극(36)에 못미쳐 중단되는 것이 아니라 게이트 전극(36)의 측방향 종단을 지나 도 2에 도시된 바와 같이 우측 횡방향으로 연장되고 드리프트 영역(32)의 우측 부분위의 최상부 절연 영역(38B)의 우측 부분위의 유전체 층(42)상으로 계단지어 내려간다. 도 2에서 도면 부호 44A로 도시된 게이트 전극 금속 접촉 층(44)의 그러한 연장은 디바이스의 고전압 성능을 향상시키는 필드판 전극을 형성하는 작용을 한다.
본 발명에 따르면, 유전체 층(42)은 2가지 목적을 제공한다. 첫째로 종래 기술에서와 같이 게이트 전극(36)을 위한 상부 절연 층을 제공하고, 둘째로 필드판 전극 부분(44A)과 하부 드리프트 영역(32) 사이의 절연 재료의 전체 두께를 증가시키는 작용을 한다. 이것은 다시 하부 매립형 절연 층(24)이 보다 두꺼워지도록 하고, 동시에 드리프트 영역 위의 절연 재료의 전체 두께를 드리프트 영역 아래의 절연 재료의 두께와 대략 동일하도록 함으로써 필드판이 열 산화물의 두께에 의해 단독으로 결정된 거리만큼 떨어져서 대부분의 드리프트 영역 위에서 연장되는 게이트 전극(36)의 연장부(36A)에 의해 형성된 종래 기술에서 가능하지 않았던 방식으로 고전압 작동을 위한 디바이스 구성을 최적화한다. 이러한 열 산화물이 상술한 바와 같이 그의 최대 성취 가능 두께 측면에서 제한되기 때문에, 가장 유리한 물리적 구성, 즉 두꺼운 매립형 절연층 및 그 매립형 절연 층의 두께와 대략 동일한 전체 두께를 갖는 상부 절연 층을 얻을 수 없다.
많은 다른 구성 및 대안이 본 발명의 범주내에서 고려될 수 있지만, 매립형 절연 층의 두께와, 유전체 층과 절연 영역의 전체 두께는 적어도 2미크론 초과, 바람직하게는 약 3미크론이 되어야 한다. 현재 이용가능한 기술을 이용하고, 또 원가 제약, 제조상의 난점 및 열적 고려사항과 같은 실제적인 것을 고려하면 드리프트 영역 상하의 전체 절연 두께는 현재의 기술을 이용하여 각각 약 4-5미크론으로 증가될 수 있는데, 그렇다고 해서 본 발명이 그 두께에 제한되는 것은 아니다. 또한 주어진 응용에 대해 최상부 절연 층의 바람직한 전체 두께를 얻기 위하여 절연 영역(38)의 가장 두꺼운 부분(38B)이 약 2미크론의 두께로만 형성될 수 있기 때문에, 최상부 절연 영역의 원하는 전체 두께의 나머지 부분은 유전체 층(42)으로부터 형성될 것임을 알 수 있을 것이다.
본 발명의 다른 응용은 도 3에 간단한 단면도로 도시되어 있다. 도 3에 도시된 디바이스 구조물의 하부 부분은 도 2에 도시된 디바이스 구조물의 부분과 똑 같아서 동일 구성 요소에는 동일 도면부호를 붙였고, 그 부분에 대한 추가 설명은 하지 않는다. 도 3의 구조물이 도 2의 구조물과 다른 것은 필드판 전극(44)이 우측(44A) 및 좌측(44B)으로 연장되고, 게이트 전극(36)이 아닌 소스 영역(28) 및 표면 접촉 영역(40)과 접촉하기 위하여 상부 층의 개구부를 통해 SOI 층(26)으로 연장되어 내려간다는 점이다. 이 구성은 구조물의 밀러(Miller) 캐패시턴스를 감소시키는 부가적인 장점을 가지며, 또한 게이트 전극과 필드판 전극이 전기적으로 독립적인 이러한 구성은 필드판 전극이 게이트 전극의 일체형 연장부여서 전기적으로 독립적일 수 없었던 도 1의 종래 기술에서는 성취될 수 없음을 알아야 한다.
전술한 방식에 있어서 본 발명은 동작 매개 변수, 특히, 항복전압을 향상시키면서도 고전압, 고전류 환경에서 높은 성능을 보일 수 있는 트랜지스터 디바이스 구조물을 제공한다.
본 발명을 다수의 바람직한 실시예를 참조하여 특히 예시하고 설명했지만, 당업자는 본 발명의 사상과 범주 내에서 형태와 세부 사항에서 각종 변경이 있을 수 있음을 이해할 것이다. 본 발명의 명세서에서 단어 "하나"는 선행한 하나의 소자가 그 소자가 복수개로 존재한다는 것을 배제하는 것이 아니며, "포함한다"라는 단어는 기술했거나 청구한 것과 다른 소자 또는 단계의 존재를 배제하는 것이 아님을 이해해야 할 것이다.

Claims (11)

  1. 횡형 박막 실리콘-온-절연체(silicon-on-insulator : SOI) 디바이스에 있어서,
    반도체 기판(22)과, 상기 기판 상의 매립형 절연 층(24)과, 상기 매립형 절연 층 상의 SOI 층(26)에서의 횡형 트랜지스터 디바이스를 포함하고, 제 1 전도성 유형의 반대 유형인 제 2 전도성 유형의 몸체 영역(30)에 형성된 상기 제 1 전도성 유형의 소스 영역(28)과, 상기 몸체 영역과 인접한 상기 제 1 전도성 유형의 횡형 드리프트 영역(32)과, 상기 횡형 드리프트 영역에 의해 상기 몸체 영역으로부터 횡방향으로 이격된 상기 제 1 전도성 유형의 드레인 영역(34) 및 채널 영역이 동작 중에 형성되는 상기 몸체 영역의 일부위에 마련되어 상기 몸체 영역에 인접한 상기 횡형 드리프트 영역의 일부위에서 연장되며, 절연 영역(38,38A)에 의해 상기 몸체 영역과 드리프트 영역으로부터 적어도 실질적으로 절연된 게이트 전극(36)을 가지며, 또 상기 절연 영역과 상기 게이트 전극의 적어도 일부위의 유전체층(42)과, 상기 절연 영역과 직접 접촉하는 상기 유전체 층의 적어도 일부위에 마련되어 상기 횡형 트랜지스터 디바이스의 전극(36,28)에 접속된 필드판 전극(44,44A)을 더 포함하는 횡형 박막 SOI 디바이스.
  2. 제 1 항에 있어서,
    상기 유전체 층과 상기 절연 영역의 전체 두께는 상기 매립형 절연 층의 두께와 동일한 횡형 박막 SOI 디바이스.
  3. 제 2 항에 있어서,
    상기 전체 두께와 상기 두께는 적어도 2미크론보다 두꺼운 횡형 박막 SOI 디바이스.
  4. 제 2 항에 있어서,
    상기 게이트 전극은 상기 드리프트 영역의 절반의 영역위에서 연장되는 횡형 박막 SOI 디바이스.
  5. 제 2 항에 있어서,
    상기 필드판 전극(44)은 상기 횡형 트랜지스터 디바이스의 게이트 전극(36,36A)에 접속되어 있는 횡형 박막 SOI 디바이스.
  6. 제 2 항에 있어서,
    상기 필드판 전극(44)은 상기 횡형 트랜지스터 디바이스의 소스 전극(28)에 접속되어 있는 횡형 박막 SOI 디바이스.
  7. 제 2 항에 있어서,
    상기 게이트 전극은 폴리실리콘을 포함하고, 상기 필드판 전극은 금속을 포함하며, 상기 절연 영역은 열 산화물을 포함하고, 상기 유전체 층은 침착된 유전체를 포함하는 횡형 박막 SOI 디바이스.
  8. 제 2 항에 있어서,
    상기 횡형 트랜지스터 디바이스는 LDMOS 트랜지스터를 포함하는 횡형 박막 SOI 디바이스.
  9. 제 2 항에 있어서,
    상기 횡형 트랜지스터 디바이스는 LIGB 트랜지스터를 포함하는 횡형 박막 SOI 디바이스.
  10. 제 2 항에 있어서,
    상기 횡형 트랜지스터 디바이스는 JFET 트랜지스터를 포함하는 횡형 박막 SOI 디바이스.
  11. 제 1 항에 있어서,
    상기 유전체 층과 상기 절연 영역의 전체 두께와 상기 매립형 절연 층의 두께는 SOI 층을 따르는 임의의 횡방향 위치에서 SOI 층의 표면에서의 수직 전계가 매립형 절연 층에 인접한 SOI 층의 저부에서의 수직 전계와 동일하거나 그보다 작도록 선택된 횡형 박막 SOI 디바이스.
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