JPH11186555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11186555A JPH11186555A JP9352575A JP35257597A JPH11186555A JP H11186555 A JPH11186555 A JP H11186555A JP 9352575 A JP9352575 A JP 9352575A JP 35257597 A JP35257597 A JP 35257597A JP H11186555 A JPH11186555 A JP H11186555A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- conductivity type
- conductivity
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ドレインボンディングパッドを絶縁ゲート及
びソース領域の外側に形成した場合の、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供する。 【解決手段】 ｎ型半導体層３内にｎ＋型ドレイン領域
５及びｐ型ウェル領域６が離間して形成され、ｐ型ウェ
ル領域６に内包されるようにｎ＋型ソース領域７が形成
されている。また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上にゲート
酸化膜８を介して絶縁ゲート９が形成され、ｎ＋型ソー
ス領域７を囲むようにｐ＋型素子分離領域４が形成され
ている。そして、ｎ＋型ドレイン領域５と電気的に接続
され、ｎ型半導体層３上に形成されたパッシベーション
膜１０を介してｐ＋型素子分離領域４を跨いで外側まで
ドレイン電極１１が引き出され、その端部にドレインボ
ンディングパッド１１ａが形成されている。
びソース領域の外側に形成した場合の、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供する。 【解決手段】 ｎ型半導体層３内にｎ＋型ドレイン領域
５及びｐ型ウェル領域６が離間して形成され、ｐ型ウェ
ル領域６に内包されるようにｎ＋型ソース領域７が形成
されている。また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上にゲート
酸化膜８を介して絶縁ゲート９が形成され、ｎ＋型ソー
ス領域７を囲むようにｐ＋型素子分離領域４が形成され
ている。そして、ｎ＋型ドレイン領域５と電気的に接続
され、ｎ型半導体層３上に形成されたパッシベーション
膜１０を介してｐ＋型素子分離領域４を跨いで外側まで
ドレイン電極１１が引き出され、その端部にドレインボ
ンディングパッド１１ａが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、SOI構造型の半導
体装置に関するものである。
体装置に関するものである。
【０００２】
【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。
【０００３】図６は、従来例に係る光結合型半導体リレ
ーの一部を示す概略平面配置図である。受光素子である
太陽電池１６と２つの出力用のMOSFET１７がGND端子フ
レーム１８上に配設され、太陽電池１６のカソード１６
ａ及びMOSFET１７のソース電極１７ａがボンディングワ
イヤ１９によりGND端子フレーム１８と電気的に接続さ
れている。これにより、太陽電池１６のカソード１６ａ
とMOSFET１７のソース電極１７ａとは、GND端子フレー
ム１８を介して電気的に接続されている。なお、MOSFET
１７としては、SOI構造型のLDMOSFETが用いられる。
ーの一部を示す概略平面配置図である。受光素子である
太陽電池１６と２つの出力用のMOSFET１７がGND端子フ
レーム１８上に配設され、太陽電池１６のカソード１６
ａ及びMOSFET１７のソース電極１７ａがボンディングワ
イヤ１９によりGND端子フレーム１８と電気的に接続さ
れている。これにより、太陽電池１６のカソード１６ａ
とMOSFET１７のソース電極１７ａとは、GND端子フレー
ム１８を介して電気的に接続されている。なお、MOSFET
１７としては、SOI構造型のLDMOSFETが用いられる。
【０００４】また、GND端子フレーム１８の両側に並設
された出力端子フレーム２０とMOSFET１７のドレイン電
極１７ｂとがボンディングワイヤ１９により電気的に接
続され、太陽電池１６のアノード１６ｂとMOSFET１７の
ゲート電極１７ｃとがボンディングワイヤ１９により電
気的に接続されている。
された出力端子フレーム２０とMOSFET１７のドレイン電
極１７ｂとがボンディングワイヤ１９により電気的に接
続され、太陽電池１６のアノード１６ｂとMOSFET１７の
ゲート電極１７ｃとがボンディングワイヤ１９により電
気的に接続されている。
【０００５】図７は、従来例に係る光結合型半導体リレ
ーの概略断面図である。光結合型半導体リレーは、図７
に示すように、GND端子フレーム１８に対向配置された
入力端子フレーム２１上には、発光素子である発光ダイ
オード２２が配設され、全体を遮光性樹脂２３でモール
ドされて１パッケージ化されている。そして、太陽電池
１６と発光ダイオード２２との間を光を透過する透光性
樹脂２４から成る導光路により光結合され、発光ダイオ
ード２２からの光を太陽電池１６で受光できるようにし
ている。
ーの概略断面図である。光結合型半導体リレーは、図７
に示すように、GND端子フレーム１８に対向配置された
入力端子フレーム２１上には、発光素子である発光ダイ
オード２２が配設され、全体を遮光性樹脂２３でモール
ドされて１パッケージ化されている。そして、太陽電池
１６と発光ダイオード２２との間を光を透過する透光性
樹脂２４から成る導光路により光結合され、発光ダイオ
ード２２からの光を太陽電池１６で受光できるようにし
ている。
【０００６】このように構成された光結合型半導体リレ
ーは、発光ダイオード２２を外部駆動信号で発光させ、
その発光ダイオード２２からの光を受光した太陽電池１
６は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１７がスイッチングし、光結合型半
導体リレーがオン、またはオフする。
ーは、発光ダイオード２２を外部駆動信号で発光させ、
その発光ダイオード２２からの光を受光した太陽電池１
６は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１７がスイッチングし、光結合型半
導体リレーがオン、またはオフする。
【０００７】図８は、従来例に係る光結合型半導体リレ
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。
【０００８】図９は、従来例に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＦー
Ｆ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上に第一導電型半導体層であるｎ型半導体層３が形成さ
れてSOI（Silicon OnInsulator）基板を構成してい
る。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＦー
Ｆ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上に第一導電型半導体層であるｎ型半導体層３が形成さ
れてSOI（Silicon OnInsulator）基板を構成してい
る。
【０００９】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。
【００１０】SOI基板におけるｎ型半導体層３内に、表
面から絶縁層２に達するように高濃度第二導電型素子分
離領域であるｐ＋型素子分離領域４が形成され、ｎ型半
導体層３は、絶縁層２及びｐ＋型素子分離領域４により
絶縁分離された複数の領域に分割される。
面から絶縁層２に達するように高濃度第二導電型素子分
離領域であるｐ＋型素子分離領域４が形成され、ｎ型半
導体層３は、絶縁層２及びｐ＋型素子分離領域４により
絶縁分離された複数の領域に分割される。
【００１１】そして、絶縁分離されたｎ型半導体層３の
表面に露出するように、ｎ型半導体層３内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
５が形成され、ｎ＋型ドレイン領域５との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域５を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内に第二導電型ウェル領域であ
るｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内
包され、ｎ型半導体層３の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域７が形成
されている。
表面に露出するように、ｎ型半導体層３内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
５が形成され、ｎ＋型ドレイン領域５との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域５を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内に第二導電型ウェル領域であ
るｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内
包され、ｎ型半導体層３の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域７が形成
されている。
【００１２】なお、ｎ＋型ドレイン領域５及ぴｎ＋型ソ
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。
【００１３】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。
【００１４】そして、ｎ＋型ドレイン領域５と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。
【００１５】また、ｐ型ウェル領域６及びｎ＋型ソース
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。
【００１６】ここで、ドレイン・基板間容量（Cdsub）
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。
【００１７】また、近年では素子の小型化も望まれてい
るが、図９（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。
るが、図９（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。
【００１８】この問題を解決する方法として、図１０に
示すように、ｐ型ウェル領域６の内側のドレイン電極１
１から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐよう
にドレイン電極１１を引き出し、ドレインボンディング
パッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の
外側に形成すれば良く、この場合、ｐ型ウェル領域６に
囲まれた内側のドレイン面積を小さくすることができ、
ドレイン・基板間容量（Cdsub）を小さくすることがで
きる。また、SOI構造型のLDMOSFETもドレインボンディ
ングパッド１１ａの面積に依存せず、小型化することが
できる。
示すように、ｐ型ウェル領域６の内側のドレイン電極１
１から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐよう
にドレイン電極１１を引き出し、ドレインボンディング
パッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の
外側に形成すれば良く、この場合、ｐ型ウェル領域６に
囲まれた内側のドレイン面積を小さくすることができ、
ドレイン・基板間容量（Cdsub）を小さくすることがで
きる。また、SOI構造型のLDMOSFETもドレインボンディ
ングパッド１１ａの面積に依存せず、小型化することが
できる。
【００１９】
【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C1が生じるという問題が
あった。
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C1が生じるという問題が
あった。
【００２０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された高濃度第二導電型
素子分離領域と、前記高濃度第一導電型ドレイン領域と
電気的に接続されたドレイン電極と、該ドレイン電極に
電気的に接続されたドレインボンディングパッドとを有
して成る半導体装置において、前記ドレイン電極が第三
の絶縁層を介して前記高濃度第二導電型素子分離領域を
跨いで外側まで延設され、前記ドレインボンディングパ
ッドが、前記高濃度第二導電型素子分離領域を跨いだ外
側で前記ドレイン電極と電気的に接続されて成ることを
特徴とするものである。
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された高濃度第二導電型
素子分離領域と、前記高濃度第一導電型ドレイン領域と
電気的に接続されたドレイン電極と、該ドレイン電極に
電気的に接続されたドレインボンディングパッドとを有
して成る半導体装置において、前記ドレイン電極が第三
の絶縁層を介して前記高濃度第二導電型素子分離領域を
跨いで外側まで延設され、前記ドレインボンディングパ
ッドが、前記高濃度第二導電型素子分離領域を跨いだ外
側で前記ドレイン電極と電気的に接続されて成ることを
特徴とするものである。
【００２２】請求項２記載の発明は、請求項１記載の半
導体装置において、前記高濃度第二導電型素子分離領域
を跨いで外側の前記第一導電型半導体層内に、該第一導
電型半導体層の表面から前記第一の絶縁層に達する高濃
度第二導電型不純物領域が形成され、該高濃度第二導電
型不純物領域上に前記第三の絶縁層を介して前記ドレイ
ンボンディングパッドが配置され、前記高濃度第二導電
型不純物領域が前記高濃度第二導電型素子分離領域と離
間して成ることを特徴とするものである。
導体装置において、前記高濃度第二導電型素子分離領域
を跨いで外側の前記第一導電型半導体層内に、該第一導
電型半導体層の表面から前記第一の絶縁層に達する高濃
度第二導電型不純物領域が形成され、該高濃度第二導電
型不純物領域上に前記第三の絶縁層を介して前記ドレイ
ンボンディングパッドが配置され、前記高濃度第二導電
型不純物領域が前記高濃度第二導電型素子分離領域と離
間して成ることを特徴とするものである。
【００２３】請求項３記載の発明は、請求項１記載の半
導体装置において、前記高濃度第二導電型素子分離領域
を跨いで外側の前記第一導電型半導体層内に、該第一導
電型半導体層の表面から前記第一の絶縁層に達する高濃
度第二導電型不純物領域が形成され、該高濃度第二導電
型不純物領域内に、絶縁分離されて成る第一導電型半導
体領域が形成され、該第一導電型半導体領域上に、前記
第三の絶縁層を介して前記ドレインボンディングパッド
が配置され、前記高濃度第二導電型不純物領域が前記高
濃度第二導電型素子分離領域と離間して成ることを特徴
とするものである。
導体装置において、前記高濃度第二導電型素子分離領域
を跨いで外側の前記第一導電型半導体層内に、該第一導
電型半導体層の表面から前記第一の絶縁層に達する高濃
度第二導電型不純物領域が形成され、該高濃度第二導電
型不純物領域内に、絶縁分離されて成る第一導電型半導
体領域が形成され、該第一導電型半導体領域上に、前記
第三の絶縁層を介して前記ドレインボンディングパッド
が配置され、前記高濃度第二導電型不純物領域が前記高
濃度第二導電型素子分離領域と離間して成ることを特徴
とするものである。
【００２４】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体装置において、前記ドレ
インボンディングパッド直下及びその近傍の前記半導体
基板に、前記第一の絶縁層に達する貫通孔を形成したこ
とを特徴とするものである。
項３のいずれかに記載の半導体装置において、前記ドレ
インボンディングパッド直下及びその近傍の前記半導体
基板に、前記第一の絶縁層に達する貫通孔を形成したこ
とを特徴とするものである。
【００２５】請求項５記載の発明は、請求項１乃至請求
項４のいずれかに記載の半導体装置において、少なくと
も前記ドレインボンディングパッド直下の前記第三の絶
縁層が、シリコン酸化膜とシリコン窒化膜とから成る多
層膜で構成されて成ることを特徴とするものである。
項４のいずれかに記載の半導体装置において、少なくと
も前記ドレインボンディングパッド直下の前記第三の絶
縁層が、シリコン酸化膜とシリコン窒化膜とから成る多
層膜で構成されて成ることを特徴とするものである。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、以下の実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用できる。
図面に基づき説明する。なお、以下の実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用できる。
【００２７】＝実施形態１＝ 図１は、本発明の一実施形態に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド１１ａ形成箇所の寄生容量の等価回路図であ
る。本実施形態に係るLDMOSFETは、従来例として図１０
に示すLDMOSFETにおいて、ドレイン電極１１をｐ＋型素
子分離領域４を跨いで引き出し、ｐ＋型素子分離領域４
の外部にドレインボンディングパッド１１ａを形成した
構成である。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド１１ａ形成箇所の寄生容量の等価回路図であ
る。本実施形態に係るLDMOSFETは、従来例として図１０
に示すLDMOSFETにおいて、ドレイン電極１１をｐ＋型素
子分離領域４を跨いで引き出し、ｐ＋型素子分離領域４
の外部にドレインボンディングパッド１１ａを形成した
構成である。
【００２８】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ直下のパッシベーション膜１０による容量C1に、絶
縁層２による容量C2と、ｐ＋型素子分離領域４との接合
による容量C3との並列容量が直列に結合する直並列回路
となるため、従来の技術に示したような容量C1のみの場
合と比べると、ドレインボンディングパッド１１ａ形成
箇所の寄生容量（Cpad）は小さくなる。
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ直下のパッシベーション膜１０による容量C1に、絶
縁層２による容量C2と、ｐ＋型素子分離領域４との接合
による容量C3との並列容量が直列に結合する直並列回路
となるため、従来の技術に示したような容量C1のみの場
合と比べると、ドレインボンディングパッド１１ａ形成
箇所の寄生容量（Cpad）は小さくなる。
【００２９】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｐ＋型素子分離領域４のジ
ャンクション面積を約3.4×10-5ｃｍ2，絶縁層２の厚み
を約2μｍ，ドレイン面積を約2.9×１０-3ｃｍ2と考え
ると、C1≒0.75ｐＦ，C2≒5.0ｐＦ，C3≒1.6ｐＦであ
り、Cpad≒0.65ｐＦとなるから、ドレインボンディング
パッド１１ａ形成箇所の寄生容量（Cpad）は0.1ｐＦ減
少（13％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｐ＋型素子分離領域４のジ
ャンクション面積を約3.4×10-5ｃｍ2，絶縁層２の厚み
を約2μｍ，ドレイン面積を約2.9×１０-3ｃｍ2と考え
ると、C1≒0.75ｐＦ，C2≒5.0ｐＦ，C3≒1.6ｐＦであ
り、Cpad≒0.65ｐＦとなるから、ドレインボンディング
パッド１１ａ形成箇所の寄生容量（Cpad）は0.1ｐＦ減
少（13％削減）される。
【００３０】＝実施形態２＝ 図２は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、ドレインボンディングパ
ッド１１ａの下部及びその近傍のｎ型半導体層３内に、
表面から絶縁層２に到達するように高濃度第二導電型不
純物領域であるｐ＋型浮遊電位領域１２が形成された構
成である。ここで、ｐ＋型浮遊電位領域１２とｐ＋型素
子分離領域４とは離間されて成る。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、ドレインボンディングパ
ッド１１ａの下部及びその近傍のｎ型半導体層３内に、
表面から絶縁層２に到達するように高濃度第二導電型不
純物領域であるｐ＋型浮遊電位領域１２が形成された構
成である。ここで、ｐ＋型浮遊電位領域１２とｐ＋型素
子分離領域４とは離間されて成る。
【００３１】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
のパッシベーション膜１０による容量C1と、絶縁層２に
よる容量C4と、ｐ＋型素子分離領域４による容量C5と、
ｐ＋型浮遊電位領域１２の接合による容量C6との直並列
回路となる。
おいては、ドレインボンディングパッド１１ａ形成箇所
のパッシベーション膜１０による容量C1と、絶縁層２に
よる容量C4と、ｐ＋型素子分離領域４による容量C5と、
ｐ＋型浮遊電位領域１２の接合による容量C6との直並列
回路となる。
【００３２】ここで、本実施形態においては、ｐ＋型浮
遊電位領域１２の接合容量C8にｐ＋型素子分離領域４の
接合容量C7が直列に結合することで、ドレインボンディ
ングパッド１１ａ形成箇所の寄生容量（Cpad）は、実施
形態２における寄生容量（Cpad）よりも更に小さくな
る。
遊電位領域１２の接合容量C8にｐ＋型素子分離領域４の
接合容量C7が直列に結合することで、ドレインボンディ
ングパッド１１ａ形成箇所の寄生容量（Cpad）は、実施
形態２における寄生容量（Cpad）よりも更に小さくな
る。
【００３３】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｐ＋型浮遊電位領域１２の
側壁の面積を約1.1×10-5ｃｍ2，絶縁層２の厚みを約2
μｍ，ドレイン面積を約1.4×10-2ｃｍ2と考えると、C1
≒0.75ｐＦ，C4≒0.55ｐＦ，C5≒1.6ｐＦ，C6≒0.34ｐ
Ｆであり、Cpad≒0.40ｐＦとなるから、ドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量（Cpad）は0.35
ｐＦ減少（47％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｐ＋型浮遊電位領域１２の
側壁の面積を約1.1×10-5ｃｍ2，絶縁層２の厚みを約2
μｍ，ドレイン面積を約1.4×10-2ｃｍ2と考えると、C1
≒0.75ｐＦ，C4≒0.55ｐＦ，C5≒1.6ｐＦ，C6≒0.34ｐ
Ｆであり、Cpad≒0.40ｐＦとなるから、ドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量（Cpad）は0.35
ｐＦ減少（47％削減）される。
【００３４】＝実施形態３＝ 図３は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態２として
図２に示すLDMOSFETにおいて、ｐ＋型浮遊電位領域１２
内に、ｎ型半導体層３から成る第一導電型半導体領域で
あるｎ型半導体領域１３を形成し、ｎ型半導体領域１３
上にパッシベーション膜１０を介してドレインボンディ
ングパッド１１ａが形成された構成である。ここで、ｐ
＋型浮遊電位領域１２とｐ＋型素子分離領域４とは離間
されて成る。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態２として
図２に示すLDMOSFETにおいて、ｐ＋型浮遊電位領域１２
内に、ｎ型半導体層３から成る第一導電型半導体領域で
あるｎ型半導体領域１３を形成し、ｎ型半導体領域１３
上にパッシベーション膜１０を介してドレインボンディ
ングパッド１１ａが形成された構成である。ここで、ｐ
＋型浮遊電位領域１２とｐ＋型素子分離領域４とは離間
されて成る。
【００３５】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
のパッシベーション膜１０による容量C1と、絶縁層２に
よる容量C7と、ｐ＋型浮遊電位領域１２のｐ＋型素子分
離領域４側の容量C8と、ｐ＋型浮遊電位領域１２のｎ型
半導体領域１３側の容量C9と、ｐ＋型素子分離領域４の
容量C5との直並列回路となる。
おいては、ドレインボンディングパッド１１ａ形成箇所
のパッシベーション膜１０による容量C1と、絶縁層２に
よる容量C7と、ｐ＋型浮遊電位領域１２のｐ＋型素子分
離領域４側の容量C8と、ｐ＋型浮遊電位領域１２のｎ型
半導体領域１３側の容量C9と、ｐ＋型素子分離領域４の
容量C5との直並列回路となる。
【００３６】ここで、本実施形態においては、ｐ＋型素
子分離領域４の接合容量C5に、ｐ＋型浮遊電位領域１２
の外側及び内側の接合容量C8，C9が直列に結合すること
で、ドレインボンディングパッド１１ａ形成箇所の寄生
容量（Cpad）は、実施形態２における寄生容量（Cpad）
よりも更に小さくなる。
子分離領域４の接合容量C5に、ｐ＋型浮遊電位領域１２
の外側及び内側の接合容量C8，C9が直列に結合すること
で、ドレインボンディングパッド１１ａ形成箇所の寄生
容量（Cpad）は、実施形態２における寄生容量（Cpad）
よりも更に小さくなる。
【００３７】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｐ＋型浮遊電位領域１２の
側壁の面積を約1.1×10-5ｃｍ2，絶縁層２の厚みを約2
μｍ，ドレイン面積を約1.4×10-2ｃｍ2と考えると、C1
≒0.75ｐＦ，C7≒0.55ｐＦ，C5≒1.6ｐＦ，C8≒0.34ｐ
Ｆ，C9≒0.34ｐＦであり、Cpad≒0.36ｐＦとなるから、
ドレインボンディングパッド１１ａ形成箇所の寄生容量
（Cpad）は0.39ｐＦ減少（52％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｐ＋型浮遊電位領域１２の
側壁の面積を約1.1×10-5ｃｍ2，絶縁層２の厚みを約2
μｍ，ドレイン面積を約1.4×10-2ｃｍ2と考えると、C1
≒0.75ｐＦ，C7≒0.55ｐＦ，C5≒1.6ｐＦ，C8≒0.34ｐ
Ｆ，C9≒0.34ｐＦであり、Cpad≒0.36ｐＦとなるから、
ドレインボンディングパッド１１ａ形成箇所の寄生容量
（Cpad）は0.39ｐＦ減少（52％削減）される。
【００３８】＝実施形態４＝ 図４は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、ドレインボンディングパ
ッド１１ａ下部の半導体基板１に、半導体基板１の裏面
側（SOI基板のパッシベーション膜１０形成面と異なる
面側）から絶縁層２に達する、ドレインボンディングパ
ッド１１ａの大きさと略同様の大きさの貫通孔１４が形
成された構成である。ここで、貫通孔１４の開口面積
は、ドレインボンディングパッド１１ａの開口面積と同
等以上となっている。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、ドレインボンディングパ
ッド１１ａ下部の半導体基板１に、半導体基板１の裏面
側（SOI基板のパッシベーション膜１０形成面と異なる
面側）から絶縁層２に達する、ドレインボンディングパ
ッド１１ａの大きさと略同様の大きさの貫通孔１４が形
成された構成である。ここで、貫通孔１４の開口面積
は、ドレインボンディングパッド１１ａの開口面積と同
等以上となっている。
【００３９】なお、貫通孔１４は、TMAH（Tetra Methy
l Ammonium Hydroxide）等の異方性エッチャントを用
いたウェットエッチングや、プラズマを用いたドライエ
ッチングによって形成することができる。
l Ammonium Hydroxide）等の異方性エッチャントを用
いたウェットエッチングや、プラズマを用いたドライエ
ッチングによって形成することができる。
【００４０】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ直下の半
導体基板１に貫通孔１４が形成されているため、絶縁層
２による容量が殆ど発生せず、ドレインボンディングパ
ッド１１ａ形成箇所の寄生容量（Cpad）は、ドレインボ
ンディングパッド１１ａ形成箇所のパッシベーション膜
１０による容量C1と、ｐ＋型素子分離領域４による容量
C3との直列結合となり、従来の技術に示したような容量
C1のみの場合と比べると、ドレインボンディングパッド
１１ａ形成箇所の寄生容量（Cpad）は小さくなる。
おいては、ドレインボンディングパッド１１ａ直下の半
導体基板１に貫通孔１４が形成されているため、絶縁層
２による容量が殆ど発生せず、ドレインボンディングパ
ッド１１ａ形成箇所の寄生容量（Cpad）は、ドレインボ
ンディングパッド１１ａ形成箇所のパッシベーション膜
１０による容量C1と、ｐ＋型素子分離領域４による容量
C3との直列結合となり、従来の技術に示したような容量
C1のみの場合と比べると、ドレインボンディングパッド
１１ａ形成箇所の寄生容量（Cpad）は小さくなる。
【００４１】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ジャンクション面積を約3.4
×10-5ｃｍ2と考えると、C1≒0.75ｐＦ，C3≒1.6ｐＦで
あり、Cpad≒0.51ｐＦとなるから、ドレインボンディン
グパッド１１ａ形成箇所の寄生容量（Cpad）は0.24ｐＦ
減少（32％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ -3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ジャンクション面積を約3.4
×10-5ｃｍ2と考えると、C1≒0.75ｐＦ，C3≒1.6ｐＦで
あり、Cpad≒0.51ｐＦとなるから、ドレインボンディン
グパッド１１ａ形成箇所の寄生容量（Cpad）は0.24ｐＦ
減少（32％削減）される。
【００４２】＝実施形態５＝ 図５は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＥ
ーＥ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、パッシベーション膜１０
と、ドレイン電極１１及びドレインボンディングパッド
１１ａとの間にシリコン窒化膜１５を介在させた構成で
ある。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＥ
ーＥ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、パッシベーション膜１０
と、ドレイン電極１１及びドレインボンディングパッド
１１ａとの間にシリコン窒化膜１５を介在させた構成で
ある。
【００４３】なお、本実施形態においては、パッシベー
ション膜１０と、ドレイン電極１１及びドレインボンデ
ィングパッド１１ａとの間にシリコン窒化膜１５のみを
介在させるようにしたが、これに限定されるものではな
く、多層膜を介在させるようにしても良い。
ション膜１０と、ドレイン電極１１及びドレインボンデ
ィングパッド１１ａとの間にシリコン窒化膜１５のみを
介在させるようにしたが、これに限定されるものではな
く、多層膜を介在させるようにしても良い。
【００４４】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ形成箇所のパッシベーション膜１０による容量C1
と、ドレインボンディングパッド１１ａ形成箇所のシリ
コン窒化膜１５による容量C10と、絶縁層２による容量C
2と、ｐ＋型素子分離領域４による容量C3との直並列回
路となる。
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ形成箇所のパッシベーション膜１０による容量C1
と、ドレインボンディングパッド１１ａ形成箇所のシリ
コン窒化膜１５による容量C10と、絶縁層２による容量C
2と、ｐ＋型素子分離領域４による容量C3との直並列回
路となる。
【００４５】本実施形態における寄生容量（Cpad）の低
減を具体的に示すと、ドレインボンディングパッド１１
ａの面積を約145μｍ□，ドレインボンディングパッド
１１ａ直下のパッシベーション膜１０の厚みを約1μ
ｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体層３
の濃度を約7×1015ｃｍ-3，ｐ＋型素子分離領域４の濃
度を約1×1018ｃｍ-3，ｐ＋型素子分離領域４のジャン
クション面積を約3.4×10-5ｃｍ2，シリコン窒化膜１４
の厚みを約0.5μｍ，絶縁層２の厚みを約2μｍ，ドレイ
ン面積を約1.4×10-2ｃｍ2と考えると、C1≒0.75ｐＦ，
C2≒0.55ｐＦ，C3≒1.6ｐＦ，C10≒2.6ｐＦであり、Cpa
d≒0.46ｐＦとなるから、ドレインボンディングパッド
１１ａ形成箇所の寄生容量（Cpad）は0.29ｐＦ減少（39
％削減）される。
減を具体的に示すと、ドレインボンディングパッド１１
ａの面積を約145μｍ□，ドレインボンディングパッド
１１ａ直下のパッシベーション膜１０の厚みを約1μ
ｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体層３
の濃度を約7×1015ｃｍ-3，ｐ＋型素子分離領域４の濃
度を約1×1018ｃｍ-3，ｐ＋型素子分離領域４のジャン
クション面積を約3.4×10-5ｃｍ2，シリコン窒化膜１４
の厚みを約0.5μｍ，絶縁層２の厚みを約2μｍ，ドレイ
ン面積を約1.4×10-2ｃｍ2と考えると、C1≒0.75ｐＦ，
C2≒0.55ｐＦ，C3≒1.6ｐＦ，C10≒2.6ｐＦであり、Cpa
d≒0.46ｐＦとなるから、ドレインボンディングパッド
１１ａ形成箇所の寄生容量（Cpad）は0.29ｐＦ減少（39
％削減）される。
【００４６】なお、本実施形態において、ドレイン電極
１１及びドレインボンディングパッド１１ａと、パッシ
ベーション膜１０との間にシリコン窒化膜１５を介在さ
せるようにしたが、上述の全ての実施形態においても適
用でき、シリコン窒化膜１５を介在させることによりさ
らに寄生容量を低減することができる。
１１及びドレインボンディングパッド１１ａと、パッシ
ベーション膜１０との間にシリコン窒化膜１５を介在さ
せるようにしたが、上述の全ての実施形態においても適
用でき、シリコン窒化膜１５を介在させることによりさ
らに寄生容量を低減することができる。
【００４７】また、実施形態４において、ドレインボン
ディングパッド１１ａ直下の半導体基板１に貫通孔１４
を形成するようにしたが、実施形態１〜３，５において
も適用でき、これにより絶縁層２による寄生容量成分を
なくすことができる。
ディングパッド１１ａ直下の半導体基板１に貫通孔１４
を形成するようにしたが、実施形態１〜３，５において
も適用でき、これにより絶縁層２による寄生容量成分を
なくすことができる。
【００４８】
【発明の効果】請求項１記載の発明は、半導体基板と半
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された高濃度第二導電型素子分離領域と、高濃
度第一導電型ドレイン領域と電気的に接続されたドレイ
ン電極と、ドレイン電極に電気的に接続されたドレイン
ボンディングパッドとを有して成る半導体装置におい
て、ドレイン電極が第三の絶縁層を介して高濃度第二導
電型素子分離領域を跨いで外側まで延設され、ドレイン
ボンディングパッドが、高濃度第二導電型素子分離領域
を跨いだ外側でドレイン電極と電気的に接続されて成る
ので、ドレインボンディングパッド直下の第三の絶縁層
による容量に、第一の絶縁層による容量と、高濃度第二
導電型素子分離領域による容量との並列回路を直列に容
量結合することとなり、ドレインボンディングパッドを
絶縁ゲート及びソース領域の外側に形成した場合の、ド
レインボンディングパッドにより形成される寄生容量を
小さくし、かつ、出力容量を低減化することのできる半
導体装置を提供することができた。
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された高濃度第二導電型素子分離領域と、高濃
度第一導電型ドレイン領域と電気的に接続されたドレイ
ン電極と、ドレイン電極に電気的に接続されたドレイン
ボンディングパッドとを有して成る半導体装置におい
て、ドレイン電極が第三の絶縁層を介して高濃度第二導
電型素子分離領域を跨いで外側まで延設され、ドレイン
ボンディングパッドが、高濃度第二導電型素子分離領域
を跨いだ外側でドレイン電極と電気的に接続されて成る
ので、ドレインボンディングパッド直下の第三の絶縁層
による容量に、第一の絶縁層による容量と、高濃度第二
導電型素子分離領域による容量との並列回路を直列に容
量結合することとなり、ドレインボンディングパッドを
絶縁ゲート及びソース領域の外側に形成した場合の、ド
レインボンディングパッドにより形成される寄生容量を
小さくし、かつ、出力容量を低減化することのできる半
導体装置を提供することができた。
【００４９】請求項２記載の発明は、請求項１記載の半
導体装置において、高濃度第二導電型素子分離領域を跨
いで外側の第一導電型半導体層内に、第一導電型半導体
層の表面から第一の絶縁層に達する高濃度第二導電型不
純物領域が形成され、高濃度第二導電型不純物領域上に
第三の絶縁層を介してドレインボンディングパッドが配
置され、高濃度第二導電型不純物領域が高濃度第二導電
型素子分離領域と離間して成るので、高濃度第二導電型
素子分離領域の接合容量に高濃度第二導電型不純物領域
の接合容量が直列結合されることになり、ドレインボン
ディングパッドにより形成される寄生容量を小さくし、
かつ、出力容量を低減化することができる。
導体装置において、高濃度第二導電型素子分離領域を跨
いで外側の第一導電型半導体層内に、第一導電型半導体
層の表面から第一の絶縁層に達する高濃度第二導電型不
純物領域が形成され、高濃度第二導電型不純物領域上に
第三の絶縁層を介してドレインボンディングパッドが配
置され、高濃度第二導電型不純物領域が高濃度第二導電
型素子分離領域と離間して成るので、高濃度第二導電型
素子分離領域の接合容量に高濃度第二導電型不純物領域
の接合容量が直列結合されることになり、ドレインボン
ディングパッドにより形成される寄生容量を小さくし、
かつ、出力容量を低減化することができる。
【００５０】請求項３記載の発明は、請求項１記載の半
導体装置において、高濃度第二導電型素子分離領域を跨
いで外側の第一導電型半導体層内に、第一導電型半導体
層の表面から第一の絶縁層に達する高濃度第二導電型不
純物領域が形成され、高濃度第二導電型不純物領域内
に、絶縁分離されて成る第一導電型半導体領域が形成さ
れ、第一導電型半導体領域上に、第三の絶縁層を介して
ドレインボンディングパッドが配置され、高濃度第二導
電型不純物領域が高濃度第二導電型素子分離領域と離間
して成るので、高濃度第二導電型素子分離領域の接合容
量に、高濃度第二導電型不純物領域の外側及び内側の接
合容量が直列に結合されることになり、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することができる。
導体装置において、高濃度第二導電型素子分離領域を跨
いで外側の第一導電型半導体層内に、第一導電型半導体
層の表面から第一の絶縁層に達する高濃度第二導電型不
純物領域が形成され、高濃度第二導電型不純物領域内
に、絶縁分離されて成る第一導電型半導体領域が形成さ
れ、第一導電型半導体領域上に、第三の絶縁層を介して
ドレインボンディングパッドが配置され、高濃度第二導
電型不純物領域が高濃度第二導電型素子分離領域と離間
して成るので、高濃度第二導電型素子分離領域の接合容
量に、高濃度第二導電型不純物領域の外側及び内側の接
合容量が直列に結合されることになり、ドレインボンデ
ィングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することができる。
【００５１】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体装置において、ドレイン
ボンディングパッド直下及びその近傍の半導体基板に、
第一の絶縁層に達する貫通孔を形成したので、第一の絶
縁層による寄生容量成分が無くなり、ドレインボンディ
ングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することができる。
項３のいずれかに記載の半導体装置において、ドレイン
ボンディングパッド直下及びその近傍の半導体基板に、
第一の絶縁層に達する貫通孔を形成したので、第一の絶
縁層による寄生容量成分が無くなり、ドレインボンディ
ングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することができる。
【００５２】請求項５記載の発明は、請求項１乃至請求
項４のいずれかに記載の半導体装置において、少なくと
もドレインボンディングパッド直下の第三の絶縁層が、
シリコン酸化膜とシリコン窒化膜とから成る多層膜で構
成されて成るので、シリコン酸化膜による容量と、シリ
コン窒化膜による容量とが直列に結合されることにな
り、ドレインボンディングパッドにより形成される寄生
容量を小さくし、かつ、出力容量を低減化することがで
きる。
項４のいずれかに記載の半導体装置において、少なくと
もドレインボンディングパッド直下の第三の絶縁層が、
シリコン酸化膜とシリコン窒化膜とから成る多層膜で構
成されて成るので、シリコン酸化膜による容量と、シリ
コン窒化膜による容量とが直列に結合されることにな
り、ドレインボンディングパッドにより形成される寄生
容量を小さくし、かつ、出力容量を低減化することがで
きる。
【図１】本発明の一実施形態に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド形成箇所の寄生容量の等価回路図である。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド形成箇所の寄生容量の等価回路図である。
【図２】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
【図３】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
【図４】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
【図５】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＥ
ーＥ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＥ
ーＥ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
【図６】従来例に係る光結合型半導体リレーの一部を示
す概略平面配置図である。
す概略平面配置図である。
【図７】従来例に係る光結合型半導体リレーの概略断面
図である。
図である。
【図８】従来例に係る光結合型半導体リレーの出力端子
間容量の容量成分を示す等価回路図である。
間容量の容量成分を示す等価回路図である。
【図９】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略
断面図である。
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略
断面図である。
【図１０】従来例に係るSOI構造型のLDMOSFETを示す概
略構成図であり、（ａ）は上面から見た状態を示す概略
平面図であり、（ｂ）は（ａ）におけるＧーＧ’での概
略断面図である。
略構成図であり、（ａ）は上面から見た状態を示す概略
平面図であり、（ｂ）は（ａ）におけるＧーＧ’での概
略断面図である。
１ 半導体基板 ２ 絶縁層 ３ ｎ型半導体層 ４ ｐ＋型素子分離領域 ５ ｎ＋型ドレイン領域 ６ ｐ型ウェル領域 ７ ｎ＋型ソース領域 ８ ゲート酸化膜 ９ 絶縁ゲート １０ パッシベーション膜 １１ ドレイン電極 １１ａ ドレインボンディングパッド １２ ｐ＋型浮遊電位領域 １３ ｎ型半導体領域 １４ 貫通孔 １５ シリコン窒化膜 １６ 太陽電池 １６ａ カソード １６ｂ アノード １７ MOSFET １７ａ ソース電極 １７ｂ ドレイン電極 １７ｃ ゲート電極 １８ GND端子フレーム １９ ボンディングワイヤ ２０ 出力端子フレーム ２１ 入力端子フレーム ２２ 発光ダイオード ２３ 遮光性樹脂 ２４ 透光性樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (5)
- 【請求項１】 半導体基板と該半導体基板上に第一の絶
縁層を介して形成された第一導電型半導体層とから成る
SOI基板と、該第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ドレイン領域と、前記高濃度第一導電型ドレイン
領域と離間して囲むとともに、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に形
成された第二導電型ウェル領域と、該第二導電型ウェル
領域に内包され、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された高濃
度第一導電型ソース領域と、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上に第二の絶縁層を介
して形成された絶縁ゲートと、前記高濃度第一導電型ソ
ース領域を囲むとともに、前記第一導電型半導体層の表
面から前記第一の絶縁層に達するように形成された高濃
度第二導電型素子分離領域と、前記高濃度第一導電型ド
レイン領域と電気的に接続されたドレイン電極と、該ド
レイン電極に電気的に接続されたドレインボンディング
パッドとを有して成る半導体装置において、前記ドレイ
ン電極が第三の絶縁層を介して前記高濃度第二導電型素
子分離領域を跨いで外側まで延設され、前記ドレインボ
ンディングパッドが、前記高濃度第二導電型素子分離領
域を跨いだ外側で前記ドレイン電極と電気的に接続され
て成ることを特徴とする半導体装置。 - 【請求項２】 前記高濃度第二導電型素子分離領域を跨
いで外側の前記第一導電型半導体層内に、該第一導電型
半導体層の表面から前記第一の絶縁層に達する高濃度第
二導電型不純物領域が形成され、該高濃度第二導電型不
純物領域上に前記第三の絶縁層を介して前記ドレインボ
ンディングパッドが配置され、前記高濃度第二導電型不
純物領域が前記高濃度第二導電型素子分離領域と離間し
て成ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記高濃度第二導電型素子分離領域を跨
いで外側の前記第一導電型半導体層内に、該第一導電型
半導体層の表面から前記第一の絶縁層に達する高濃度第
二導電型不純物領域が形成され、該高濃度第二導電型不
純物領域内に、絶縁分離されて成る第一導電型半導体領
域が形成され、該第一導電型半導体領域上に、前記第三
の絶縁層を介して前記ドレインボンディングパッドが配
置され、前記高濃度第二導電型不純物領域が前記高濃度
第二導電型素子分離領域と離間して成ることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】 前記ドレインボンディングパッド直下及
びその近傍の前記半導体基板に、前記第一の絶縁層に達
する貫通孔を形成したことを特徴とする請求項１乃至請
求項３のいずれかに記載の半導体装置。 - 【請求項５】 少なくとも前記ドレインボンディングパ
ッド直下の前記第三の絶縁層が、シリコン酸化膜とシリ
コン窒化膜とから成る多層膜で構成されて成ることを特
徴とする請求項１乃至請求項４のいずれかに記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35257597A JP3562282B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35257597A JP3562282B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186555A true JPH11186555A (ja) | 1999-07-09 |
| JP3562282B2 JP3562282B2 (ja) | 2004-09-08 |
Family
ID=18424996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35257597A Expired - Fee Related JP3562282B2 (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3562282B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG93847A1 (en) * | 1999-10-27 | 2003-01-21 | Inst Of Microelectronics | Step ldd ldmosfet |
| DE102009023899A1 (de) | 2008-06-25 | 2010-07-29 | Panasonic Electric Works Co., Ltd., Kadoma-shi | Halbleiterbauelement, welches eine Ausgangskapazität aufgrund von parasitärer Kapazität reduziert |
| CN110429082A (zh) * | 2018-05-01 | 2019-11-08 | 瑞萨电子株式会社 | 半导体装置及其制造方法 |
-
1997
- 1997-12-22 JP JP35257597A patent/JP3562282B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG93847A1 (en) * | 1999-10-27 | 2003-01-21 | Inst Of Microelectronics | Step ldd ldmosfet |
| DE102009023899A1 (de) | 2008-06-25 | 2010-07-29 | Panasonic Electric Works Co., Ltd., Kadoma-shi | Halbleiterbauelement, welches eine Ausgangskapazität aufgrund von parasitärer Kapazität reduziert |
| US7968943B2 (en) | 2008-06-25 | 2011-06-28 | Panasonic Electric Works Co., Ltd. | Semiconductor device reducing output capacitance due to parasitic capacitance |
| CN110429082A (zh) * | 2018-05-01 | 2019-11-08 | 瑞萨电子株式会社 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3562282B2 (ja) | 2004-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100719301B1 (ko) | 게이트 전극과 필드판 전극을 갖는 횡형 박막 실리콘-온-절연체 디바이스 | |
| US8237195B2 (en) | Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate | |
| US20060197156A1 (en) | Power semiconductor and method of fabrication | |
| JPWO2002097888A1 (ja) | 電力用半導体装置 | |
| US20140117438A1 (en) | Semiconductor Device and Method for Manufacturing a Semiconductor Device | |
| JPH11266018A (ja) | 半導体装置 | |
| JP2010010256A (ja) | 半導体装置 | |
| JPH1093023A (ja) | 半導体装置 | |
| JP3562282B2 (ja) | 半導体装置 | |
| JP3489362B2 (ja) | 半導体装置及びその製造方法 | |
| JP3513851B2 (ja) | 半導体装置 | |
| JP2943922B2 (ja) | 半導体リレー用出力接点素子 | |
| JP3319999B2 (ja) | 半導体スイッチ素子 | |
| JP3282571B2 (ja) | 半導体装置 | |
| US6515332B1 (en) | Insulated-gate field-effect semiconductor device | |
| JP2007324361A (ja) | 半導体装置及びその製造方法 | |
| JPH11220133A (ja) | 半導体装置 | |
| JPH11186559A (ja) | 半導体装置 | |
| JPH09205210A (ja) | 誘電体分離型半導体装置 | |
| JP4345186B2 (ja) | 半導体装置 | |
| JPH11191627A (ja) | 半導体装置 | |
| JPH11186560A (ja) | 半導体装置 | |
| US20230075374A1 (en) | Semiconductor-on-insulator device with lightly doped extension region | |
| JP2000091588A (ja) | 半導体装置 | |
| JPH1154787A (ja) | 光結合型半導体リレー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040524 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |