CN109411413B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，所述方法包括以下步骤：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域中分别形成有栅极，所述栅极的顶部表面形成有硬掩膜层，所述第一区域中的硬掩膜层的厚度大于所述第二区域中的硬掩膜层的厚度；形成保护层，所述保护层覆盖所述半导体衬底的表面与所述栅极的侧壁，且暴露出所述硬掩膜层的顶部；刻蚀去除所述硬掩膜层；去除所述保护层；形成覆盖所述半导体衬底和栅极的第一层间介质层；平坦化所述第一层间介质层直至暴露出所述栅极的顶部。本发明方案可以有效地避免硬掩膜层厚度不均匀对第一层间介质层平坦化工艺的影响。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
在多种半导体器件的工艺制程中，在栅极的顶部表面形成有硬掩膜层，以在离子注入等工艺中对栅极进行保护。通常所述硬掩膜层会在平坦化第一层间介质层(InterLayer Dielectric-1，ILD-1)的步骤中去除，以暴露出所述栅极的顶部。
但是，在现有技术中，容易发生在同一片晶圆上硬掩膜层厚度不均匀的问题，进而对后续工艺造成影响，并且使得平坦化后留下的栅极厚度不均匀，导致半导体器件的性能下降。
具体而言，可以是由于晶圆中心区域与边缘区域的工艺精度的差异导致晶圆中心区域与边缘区域的硬掩膜层厚度不一致，还可以是由于在多晶硅干法刻蚀(Poly Dry-etch)工艺中，对于长沟道器件和短沟道器件的硬掩膜层具有不同的刻蚀速率，导致刻蚀后在晶圆长沟道器件区域和短沟道器件区域的硬掩膜层厚度不一致。
发明内容
本发明解决的技术问题是提供一种半导体器件的形成方法，可以有效地避免硬掩膜层厚度不均匀对第一层间介质层平坦化工艺的影响。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括以下步骤：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域中分别形成有栅极，所述栅极的顶部表面形成有硬掩膜层，所述第一区域中的硬掩膜层的厚度大于所述第二区域中的硬掩膜层的厚度；形成保护层，所述保护层覆盖所述半导体衬底的表面与所述栅极的侧壁，且暴露出所述硬掩膜层的顶部；刻蚀去除所述硬掩膜层；去除所述保护层；形成覆盖所述半导体衬底和栅极的第一层间介质层；平坦化所述第一层间介质层直至暴露出所述栅极的顶部
可选的，所述形成保护层包括：形成覆盖所述半导体衬底的表面与所述栅极的侧壁的初始层间介质层；对所述初始层间介质层进行回刻蚀；形成牺牲层以覆盖所述硬掩膜层与所述初始层间介质层；去除所述牺牲层的一部分以形成所述保护层。
可选的，所述形成牺牲层以覆盖所述硬掩膜层与所述初始层间介质层包括：采用第一等离子体刻蚀工艺对所述初始层间介质层刻蚀，刻蚀中产生的聚合物形成所述牺牲层。
可选的，所述第一等离子体刻蚀工艺采用的气体包括以下一项或多项：氟离子、氯离子和碳离子。
可选的，所述第一等离子体刻蚀工艺采用的刻蚀温度为60摄氏度至80摄氏度。
可选的，所述聚合物层的厚度为60纳米至100纳米。
可选的，所述牺牲层选自：聚合物层、光阻层、抗反射层和有机介质层。
可选的，所述去除所述牺牲层的一部分以形成保护层包括：采用第二等离子体刻蚀工艺去除所述牺牲层的一部分以形成所述保护层。
可选的，所述第二等离子体刻蚀工艺采用的气体包括氧气或氢气。
可选的，对所述初始层间介质层进行回刻蚀之前，还包括：以所述硬掩膜层作为停止层，平坦化所述初始层间介质层。
可选的，在所述刻蚀去除所述硬掩膜层之前，还包括：去除所述硬掩膜层上的所述初始层间介质层，以全部暴露出所述硬掩膜层的顶部。
可选的，采用干法刻蚀工艺刻蚀去除所述硬掩膜层。
可选的，所述干法刻蚀工艺采用的气体包括以下一项或多项：碳离子、氢离子和氟离子；所述干法刻蚀工艺采用的刻蚀温度为70摄氏度至90摄氏度。
可选的，所述半导体器件的形成方法还包括：去除所述栅极以形成凹槽；在所述凹槽内填充金属以形成金属栅极。
可选的，所述第一区域用于形成短沟道器件，所述第二区域用于形成长沟道器件，所述长沟道器件的栅极宽度长于所述短沟道器件的栅极宽度。
可选的，所述短沟道器件包括以下一项或多项：静态随机存取存储器、N型核心元器件或P型核心元器件。
可选的，所述长沟道器件包括以下一项或多项：长沟道NMOS器件或长沟道PMOS器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域中分别形成有栅极，所述栅极的顶部表面形成有硬掩膜层，所述第一区域中的硬掩膜层的厚度大于所述第二区域中的硬掩膜层的厚度；形成保护层，所述保护层覆盖所述半导体衬底的表面与所述栅极的侧壁，且暴露出所述硬掩膜层的顶部；刻蚀去除所述硬掩膜层；去除所述保护层；形成覆盖所述半导体衬底和栅极的第一层间介质层；平坦化所述第一层间介质层直至暴露出所述栅极的顶部。采用本发明实施例的方案，可以在平坦化第一层间介质层之前，形成保护层对半导体衬底的表面与栅极的侧壁进行保护，并且去除硬掩膜层，从而在对第一层间介质层进行平坦化时，避免在不同区域具有不同厚度的硬掩膜层对其产生影响。
进一步，所述保护层可以是通过形成覆盖硬掩膜层与初始层间介质层的牺牲层，进而去除牺牲层的一部分得到的。采用本发明实施例的方案，可以通过先形成较厚的牺牲层，进而控制去除量，以使保护层暴露出所述硬掩膜层的顶部，相比于准确地直接形成暴露出所述硬掩膜层的保护层，可以降低工艺难度。
进一步，所述牺牲层可以是聚合物层，并且通过采用第一等离子体刻蚀工艺对所述初始层间介质层刻蚀形成的。在本发明实施例中，聚合物层可以采用包括氟离子、氯离子和碳离子的气体，通过刻蚀初始层间介质层形成。相比于光阻层、抗反射层或有机介质层均需要额外购买材料，通过刻蚀工艺产生聚合物层可以降低成本；更进一步地，相比于使用光阻层需要额外的曝光步骤，通过刻蚀工艺产生聚合物层具有较少的工艺步骤和较低的工艺复杂度；更进一步地，后续工艺步骤为采用刻蚀机台去除牺牲层，相比于形成光阻层、抗反射层或有机介质层后均需要从其他机台更换至刻蚀机台，通过刻蚀工艺产生聚合物层后，不需要更换机台即可进行下一步骤，从而可以提高制造效率。
进一步，在半导体器件中同时存在长沟道器件和短沟道器件时，由于在多晶硅干法刻蚀工艺中，对于长沟道器件和短沟道器件的硬掩膜层具有不同的刻蚀速率，往往导致在短沟道器件区域的硬掩膜层厚于在长沟道器件区域的硬掩膜层。采用本发明实施例的方案，由于提前去除了硬掩膜层，可以使得长沟道器件和短沟道器件的栅极厚度更加一致。
进一步，在本发明实施例中，提前去除了硬掩膜层，在采用平坦化工艺研磨第一层间介质层的步骤中，由于待研磨的初始层间介质层、第一层间介质层和栅氧化层均为氧化物，可以采用同一研磨步骤进行研磨。相比于现有技术中，需要配置两个平坦化步骤以分别平坦化硬掩膜层与氧化物，提高了第一层间介质层平坦化工艺步骤的制造效率。
附图说明
图1至图4是一种半导体器件形成过程的剖面结构示意图；
图5是本发明实施例中一种半导体器件的形成方法的流程图；
图6至图11是本发明实施例中一种半导体器件的形成方法的剖面结构示意图。
具体实施方式
在多种半导体器件的工艺制程中，在栅极的顶部表面形成有硬掩膜层，以在离子注入等工艺中对栅极进行保护，通常所述硬掩膜层会在平坦化第一层间介质层的步骤中去除，以暴露出所述栅极的顶部。
图1至图4是一种半导体器件形成过程的剖面结构示意图。
参照图1，提供半导体衬底100，所述半导体衬底100包括第一区域A和第二区域B，所述第一区域A和第二区域B中分别形成有栅极130，所述第一区域A的栅极130的顶部表面形成有硬掩膜层111，所述第二区域B的栅极130的顶部表面形成有硬掩膜层112，所述第一区域A中的硬掩膜层111的厚度大于所述第二区域B中的硬掩膜层112的厚度。
其中，所述半导体衬底100为硅衬底。或者，所述半导体衬底100的材料还可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述第一区域A和第二区域B可以分别是晶圆上长沟道器件区域和短沟道器件区域。由于在多晶硅干法刻蚀工艺中，对于长沟道器件和短沟道器件的硬掩膜层具有不同的刻蚀速率，导致第一区域A和第二区域B的硬掩膜层厚度不同。或者，所述第一区域A和第二区域B还可以是晶圆上不同位置的区域，例如为中心区域和边缘区域，由于工艺精度的差异，导致第一区域A和第二区域B的硬掩膜层厚度不同。
所述硬掩膜层111和112的材料可以为氮化硅。在后续进行平坦化工艺时，所述硬掩膜层111和112的顶部表面可以作为平坦化工艺的停止位置，并且，所述硬掩膜层111和112还可以对所述栅极130的顶部表面进行保护。
参照图2，形成覆盖所述半导体衬底100的表面与所述栅极130的侧壁的初始层间介质层121，并且对所述初始层间介质层121进行回刻蚀。
其中，所述初始层间介质层(Inter Layer Dielectric-0，ILD-0)121的材料可以为氧化物，例如为SiO2或SiOC，可以采用化学气相沉积法形成。
所述初始层间介质层121的形成过程可以包括：形成覆盖半导体衬底100的表面、栅极130的侧壁与硬掩膜层111及112的初始层间介质层121；以硬掩膜层111及112作为停止层，采用化学机械研磨工艺平坦化所述初始层间介质层121；对所述初始层间介质层121进行回刻蚀(Etch-back)。
需要指出的是，由于硬掩膜层111及112厚度不同，在对所述初始层间介质层121进行回刻蚀之后，可能存在暴露出硬掩膜层111的顶部但是未能暴露出硬掩膜层112的顶部的情况。
进一步地，可以通过流体化学气相沉积工艺(Flowable Chemical VaporDeposition，FCVD)，采用SiCoNi对所述初始层间介质层121进行回刻蚀。
参照图3，形成覆盖半导体衬底100、栅极130、硬掩膜层111和硬掩膜层112以及初始层间介质层121的第一层间介质层122。
其中，所述第一层间介质层122的材料可以为氧化物，例如为SiO2或SiOC，可以采用化学气相沉积法形成。
参照图4，采用化学机械研磨工艺平坦化所述第一层间介质层122直至暴露出栅极130(参照图3)的顶部。
具体地，由于第一区域A的硬掩膜层111(参照图3)的厚度大于第二区域B的硬掩膜层112(参照图3)的厚度，因此在平坦化后的第一区域A上，仅将硬掩膜层113研磨至较薄的厚度，却未能露出栅极130的顶部；在平坦化后的第二区域B上，不仅研磨去除硬掩膜层112(参照图3)，还容易在研磨过程中损伤栅极131(参照图3)，导致研磨后留下的栅极131的厚度比栅极130薄。
需要指出的是，由于需要对硬掩膜层与氧化物进行平坦化，而平坦化硬掩膜层与氧化物需要采用不同的研磨材料，在现有技术中，需要分别配置两个平坦化步骤。其中，所述氧化物可以包括第一层间介质层122、初始层间介质层121以及栅氧化层132。
在图1至图4示出的方案中，容易发生在同一片晶圆上硬掩膜层厚度不均匀的问题，对第一层间介质层平坦化工艺造成影响，并且使得平坦化后留下的栅极厚度不均匀，导致半导体器件的性能下降。
在本发明实施例中，提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域中分别形成有栅极，所述栅极的顶部表面形成有硬掩膜层，所述第一区域中的硬掩膜层的厚度大于所述第二区域中的硬掩膜层的厚度；形成保护层，所述保护层覆盖所述半导体衬底的表面与所述栅极的侧壁，且暴露出所述硬掩膜层的顶部；刻蚀去除所述硬掩膜层；去除所述保护层；形成覆盖所述半导体衬底和栅极的第一层间介质层；平坦化所述第一层间介质层直至暴露出所述栅极的顶部。采用本发明实施例的方案，可以在平坦化第一层间介质层之前，形成保护层对半导体衬底的表面与栅极的侧壁进行保护，并且去除硬掩膜层，从而在对第一层间介质层进行平坦化时，避免在不同区域具有不同厚度的硬掩膜层产生影响。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5是本发明实施例中一种半导体器件形成过程的流程图。所述半导体器件形成过程可以包括步骤S501至步骤S506：
步骤S501：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域中分别形成有栅极，所述栅极的顶部表面形成有硬掩膜层，所述第一区域中的硬掩膜层的厚度大于所述第二区域中的硬掩膜层的厚度；
步骤S502：形成保护层，所述保护层覆盖所述半导体衬底的表面与所述栅极的侧壁，且暴露出所述硬掩膜层的顶部；
步骤S503：刻蚀去除所述硬掩膜层；
步骤S504：去除所述保护层；
步骤S505：形成覆盖所述半导体衬底和栅极的第一层间介质层；
步骤S506：平坦化所述第一层间介质层直至暴露出所述栅极的顶部。
下面结合图6至图11对上述各个步骤进行说明。
参照图6，提供半导体衬底200，所述半导体衬底200包括第一区域I和第二区域II，在所述第一区域I中形成有栅极230，在所述第二区域II中形成有栅极231，所述栅极230的顶部表面形成有硬掩膜层211，所述栅极231的顶部表面形成有硬掩膜层212。
需要指出的是，所述第一区域I为短沟道器件区域，所述第二区域II为长沟道器件区域。由于在多晶硅干法刻蚀工艺中，对长沟道器件的硬掩膜层211的刻蚀速率快于对短沟道器件上的硬掩膜层212的刻蚀速率，导致第一区域I的硬掩膜层211的厚度比第二区域II的硬掩膜层212的厚度更大。
具体地，所述第一区域I可以用于形成短沟道器件，所述第二区域II可以用于形成长沟道器件，所述长沟道器件的栅极231的宽度长于所述短沟道器件的栅极230的宽度。其中，栅极231和栅极210的宽度的方向平行于器件的载流子的流动方向。
进一步地，所述短沟道器件可以包括以下一项或多项：静态随机存取存储器(Static Random Access Memory，SRAM)、N型核心(N-Core)元器件或P型核心(P-Core)元器件。
所述长沟道器件可以包括以下一项或多项：长沟道NMOS(Long Channel N-Metal-Oxide-Semiconductor，LC-NMOS)器件或长沟道PMOS(Long Channel P-Metal-Oxide-Semiconductor，LC-PMOS)器件。
进一步地，形成覆盖所述半导体衬底200的表面、栅极230的侧壁和231的侧壁的初始层间介质层221，并且对所述初始层间介质层221进行回刻蚀。
其中，对所述初始层间介质层221进行回刻蚀之前，本实施例的形成方法还可以包括：以所述硬掩膜层211和212作为停止层，平坦化所述初始层间介质层221。
更进一步地，形成牺牲层240以覆盖所述硬掩膜层211和212与所述初始层间介质层221。
具体地，所述牺牲层240可以选自：聚合物(Polymer)层、光阻(Photo Resist，PR)层、抗反射(Bottom anti-reflective coating，BARC)层和有机介质层(OrganicDielectiric Layer，ODL)。
具体地，可以采用第一等离子体刻蚀工艺对所述初始层间介质层刻蚀，刻蚀中产生的聚合物形成所述牺牲层240。其中，所述第一等离子体刻蚀工艺是通过干法刻蚀的机台实现的。
或者，还可以通过购买PR、BARC或ODL等材料，通过旋转涂覆形成所述牺牲层240。
在本发明实施例中，优选采用聚合物层作为所述牺牲层240。相比于光阻层、抗反射层或有机介质层均需要额外购买材料，通过刻蚀工艺产生聚合物层可以降低成本；进一步地，相比于使用光阻层需要额外的曝光步骤，通过刻蚀工艺产生聚合物层具有较少的工艺步骤和较低的工艺复杂度；更进一步地，后续工艺步骤为采用刻蚀机台去除牺牲层240，相比于形成光阻层、抗反射层或有机介质层后均需要从其他机台更换至刻蚀机台，通过刻蚀工艺产生聚合物层后，不需要更换机台即可进行下一步骤，从而可以提高制造效率。
具体地，所述第一等离子体刻蚀工艺采用的气体可以包括以下一项或多项：氟离子、氯离子和碳离子。
所述第一等离子体刻蚀工艺采用的刻蚀温度为60摄氏度至80摄氏度。优选地，可以采用70摄氏度。
根据不同的工艺制程，所述聚合物层可以设置不同的厚度，以覆盖所述硬掩膜层211和212与所述初始层间介质层221，可以为60纳米至120纳米。优选地，可以为90纳米或者100纳米。
参照图7，去除牺牲层240(参照图6)的一部分以形成保护层241，所述保护层241覆盖所述半导体衬底200的表面与所述栅极230和231的侧壁，且暴露出所述硬掩膜层211和212的顶部。
具体地，对于牺牲层采用聚合物层的情形，可以采用第二等离子体刻蚀工艺去除牺牲层的一部分以形成所述保护层241。
其中，所述第二等离子体刻蚀工艺采用的气体可以包括氧气或氢气。
可以根据具体的工艺制程，具体设置去除厚度，作为一个非限制性的例子，可以设置去除厚度为5纳米至50纳米之间的数值。
需要指出的是，由于硬掩膜层211与212厚度不同，在对所述初始层间介质层221进行回刻蚀之后，可能存在暴露出硬掩膜层211的顶部但是未能暴露出硬掩膜层212的顶部的情况。采用本发明实施例的方案，此时可以增加去除所述硬掩膜层212上的所述初始层间介质层221的步骤，以全部暴露出所述硬掩膜层212的顶部。在本发明实施例中，对于去除所述硬掩膜层212上的所述初始层间介质层221的具体工艺不作限制。
在本发明实施例中，由于存在保护层241对半导体衬底200的表面与栅极231的侧壁的进行保护，可以在去除所述硬掩膜层212上的初始层间介质层221的同时，有效地防止对半导体衬底200的表面与栅极231的侧壁的伤害。
采用本发明实施例的方案，可以通过先形成较厚的牺牲层240，进而控制去除量，以使保护层241暴露出所述硬掩膜层211和212的顶部，相比于准确地直接形成暴露出硬掩膜层的保护层，可以降低工艺难度。
参照图8，刻蚀去除第一区域I上的硬掩膜层211(参照图7)和第二区域II上的硬掩膜层212(参照图7)，以暴露出栅氧化层232。
具体地，可以采用干法刻蚀工艺刻蚀去除所述硬掩膜层211和硬掩膜层212。
具体地，所述干法刻蚀工艺采用的气体可以包括以下一项或多项：碳离子、氢离子和氟离子。
所述干法刻蚀工艺采用的刻蚀温度可以为70摄氏度至90摄氏度。优选地，可以采用80摄氏度。
可以根据具体的工艺制程，具体设置刻蚀时长，以去除硬掩膜层。作为一个非限制性的例子，被去除的硬掩膜层的厚度可以为20纳米至50纳米，优选地，可以为40纳米。
参照图9，去除所述保护层241(参照图8)。
具体地，可以采用基于氧气或氢气的第二等离子体刻蚀工艺去除保护层，还可以采用其他现有的工艺去除保护层。在本发明实施例中，对于去除保护层的具体工艺不做限制。
参照图10，形成覆盖所述半导体衬底200、栅极230和栅极231的第一层间介质层222。
具体地，所述第一层间介质层222还可以覆盖初始层间介质层221和栅氧化层232。
其中，所述第一层间介质层222的材料可以为氧化物，例如为SiO2或SiOC，可以采用化学气相沉积法形成。
参照图11，平坦化所述第一层间介质层222直至暴露出栅极230和231的顶部。
具体地，采用化学机械研磨工艺平坦化所述第一层间介质层222，由于第一区域I的硬掩膜层211(参照图7)和第二区域II的硬掩膜层212(参照图7)均已去除，并且栅极230和231厚度相近，因此可以在第一区域I和第二区域II上通过平坦化工艺去除相近厚度的第一层间介质层222、去除相近厚度的初始层间介质层221以及栅氧化层232(参照图10)，直至暴露出栅极230和231的顶部，从而得到厚度相近的栅极230和231。
需要指出的是，在本发明实施例中，提前去除了硬掩膜层，在采用平坦化工艺研磨第一层间介质层的步骤中，由于待研磨的初始层间介质层222、第一层间介质层221和栅氧化层232均为氧化物，可以采用同一研磨步骤进行研磨。相比于现有技术中，需要配置两个平坦化步骤以分别平坦化硬掩膜层与氧化物，提高了第一层间介质层平坦化工艺步骤的制造效率。
采用本发明实施例的方案，可以在平坦化第一层间介质层之前，形成保护层对半导体衬底的表面与栅极的侧壁进行保护，并且去除硬掩膜层，从而在对第一层间介质层进行平坦化时，避免在不同区域具有不同厚度的硬掩膜层对其产生影响。
进一步地，在本发明实施例的后续工艺中，还可以包括：去除所述栅极230和231以形成凹槽；在所述凹槽内填充金属以形成金属栅极。
其中，所述金属栅极可以为高介电系数金属栅极(High-k metal gate，HKMG)。
在先进的工艺制程中，采用金属栅极代替传统栅极，随着特征尺寸的缩小，对不同区域上栅极厚度的一致性的提出了越来越高的要求。采用本发明实施例的方案，由于提前去除了硬掩膜层，可以使得金属栅极的厚度更加均匀。
具体而言，在半导体器件中同时存在长沟道器件和短沟道器件时，由于在多晶硅干法刻蚀工艺中，对于长沟道器件和短沟道器件的硬掩膜层具有不同的刻蚀速率，往往导致在短沟道器件区域的硬掩膜层厚于在长沟道器件区域的硬掩膜层。采用本发明实施例的方案，由于提前去除了硬掩膜层，可以使得长沟道器件和短沟道器件的栅极厚度更加一致。
之后，在第一区域I和第二区域II内，可以基于栅极230和231继续完成形成半导体器件的工艺步骤。具体的工艺步骤可以是本领域技术人员公知的任何适当工艺步骤，此处不再赘述。
在具体实施中，有关图5至图11示出的更多详细内容请参照前文及图1至图4示出的关于半导体器件的形成方法的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体器件的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域中分别形成有栅极，所述栅极的顶部表面形成有硬掩膜层，所述第一区域中的硬掩膜层的厚度大于所述第二区域中的硬掩膜层的厚度；
形成保护层，所述保护层覆盖所述半导体衬底的表面与所述栅极的侧壁，且暴露出所述硬掩膜层的顶部；
刻蚀去除所述硬掩膜层；
去除所述保护层；
形成覆盖所述半导体衬底和栅极的第一层间介质层；
平坦化所述第一层间介质层直至暴露出所述栅极的顶部；
所述形成保护层包括：形成覆盖所述半导体衬底的表面与所述栅极的侧壁的初始层间介质层；对所述初始层间介质层进行回刻蚀；采用第一等离子体刻蚀工艺对所述初始层间介质层刻蚀，刻蚀中产生的聚合物，形成牺牲层，以覆盖所述硬掩膜层与所述初始层间介质层；去除所述牺牲层的一部分以形成所述保护层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一等离子体刻蚀工艺采用的气体包括以下一项或多项：氟离子、氯离子和碳离子。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一等离子体刻蚀工艺采用的刻蚀温度为60摄氏度至80摄氏度。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述聚合物层的厚度为60纳米至100纳米。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述去除所述牺牲层的一部分以形成保护层包括：
采用第二等离子体刻蚀工艺去除所述牺牲层的一部分以形成所述保护层。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第二等离子体刻蚀工艺采用的气体包括氧气或氢气。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，对所述初始层间介质层进行回刻蚀之前，还包括：
以所述硬掩膜层作为停止层，平坦化所述初始层间介质层。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述刻蚀去除所述硬掩膜层之前，还包括：
去除所述硬掩膜层上的所述初始层间介质层，以全部暴露出所述硬掩膜层的顶部。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用干法刻蚀工艺刻蚀去除所述硬掩膜层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，
所述干法刻蚀工艺采用的气体包括以下一项或多项：碳离子、氢离子和氟离子；
所述干法刻蚀工艺采用的刻蚀温度为70摄氏度至90摄氏度。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：
去除所述栅极以形成凹槽；
在所述凹槽内填充金属以形成金属栅极。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域用于形成短沟道器件，所述第二区域用于形成长沟道器件，所述长沟道器件的栅极宽度长于所述短沟道器件的栅极宽度。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述短沟道器件包括以下一项或多项：静态随机存取存储器、N型核心元器件或P型核心元器件。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述长沟道器件包括以下一项或多项：长沟道NMOS器件或长沟道PMOS器件。
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