KR20190083054A - 반도체 패키지 - Google Patents

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KR20190083054A
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KR
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chip
passivation film
film
substrate
semiconductor
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KR1020180000532A
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김영룡
백승덕
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삼성전자주식회사
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    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/05669—Platinum [Pt] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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Abstract

소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있는 반도체 패키지를 제공하는 것이다. 상기 반도체 패키지는 제1 칩 기판과, 제1 관통 비아와, 하부 연결 패드와, 상부 연결 패드와, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩, 및 상기 제1 반도체 칩과 연결되고, 제2 관통 비아를 포함하는 제2 반도체 칩을 포함하고, 상기 제1 칩 기판은 서로 대향되는 제1 상면 및 제1 하면을 포함하고, 상기 하부 연결 패드 및 상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 배치되고, 상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 일부를 노출시키고, 상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고, 상기 상부 연결 패드는 상기 제1 상부 패시배이션막 상에 배치되고, 상기 제1 상부 패시배이션막은 제1 상부 무기 재료(inorganic material)막으로 이루어지고, 상기 제1 하부 패시배이션막은 제1 하부 무기 재료막 및 하부 유기 재료(organic material)막을 포함하는 적층 구조로 이루어진다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 더욱 구체적으로는, 관통 비아(through silicon via, TSV) 구조를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 기기는 더욱 더 소형화 및 경량화되고 있다. 전자 기기에 사용되는 반도체 패키지에는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다.
소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위해, 관통 비아(TSV) 구조를 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는, 소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하려는 다른 기술적 과제는, 소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 일 태양(aspect)은 제1 칩 기판과, 제1 관통 비아와, 하부 연결 패드와, 상부 연결 패드와, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩과 연결되고, 제2 관통 비아를 포함하는 제2 반도체 칩을 포함하고, 상기 제1 칩 기판은 서로 대향되는 제1 상면 및 제1 하면을 포함하고, 상기 하부 연결 패드 및 상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 배치되고, 상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 일부를 노출시키고, 상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고, 상기 상부 연결 패드는 상기 제1 상부 패시배이션막 상에 배치되고, 상기 제1 상부 패시배이션막은 제1 상부 무기 재료(inorganic material)막으로 이루어지고, 상기 제1 하부 패시배이션막은 제1 하부 무기 재료막 및 하부 유기 재료(organic material)막을 포함하는 적층 구조로 이루어진다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 다른 태양은 제1 칩 기판과, 제1 관통 비아와, 제1 하부 연결 패드, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩과 연결되고, 제2 칩 기판과, 제2 관통 비아와, 제2 하부 연결 패드와, 제2 하부 패시배이션막을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 칩 기판은 서로 대향되는 제1 상면 및 제1 하면을 포함하고, 상기 제1 하부 연결 패드 상기 제1 칩 기판의 제1 하면 상에 배치되고, 상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 상면의 일부를 노출시키는 패드 트렌치를 포함하고, 상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고, 상기 제2 칩 기판은 서로 대향되는 제2 상면 및 제2 하면을 포함하고, 상기 제2 칩 기판의 제2 하면은 상기 제1 칩 기판의 제1 상면과 마주보고, 상기 제2 하부 패시배이션막은 상기 제2 칩 기판의 제2 하면 상에 배치되고, 상기 제1 하부 패시배이션막은 제1 하부 무기 재료막과, 상기 제1 하부 무기 재료막 상의 하부 유기 재료막을 포함하고, 상기 제2 하부 패시배이션막은 제2 하부 무기 재료막으로 이루어진다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 또 다른 태양은 제1 칩 기판과, 제1 관통 비아와, 제1 패시배이션막을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩과 연결되고, 제2 칩 기판과, 제2 관통 비아와, 제2 패시배이션막을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 칩 기판은 제1 반도체 소자층을 포함하고, 상기 제2 칩 기판은 제2 반도체 소자층을 포함하고, 상기 제1 패시배이션막은 유기 재료막을 포함하고, 상기 제2 패시배이션막은 무기 재료막으로 이루어진다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 또 다른 태양은 서로 마주보는 제1 면 및 제2 면을 포함하는 서포트 기판; 및 상기 서포트 기판의 제1 면 상에, 상기 서포트 기판과 연결되는 적층 칩 구조체를 포함하고, 상기 적층 칩 구조체는 제1 칩 기판과, 제1 관통 비아와, 하부 연결 패드와, 상부 연결 패드와, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩과 연결되고, 제2 관통 비아를 포함하는 제2 반도체 칩을 포함하고, 상기 제1 칩 기판은 상기 서포트 기판과 마주보는 제1 하면과, 상기 제1 하면과 대향되는 제1 상면을 포함하고, 상기 하부 연결 패드 및 상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 배치되고, 상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 일부를 노출시키고, 상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고, 상기 상부 연결 패드는 상기 제1 상부 패시배이션막 상에 배치되고, 상기 제2 반도체 칩은 상기 제1 칩 기판의 제1 상면 상에 배치되고, 상기 제1 상부 패시배이션막은 제1 상부 무기 재료(inorganic material)막으로 이루어지고, 상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 순차적으로 적층된 제1 하부 무기 재료막 및 제1 하부 유기 재료(organic material)막을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2는 도 1의 P 부분의 확대도이다.
도 3은 도 1의 Q 부분의 확대도이다.
도 4는 도 1의 R 부분의 확대도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10은 도 9의 S 부분의 확대도일 수 있다.
도 11은 도 9의 T 부분의 확대도일 수 있다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 16 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 2는 도 1의 P 부분의 확대도이다. 도 3은 도 1의 Q 부분의 확대도이다. 도 4는 도 1의 R 부분의 확대도이다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 수직 방향(Z 방향)으로 순차적으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300) 및 제4 반도체 칩(400)을 포함할 수 있다.
일 예로, 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
다른 예로, 제1 반도체 칩(100)은 로직 반도체 칩이고, 제2 내지 제4 반도체 칩(200, 300, 400)은 메모리 반도체 칩일 수 있다. 제1 반도체 칩(100)은 제1 반도체 칩(100)과 전기적으로 연결된 제2 내지 제4 반도체 칩(200, 300, 400)의 입출력 등의 동작을 제어하는 컨트롤러 반도체 칩일 수 있다.
도 1에서, 반도체 패키지는 4개의 반도체 칩이 적층되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 반도체 칩(100)은 제1 칩 기판(110)과, 제1 관통 비아(125)와, 제1 하부 패시배이션막(130)과, 제1 상부 패시배이션막(140)과, 제1 하부 연결 패드(117)와, 제1 상부 연결 패드(118)를 포함할 수 있다.
제1 칩 기판(110)은 서로 대향되는 하면(110b)와 상면(110a)를 포함할 수 있다. 제1 칩 기판(110)은 제1 반도체 기판(115)과 제1 반도체 소자층(120)을 포함할 수 있다. 제1 칩 기판의 상면(110a)은 제1 반도체 기판(115)에 의해 정의되고, 제1 칩 기판의 하면(110b)은 제1 반도체 소자층(120)에 의해 정의될 수 있다.
제1 반도체 기판(115)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 반도체 기판(115)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 소자층(120)은 다양한 종류의 복수의 개별 소자 (individual devices)와 층간 절연막을 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM, CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 복수의 개별 소자는 제1 반도체 기판(115) 내에 형성된 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자층(120)은 복수의 개별 소자 중 적어도 2개, 또는 복수의 개별 소자와 제1 반도체 기판(115)의 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 포함할 수 있다. 또한, 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 관통 비아(125)는 제1 칩 기판(110) 내에 배치될 수 있다. 제1 관통 비아(125)는 제1 반도체 기판(115)을 관통할 수 있다. 제1 관통 비아(125)의 일부는 제1 칩 기판의 상면(110a)보다 위로 돌출되어 있을 수 있다.
도 1에서, 제1 관통 비아(125)는 제1 칩 기판(110)을 전체적으로 관통하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 관통 비아(125)가 FEOL(front end of line) 공전 전에 형성되는지, FEOL(front end of line) 공정과 BEOL(Back end of line) 공정 사이에 형성되는지, 아니면 BEOL 공정 중 또는 BEOL 공정 후에 형성되는지에 따라, 제1 관통 비아(125)가 연장되는 모양이 상이할 수 있다.
제1 하부 연결 패드(117)는 제1 칩 기판의 하면(110b) 상에 배치될 수 있다. 제1 하부 연결 패드(117)는 제1 반도체 소자층(120) 상에 형성될 수 있다.
제1 하부 연결 패드(117)는 제1 반도체 소자층(120) 내에 형성된 제1 도전성 배선 구조(122)와 전기적으로 연결될 수 있다. 제1 하부 연결 패드(117)는 제1 도전성 배선 구조(122)를 통해 제1 관통 비아(125)와 전기적으로 연결될 수 있다.
제1 하부 연결 패드(117)는 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
제1 하부 패시배이션막(130)은 제1 칩 기판의 하면(110b) 상에 배치될 수 있다. 제1 하부 패시배이션막(130)은 제1 하부 연결 패드(117) 상에 배치될 수 있다.
제1 하부 패시배이션막(130)은 제1 하부 연결 패드(117)의 일부를 노출시킬 수 있다. 제1 하부 패시배이션막(130)은 제1 하부 연결 패드(117)의 적어도 일부를 덮을 수 있다. 예를 들어, 제1 하부 패시배이션막(130)은 제1 하부 연결 패드의 상면(117u)의 일부를 노출시킬 수 있다.
제1 하부 패시배이션막(130)은 제1 하부 무기 재료막(inorganic material layer)(131)과, 제1 하부 유기 재료막(organic material layer)(132)을 포함하는 적층 구조로 이루어질 수 있다. 제1 하부 무기 재료막(131)은 제1 칩 기판의 하면(110b) 상에 배치될 수 있다. 제1 하부 유기 재료막(132)은 제1 하부 무기 재료막(131) 상에 배치될 수 있다.
제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함하는 반도체 패키지를 외부 충격 등에서 보호하기 위해, 제1 하부 유기 재료막(132)이 형성될 수 있다. 즉, 반도체 패키지 중 외부 환경에 노출되는 부분에 외부 충격이 가해질 때, 제1 하부 유기 재료막(132)은 외부 충격을 흡수 또는 경감시킴으로써, 제1 하부 무기 재료막(131) 등을 포함한 반도체 패키지가 보호될 수 있다.
또한, 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함하는 반도체 패키지가 다른 서포트 기판(예를 들어, 반도체 칩, 인터포저(interposer), 인쇄 회로 기판(PCB) 등)에 실장 될 때, 제1 하부 유기 재료막(132)은 언더필 물질이 반도체 패키지와 서포트 기판 사이를 잘 채워질 수 있도록 도와줄 수 있다.
제1 하부 무기 재료막(131)은 무기 절연 물질로 이루어질 수 있다. 제1 하부 무기 재료막(131)은 예를 들어, 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 유기 재료막(132)은 유기 절연 물질로 이루어질 수 있다. 제1 하부 유기 재료막(132)은 예를 들어, 에폭시(epoxy), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene, BCB) 및 폴리벤즈옥사졸(polybenzoxazole, PBO) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 패시배이션막(130)은 제1 하부 연결 패드(117)의 일부를 노출시키는 제1 패드 트렌치(117t)를 포함할 수 있다. 제1 패드 트렌치(117t)는 제1 하부 패시배이션막(130)에 의해 정의되는 측벽과, 제1 하부 연결 패드의 상면(117u)에 의해 정의되는 바닥면을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 패드 트렌치(117t)의 측벽의 적어도 일부는 제1 하부 무기 재료막의 측벽(131s) 및 제1 하부 유기 재료막의 측벽(132s)에 의해 정의될 수 있다. 예를 들어, 제1 패드 트렌치(117t)의 측벽은 제1 하부 무기 재료막의 측벽(131s) 및 제1 하부 유기 재료막의 측벽(132s)에 의해 정의될 수 있다. 제1 하부 무기 재료막의 측벽(131s) 및 제1 하부 유기 재료막의 측벽(132s)은 직접 연결될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 하부 무기 재료막의 측벽(131s)의 기울기는 제1 하부 유기 재료막의 측벽(132s)의 기울기와 다를 수 있다. 제1 하부 유기 재료막의 측벽(132s)의 최하부로부터 연장되는 제1 하부 무기 재료막의 측벽(131s)의 연장선(131s_EL)은 제1 하부 유기 재료막의 측벽(132s)과 나란하지 않을 수 있다. 여기에서, 제1 하부 무기 재료막의 측벽(131s)의 연장선(131s_EL)은 제1 하부 무기 재료막(131)과 제1 하부 유기 재료막(132)의 경계에서 제1 하부 무기 재료막의 측벽(131s)을 연장시킨 선일 수 있다.
예를 들어, 제1 하부 무기 재료막의 측벽(131s)의 기울기는 제1 하부 유기 재료막의 측벽(132s)의 기울기보다 클 수 있다.
제1 하부 연결 패드(117)와 중첩되는 부분에서 제1 하부 유기 재료막(132) 및 제1 하부 무기 재료막(131)의 경계가 제1 하부 연결 패드의 상면(117u)과 나란하다고 가정할 때, 제1 하부 무기 재료막의 측벽(131s)과 제1 하부 연결 패드의 상면(117u)이 이루는 각(θ1)은 제1 하부 유기 재료막의 측벽(132s)과 제1 하부 연결 패드의 상면(117u)이 이루는 각(θ2)보다 클 수 있다.
제1 상부 패시배이션막(140)은 제1 칩 기판의 상면(110a) 상에 배치될 수 있다. 제1 상부 패시배이션막(140)은 무기 재료 물질로 이루어질 수 있다. 즉, 제1 상부 패시배이션막(140)은 제1 상부 무기 재료막으로 이루어질 수 있다. 제1 상부 패시배이션막(140)은 예를 들어, 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 상부 패시배이션막(140)에 포함된 층의 개수는 제1 하부 패시배이션막(130)에 포함된 층의 개수보다 작을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 반도체 칩(100)에 포함된 제1 패시배이션막(130, 140)은 유기 재료막을 포함할 수 있다. 제1 하부 패시배이션막(130)은 유기 재료막을 포한다. 제1 상부 패시배이션막(140)은 유기 재료막을 포함하지 않고, 무기 재료막으로 이루어질 수 있다.
제1 상부 연결 패드(118)는 제1 칩 기판의 상면(110a) 상에 배치될 수 있다. 제1 상부 연결 패드(118)는 제1 상부 패시배이션막(140) 상에 배치될 수 있다. 제1 상부 연결 패드(118)는 제1 관통 비아(125)와 연결될 수 있다.
제1 상부 연결 패드(118)는 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
제1 연결 범프(150)는 제1 하부 연결 패드(117) 상에 배치될 수 있다. 제1 연결 범프(150)는 제1 하부 연결 패드(117)와 연결될 수 있다. 제1 연결 범프(150)는 제1 패드 트렌치(117t) 내에 배치될 수 있다.
제1 연결 범프(150)는 제1 필라 구조(151)와 제1 솔더층(152)을 포함할 수 있다. 제1 필라 구조(151)는 제1 하부 연결 패드(117)와 연결될 수 있다. 제1 솔더층(152)은 제1 필라 구조(151) 상에 배치될 수 있다.
제1 필라 구조(151)는 예를 들어, 니켈(Ni), 니켈 합금, 구리(Cu), 구리 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
제1 솔더층(152)은 예를 들어, 구형 또는 볼 형상을 가질 수 있다. 제1 솔더층(152)은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예를 들어, 제1 솔더층(152)은 Sn, Pb, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
한편, 제1 솔더층(152)과 제1 필라 구조(151)의 접촉 계면에는 중간층이 더 형성될 수 있다. 중간층은 제1 솔더층(152)과 제1 필라 구조(151) 내에 포함된 금속 물질들이 상대적으로 높은 온도에서 반응하여 형성된 금속간 화합물(intermetallic compound, IMC)을 포함할 수 있다. 예를 들어, 제1 필라 구조(151)가 구리, 및/또는 니켈을 포함하고, 제1 솔더층(152)이 주석 및/또는 구리를 포함할 때, 중간층은 (Cu, Ni)6Sn5, (Cu, Ni)3Sn4 또는 (Cu, Ni)3Sn 중 적어도 하나를 포함할 수 있다. 그러나, 중간층의 물질 또는 조성은 이에 제한되는 것이 아니며, 제1 필라 구조(151)의 물질, 제1 솔더층(152)의 물질, 리플로우 공정의 온도 및 시간 등에 따라 달라질 수 있다.
한편, 도시되지는 않았지만, 제1 필라 구조(151)와 제1 하부 연결 패드(117) 사이에는 하부 금속층(under bump metal, UBM)이 더 형성될 수 있다. 하부 금속층은 제1 필라 구조(151)를 형성하기 위한 시드층, 접착층 또는 배리어층일 수 있다. 예를 들어 하부 금속층은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 구리(Cu), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.
하부 금속층은 하나의 금속층일 수도 있으나, 복수의 금속층들을 포함하는 적층 구조일 수도 있다. 예를 들어, 하부 금속층은 제1 하부 연결 패드(117) 상에 순차적으로 적층된 제1 금속층, 제2 금속층 및/또는 제3 금속층을 포함할 수 있다. 제1 금속층은 상부에 형성된 제1 연결 범프(150)를 제1 하부 연결 패드(117) 및/또는 제1 하부 패시배이션막(130)에 안정적으로 부착시키기 위한 접착층으로 작용할 수 있다. 예를 들어, 제1 금속층은 티타늄(Ti), 티타늄-텅스텐(Ti-W), 크롬(Cr) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제2 금속층은 제1 하부 연결 패드(117)에 포함된 금속 물질이 제1 칩 기판(110) 내로 확산하는 것을 방지하는 배리어층으로 작용할 수 있다. 제2 금속층은 구리(Cu), 니켈(Ni), 크롬-구리(Cr-Cu) 및 니켈-바나듐(Ni-V) 중 적어도 하나를 포함할 수 있다. 제3 금속층은 제1 연결 범프(150)의 형성을 위한 시드층 또는 솔더층의 웨팅 특성을 향상시키기 위한 웨팅층으로 작용할 수 있다. 제3 금속층은 니켈(Ni), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제1 연결 범프(150)와, 제1 하부 연결 패드(117)가 접촉한다고 가정할 경우, 제1 연결 범프(150)는 제1 하부 패시배이션막(130)과 접촉하지 않을 수 있다. 평면도적으로, 제1 필라 구조(151)는 제1 하부 패시배이션막(130)과 중첩되는 부분을 포함하지 않을 수 있다. 다르게 설명하면, 제1 필라 구조(151)의 폭(W1)은 제1 패드 트렌치(117t)의 하부의 폭(W21)보다 작다.
이하에서, 제2 내지 제4 반도체 칩(200, 300, 400) 등에 대해서 설명한다. 제1 반도체 칩(100)에 대한 설명과 기술적으로 유사한 부분은 간략히 설명하거나 생략한다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 배치될 수 있다. 제2 반도체 칩(200)은 제1 칩 기판의 상면(110a) 상에 배치될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 연결될 수 있다.
제2 반도체 칩(200)은 제2 칩 기판(210)과, 제2 관통 비아(225)와, 제2 하부 패시배이션막(230)과, 제2 상부 패시배이션막(240)과, 제2 하부 연결 패드(217)와, 제2 상부 연결 패드(218)를 포함할 수 있다.
제2 칩 기판(210)은 서로 대향되는 하면(210b)와 상면(210a)을 포함할 수 있다. 제2 칩 기판의 하면(210b)은 제1 칩 기판의 상면(110a)과 마주볼 수 있다. 제2 칩 기판(210)은 제2 반도체 기판(215)과 제2 반도체 소자층(220)을 포함할 수 있다. 제2 칩 기판의 상면(210a)은 제2 반도체 기판(215)에 의해 정의되고, 제2 칩 기판의 하면(210b)은 제2 반도체 소자층(220)에 의해 정의될 수 있다.
제2 관통 비아(225)는 제2 칩 기판(210) 내에 배치될 수 있다. 제2 관통 비아(225)는 제2 반도체 기판(215)을 관통할 수 있다. 제2 관통 비아(225)의 일부는 제2 칩 기판의 상면(210a)보다 위로 돌출되어 있을 수 있다.
제2 하부 연결 패드(217)는 제2 칩 기판의 하면(210b) 상에 배치될 수 있다. 제2 하부 연결 패드(217)는 제2 반도체 소자층(220) 상에 형성될 수 있다. 제2 하부 연결 패드(217)는 제2 반도체 소자층(220) 내에 형성된 제2 도전성 배선 구조(222)와 전기적으로 연결될 수 있다.
제2 하부 패시배이션막(230)은 제2 칩 기판의 하면(210b) 상에 배치될 수 있다. 제2 하부 패시배이션막(230)은 제2 하부 연결 패드(217) 상에 배치될 수 있다. 제2 하부 패시배이션막(230)은 제2 하부 연결 패드(217)의 일부를 노출시킬 수 있다. 예를 들어, 제2 하부 패시배이션막(230)은 제2 하부 연결 패드의 상면(217u)의 일부를 노출시킬 수 있다. 제2 하부 패시배이션막(230)은 제2 하부 연결 패드(217)의 일부를 노출시키는 제2 패드 트렌치(217t)를 포함할 수 있다. 제2 하부 패시배이션막(230)은 무기 재료 물질로 이루어질 수 있다. 제2 하부 패시배이션막(230)은 제2 하부 무기 재료막으로 이루어질 수 있다.
제2 상부 패시배이션막(240)은 제2 칩 기판의 상면(210a) 상에 배치될 수 있다. 제2 상부 패시배이션막(240)은 무기 재료 물질로 이루어질 수 있다. 즉, 제2 상부 패시배이션막(240)은 제2 상부 무기 재료막으로 이루어질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제2 반도체 칩(200)에 포함된 제2 패시배이션막(230, 240)은 무기 재료막으로 이루어질 수 있다.
제2 상부 연결 패드(218)는 제2 칩 기판의 상면(210a) 상에 배치될 수 있다. 제2 상부 연결 패드(218)는 제2 상부 패시배이션막(240) 상에 배치될 수 있다. 제2 상부 연결 패드(218)는 제2 관통 비아(225)와 연결될 수 있다.
제2 연결 범프(250)는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 배치될 수 있다. 제2 연결 범프(250)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 연결할 수 있다. 제2 연결 범프(250) 제2 필라 구조(251)와 제2 솔더층(252)을 포함할 수 있다. 제2 필라 구조(251)는 제2 하부 연결 패드(217)와 연결될 수 있다. 제2 솔더층(252)은 제2 필라 구조(251)와 제1 상부 연결 패드(118) 사이에 배치될 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 배치될 수 있다. 제3 반도체 칩(300)은 제2 칩 기판의 상면(210a) 상에 배치될 수 있다. 제3 반도체 칩(300)은 제2 반도체 칩(200)과 연결될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 제3 반도체 칩 사이에 배치될 수 있다.
제3 반도체 칩(300)은 제3 칩 기판(310)과, 제3 관통 비아(325)와, 제3 하부 패시배이션막(330)과, 제3 상부 패시배이션막(340)과, 제3 하부 연결 패드(317)와, 제3 상부 연결 패드(318)를 포함할 수 있다.
제3 칩 기판(310)은 서로 대향되는 하면(310b)와 상면(310a)을 포함할 수 있다. 제3 칩 기판의 하면(310b)은 제2 칩 기판의 상면(210a)과 마주볼 수 있다. 제3 칩 기판(310)은 제3 반도체 기판(315)과 제3 반도체 소자층(320)을 포함할 수 있다. 제3 칩 기판의 상면(310a)은 제3 반도체 기판(315)에 의해 정의되고, 제3 칩 기판의 하면(310b)은 제3 반도체 소자층(320)에 의해 정의될 수 있다.
제3 관통 비아(325)는 제3 칩 기판(310) 내에 배치될 수 있다. 제3 관통 비아(325)는 제3 반도체 기판(315)을 관통할 수 있다. 제3 관통 비아(325)의 일부는 제3 칩 기판의 상면(310a)보다 위로 돌출되어 있을 수 있다.
제3 하부 연결 패드(317)는 제3 칩 기판의 하면(310b) 상에 배치될 수 있다. 제3 하부 연결 패드(317)는 제3 반도체 소자층(320) 상에 형성될 수 있다. 제3 하부 연결 패드(317)는 제3 반도체 소자층(320) 내에 형성된 도전성 배선 구조와 전기적으로 연결될 수 있다.
제3 하부 패시배이션막(330)은 제3 칩 기판의 하면(310b) 상에 배치될 수 있다. 제3 하부 패시배이션막(330)은 제3 하부 연결 패드(317) 상에 배치될 수 있다. 제3 하부 패시배이션막(330)과 제3 하부 연결 패드(317) 사이의 위치 관계는 도 3의 제2 하부 패시배이션막(230)과 제2 하부 연결 패드(217) 사이의 위치 관계와 유사할 수 있다. 제3 하부 패시배이션막(330)은 무기 재료 물질로 이루어질 수 있다. 제3 하부 패시배이션막(330)은 제3 하부 무기 재료막으로 이루어질 수 있다.
제3 상부 패시배이션막(340)은 제3 칩 기판의 상면(310a) 상에 배치될 수 있다. 제3 상부 패시배이션막(340)은 무기 재료 물질로 이루어질 수 있다. 즉, 제3 상부 패시배이션막(340)은 제3 상부 무기 재료막으로 이루어질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제3 반도체 칩(300)에 포함된 제3 패시배이션막(330, 340)은 무기 재료막으로 이루어질 수 있다.
제3 상부 연결 패드(318)는 제3 칩 기판의 상면(310a) 상에 배치될 수 있다. 제3 상부 연결 패드(318)는 제3 상부 패시배이션막(340) 상에 배치될 수 있다. 제3 상부 연결 패드(318)는 제3 관통 비아(325)와 연결될 수 있다.
제3 연결 범프(350)는 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에 배치될 수 있다. 제3 연결 범프(350)는 제2 반도체 칩(200)과 제3 반도체 칩(300)을 연결할 수 있다. 제3 연결 범프(350) 제3 필라 구조(351)와 제3 솔더층(352)을 포함할 수 있다.
도 1에서, 제1 내지 제3 관통 비아(125, 225, 325)는 각각 4개 형성된 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
제4 반도체 칩(400)은 제3 반도체 칩(300) 상에 배치될 수 있다. 제4 반도체 칩(400)은 제3 반도체 칩(300)과 연결될 수 있다. 제3 반도체 칩(300)은 제2 반도체 칩(200)과 제4 반도체 칩(400) 사이에 배치될 수 있다. 제4 반도체 칩(400)은 제4 칩 기판(410)과, 제4 하부 패시배이션막(430)과, 제3 하부 연결 패드(317)를 포함할 수 있다.
제4 칩 기판(410)은 서로 대향되는 하면(410b)와 상면(410a)을 포함할 수 있다. 제4 칩 기판의 하면(410b)은 제3 칩 기판의 상면(310a)과 마주볼 수 있다. 제4 칩 기판(410)은 제4 반도체 기판(415)과 제4 반도체 소자층(420)을 포함할 수 있다. 제4 칩 기판의 상면(410a)은 제4 반도체 기판(415)에 의해 정의되고, 제4 칩 기판의 하면(410b)은 제4 반도체 소자층(420)에 의해 정의될 수 있다.
제4 하부 연결 패드(417)는 제4 칩 기판의 하면(410b) 상에 배치될 수 있다. 제4 하부 연결 패드(417)는 제4 반도체 소자층(420) 상에 형성될 수 있다. 제4 하부 연결 패드(417)는 제4 반도체 소자층(420) 내에 형성된 도전성 배선 구조와 전기적으로 연결될 수 있다.
제4 하부 패시배이션막(430)은 제4 칩 기판의 하면(410b) 상에 배치될 수 있다. 제4 하부 패시배이션막(430)은 제4 하부 연결 패드(417) 상에 배치될 수 있다. 제4 하부 패시배이션막(430)과 제4 하부 연결 패드(417) 사이의 위치 관계는 도 3의 제2 하부 패시배이션막(230)과 제2 하부 연결 패드(217) 사이의 위치 관계와 유사할 수 있다. 제4 하부 패시배이션막(430)은 무기 재료 물질로 이루어질 수 있다. 제4 하부 패시배이션막(430)은 제4 하부 무기 재료막으로 이루어질 수 있다.
제4 연결 범프(450)는 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에 배치될 수 있다. 제4 연결 범프(450)는 제3 반도체 칩(300)과 제4 반도체 칩(400)을 연결할 수 있다. 제4 연결 범프(450) 제4 필라 구조(451)와 제4 솔더층(452)을 포함할 수 있다.
제1 칩간 몰딩재(255)는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 배치될 수 있다. 제1 칩간 몰딩재(255)는 제2 연결 범프(250)를 감쌀 수 있다. 제2 칩간 몰딩재(355)는 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에 배치될 수 있다. 제2 칩간 몰딩재(355)는 제3 연결 범프(350)를 감쌀 수 있다. 제3 칩간 몰딩재(455)는 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에 배치될 수 있다. 제3 칩간 몰딩재(455)는 제4 연결 범프(450)를 감쌀 수 있다. 제1 내지 제3 칩간 몰딩재(255, 355, 455)는 예를 들어, 절연성 물질을 포함할 수 있다.
패키지 몰딩재(160)은 제1 반도체 칩(100) 상에 배치될 수 있다. 패키지 몰딩재(160) 제1 상부 패시배이션막(140) 상에 배치될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 반도체 칩(100)의 수평 방향(X)으로의 폭은 제2 내지 제4 반도체 칩(200, 300, 400)의 각각의 수평 방향(X)의 폭보다 클 수 있다. 이로 인해, 패키지 몰딩재(160)은 제2 내지 제4 반도체 칩(200, 300, 400)의 각각의 측벽을 감쌀 수 있다.
도 1에서, 패키지 몰딩재(160)은 제4 칩 기판의 상면(410a) 상에 배치되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 5 내지 도 7은 도 1의 P 부분의 확대도일 수 있다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 패드 트렌치(117t)의 측벽은 계단 형상을 가질 수 있다.
제1 하부 무기 재료막의 측벽(131s) 및 제1 하부 유기 재료막의 측벽(132s)은 직접 연결되지 않는다.
제1 패드 트렌치(117t)의 측벽은 제1 하부 무기 재료막의 측벽(131s)과, 제1 하부 유기 재료막의 측벽(132s)과, 제1 하부 무기 재료막의 측벽(131s) 및 제1 하부 유기 재료막의 측벽(132s)을 연결하는 제1 하부 무기 재료막의 상면(131u)을 포함할 수 있다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 패드 트렌치(117t)의 측벽은 제1 하부 유기 재료막의 측벽(132s)에 의해 정의될 수 있다.
제1 하부 유기 재료막(132)은 제1 하부 무기 재료막의 측벽(131s)을 전체적으로 덮을 수 있다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제1 필라 구조(151)의 수평 방향(도 1의 X 방향)으로의 폭은 제1 패드 트렌치(117t)의 수평 방향(도 1의 X 방향)으로의 폭보다 크다.
예를 들어, 제1 필라 구조(151)의 일부는 제1 하부 유기 재료막의 상면(132u)을 따라 연장될 수 있다. 평면도적으로, 제1 필라 구조(151)는 제1 하부 유기 재료막의 상면(132u)과 중첩되는 부분을 포함한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제2 반도체 칩(200)은 제3 반도체 칩(300)과 직접 본딩(directly bonding)되고, 제3 반도체 칩(300)은 제4 반도체 칩(400)과 직접 본딩될 수 있다.
제2 반도체 칩(200) 및 제3 반도체 칩(300) 사이에는, 마이크로 범프, 솔더볼 등과 같은 연결 범프가 배치되지 않는다. 또한, 제3 반도체 칩(300) 및 제4 반도체 칩(400) 사이에는, 마이크로 범프, 솔더볼 등과 같은 연결 범프가 배치되지 않는다
도 8에서, 제2 상부 연결 패드(218)은 제2 상부 패시배이션막(240) 상에 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제2 상부 연결 패드(218)은 제2 상부 패시배이션막(240) 사이의 위치 관계는 도 3의 제2 하부 패시배이션막(230)과 제2 하부 연결 패드(217) 사이의 위치 관계와 유사할 수 있음은 물론이다.
도 8은 제2 내지 제4 반도체 칩(200, 300, 400)이 직접 본딩되는 것을 예시적으로 설명하기 위한 도면일 뿐, 이에 제한되는 것은 아니다. 제2 내지 제4 반도체 칩(200, 300, 400)이 다양한 형태로 직접 본딩될 수 있음은 물론이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 10은 도 9의 S 부분의 확대도일 수 있다. 도 11은 도 9의 T 부분의 확대도일 수 있다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9 내지 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 실장 기판(700)과, 인터포저 기판(600)과, 적층 칩 구조체(10)와, 제5 반도체 칩(500)을 포함할 수 있다.
적층 칩 구조체(10)는 수직 방향(Z 방향)으로 순차적으로 적층된 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함할 수 있다. 제1 내지 제4 반도체 칩(100, 200, 300, 400)에 관한 설명은 도 1 내지 도 4를 이용하여 상술하였으므로, 이하 생략한다.
제5 반도체 칩(500)은 예를 들어, 프로세스 유닛(Processor Unit)일 수 있다. 제5 반도체 칩(500)은 예를 들면, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제5 반도체 칩(500)은 정상 동작이 검증된 패키지, 즉 KGP(Known Good Package)일 수 있다.
제5 반도체 칩(500)은 제5 칩 기판(510)과, 제5 하부 패시배이션막(530)과, 제5 하부 연결 패드(517)를 포함할 수 있다.
제5 칩 기판(510)은 서로 대향되는 하면(510b)와 상면(510a)을 포함할 수 있다. 제5 칩 기판(510)은 제5 반도체 기판(515)과 제5 반도체 소자층(520)을 포함할 수 있다. 제5 칩 기판의 상면(510a)은 제5 반도체 기판(515)에 의해 정의되고, 제5 칩 기판의 하면(510b)은 제5 반도체 소자층(520)에 의해 정의될 수 있다.
제5 하부 연결 패드(517)는 제5 칩 기판의 하면(510b) 상에 배치될 수 있다. 제5 하부 연결 패드(517)는 제5 반도체 소자층(420) 상에 형성될 수 있다. 제5 하부 연결 패드(517)는 제5 반도체 소자층(520) 내에 형성된 제3 도전성 배선 구조(522)와 전기적으로 연결될 수 있다.
제5 하부 패시배이션막(530)은 제5 칩 기판의 하면(510b) 상에 배치될 수 있다. 제5 하부 패시배이션막(530)은 제5 하부 연결 패드(517) 상에 배치될 수 있다. 제5 하부 패시배이션막(530)은 제5 하부 연결 패드(517)의 일부를 노출시킬 수 있다. 예를 들어, 제5 하부 패시배이션막(530)은 제5 하부 연결 패드의 상면(517u)의 일부를 노출시킬 수 있다.
제5 하부 패시배이션막(530)은 무기 재료 물질 및 유기 재료 물질 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제5 하부 패시배이션막(530)은 제5 하부 무기 재료막으로 이루어질 수 있다.
인터포저 기판(600)은 제6 칩 기판(610)과, 칩간 연결 배선(620)과, 제5 관통 비아(625)와, 제4 상부 패시배이션막(630)과, 제4 상부 연결 패드(617)를 포함할 수 있다.
제6 칩 기판(610)은 서로 대향되는 하면(610b)와 상면(610a)을 포함할 수 있다. 제6 칩 기판(610)은 반도체 물질을 포함할 수 있다. 칩간 연결 배선(620) 및 제5 관통 비아(625)은 제6 칩 기판(610) 내에 형성될 수 있다. 도 9에서, 제5 관통 비아(625)는 제6 칩 기판(610)을 관통하여 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제4 상부 연결 패드(617)는 제6 칩 기판의 상면(610a) 상에 배치될 수 있다. 제4 상부 연결 패드(617)는 칩간 연결 배선(620) 및 제5 관통 비아(625)과 전기적으로 연결될 수 있다.
제4 상부 패시배이션막(630)은 제6 칩 기판의 상면(510a) 상에 배치될 수 있다. 제4 상부 패시배이션막(630)은 제4 상부 연결 패드(617) 상에 배치될 수 있다. 제4 상부 패시배이션막(630)은 제4 상부 연결 패드(617)의 일부를 노출시킬 수 있다. 예를 들어, 제4 상부 패시배이션막(630)은 제4 상부 연결 패드의 상면(617u)의 일부를 노출시킬 수 있다.
제4 상부 패시배이션막(630)은 무기 재료 물질 및 유기 재료 물질 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제4 상부 패시배이션막(630)은 제4 상부 무기 재료막으로 이루어질 수 있다.
인터포저 기판(600)은 서로 대향되는 일면 및 타면을 포함할 수 있다. 인터포저 기판(600)의 일면은 제6 칩 기판의 상면(610a) 쪽에 위치하고, 인터포저 기판(600)의 타면은 제6 칩 기판의 하면(610b) 쪽에 위치할 수 있다.
적층 칩 구조체(10) 및 제5 반도체 칩(500)은 인터포저 기판(600)과 연결될 수 있다. 적층 칩 구조체(10) 및 제5 반도체 칩(500)은 인터포저 기판(600)의 일면 상에 배치될 수 있다. 적층 칩 구조체(10) 및 제5 반도체 칩(500)은 제6 칩 기판의 상면(610a) 상에 배치될 수 있다. 적층 칩 구조체(10) 중 제1 칩 기판의 하면(도 1의 110b)은 인터포저 기판(600)과 마주보고, 제5 칩 기판의 하면(510b)은 인터포저 기판(600)과 마주본다. 인터포저 기판(600)의 일면 상에 위치한 적층 칩 구조체(10) 및 제5 반도체 칩(500)는 수평 방향(X 방향)으로 이격되어 있을 수 있다.
제6 칩 기판의 상면(610a) 상에서, 적층 칩 구조체(10) 및 제5 반도체 칩(500)은 각각 인터포저 기판(600)과 전기적으로 연결될 수 있다. 적층 칩 구조체(10) 및 제5 반도체 칩(500)은 각각 제4 상부 연결 패드(617)와 연결될 수 있다.
적층 칩 구조체(10)는 칩간 연결 배선(620) 및 제5 관통 비아(625)와 전기적으로 연결될 수 있다. 제5 반도체 칩(500)은 칩간 연결 배선(620) 및 제5 관통 비아(625)와 전기적으로 연결될 수 있다.
제1 연결 범프(150)는 적층 칩 구조체(10)와 인터포저 기판(600) 사이에 배치될 수 있다. 제1 연결 범프(150)는 적층 칩 구조체(10)와 인터포저 기판(600)을 연결할 수 있다. 제1 연결 범프(150)는 제1 솔더층(152)를 사이에 두고 제1 필라 구조(151)가 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 솔더층(152)과 제4 상부 연결 패드(617) 사이에 제1 필라 구조(151)가 없을 수 있음은 물론이다.
제5 연결 범프(550)는 제5 반도체 칩(500)과 인터포저 기판(600) 사이에 배치될 수 있다. 제5 연결 범프(550)는 제5 반도체 칩(500)과 인터포저 기판(600)을 연결할 수 있다. 제5 연결 범프(550)는 제5 필라 구조(551)와 제5 솔더층(552)을 포함할 수 있다.
제5 연결 범프(550)는 제5 솔더층(552)를 사이에 두고 제5 필라 구조(551)가 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제5 솔더층(552)과 제4 상부 연결 패드(617) 사이에 제5 필라 구조(551)가 없을 수 있음은 물론이다.
실장 기판(700)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 실장 기판(700)은 서로 마주보는 상면(700a) 및 하면(700b)를 포함할 수 있다.
제1 연결 단자(710)은 실장 기판의 하면(700b)에 배치될 수 있다. 제1 연결 단자(710)는 반도체 패키지를 외부 장치와 전기적으로 연결시킬 수 있다. 제1 연결 단자(710)는 적층 칩 구조체(10) 및 제5 반도체 칩(500)에 전기적 신호를 제공하거나, 적층 칩 구조체(10) 및 제5 반도체 칩(500)으로부터 전기적 신호를 외부 장치에 제공할 수 있다.
적층 칩 구조체(10) 및 제5 반도체 칩(500)이 실장된 인터포저 기판(600)은 실장 기판의 상면(700a) 상에 배치될 수 있다. 인터포저 기판(600)은 실장 기판(700)과 연결될 수 있다.
제2 연결 단자(650)는 인터포저 기판(600)과 실장 기판(700) 사이에 배치될 수 있다. 제2 연결 단자(650)는 인터포저 기판(600)을 실장 기판(700)에 전기적으로 연결시킬 수 있다.
제4 칩간 몰딩재(155)는 적층 칩 구조체(10)와 인터포저 기판(600) 사이에 배치될 수 있다. 제4 칩간 몰딩재(155)는 제1 연결 범프(150)를 감쌀 수 있다. 제5 칩간 몰딩재(555)는 제5 반도체 칩(500)과 인터포저 기판(600) 사이에 배치될 수 있다. 제5 칩간 몰딩재(555)는 제5 연결 범프(550)를 감쌀 수 있다. 제6 칩간 몰딩재(655)는 인터포저 기판(600)과 실장 기판(700) 사이에 배치될 수 있다. 제6 칩간 몰딩재(655)는 제2 연결 단자(650)를 감쌀 수 있다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 9 내지 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 12는 도 9의 S 부분의 확대도일 수 있다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제4 상부 패시배이션막(630)은 제4 상부 무기 재료막(631)과, 상부 유기 재료막(632)을 포함하는 적층 구조로 이루어질 수 있다.
제4 상부 무기 재료막(631)은 제6 칩 기판의 상면(610a) 상에 배치될 수 있다. 상부 유기 재료막(632)은 제4 상부 무기 재료막(631) 상에 배치될 수 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 9 내지 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 13은 도 9의 T 부분의 확대도일 수 있다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 제5 하부 패시배이션막(530)은 제5 하부 무기 재료막(531)과, 제2 하부 유기 재료막(532)을 포함하는 적층 구조로 이루어질 수 있다.
제5 하부 무기 재료막(531)은 제5 칩 기판의 하면(510b) 상에 배치될 수 있다. 제2 하부 유기 재료막(532)은 제5 하부 무기 재료막(531) 상에 배치될 수 있다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 9 내지 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서, 적층 칩 구조체(10) 및 제5 반도체 칩(500)은 인터포저 기판(600) 없이 실장 기판(700) 상에 실장될 수 있다.
적층 칩 구조체(10) 및 제5 반도체 칩(500)은 각각 실장 기판의 상면(700a)과 연결될 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제5 반도체 칩(500) 및 실장 기판(700)을 더 포함할 수 있다.
제5 반도체 칩(500)은 예를 들어, 프로세스 유닛(Processor Unit)일 수 있다. 제5 반도체 칩(500)은 예를 들면, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있지만, 이에 제한되는 것은 아니다.
제5 반도체 칩(500)은 제5 칩 기판(510)과, 제6 관통 비아(525)와, 제5 상부 패시배이션막(540)과, 제5 상부 연결 패드(518)를 포함할 수 있다.
제5 칩 기판(510)은 서로 대향되는 하면(510b)와 상면(510a)을 포함할 수 있다. 제5 칩 기판(510)은 제5 반도체 기판(515)과 제5 반도체 소자층(520)을 포함할 수 있다. 제5 칩 기판의 상면(510a)은 제5 반도체 기판(515)에 의해 정의되고, 제5 칩 기판의 하면(510b)은 제5 반도체 소자층(520)에 의해 정의될 수 있다.
제6 관통 비아(525)는 제5 칩 기판(510) 내에 배치될 수 있다. 제6 관통 비아(525)는 제5 반도체 기판(515)을 관통할 수 있다. 제6 관통 비아(525)의 일부는 제5 칩 기판의 상면(510a)보다 위로 돌출되어 있을 수 있다.
제5 상부 패시배이션막(540)은 제5 칩 기판의 상면(510a) 상에 배치될 수 있다. 제5 상부 패시배이션막(540)은 무기 재료 물질 및 유기 재료 물질 중 적어도 하나를 포함할 수 있다.
제5 상부 연결 패드(518)는 제5 칩 기판의 상면(510a) 상에 배치될 수 있다. 제5 상부 연결 패드(518)는 제5 상부 패시배이션막(540) 상에 배치될 수 있다. 제5 상부 연결 패드(518)는 제6 관통 비아(525)와 연결될 수 있다.
제1 내지 제4 반도체 칩(100, 200, 300, 400)은 제5 반도체 칩(500) 상에 배치될 수 있다. 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 제5 칩 기판의 상면(510a) 상에 배치될 수 있다.
제1 반도체 칩(100)은 제5 반도체 칩(500)과 연결될 수 있다. 제1 연결 범프(150)는 제1 반도체 칩(100)과 제5 반도체 칩(500)을 연결시킬 수 있다. 제4 칩간 몰딩재(155)는 제1 반도체 칩(100)과 제5 반도체 칩(500) 사이에 배치될 수 있다.
제1 내지 제5 반도체 칩(100, 200, 300, 400, 500)은 실장 기판(700)의 상면 상에 배치될 수 있다. 제5 반도체 칩(500)은 실장 기판(700)과 연결될 수 있다.
제5 연결 범프(550)는 제5 반도체 칩(500)과 실장 기판(700) 사이에 배치될 수 있다. 제5 연결 범프(550)는 제5 반도체 칩(500)을 실장 기판(700)에 전기적으로 연결시킬 수 있다. 도 15에서, 제5 연결 범프(550)의 형상을 솔더볼과 유사한 형상으로 도시하였지만, 이에 제한되는 것은 아니다. 제5 칩간 몰딩재(555)는 제5 반도체 칩(500)과 실장 기판(700) 사이에 배치될 수 있다. 제5 칩간 몰딩재(555)는 제5 연결 범프(550)를 감쌀 수 있다.
도 16 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 16 내지 도 25는 도 1 내지 도 4를 이용하여 설명한 반도체 패키지의 제조 방법일 수 있다.
참고적으로, 도 17 내지 도 20은 도 16의 U 부분의 확대도이다. 도 17 내지 도 20은 제1 하부 패시배이션막(도 1의 130)이 형성되는 과정을 설명하는 도면들이다.
도 16을 참고하면, 반도체 웨이퍼(115p) 내에 제1 관통 비아(125)가 형성될 수 있다. 반도체 웨이퍼의 하면(110b) 상에 프리 반도체 소자층(120p)이 형성될 수 있다.
프리 반도체 소자층(120p) 상에 제1 하부 연결 패드(117)가 형성될 수 있다.
반도체 웨이퍼(115p), 프리 반도체 소자층(120p) 및 제1 하부 연결 패드(117)가 스크라이브 레인(SL)에 의해 구분될 때, 복수의 제1 반도체 칩(도 1의 100)이 만들어질 수 있다.
도 17을 참고하면, 제1 하부 연결 패드(117) 상에 프리 하부 무기 재료막(131a)이 형성될 수 있다.
프리 하부 무기 재료막(131a) 상에, 프리 하부 유기 재료막(132a)이 형성될 수 있다.
도 18을 참고하면, 프리 하부 유기 재료막(132a)의 일부를 제거하여, 프리 하부 무기 재료막(131a) 상에 패터닝된 하부 유기 재료막(132p)이 형성될 수 있다.
패터닝된 하부 유기 재료막(132p)에 의해, 제1 하부 연결 패드(117)의 상면 상에 형성된 프리 하부 무기 재료막(131a)의 일부가 노출될 수 있다.
일 예로, 프리 하부 유기 재료막(132a)이 빛에 민감한 유기 물질일 수 있다. 이와 같은 경우, 프리 하부 유기 재료막(132a) 상에 마스크 패턴을 형성하는 과정 없이, 패터닝된 하부 유기 재료막(132p)이 형성될 수 있다.
다른 예로, 프리 하부 유기 재료막(132a)이 빛에 민감한 유기 물질일 수 있다. 이와 같은 경우, 프리 하부 유기 재료막(132a) 상에 형성된 마스크 패턴을 이용하여, 프리 하부 유기 재료막(132a)의 일부를 제거할 수 있다. 이를 통해, 패터닝된 하부 유기 재료막(132p)이 형성될 수 있다.
도 19를 참고하면, 패터닝된 하부 유기 재료막(132p)을 이용하여, 프리 하부 무기 재료막(131a)의 일부를 제거할 수 있다.
이를 통해, 제1 하부 연결 패드(117)의 일부를 노출시키는 패터닝된 하부 무기 재료막(131p)이 형성될 수 있다. 제1 하부 연결 패드(117)의 일부를 노출시키는 프리 하부 패시배이션막(130p)이 형성될 수 있다. 프리 하부 패시배이션막(130p)은 패터닝된 하부 무기 재료막(131p)과 패터닝된 하부 유기 재료막(132p)을 포함한다.
도 20을 참고하면, 노출된 제1 하부 연결 패드(117) 상에, 제1 연결 범프(150)가 형성될 수 있다.
제1 연결 범프(150)는 제1 필라 구조(151)와 제1 솔더층(152)을 포함할 수 있다.
도 21을 참고하면, 제1 연결 범프(150)가 형성된 반도체 웨이퍼(115p)가 캐리어 기판(60)에 부착될 수 있다.
캐리어 기판(60) 및 반도체 웨이퍼(115p) 사이에, 접착 물질층(65)이 배치될 수 있다. 접착 물질층(65)은 제1 연결 범프(150)를 감쌀 수 있다.
도 22를 참고하면, 반도체 웨이퍼(115p)의 일부분을 제거하여, 제1 관통 비아(125)가 노출될 수 있다.
제1 관통 비아(125)의 일부는 반도체 웨이퍼의 상면(110a)보다 위로 돌출될 수 있다.
도 23을 참고하면, 반도체 웨이퍼의 상면(110a) 상에 프리 상부 패시배이션막(140p)이 형성될 수 있다.
프리 상부 패시배이션막(140p)은 제1 관통 비아(125)의 상면을 덮지 않는다. 즉, 제1 관통 비아(125)의 상면은 노출되어 있다.
이어서, 노출된 제1 관통 비아(125)의 상면 상에 제1 상부 연결 패드(118)가 형성될 수 있다.
도 24를 참고하면, 제1 상부 연결 패드(118) 상에, 제2 반도체 칩(200)이 실장될 수 있다. 제2 반도체 칩(200)은 제1 상부 연결 패드(118)와 연결될 수 있다.
이어서, 제3 반도체 칩(300) 및 제4 반도체 칩(400)가 제2 반도체 칩(200) 상에 순차적으로 실장될 수 있다.
도 25를 참고하면, 반도체 웨이퍼의 상면(110a) 상에 제2 내지 제4 반도체 칩(200, 300, 400)의 측벽을 덮는 프리 패키지 몰딩재(160p)가 형성될 수 있다.
프리 패키지 몰딩재(160p)는 제4 반도체 칩(400)의 상면을 덮지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
이어서, 캐리어 기판(60) 및 접착 물질층(65)이 제거될 수 있다. 또한, 스크라이브 레인(도 16의 SL)을 따라 반도체 웨이퍼(115p)를 절단할 수 있다. 이를 통해, 제1 반도체 칩(100) 상에 순차적으로 적층된 제2 내지 제4 반도체 칩(200, 300, 400)이 적층될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300, 400: 반도체 칩 110, 210, 310, 410: 칩 기판
120, 220, 320, 420: 반도체 소자층 140, 240, 340: 상부 패시배이션막
131: 하부 무기 재료막 132: 하부 유기 재료막
130, 230, 330, 430: 하부 패시배이션막
600: 인터포저

Claims (20)

  1. 제1 칩 기판과, 제1 관통 비아와, 하부 연결 패드와, 상부 연결 패드와, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩과 연결되고, 제2 관통 비아를 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 칩 기판은 서로 대향되는 제1 상면 및 제1 하면을 포함하고,
    상기 하부 연결 패드 및 상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 배치되고,
    상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 일부를 노출시키고,
    상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고,
    상기 상부 연결 패드는 상기 제1 상부 패시배이션막 상에 배치되고,
    상기 제1 상부 패시배이션막은 제1 상부 무기 재료(inorganic material)막으로 이루어지고,
    상기 제1 하부 패시배이션막은 제1 하부 무기 재료막 및 하부 유기 재료(organic material)막을 포함하는 적층 구조로 이루어지는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 하부 무기 재료막은 상기 제1 칩 기판의 제1 하면 상에 배치되고,
    상기 하부 유기 재료막은 상기 제1 하부 무기 재료막 상에 배치되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 칩 기판의 제1 상면 상에 배치되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 반도체 칩은 서로 대향되는 제2 상면 및 제2 하면을 포함하는 제2 칩 기판과, 상기 제2 칩 기판의 제2 상면 상의 제2 상부 패시배이션막과, 상기 제2 칩 기판의 제2 하면 상의 제2 하부 패시배이션막을 포함하고,
    상기 제2 상부 패시배이션막 및 상기 제2 하부 패시배이션막은 각각 무기 재료막으로 이루어지는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 칩 기판의 제1 상면 상에 배치되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제2 반도체 칩과 연결되는 제3 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 상기 제3 반도체 칩 사이에 배치되는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되는 연결 범프를 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 칩 기판은 제1 반도체 소자층을 포함하고,
    상기 제2 반도체 칩은 제2 반도체 소자층을 포함하는 반도체 패키지.
  9. 제1 칩 기판과, 제1 관통 비아와, 제1 하부 연결 패드, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩과 연결되고, 제2 칩 기판과, 제2 관통 비아와, 제2 하부 연결 패드와, 제2 하부 패시배이션막을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 칩 기판은 서로 대향되는 제1 상면 및 제1 하면을 포함하고,
    상기 제1 하부 연결 패드 상기 제1 칩 기판의 제1 하면 상에 배치되고,
    상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 상면의 일부를 노출시키는 패드 트렌치를 포함하고,
    상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고,
    상기 제2 칩 기판은 서로 대향되는 제2 상면 및 제2 하면을 포함하고,
    상기 제2 칩 기판의 제2 하면은 상기 제1 칩 기판의 제1 상면과 마주보고,
    상기 제2 하부 패시배이션막은 상기 제2 칩 기판의 제2 하면 상에 배치되고,
    상기 제1 하부 패시배이션막은 제1 하부 무기 재료막과, 상기 제1 하부 무기 재료막 상의 하부 유기 재료막을 포함하고,
    상기 제2 하부 패시배이션막은 제2 하부 무기 재료막으로 이루어지는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 상부 패시배이션막은 제1 상부 무기 재료막으로 이루어지는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 제2 반도체 칩은 상기 제2 칩 기판의 제2 상면 상의 제2 상부 패시배이션막을 더 포함하고,
    상기 제2 상부 패시배이션막은 제2 상부 무기 재료막으로 이루어지는 반도체 패키지.
  12. 제9 항에 있어서,
    상기 패드 트렌치의 측벽의 적어도 일부는 상기 제1 하부 무기 재료막의 측벽 및 상기 하부 유기 재료막의 측벽에 의해 정의되는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 하부 무기 재료막의 측벽 및 상기 하부 유기 재료막의 측벽은 직접 연결되는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제1 하부 무기 재료막의 측벽의 기울기는 상기 하부 유기 재료막의 측벽의 기울기와 다른 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 하부 무기 재료막의 측벽의 기울기는 상기 하부 유기 재료막의 측벽의 기울기보다 큰 반도체 패키지.
  16. 제1 칩 기판과, 제1 관통 비아와, 제1 패시배이션막을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩과 연결되고, 제2 칩 기판과, 제2 관통 비아와, 제2 패시배이션막을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 칩 기판은 제1 반도체 소자층을 포함하고,
    상기 제2 칩 기판은 제2 반도체 소자층을 포함하고,
    상기 제1 패시배이션막은 유기 재료막을 포함하고,
    상기 제2 패시배이션막은 무기 재료막으로 이루어지는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 제1 칩 기판은 서로 대향되는 제1 상면 및 제1 하면을 포함하고,
    상기 제1 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되는 제1 상부 패시배이션막과, 상기 제1 칩 기판의 제1 하면 상에 배치되는 제1 하부 패시배이션막을 포함하고,
    상기 제1 하부 패시배이션막은 상기 유기 재료막을 포함하고,
    상기 제1 상부 패시배이션막은 상기 유기 재료막을 비포함하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 칩 기판의 제1 상면 상에 배치되는 반도체 패키지.
  19. 제17 항에 있어서,
    상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상의 제1 하부 무기 재료막과, 상기 제1 하부 무기 재료막 상의 상기 유기 재료막을 포함하고,
    상기 제1 상부 패시배이션막은 제1 상부 무기 재료막을 포함하는 반도체 패키지.
  20. 서로 마주보는 제1 면 및 제2 면을 포함하는 서포트 기판; 및
    상기 서포트 기판의 제1 면 상에, 상기 서포트 기판과 연결되는 적층 칩 구조체를 포함하고,
    상기 적층 칩 구조체는
    제1 칩 기판과, 제1 관통 비아와, 하부 연결 패드와, 상부 연결 패드와, 제1 하부 패시배이션막과, 제1 상부 패시배이션막을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩과 연결되고, 제2 관통 비아를 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 칩 기판은 상기 서포트 기판과 마주보는 제1 하면과, 상기 제1 하면과 대향되는 제1 상면을 포함하고,
    상기 하부 연결 패드 및 상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 배치되고,
    상기 제1 하부 패시배이션막은 상기 하부 연결 패드의 일부를 노출시키고,
    상기 제1 상부 패시배이션막은 상기 제1 칩 기판의 제1 상면 상에 배치되고,
    상기 상부 연결 패드는 상기 제1 상부 패시배이션막 상에 배치되고,
    상기 제2 반도체 칩은 상기 제1 칩 기판의 제1 상면 상에 배치되고,
    상기 제1 상부 패시배이션막은 제1 상부 무기 재료(inorganic material)막으로 이루어지고,
    상기 제1 하부 패시배이션막은 상기 제1 칩 기판의 제1 하면 상에 순차적으로 적층된 제1 하부 무기 재료막 및 제1 하부 유기 재료(organic material)막을 포함하는 반도체 패키지.
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