KR20230087821A - 반도체 패키지 - Google Patents

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semiconductor
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connection
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최은경
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Abstract

본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 인접하는 제1 연결 패드들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면과 마주보는 하면을 갖고, 제2 연결 패드들을 포함하는 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서, 상기 제1 연결 패드들 및 상기 제2 연결 패드들과 접촉하는 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제2 반도체 칩의 측면에서 외곽 방향으로 돌출하는 돌출 부분을 포함하는 접착 층; 및 상기 제1 연결 패드들 중 일부를 덮고, 상기 제1 면 상에서 상기 제2 반도체 칩과 부분적으로 중첩하고, 상기 접착 층의 상기 돌출 부분과 접촉하는 배리어 구조물을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 칩들이 적층된 반도체 패키지의 신뢰성을 높이기 위한 연구 및 개발이 지속적으로 이루어지고 있다. 반도체 패키지의 신뢰성은 연결 범프들 및 배선 층들의 접속 상태에 영향을 받는다. 반도체 패키지의 신뢰성을 보장하기 위해서, 반도체 칩들 사이 영역에서 크랙을 방지할 수 있는 기술이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 인접하는 제1 연결 패드들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면과 마주보는 하면을 갖고, 제2 연결 패드들을 포함하는 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서, 상기 제1 연결 패드들 및 상기 제2 연결 패드들과 접촉하는 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제2 반도체 칩의 측면에서 외곽 방향으로 돌출하는 돌출 부분을 포함하는 접착 층; 및 상기 제1 연결 패드들 중 일부를 덮고, 상기 제1 면 상에서 상기 제2 반도체 칩과 부분적으로 중첩하고, 상기 접착 층의 상기 돌출 부분과 접촉하는 배리어 구조물을 포함하는 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예는, 제1 층간 절연 층, 제1 배선 구조, 및 제1 연결 패드들을 포함하는 제1 소자 층을 포함하는 제1 반도체 칩; 상기 제1 반도체의 상기 제1 소자 층과 마주보는 하면을 갖고, 제2 연결 패드들을 포함하는 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 상기 제1 연결 패드들 및 상기 제2 연결 패드들을 서로 전기적으로 연결하는 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제1 소자 층과 접촉하는 접착 층; 및 상기 제1 소자 층 및 상기 접착 층과 접촉하고, 상기 연결 범프들과 이격되면서 상기 연결 범프들이 배치된 영역을 적어도 일부 둘러싸도록 배치되는 배리어 구조물을 포함하는 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예는, 제1 반도체 층, 상기 제1 반도체 층을 관통하는 관통 비아, 및 상기 제1 반도체 층의 상면 상에 배치되며 상기 관통 비아와 전기적으로 연결되는 제1 배선 구조 및 제1 연결 패드들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되고, 제2 반도체 층, 제2 배선 구조, 및 제2 연결 패드들을 포함하는 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서, 상기 제1 연결 패드들 및 상기 제2 연결 패드들과 접촉하는 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제2 반도체 칩의 측면에서 외곽 방향으로 돌출하는 돌출 부분을 포함하는 접착 층; 상기 제1 연결 패드들 중 일부를 상기 접착 층의 상기 돌출 부분으로부터 이격시키고, 상기 제2 반도체 칩과 수직 방향으로 중첩하는 중첩 영역 및 상기 제2 반도체 칩과 상기 수직 방향으로 중첩하지 않는 비중첩 영역을 포함하는 배리어 구조물; 및 상기 제1 반도체 칩 상에서 상기 배리어 구조물, 상기 접착 층의 상기 돌출 부분, 및 상기 제2 반도체 칩을 덮는 봉합재를 포함하고, 상기 배리어 구조물의 상기 비중첩 영역은, 상기 접착 층의 상기 돌출 부분보다 외측으로 더 연장되는 반도체 패키지를 제공할 수 있다.
접착 층의 필렛 부분 아래에 배리어 구조물을 배치함으로써, 필렛 부분으로부터 배리어 구조물 아래의 하부 칩의 배선 구조로 크랙이 전파되는 것을 방지하여, 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 3a 및 도 3b는 반도체 패키지의 일부 영역을 확대하여 도시하는 부분 확대도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예 따른 반도체 패키지의 개략적인 단면도들이다.
도 11 내지 도 15는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 도 2는 도 1의 반도체 패키지를 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 3a 및 도 3b는 반도체 패키지의 일부 영역을 확대하여 도시하는 부분 확대도들이다. 도 3a는 도 2의 'A' 영역을 확대하여 도시하고, 도 3b는 도 2의 'A' 영역에 대응하는 영역을 확대하여 도시한다.
도 1 내지 도 3a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(1000)는 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상의 제2 반도체 칩(200)을 포함할 수 있다. 반도체 패키지(1000)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 서로 연결시키는 연결 범프들(235), 연결 범프들(235)의 적어도 일부를 둘러싸는 접착 층(240), 및 접착 층(240)과 접촉하는 배리어 구조물(140)을 더 포함할 수 있다. 배리어 구조물(140)은, 접착 층(240)의 필렛(fillet) 부분(240P)의 국부적 스트레스 집중으로 인해 접착 층(240) 내부에 형성될 수 있는 보이드(void)로부터 발생한 크랙(crack)이, 제1 반도체 칩(100)의 제1 소자 층(110)으로 전파되는 것을 방지할 수 있다.
제1 반도체 칩(100)은 제1 소자 층(110)에 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩 또는 컨트롤 칩일 수 있다. 제1 반도체 칩(100)은 그 상부에 적층된 제2 반도체 칩(200)로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 제2 반도체 칩(200)으로 전달할 수 있다. 제1 반도체 칩(100)은 집적 회로들을 포함할 수 있으며, 상기 집적 회로들은 제2 반도체 칩(200)이 데이터를 저장하거나 출력할 수 있도록 어드레스 커맨드 또는 제어 커맨드 등을 전달하기 위한 회로, 예를 들어, 입출력(I/O) 회로 등을 포함할 수 있다. 일례로, 상기 집적 회로들은, 로직 소자들과 메모리 소자들을 통해 로직 기능과 메모리 기능을 함께 수행할 수 있으나, 실시예에 따라, 로직 소자들만을 포함하여 로직 기능만을 수행할 수도 있다.
제1 반도체 칩(100)은 제1 반도체 층(101), 제1 소자 층(110), 제1 관통 비아(120), 및 제1 연결 구조물(130)을 포함할 수 있다.
제1 반도체 층(101)은 예를 들어, 실리콘(Si)이나 저마늄(Ge)과 같은 반도체 원소를 포함하거나, 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs), 또는 인듐 포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 층(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 제1 반도체 층(101)은 활성 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 상기 활성 영역은 제1 반도체 칩(100)의 제1 면(100S1)에 인접한 제1 반도체 층(101)의 표면 상에 형성될 수 있다. 제1 반도체 층(101)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다. 제1 반도체 층(101)은 활성 영역을 갖는 활성면 및 그 반대에 위치한 비활성면을 가질 수 있다.
제1 소자 층(110)은, 제1 반도체 칩(100)의 제1 면(100S1)에 인접한 제1 반도체 층(101)의 상면(예를 들어, 활성면) 상에 배치된 다양한 종류의 소자들을 포함할 수 있다. 상기 소자들은, 제1 반도체 층(101)의 활성 영역 상에 배치되며, 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다. 예를 들어, 제1 소자 층(110)은, planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
제1 소자 층(110)은 상기 소자들을 덮는 제1 층간 절연 층(111), 제1 배선 구조(112), 및 제1 연결 패드들(114)을 포함할 수 있다.
제1 층간 절연 층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 테트라에틸오소실리케이트(Tetraethylorthosilicate, TEOS)를 포함할 수 있다. 제1 층간 절연 층(111)은 PID(Photoimageable Dielectric) 수지와 같은 감광성 수지를 포함할 수 있다. 제1 층간 절연 층(111)은 복수의 층들을 포함할 수 있다. 제1 소자 층(110)과 제1 반도체 층(101)의 사이에는, 제1 배선 구조(112)를 제1 반도체 층(101)으로부터 전기적으로 분리시키는 절연성 보호막(미도시)이 배치될 수 있다.
제1 배선 구조(112)는 제1 소자 층(110)의 상기 소자들을 서로 연결하거나, 상기 소자들을 제1 반도체 층(101)의 활성 영역에 연결하거나, 또는 상기 소자들을 연결 범프들(235)에 전기적으로 연결할 수 있다. 제1 배선 구조(112)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti)과 같은 금속 물질, 상기 금속 물질의 질화물, 또는 상기 금속 물질들의 합금을 포함할 수 있다. 제1 배선 구조(112)는 제1 배선 층 및 제1 비아를 포함한 다층 구조를 가질 수 있다. 제1 비아는 서로 다른 레벨에 배치되는 제1 배선 층들 사이에 배치되어 이들을 서로 전기적으로 연결할 수 있다.
제1 연결 패드들(114)은 제1 반도체 칩(100)의 제1 면(100S1)에 인접하게 배치되며, 제1 배선 구조(112)와 전기적으로 연결될 수 있다. 제1 연결 패드들(114)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti)과 같은 금속 물질, 상기 금속 물질의 질화물, 또는 상기 금속 물질들의 합금을 포함할 수 있다. 제1 연결 패드들(114)은 제1 층간 절연 층들(111) 중 최외각 제1 층간 절연 층(111)으로부터 돌출될 수 있으나, 이에 한정되지는 않는다. 제1 연결 패드들(114) 중 일부는 연결 범프들(235) 및 접착 층(240)과 접촉하고, 다른 일부는 배리어 구조물(140)과 접촉하여 접착 층(240)과 이격될 수 있다. 예를 들어, 제1 연결 패드들(114) 중 상대적으로 제1 반도체 칩(100)의 외곽에 인접한 제1 연결 패드들(114c)은 배리어 구조물(140)과 접촉하고, 연결 범프들(235) 및 접착 층(240)과 이격될 수 있다.
제1 관통 비아(120)는 관통 실리콘 비아(Through Silicon Via, TSV)로서, 제1 반도체 층(101)을 수직 방향(Z축 방향)으로 관통하며, 제1 배선 구조(112)와 제1 연결 구조물(130)을 서로 연결하는 전기적 경로를 제공할 수 있다. 제1 관통 비아(120)는 절연성 스페이서 층과 도전 층을 포함할 수 있다. 상기 도전 층은 도전성 플러그와 이를 둘러싸는 배리어 막을 포함할 수 있다. 제1 관통 비아(120)는 예를 들어, 비아-라스트(via-last) 구조로 형성될 수 있으나, 이에 한정되지는 않으며, 비아-미들(via-middle) 또는 비아-퍼스트(via-first) 구조로 형성될 수도 있다. 비아-퍼스트는 제1 소자 층(110)의 상기 개별 소자들이 형성되기 전에 제1 관통 비아(120)가 먼저 형성되는 구조를 지칭하고, 비아-미들은 상기 개별 소자들을 형성한 후 제1 배선 구조(112)가 형성되기 전에 제1 관통 비아(120)가 형성되는 구조를 지칭하며, 비아-라스트는 제1 배선 구조(112)가 모두 형성된 후에 제1 관통 비아(120)가 형성되는 구조를 지칭할 수 있다.
제1 연결 구조물(130)은 제1 반도체 층(101)의 하면(예를 들어, 비활성면) 아래에 배치될 수 있다. 제1 연결 구조물(130)은 제1 관통 비아(120)와 연결되는 제1 배선 패턴(132) 및 제1 배선 패턴(132)을 덮는 제1 패시베이션 층(131), 제1 패시베이션 층(131)을 관통하여 제1 배선 패턴(132)과 연결되는 필라 범프(134), 및 필라 범프(134)와 연결되는 하부 연결 범프(135)를 포함할 수 있다.
배리어 구조물(140)은 제1 반도체 칩(100)의 제1 면(100S1) 상에 배치되어 제1 연결 패드들(114) 중 일부(114c)와 제1 층간 절연 층들(111) 중 최외각 제1 층간 절연 층(111)을 덮을 수 있다. 배리어 구조물(140)은 제1 연결 패드들(114) 중 일부(114c)를 접착 층(240)의 필렛 부분(240P)로부터 이격시킬 수 있다. 배리어 구조물(140)은 제1 연결 패드들(114) 중 일부(114c)의 상면을 덮는 부분으로부터 측면을 덮는 부분으로 절곡된 부분을 포함할 수 있다. 배리어 구조물(140)은 접착 층(240)의 필렛 부분(240P) 아래에 부분적으로 배치될 수 있다. 배리어 구조물(140)은 제2 반도체 칩(200)의 하면(200S1)보다 낮은 레벨에 배치될 수 있다.
접착 층(240)은 열압축 공정에 의해 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이 영역으로부터 밀려나와 형성된 필렛 부분(240P)(또는 '돌출 부분'으로 지칭할 수도 있음)을 포함하는데, 도 3a 및 3b와 같이, 필렛 부분(240P)의 국부적 스트레스 집중으로 인해 접착 층(240) 내부에 보이드(V)가 형성되는 경우, 보이드(V)로부터 크랙(CP)이 발생할 수 있다. 접착 층(240) 아래에 제1 반도체 칩(100)의 제1 소자 층(110)이 배치된 구조에서, 도 3b와 같이 배리어 구조물(140)이 없는 경우, 크랙(CP)이 제1 연결 패드들(114c)과 접착 층(240)의 계면을 따라 그 아래의 제1 소자 층(110)을 향해 전파되어 제1 소자 층(110)의 제1 층간 절연 층(111)이나 제1 배선 구조(112)에 크랙 불량을 야기한다.
본 발명의 일 실시예에 의하면, 도 3a와 같이, 배리어 구조물(140)을 접착 층(240)의 필렛 부분(240P)과 제1 연결 패드들(114c) 사이에 배치함으로써, 보이드(V)로부터 발생한 크랙(CP)이 제1 연결 패드들(114c) 및 그 아래의 제1 소자 층(110)을 향해 전파되는 것을 방지할 수 있다. 크랙(CP)은 배리어 구조물(140)과 접착 층(240)의 계면을 따라 전파되어 봉합재(250) 근처에서 진행이 멈출 수 있다. 이로써, 접착 층(240) 내에 보이드(V)가 형성되어 크랙(CP)이 발생하더라도, 크랙(CP) 전파에 의한 제1 소자 층(110)의 손상을 방지할 수 있어 반도체 패키지(1000)의 신뢰성을 향상시킬 수 있다.
배리어 구조물(140)은 연결 범프들(235)과는 이격되므로, 연결 범프들(235)에는 직접적인 영향을 미치지 않을 수 있다. 배리어 구조물(140)은 평면도 상에서 연결 범프들(235)이 배치되는 영역(CR), 즉 제2 반도체 칩(200)의 하면(200S1)의 중앙 영역의 적어도 일부를 둘러싸도록 배치될 수 있다. 예를 들어, 배리어 구조물(140)은 제2 반도체 칩(200)의 하면(200S1)의 각 변들을 따라 연장되는 배리어 패턴들을 포함할 수 있다. 상기 배리어 패턴들은 제2 반도체 칩(200)의 코너(corner)(200C)의 아래 영역에서 서로 이격되어 배치될 수 있다. 제2 반도체 칩(200)의 코너(200C) 아래 영역에서는 접착 층(240)의 필렛 부분(240P) 형성이 취약하여 봉합재(250)가 언필될 수 있으나, 배리어 구조물(140)을 코너(200C)의 아래 영역에 서로 이격시켜 공간을 확보함으로써, 필렛 부분(240P) 형성이 취약한 영역에도 봉합재(250)를 완전히 충진할 수 있다.
제2 반도체 칩(200)의 하면(200S1)의 하나의 변은 제1 길이(L1)를 갖고, 배리어 구조물(140)의 배리어 패턴은 제2 반도체 칩(200)의 하면(200S1)의 상기 하나의 변을 따라 연장되고, 제1 길이(L1)보다 짧은 제2 길이(L2)를 가질 수 있다. 제2 길이(L2)는 제1 길이(L1)의 약 0.8배 내지 약 0.9배의 범위일 수 있다. 제2 길이(L2)는 제1 길이(L1)보다 이격 거리(d)의 두 배만큼 작을 수 있다. 제1 길이(L1)가 약 9.66 mm 인 경우, 이격 거리(d)는 약 0.75 mm일 수 있다. 배리어 구조물(140)의 두께는 약 1 μm 내지 약 15 μm의 범위, 바람직하게는 약 3 μm 내지 약 5 μm의 범위를 가질 수 있다. 배리어 구조물(140)의 두께가 상기 범위보다 작은 경우, 크랙 전파 방지 효과가 저하될 수 있으며, 상기 범위보다 큰 경우, 접착 층(240)의 필렛 부분(240P) 형성이 용이하지 않아 제2 반도체 칩(200)의 고정이 잘 이루어지지 않을 수 있다.
배리어 구조물(140)은 제2 반도체 칩(200)과 부분적으로 중첩하도록 배치될 수 있다. 예를 들어, 배리어 구조물(140)은 제2 반도체 칩(200)과 Z 방향으로 중첩하는 중첩 영역 및 제2 반도체 칩(200)과 Z 방향으로 중첩하지 않는 비중첩 영역을 포함할 수 있다. 상기 비중첩 영역은, 접착 층(240)의 필렛 부분(240P)보다 외측으로 더 연장될 수 있다. 배리어 구조물(140)은 평면도(도 1 참고) 상에서 외측벽(140S1) 및 내측벽(140S2)을 가질 수 있고, 외측벽(140S1)은 접착 층(240)의 필렛 부분(240P)보다 외측에 배치될 수 있다. 외측벽(140S1)은 제2 반도체 칩(200)의 측면보다 외측에 배치될 수 있다. 외측벽(140S1)은 제1 반도체 칩(100)의 측면보다 내측에 배치될 수 있다. 내측벽(140S2)은 제2 반도체 칩(200)과 중첩할 수 있다.
배리어 구조물(140)은 PID(Photo Imageable Dielectric) 또는 PSPI(Photo-Sensitive Polyimide)와 같은 감광성 소재로 형성될 수 있다. 배리어 구조물(140)은 접착 층(240)보다 낮은 모듈러스(Young's modulus)를 갖는 물질을 포함할 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 배치될 수 있다. 제2 반도체 칩(200)은 제2 반도체 층(201) 및 제2 소자 층(210)을 포함할 수 있다. 제2 반도체 칩(200)은 제2 소자 층(210)이 제1 반도체 칩(100)의 제1 소자 층(110)과 마주보도록 페이스-투-페이스(face-to-face) 형태로 적층될 수 있으나, 이에 한정되지는 않는다. 제2 반도체 칩(200)의 하면인 제1 면(200S1)이 제1 반도체 칩(100)의 제1 면(100S1)과 마주볼 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 달리 관통 비아를 구비하지 않을 수 있으나, 이에 한정되지는 않는다.
제2 반도체 층(201)은 제1 반도체 층(101)과 동일하거나 유사한 물질을 포함할 수 있다. 제2 반도체 층(201)은 제1 반도체 층(101)보다 작은 사이즈를 가질 수 있으나, 이에 한정되지는 않는다.
제2 소자 층(210)은, 제2 반도체 층(201)의 하면(예를 들어, 활성면) 아래에 배치되는 제2 집적 회로들을 포함할 수 있다. 상기 제2 집적 회로들은, 제1 반도체 칩(100)으로부터 전달받은 어드레스 커맨드 및 제어 커맨드 등에 기초하여 데이터를 저장하거나 출력하는 메모리 소자들로 구성될 수 있다. 일례로, 메모리 소자들은, DRAM, SRAM과 같은 휘발성 메모리 소자들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함할 수 있다. 이 경우, 본 발명의 실시예들에 따른 반도체 패키지들은, HBM(High Bandwidth Memory) 제품이나, 또는 EDP(Electro Data Processing) 제품 등에 이용될 수 있다.
제2 소자 층(210)은 제2 층간 절연 층(211), 제2 배선 구조(212), 및 제2 연결 패드들(214)을 포함할 수 있다.
제2 층간 절연 층(211)은 제1 층간 절연 층(111)과 동일한 물질을 포함할 수 있다. 제2 층간 절연 층(211)은 복수의 층들을 포함할 수 있다.
제2 배선 구조(212)는 제2 배선 층 및 제2 비아를 포함한 다층 구조를 가질 수 있다. 제2 배선 구조(212)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti)과 같은 금속 물질, 상기 금속 물질의 질화물, 또는 상기 금속 물질들의 합금을 포함할 수 있다.
제2 연결 패드들(214)은 제2 반도체 칩(200)의 제1 면(200S1) 아래에 배치되며, 제2 배선 구조(212)와 전기적으로 연결될 수 있다. 제2 연결 패드들(214)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti)과 같은 금속 물질, 상기 금속 물질의 질화물, 또는 상기 금속 물질들의 합금을 포함할 수 있다.
연결 범프들(235)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에서, 제1 연결 패드들(114) 및 제2 연결 패드들(214)과 접촉할 수 있다. 연결 범프들(235)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이 통신을 위한 범프들 외에도 외부 장치(예를 들어, 도 9의 '800')와 통신을 위한 범프들을 포함할 수 있다. 연결 범프들(235)은 저융점 금속, 예를 들어, 또는 주석(Sn)을 포함하는 합금(예, Sn-Ag-Cu)을 포함할 수 있다. 연결 범프들(235)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 상기 합금은, 예를 들어, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다. 연결 범프들(235)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다. 연결 범프들(235)의 각각은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결 범프들(235)의 각각은 다중층 또는 단일층으로 형성될 수 있다.
접착 층(240)은 연결 범프들(235)의 적어도 일부를 둘러쌀 수 있다. 접착 층(240)은 인접한 연결 범프들(235)을 전기적으로 서로 절연시키는 비전도성 물질 층일 수 있다. 비전도성 물질은 도전입자를 함유하지 않은 에폭시계 물질을 포함할 수 있고, 예를 들어, 접착 층(240)은 NCF(Non-Conductive Film)일 수 있다. 접착 층(240)은 열압착 공정이 가능한 모든 종류의 폴리머 필름을 포함할 수 있다. 접착 층(240)은 제2 반도체 칩(200)의 측면보다 외곽 방향을 향해서 유동하며, 돌출되는 필렛 부분(240P)을 포함할 수 있다. 필렛 부분(240P)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 접착 층(240)이 개재된 부분으로부터 X 방향 및 Y 방향으로 연장될 수 있다. 필렛 부분(240P)은 제2 반도체 칩(200)의 측면과 접촉할 수 있다. 접착 층(240)은 제1 반도체 칩(100)과 제2 반도체 칩(200)을 고정시켜 반도체 패키지의 칩 적층 구조를 유지할 수 있다. 접착 층(240)의 필렛 부분(240P)은 배리어 구조물(140)과 접촉할 수 있다. 접착 층(240)은 제1 소자 층(110), 제2 소자 층(210), 및 배리어 구조물(140)과 접촉할 수 있다.
한편, 일 실시예의 반도체 패키지(1000)는, 제1 반도체 칩(100) 상에서 제2 반도체 칩(200)의 측면을 둘러싸고, 접착 층(240)의 필렛 부분(240P), 및 배리어 구조물(140)을 덮는 봉합재(250)를 더 포함할 수 있다. 봉합재(250)는 도 2에 도시된 바와 같이, 제2 반도체 칩(200)의 상면을 노출시키도록 형성될 수 있다. 다만, 실시예에 따라, 봉합재(250)는 제2 반도체 칩(200)의 상면을 덮도록 형성될 수 있다. 봉합재(250)는 예를 들어, EMC(Epoxy Mold Compound)을 포함할 수 있으나, 봉합재(500)의 물질이 특별히 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 4를 참조하면, 반도체 패키지(1000A)는 도 1 내지 도 3a의 반도체 패키지(1000)와 그 구조는 유사하나, 배리어 구조물(140a)이 연결 범프들(235)이 배치된 중앙 영역(CR)을 완전히 둘러싸는 댐 형태로 배치될 수 있다. 즉, 배리어 구조물(140a)은 제2 반도체 칩(200)의 하면(200S1)의 코너(200C)의 아래 영역에서 끊어진 것이 아니라, 연속적으로 연장될 수 있다. 반도체 패키지(1000A)는 배리어 구조물(140a)을 포함함으로써, 도 3a를 참조하여 상술한 것과 같이, 접착 층(240) 내부에 형성된 보이드(V)로부터 제1 반도체 칩(100)의 제1 소자 층(110)으로 크랙(CP)이 전파되는 것을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 평면도이다.
도 5를 참조하면, 반도체 패키지(1000B)는 도 4의 반도체 패키지(1000A)와 그 구조는 유사하나, 배리어 구조물(140b)이 제2 반도체 칩(200)의 하면(200S1)의 코너(200C)에 가까울수록 폭이 감소하는 형상을 가질 수 있다. 예를 들어, 배리어 구조물(140b)은 일 방향에서 폭이 달라지는 부분들을 포함하는 배리어 패턴을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6을 참조하면, 반도체 패키지(1000C)는 도 1 내지 도 3a와 그 구조는 유사하나, 배리어 구조물(140c)이 복수의 제1 연결 패드들(140c)을 덮을 수 있고, 다른 실시예에서보다 X 방향으로 더 길게 연장될 수 있다. 반도체 패키지(1000C)는 배리어 구조물(140c)을 포함함으로써, 도 3a를 참조하여 상술한 것과 같이, 접착 층(240) 내부에 형성된 보이드(V)로부터 제1 반도체 칩(100)의 제1 소자 층(110)으로 크랙(CP)이 전파되는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 7을 참조하면, 반도체 패키지(1000D)는 제1 반도체 칩(100)이 실장되는 패키지 기판(300)을 더 포함하는 것을 제외하고, 도 1 내지 도 3a를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
일례로, 제1 반도체 칩(100)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서(DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(ASIC) 등을 포함하는 로직 칩일 수 있다. 또한, 제2 반도체 칩(200)은 DRAM, SRAM, PRAM, MRAM, FeRAM 또는 RRAM과 같은 메모리 칩을 포함할 수 있다. 일례로, 제2 반도체 칩(200)은 PMIC(Power Management IC) 칩을 포함할 수 있다.
일례로, 패키지 기판(300)은 바디의 하면에 배치된 하부 패드(312), 바디의 상면에 배치된 상부 패드(311), 및 하부 패드(312) 및 상부 패드(311)를 전기적으로 연결하는 재배선 회로(313)를 포함할 수 있다. 패키지 기판(300)은 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(300)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(300)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 패키지 기판(300)의 하면 및 상면에는 각각 솔더 레지스트층이 형성될 수 있다. 상부 패드 및 하부 패드들(311, 312)과 재배선 회로(313)는 패키지 기판(300)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 패키지 기판(300)의 아래에는 하부 패드(312)와 연결된 외부 연결 단자(320)가 배치될 수 있다. 외부 연결 단자(320)는 볼(ball), 핀(pin) 등의 형상을 갖는 도전성 물질로 이루어질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 8을 참조하면, 반도체 패키지(1000E)는 제1 반도체 칩(100) 상의 제2 반도체 칩이 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)로 제공되는 것을 제외하고, 도 1 내지 도 3a를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 봉합재(250)는 최상위 제2 반도체 칩(200D)의 상면을 노출시킬 수 있으나, 실시예에 따라서, 최상위 제2 반도체 칩(200D)의 상면을 덮을 수도 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)의 개수는 도면에 도시된 것에 한정되지 않으며, 2개나 3개, 또는 5개 이상일 수도 있다.
복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 제1 반도체 칩(100) 상에 배치될 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D) 중 최상위 제2 반도체 칩(200D)을 제외하고 나머지 반도체 칩들은, 제2 관통 비아(220)와 제3 연결 패드들(234)을 더 포함할 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 제2 연결 패드들(214)과 제3 연결 패드들(234) 사이에 배치되는 연결 범프들(235)에 의해 서로 전기적으로 연결될 수 있다. 다만, 실시예들에 따라, 연결 범프들(235)이 생략되고, 제2 연결 패드(214)와 제3 연결 패드(234)가 직접 접촉하여 본딩하는 것도 가능할 것이다. 제2 관통 비아(220)는 제1 관통 비아(120)와 유사한 특징을 가지므로, 중복되는 설명은 생략한다.
일례로, 제1 반도체 칩(100)은 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩일 수 있다. 따라서, 제1 반도체 칩(100) 위에 적층된 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)로 전달할 수 있다. 제1 반도체 칩(100)은 로직 소자들과 메모리 소자들을 통해 로직 기능과 메모리 기능을 함께 수행할 수 있으나, 실시예에 따라, 로직 소자들만을 포함하여 로직 기능만을 수행할 수도 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)은 예를 들어, DRAM, SRAM과 같은 휘발성 메모리 칩들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 칩들을 포함할 수 있다. 일례로, 본 실시예의 반도체 패키지(1000E)는, HBM(High Bandwidth Memory) 제품이나, 또는 EDP(Electro Data Processing) 제품 등에 이용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 9를 참조하면, 일 실시예의 반도체 패키지(2000)는 패키지 기판(600), 인터포저 기판(700), 및 적어도 하나의 칩 구조체(1000E)(도 8의 반도체 패키지를 가리킴)를 포함할 수 있다. 또한, 반도체 패키지(2000)는 인터포저 기판(700) 상에서 칩 구조체(1000)와 인접하게 배치되는 로직 칩 또는 프로세서 칩(800)을 더 포함할 수 있다.
패키지 기판(600)은 바디의 하면에 배치된 하부 패드(612), 바디의 상면에 배치된 상부 패드(611), 및 하부 패드(612) 및 상부 패드(611)를 전기적으로 연결하는 재배선 회로(613)를 포함할 수 있다. 패키지 기판(600)은 인터포저 기판(700), 로직 칩(800), 및 칩 구조체(1000E)가 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(600)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(600)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 패키지 기판(600)의 하면 및 상면에는 각각 솔더 레지스트층이 형성될 수 있다. 하부 패드 및 상부 패드들(612, 611)과 재배선 회로(613)는 패키지 기판(600)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 하부 패드 및 상부 패드들(612, 611)과 재배선 회로(613)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 재배선 회로(613)는 다층의 재배선층과 이들을 연결하는 비아를 포함할 수 있다. 패키지 기판(600)의 하면 상에는 하부 패드(612)와 연결된 외부 연결 단자(620)가 배치될 수 있다. 외부 연결 단자(620)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.
인터포저 기판(700)은 기판(701), 하부 보호층(703), 하부 패드(705), 상호연결 구조물(710), 금속 범프(720), 관통 비아(730)를 포함할 수 있다. 칩 구조체(1000E)와 프로세서 칩(800)은 인터포저 기판(700)을 매개로 하여 패키지 기판(600) 상에 적층될 수 있다. 인터포저 기판(700)은 칩 구조체(1000E)와 프로세서 칩(800)을 서로 전기적으로 연결할 수 있다.
기판(701)은 예컨대, 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 기판(701)이 실리콘 기판인 경우에, 인터포저 기판(700)은 실리콘 인터포저로 언급될 수 있다. 또한, 기판(701)이 유기물 기판인 경우에, 인터포저 기판(700)은 패널 인터포저로 언급될 수 있다.
기판(701) 하면 상에 하부 보호층(703)이 배치되고, 하부 패드(705)가 하부 보호층(703) 상에 배치될 수 있다. 하부 패드(705)는 관통 비아(730)에 연결될 수 있다. 하부 패드(705) 상에 배치된 금속 범프들(720)을 통해 칩 구조체(1000) 및 프로세서 칩(800)이 패키지 기판(600)에 전기적으로 연결될 수 있다.
상호연결 구조물(710)은 기판(701)의 상면 상에 배치되고, 층간 절연층(711) 및 단층 또는 다층 배선 구조(712)를 포함할 수 있다. 상호연결 구조물(710)이 다층 배선 구조로 이루어진 경우, 서로 다른 층의 배선 패턴들은 콘택 비아를 통해 서로 연결될 수 있다.
관통 비아(730)는 기판(701)의 상면에서 하면까지 연장하여 기판(701)을 관통할 수 있다. 또한, 관통 비아(730)는 상호연결 구조물(710)의 내부로 연장되어, 상호연결 구조물(710)의 배선들과 전기적으로 연결될 수도 있다. 기판(701)이 실리콘인 경우, 관통 비아(730)는 TSV로 언급될 수 있다. 그 외 관통 비아(730)의 구조나 재질 등은 도 1의 반도체 패키지(1000)에서 설명한 바와 같다. 실시예에 따라, 인터포저 기판(700)은 내부에 상호연결 구조물만을 포함하고, 관통 비아는 포함하지 않을 수도 있다.
인터포저 기판(700)은 패키지 기판(600)과 칩 구조체(1000) 또는 프로세서 칩(800) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 따라서, 인터포저 기판(700)은 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 또한, 실시예에 따라서, 상호연결 구조물(710)은 관통 비아(730)의 하부에 배치될 수도 있다. 예컨대, 상호연결 구조물(710)과 관통 비아(730)의 위치 관계는 상대적일 수 있다.
금속 범프(720)는 인터포저 기판(700)의 하면 상에 배치되고 상호연결 구조물(710)의 배선과 전기적으로 연결될 수 있다. 금속 범프(720)를 통해 인터포저 기판(700)이 패키지 기판(600) 상에 적층될 수 있다. 금속 범프(720)는 상호연결 구조물(710)의 배선들과 관통 비아(730)를 통해 하부 패드(705)에 연결될 수 있다. 일 예에서, 하부 패드들(705) 중 파워나 그라운드에 이용되는 일부 패드들(705)은 통합되어 금속 범프(720)에 함께 연결됨으로써, 하부 패드(705)의 개수가 금속 범프(720)의 개수보다 많을 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도들이다.
도 10a를 참조하면, 반도체 패키지(3000A)는 패키지 기판(300) 상의 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 제1 반도체 칩(100)의 폭은 제2 반도체 칩(200)의 폭보다 클 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 칩 적층 구조체는, 칩-온-웨이퍼 방법으로 반도체 칩들을 적층하고 다이싱한 후, 이를 뒤집은 상태에서 패키지 기판(300) 상에 실장하여 형성될 수 있다. 예를 들어, 제1 반도체 칩(100)을 포함하는 반도체 웨이퍼(도 11의 '100W') 상에 제2 반도체 칩(200)을 고정시키고, 상기 반도체 웨이퍼를 다이싱하여 형성된 제1 반도체 칩(100)이 패키지 기판(300) 상에 거꾸로 뒤집혀, 즉 제2 반도체 칩(200)이 패키지 기판(300)의 상면을 향하도록 칩 적층 구조체를 실장할 수 있다. 다시 말해, 패키지 기판(300)을 기준으로, 제2 반도체 칩(200) 상에 제1 반도체 칩(100)이 배치될 수 있다. 제1 반도체 칩(100)의 전면(100S1)이 패키지 기판(300)의 상면과 마주볼 수 있다. 배리어 구조물(140)은 제1 반도체 칩(100)의 제1 면(100S1)에 배치되어 제1 연결 패드들(114) 중 일부(114c)를 접착 층(240)의 필렛 부분(240P)로부터 이격시켜, 제1 반도체 칩(100)의 제1 소자 층(110)의 제1 층간 절연 층(111)이나 제1 배선 구조(112)에 크랙 불량이 발생하는 것을 방지할 수 있다.
제1 반도체 칩(100)은 제1 반도체 층(101) 및 제1 소자 층(110)을 포함할 수 있고, 앞선 실시예와 달리 제1 관통 비아(120) 및 제1 연결 구조물(130)을 포함하지 않을 수 있다. 제2 반도체 칩(200)은 제2 반도체 층(201), 제2 소자 층(210), 제2 관통 비아(220), 및 제2 후면 층(230)을 포함할 수 있다. 제2 관통 비아(220)는 관통 실리콘 비아(TSV)로서, 제2 반도체 층(201)을 수직 방향(Z축 방향)으로 관통하여, 제2 소자 층(210)의 제2 배선 구조(212)와 제2 후면 층(230)을 서로 연결하는 전기적 경로를 제공할 수 있다. 제2 후면 층(230)은 절연성 보호막을 포함하며, 제2 관통 비아(220)와 제4 연결 패드들(244)를 전기적으로 연결하는 배선 구조(미도시)를 포함할 수 있다. 제4 연결 패드들(244)은 상부 패드들(311)과 연결 범프들(335)를 통해 서로 전기적으로 연결될 수 있다.
또한, 반도체 패키지(300)는 패키지 기판(300) 상에 수직 방향(Z축 방향)으로 연장되고, 패키지 기판(300)의 상부 패드들(311) 중 일부와 제1 연결 패드들(114) 중 일부를 서로 전기적으로 연결하는 수직 연결 구조물들(255)을 더 포함할 수 있다. 수직 연결 구조물들(255)은 봉합재(250)을 관통할 수 있다. 수직 연결 구조물들(255) 중 일부는 배리어 구조물(140)을 관통하여 제1 연결 패드들(114) 중 일부와 연결될 수 있다. 수직 연결 구조물들(255)은 예를 들어, 금속 포스트를 포함할 수 있다.
도 10b를 참조하면, 반도체 패키지(3000B)는 하나의 제1 반도체 칩(100)과 패키지 기판(300) 사이에 복수의 제2 반도체 칩들(200_1, 200_2)을 포함할 수 있다. 도 10b의 실시예는 도 10a의 실시예와 유사하게 제1 반도체 칩(100)을 포함하는 반도체 웨이퍼 상에 제2 반도체 칩들(200_1, 200_2)을 형성하고, 상기 반도체 웨이퍼를 예를 들어, 두 개의 제2 반도체 칩들(200_1, 200_2)을 단위로 다이싱하여 형성된 제1 반도체 칩(100)이 패키지 기판(300) 상에 거꾸로 뒤집혀, 즉 두 개의 제2 반도체 칩들(200_1, 200_2)이 패키지 기판(300)의 상면을 각각 향하도록 칩 적층 구조체를 실장할 수 있다.
도 11 내지 도 15는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 순서에 따라 도시한 단면도들이다.
도 11을 참조하면, 먼저, 제1 관통 비아(120)를 갖는 제1 반도체 칩들(100)을 위한 반도체 웨이퍼(100W)를 접착 물질 층(20)을 이용하여 캐리어(10) 상에 부착할 수 있다. 반도체 웨이퍼(100W)는 제1 반도체 칩들(100)을 위한 구성요소들이 구현된 상태일 수 있다. 제1 반도체 칩들(100)은 반도체 웨이퍼(100W)에서 스크라이브 레인(굵은 점선으로 도시됨)으로 구분될 수 있다. 반도체 웨이퍼(100W)는 하부 연결 범프들(135)이 배치된 제1 반도체 칩들(100)의 하면(100S2)이 접착 물질 층(20)을 향하도록 캐리어(10) 상에 부착될 수 있다. 하부 연결 범프들(135)은 접착 물질 층(20)에 의해 감싸질 수 있고, 반도체 웨이퍼(100W)의 하면은 접착 물질 층(20)의 상면과 접할 수 있다.
도 12를 참조하면, 제1 반도체 칩들(100)을 반도체 웨이퍼(100W) 상에서 배리어 막을 증착하고, 포토 공정 및 에칭 공정을 수행하여 배리어 구조물(140)을 형성할 수 있다. 배리어 구조물(140)은 제1 연결 패드들(114) 중 일부를 덮도록 형성될 수 있다. 배리어 구조물(140)은 크랙 전파 차단이 필요한 영역, 예를 들어, 후속의 제2 반도체 칩(200)이 실장될 영역의 적어도 일부를 둘러싸도록 형성될 수 있다.
도 13을 참조하면, 제2 반도체 칩(200)을 반도체 웨이퍼(100W) 상에 부착할 수 있다. 제2 반도체 칩(200)은 하면(200S1)에 연결 범프들(235)을 감싸는 접착 필름 층(240')이 형성된 상태일 수 있다. 접착 필름 층(240')은 연결 범프들(235)을 완전히 덮도록 형성되거나, 또는 연결 범프들(235)의 적어도 일부를 노출시키도록 형성될 수 있다. 제2 반도체 칩(200)은 본딩 장치의 흡착면에 진공 흡착되어 반도체 웨이퍼(100W) 상으로 픽 앤 플레이스될 수 있다. 제2 반도체 칩(200)은 제2 소자 층(210)의 제2 배선 구조(212)가 인접하는 하면(200S1)이 반도체 웨이퍼(100W)를 향하도록 반도체 웨이퍼(100W) 상에 부착될 수 있다.
도 14를 참조하면, 열압축 공정을 수행하여 제2 반도체 칩(200)을 반도체 웨이퍼(100W) 상에 고정시킬 수 있다. 열압축 공정은, 접착 필름 층(240')의 일단에 제2 반도체 칩(200)의 측면보다 바깥으로 연장되는 필렛 부분(240P)이 형성되도록 공정 조건(예를 들어, 열압착 본딩 싱의 압력, 접착 필름을 이루는 비전도성 물질의 양 등)을 조절하여 수행될 수 있다.
이후, 반도체 웨이퍼(100W) 상에 봉합재(250)를 형성하고, 연마 공정을 수행한 후, 봉합재(250) 및 반도체 웨이퍼(100W)를 스크라이브 라인을 따라서 절단하여 복수의 반도체 패키지들(1000)로 분리할 수 있다. 접착 물질 층(20) 및 캐리어(10)는 제거될 수 있다. 도 11 내지 도 14는 제1 반도체 칩(100)을 포함하는 반도체 웨이퍼(100W) 상에 제2 반도체 칩(200)을 적층하는 칩-온-웨이퍼(Chip-on-Wafer) 패키징 방법을 도시하나, 본 발명은 이에 한정되지 않고, 칩-온-칩(Chip-on-Chip) 또는 웨이퍼-온-웨이퍼(Wafer-on-Wafer) 패키징 방법에도 적용 가능하다.
도 15를 참조하면, 반도체 웨이퍼(100W) 상에 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D)을 차례로 적층하고 열압축 공정을 수행할 수 있다. 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D) 사이에 배치되는 접착 층들(240A, 240B, 240C)은 열압축 공정에 의해, 복수의 제2 반도체 칩들(200A, 200B, 200C, 200D) 사이 개재된 부분으로부터 외측으로 돌출되는 필렛 부분을 갖도록 형성될 수 있다. 이후, 봉합재(250)를 형성하고, 연마 공정을 수행한 후, 봉합재(250) 및 반도체 웨이퍼(100W)를 스크라이브 라인을 따라서 절단하여 복수의 반도체 패키지들(도 8의 1000E)로 분리할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 제1 반도체 칩 110: 제1 소자 층
120: 제1 관통 비아 130: 제1 연결 구조물
140: 배리어 구조물 200: 제2 반도체 칩
210: 제2 소자 층 220: 제2 관통 비아
235: 연결 범프들 240: 접착 층
250: 봉합재 300: 패키지 기판

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 인접하는 제1 연결 패드들을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면과 마주보는 하면을 갖고, 제2 연결 패드들을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서, 상기 제1 연결 패드들 및 상기 제2 연결 패드들과 접촉하는 연결 범프들;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제2 반도체 칩의 측면에서 외곽 방향으로 돌출하는 돌출 부분을 포함하는 접착 층; 및
    상기 제1 연결 패드들 중 일부를 덮고, 상기 제1 면 상에서 상기 제2 반도체 칩과 부분적으로 중첩하고, 상기 접착 층의 상기 돌출 부분과 접촉하는 배리어 구조물을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 배리어 구조물은 상기 연결 범프들과 이격된 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 면에 인접하며 상기 제1 연결 패드들과 전기적으로 연결되는 배선 구조 및 상기 배선 구조를 덮는 층간 절연 층들을 더 포함하고,
    상기 배리어 구조물은 상기 층간 절연 층들 중 최외각 층간 절연 층의 일부를 덮는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 연결 범프들은 상기 제2 반도체 칩의 상기 하면의 중앙 영역 아래에 배치되고,
    상기 배리어 구조물은 평면도 상에서 상기 제2 반도체 칩의 상기 하면의 각 변들을 따라 연장되어 상기 중앙 영역의 적어도 일부를 둘러싸도록 배치되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 배리어 구조물은 평면도 상에서 외측벽 및 내측벽을 갖고,
    상기 배리어 구조물의 상기 외측벽은 상기 제2 반도체 칩의 측면보다 외측에 배치되는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 배리어 구조물의 상기 외측벽은 상기 접착 층의 상기 돌출 부분보다 외측에 배치되는 반도체 패키지.
  7. 제1 층간 절연 층, 제1 배선 구조, 및 제1 연결 패드들을 포함하는 제1 소자 층을 포함하는 제1 반도체 칩;
    상기 제1 반도체의 상기 제1 소자 층과 마주보는 하면을 갖고, 제2 연결 패드들을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 상기 제1 연결 패드들 및 상기 제2 연결 패드들을 서로 전기적으로 연결하는 연결 범프들;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제1 소자 층과 접촉하는 접착 층; 및
    상기 제1 소자 층 및 상기 접착 층과 접촉하고, 상기 연결 범프들과 이격되면서 상기 연결 범프들이 배치된 영역을 적어도 일부 둘러싸도록 배치되는 배리어 구조물을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 접착 층은, 상기 배리어 구조물의 상면과 상기 제2 반도체 칩의 측면과 접촉하는 돌출 부분을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 연결 패드들 중 상기 돌출 부분과 인접하는 제1 연결 패드는 상기 배리어 구조물에 의해 상기 돌출 부분과 이격되는 반도체 패키지.
  10. 제1 반도체 층, 상기 제1 반도체 층을 관통하는 관통 비아, 및 상기 제1 반도체 층의 상면 상에 배치되며 상기 관통 비아와 전기적으로 연결되는 제1 배선 구조 및 제1 연결 패드들을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되고, 제2 반도체 층, 제2 배선 구조, 및 제2 연결 패드들을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서, 상기 제1 연결 패드들 및 상기 제2 연결 패드들과 접촉하는 연결 범프들;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재되어 상기 연결 범프들의 적어도 일부를 둘러싸고, 상기 제2 반도체 칩의 측면에서 외곽 방향으로 돌출하는 돌출 부분을 포함하는 접착 층;
    상기 제1 연결 패드들 중 일부를 상기 접착 층의 상기 돌출 부분으로부터 이격시키고, 상기 제2 반도체 칩과 수직 방향으로 중첩하는 중첩 영역 및 상기 제2 반도체 칩과 상기 수직 방향으로 중첩하지 않는 비중첩 영역을 포함하는 배리어 구조물; 및
    상기 제1 반도체 칩 상에서 상기 배리어 구조물, 상기 접착 층의 상기 돌출 부분, 및 상기 제2 반도체 칩을 덮는 봉합재를 포함하고,
    상기 배리어 구조물의 상기 비중첩 영역은, 상기 접착 층의 상기 돌출 부분보다 외측으로 더 연장되는 반도체 패키지.
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