TWI502697B - 具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件 - Google Patents

具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件 Download PDF

Info

Publication number
TWI502697B
TWI502697B TW100144452A TW100144452A TWI502697B TW I502697 B TWI502697 B TW I502697B TW 100144452 A TW100144452 A TW 100144452A TW 100144452 A TW100144452 A TW 100144452A TW I502697 B TWI502697 B TW I502697B
Authority
TW
Taiwan
Prior art keywords
microelectronic
conductive
opening
component
extending
Prior art date
Application number
TW100144452A
Other languages
English (en)
Other versions
TW201240040A (en
Inventor
Vage Oganesian
Belgacem Haba
Ilyas Mohammed
Craig Mitchell
Piyush Savalia
Original Assignee
Tessera Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tessera Inc filed Critical Tessera Inc
Publication of TW201240040A publication Critical patent/TW201240040A/zh
Application granted granted Critical
Publication of TWI502697B publication Critical patent/TWI502697B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/29188—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1037—II-VI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件
本發明係關於微電子裝置之封裝，尤其係關於半導體裝置之封裝。
本申請案主張於2011年3月18日申請之美國專利申請案第13/051,414號之申請日期之權利，該申請案主張於2010年12月2日申請之美國臨時專利申請案第61/419,037號之權利，在此將該等申請案之揭示內容以引用的方式併入於本文中。
微電子裝置通常包含半導體材料(諸如，矽或砷化鎵)之薄塊(通常被稱作晶粒或半導體晶片)。通常將半導體晶片提供為個別已預封裝之單元。在一些單元設計中，將半導體晶片安裝至基板或晶片載體，基板或晶片載體又安裝於電路面板(諸如，印刷電路板)上。
在半導體晶片之第一面(例如，前表面)中製造主動電路。為了促進至主動電路之電連接，在同一面上給晶片提供結合襯墊。結合襯墊通常按一規則陣列來置放，圍繞晶粒之邊緣或(對於許多記憶體裝置)處於晶粒中心。結合襯墊一般由約0.5微米(μm)厚之導電金屬(諸如，銅或鋁)製成。結合襯墊可包括單一金屬層或多個金屬層。結合襯墊之大小將隨著裝置類型而變化，但在一側上通常將有數十至數百微米。
矽穿孔(TSV)可用以在半導體晶片之前表面(上面安置有結合襯墊)與半導體晶片之後表面(與前表面對置)之間提供電連接。習知TSV孔可減少可用以容納主動電路之第一面的部分。第一面上可用於主動電路之可用空間之此減少可增加產生每一半導體晶片所需之矽的量，進而可能增加每一晶片之成本。
在晶片之任何實體配置中，大小為重要考慮因素。隨著攜帶型電子裝置之快速發展，對晶片之更緊湊實體配置的需求變得更加強烈。僅藉由實例，通常稱為「智慧型電話」之裝置整合蜂巢式電話與功能強大的資料處理器、記憶體及輔助裝置(諸如，全球定位系統接收器)、電子相機，及區域網路連接連同高解析度顯示器及相關聯影像處理晶片之功能。此等裝置可提供諸如完全網際網路連接性、娛樂(包括全解析度視訊)、導航、電子銀行及其他之能力，該等能力全部整合於袖珍裝置中。複雜的攜帶型裝置需要將眾多晶片包裝至小空間中。此外，該等晶片中之一些具有許多輸入及輸出連接，通常稱為「I/O」。此等I/O必須與其他晶片之I/O互連。互連應為短的且應具有低阻抗以使信號傳播延遲最小化。形成互連之部件不應極大地增加組件之大小。類似需要出現於其他應用中，例如資料伺服器(諸如用於網際網路搜尋引擎中之資料伺服器)中。舉例而言，提供複雜晶片之間的眾多短的低阻抗互連之結構可增加搜尋引擎之頻寬且減少其功率消耗。
儘管已經由形成及互連在半導體中取得進步，但可作進一步改良以增強用於在前晶片表面與後晶片表面之間形成連接之製程，且可對可由此等製程產生之結構作進一步改良。
根據本發明之一態樣，一種微電子組件可包括：一第一微電子元件，其具有一前表面及在該前表面處曝露之一第一導電襯墊；一第二微電子元件，其具有一前表面及在該前表面處曝露之一第二導電襯墊；及一導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸之一第一開口內延伸。該第一微電子元件及該第二微電子元件之該等前表面可面向彼此。該第一襯墊及該第二襯墊可相鄰。該等微電子元件中之每一者可體現主動半導體裝置。該導電元件亦可在自該第一開口朝向該第一微電子元件之該前表面延伸之一第二開口內延伸。該導電元件亦可在延伸穿過該第一襯墊及該第二襯墊中之至少一者的一第三開口內延伸。該第一開口及該第二開口之內表面可相對於該第一微電子元件之該前表面分別在第一方向及第二方向中延伸以界定一實質角。該導電元件可接觸該第一襯墊及該第二襯墊。
在一特定實施例中，該第三開口可自該第二開口延伸，至少穿過該第一微電子元件之該第一襯墊。在一實施例中，該第三開口可延伸穿過該第一襯墊及該第二襯墊中之每一者。在一例示性實施例中，該第三開口可自該第二微電子元件之一第二表面延伸，至少穿過該第二微電子元件之該第二襯墊。在一特定實施例中，該導電元件可包括介於該第一襯墊及該第二襯墊的相鄰表面之間的金屬或導電金屬化合物中之至少一者。在一實施例中，該導電元件可符合該第一開口或該第二開口中之至少一者的內表面之至少一部分的一輪廓。
在一例示性實施例中，該導電元件可不符合該第一開口或該第二開口中之至少一者的內表面之至少一部分的一輪廓。在一特定實施例中，該導電元件可符合該第三開口的一內表面之至少一部分的一輪廓。在一實施例中，該導電元件可不符合該第三開口的該內表面之至少一部分的一輪廓。在一例示性實施例中，在該第一微電子元件中之第一開口及在該第二微電子元件中之該開口可為漸縮的，在彼此相反的方向中變小。
根據本發明之另一態樣，一種微電子組件可包括：一第一微電子元件，其具有一第一表面及在第一表面處曝露之一導電襯墊；一第二微電子元件，其具有面向該第一微電子元件的該第一表面之一第一表面及在該第二微電子元件的該第一表面處曝露且與該第一微電子元件的該導電襯墊相鄰的一導電襯墊；及一導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該第一表面延伸之一第一開口內延伸。該等微電子元件中之每一者可體現主動半導體裝置。該導電元件亦可在延伸穿過該等相鄰導電襯墊中之至少一者的一第二開口內延伸。該導電元件可包括介於該等襯墊的相鄰表面之間的金屬或導電金屬化合物中之至少一者。
在一實施例中，該第一開口可包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該第一表面延伸之一第三開口，及自該第三開口在朝向該第一微電子元件的該第一表面之方向中延伸之一第四開口。該第三開口及該第四開口之內表面可相對於該第一表面分別在第一方向及第二方向中延伸以界定一實質角。在一特定實施例中，該第二開口可延伸穿過該第一微電子元件之該襯墊。在一例示性實施例中，該第二開口可包括自該第二微電子元件之該後表面朝向該第二微電子元件之該第一表面延伸之一第三開口。該第二開口可延伸穿過該第二微電子元件之該襯墊。
根據本發明之又一態樣，一種微電子組件可包括：一第一微電子元件，其具有一前表面及在該前表面處曝露之一導電襯墊；一第二微電子元件，其具有面向該第一微電子元件的該前表面之一前表面及在該第二微電子元件的該前表面處曝露且與該第一微電子元件的該導電襯墊相鄰的一導電襯墊；及一導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸之一第一開口內延伸。該等微電子元件中之每一者可體現主動半導體裝置。該導電元件亦可在自該第二微電子元件之一後表面朝向該第二微電子元件之該前表面延伸之一第二開口內延伸。該第一開口及該第二開口之內表面可相對於該前表面分別在第一方向及第二方向中延伸以界定一實質角。該導電元件可延伸穿過該等相鄰襯墊中之至少一者且可接觸該等襯墊。
根據本發明之又一態樣，一種微電子組件可包括：一第一微電子元件，其具有一前表面及在該前表面處曝露之一第一導電襯墊，且一第一導電元件沿著該前表面自該第一導電襯墊延伸出來；一第二微電子元件，其具有面向該第一微電子元件之該前表面的一前表面；一第二導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸之一開口內延伸；及一第三導電元件，其在自該第二微電子元件之一後表面朝向該第二微電子元件之該前表面延伸之一開口內延伸。該第二微電子元件亦可具有在該第二微電子元件之該前表面處曝露且與該第一導電元件之一部分相鄰的一第二導電襯墊。該第一微電子元件及該第二微電子元件可體現主動半導體裝置。該第二導電元件可接觸該第一導電襯墊。該第三導電元件可延伸穿過在該第二導電襯墊中之一開口且可接觸該第二導電襯墊及該第一導電元件。
在一特定實施例中，在該第一微電子元件中之該開口可包括：自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸的一第一開口；及自該第一開口朝向該第一微電子元件之該前表面延伸的一第二開口。該第一開口及該第二開口之內表面可相對於該前表面分別在第一方向及第二方向中延伸以界定一實質角。該第二導電元件可接觸該第一襯墊及該第二襯墊。在一實施例中，在該第二微電子元件中之該開口可包括：自該第二微電子元件之一後表面朝向該第二微電子元件之該前表面延伸的一第一開口；及自該第一開口朝向該第二微電子元件之該前表面延伸的一第二開口。該第一開口及該第二開口之內表面相對於該前表面分別在第一方向及第二方向中延伸以界定一實質角。該第二導電元件可接觸該第一襯墊及該第二襯墊。
在一例示性實施例中，該第二導電元件及該第三導電元件可在沿著該等微電子元件的該等前表面之方向中彼此間隔開。在一特定實施例中，該第一導電元件可具有在該第二微電子元件之該前表面處曝露之一上表面且該第二導電元件可接觸該上表面之至少一部分。在一實施例中，該第一導電元件之至少一部分可為一導電跡線。在一例示性實施例中，該微電子組件亦可包括：一第三微電子元件，其具有面向該第二微電子元件的該後表面之一前表面；及一第四導電元件，其在自該第三微電子元件之該後表面延伸之一開口內延伸。該第三導電元件可延伸穿過該第三微電子元件之該導電襯墊且可接觸該第二導電元件。
在一實施例中，該微電子組件亦可包括一或多個第四微電子元件，該一或多個第四微電子元件各自經堆疊以上覆該第三微電子元件之該後表面且與該第三微電子元件之第三導電元件電耦合。每一第四微電子元件可具有面向鄰近於其的第三或第四微電子元件之該後表面的一前表面。該微電子組件可具有一第五導電元件，該第五導電元件在自該第四微電子元件之該後表面延伸之至少一開口內延伸且延伸穿過此第四微電子元件之該導電襯墊且接觸延伸穿過鄰近於其的該微電子元件之該導電元件。
本發明之另外態樣可提供系統，該等系統併入有根據本發明之前述態樣的微電子結構及電耦合至該等結構之一或多個其他電子部件。舉例而言，該系統亦可包括一外殼，該結構及該等其他電子部件安裝至該外殼。根據在本發明之此態樣中的較佳實施例之系統可比類似的習知系統更緊湊。
根據本發明之另一態樣，一種製造一微電子組件之方法可包括以下步驟：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之該等第一表面處曝露之導電襯墊彼此相鄰，及(b)接著形成一導電元件，該導電元件在自該第一微電子元件之一後表面朝向該第一微電子元件之第一表面延伸之一第一開口內延伸，在自該第一開口朝向該第一微電子元件之第一表面延伸之一第二開口內延伸，且在延伸穿過該等相鄰導電襯墊中之至少一者的一第三開口內延伸，其中該第一開口及該第二開口之內表面相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，該導電元件接觸該等相鄰導電襯墊。
在一特定實施例中，該形成該導電元件之步驟可包括將金屬或導電金屬化合物中之至少一者沈積至該等襯墊之相鄰表面上。在一實施例中，該形成該導電元件之步驟可包括在該等襯墊的該等相鄰表面之間形成一切槽(undercut)。該沈積步驟可將金屬或導電金屬化合物中之該至少一者沈積於該切槽內。在一例示性實施例中，該第三開口可自該第二微電子元件之一第二表面延伸，至少穿過該第一微電子元件之相鄰襯墊。
在一實施例中，該第三開口可延伸，至少穿過該第二微電子元件之相鄰襯墊。在一特定實施例中，該形成該導電元件之步驟可包括藉由不同製程來形成該第一開口且接著形成該第三開口。在一例示性實施例中，該導電元件可符合該第一開口及該第二開口中之至少一者的一內表面之一輪廓。在一實施例中，該導電元件可不符合該第一開口及該第二開口中之至少一者的一內表面之一輪廓。
根據本發明之又一態樣，一種製造一微電子組件之方法可包括以下步驟：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之該等第一表面處曝露之導電襯墊彼此相鄰，及(b)接著形成一導電元件，該導電元件在自該第一微電子元件之一後表面朝向該第一微電子元件之第一表面延伸之一第一開口內延伸，且在延伸穿過該等相鄰導電襯墊中之至少一者的一第二開口內延伸，該導電元件之該形成包括將金屬或導電金屬化合物中之至少一者沈積至該等襯墊之相鄰表面上。
在一例示性實施例中，該形成該導電元件之步驟可包括在該等襯墊的相鄰表面之間形成一切槽。該沈積步驟可將金屬或導電金屬化合物中之該至少一者沈積於該切槽內。在一實施例中，該第一開口可包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該第一表面延伸之一第三開口，及自該開口延伸至該第二開口之一第四開口。該第一開口及該第二開口之內表面可相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角。該第二開口可延伸穿過該第一微電子元件之該襯墊。在一特定實施例中，該第二開口可包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該第一表面延伸之一第三開口，及自該第三開口延伸穿過該第二微電子元件的該襯墊之一第四開口。
根據本發明之又一態樣，一種製造一微電子組件之方法可包括以下步驟：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之該等第一表面處曝露之導電襯墊彼此相鄰，及(b)接著形成一導電元件，該導電元件在自該第一微電子元件之一第二表面朝向該第一微電子元件之第一表面延伸之一第一開口內延伸，在自該第二微電子元件之一第二表面朝向該第二微電子元件之第一表面延伸之一第二開口內延伸，其中該第一開口及該第二開口之內表面相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，該導電元件延伸穿過該等相鄰襯墊中之至少一者且接觸該等襯墊。
根據本發明之另一態樣，一種製造一微電子組件之方法可包括以下步驟：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件中之一者的第一表面處曝露之一導電襯墊與在該等微電子元件中之另一者的第一表面處曝露之一第一導電元件相鄰，及(b)接著形成一第二導電元件，該第二導電元件在自該第一微電子元件之一後表面朝向該第一微電子元件之第一表面延伸之一第一開口內延伸，在自該第一開口朝向該第一微電子元件之第一表面延伸之一第二開口內延伸，且在延伸穿過該襯墊或該第一導電元件中之至少一者的一第三開口內延伸，其中該第一開口及該第二開口之內表面相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，該第二導電元件接觸該襯墊及該第一導電元件。
在一特定實施例中，該襯墊可為在該第一微電子元件之第一表面處曝露之一第一襯墊，且該第二微電子元件可包括在沿著該第二微電子元件之第一表面的方向中與該第一襯墊間隔開之一第二導電襯墊。該第一導電元件可沿著該第二微電子元件之第一表面延伸且可與該第二襯墊電耦合。在一實施例中，該襯墊可為在該第二微電子元件之第一表面處曝露之一第一襯墊，且該第一微電子元件可包括在沿著該第一微電子元件之第一表面的方向中與該第一襯墊間隔開之一第二導電襯墊。該第一導電元件可沿著該第一微電子元件之第一表面延伸且可與該第二襯墊電耦合。在一例示性實施例中，該第二導電元件可延伸穿過該第一襯墊。
在一實施例中，該第二襯墊可具有面向一遠離該第二微電子元件的方向之一上表面，且該第一導電元件可接觸該第二襯墊的該上表面之至少一部分。在一特定實施例中，該方法亦可包括在步驟(a)之前形成該第一導電元件以使其與該第二襯墊之該上表面之至少一部分相接觸。在一例示性實施例中，該第一導電元件之至少一部分可為一導電跡線，該導電跡線沿著該第一微電子元件之表面在該第二襯墊與相鄰於該第一襯墊的該第一微電子元件之一位置之間在一方向中延伸。
在一例示性實施例中，該第三開口可延伸穿過該第一襯墊，且該第二導電元件之一部分可在該第三開口內進一步延伸且可接觸該第一襯墊。在一實施例中，該第二導電元件之一部分可在自該第二微電子元件之一後表面延伸穿過該第二襯墊之一開口內進一步延伸。在一特定實施例中，該方法亦可包括：組裝一第三微電子元件與該第一微電子元件及該第二微電子元件以使得該第三微電子元件之一第一表面面向該第二微電子元件之第二表面，及接著形成在自該第三微電子元件之第二表面延伸之至少一開口內延伸之一第三導電元件。該第三導電元件可延伸穿過該第三微電子元件之該導電襯墊且可接觸該第二導電元件。
圖1說明根據本發明之實施例的微電子組件100。該微電子封裝包括微電子元件102，例如，實施於半導體晶片中之積體電路，半導體晶片可包括矽、矽合金或其他半導體材料(諸如III-V半導體材料或II-VI半導體材料)。如在圖1A中之放大圖中所見，晶片102具有前表面104(亦被稱作接觸承載面)，前表面104為該晶片之主表面，其中該晶片之第一區105在該前表面處。第一區105通常包括介電區，該介電區通常包括複數個佈線層，該複數個佈線層具有安置於該等佈線層之間及周圍的介電層。在一特定實施例中，該介電區可包括具有低介電常數之一或多個介電材料層(亦即，「低k」介電層)。低k介電材料包括多孔二氧化矽、摻碳二氧化矽、聚合介電質及多孔聚合介電質以及其他材料。在多孔低k介電層中，介電層可具有實質多孔性，此相對於相同材料之無孔層減小了介電材料的介電常數。介電材料通常具有顯著高於1.0之介電常數，但佔據多孔介電材料內的開放空間之空氣具有約1.0之介電常數。以此方式，一些介電材料可由於具有實質多孔性而達成介電常數之減小。
然而，一些低k介電材料(諸如聚合介電材料及多孔介電材料)相比於傳統介電材料經受得住小得多的機械應力。特定類型的操作環境及可測試微電子元件之方式可呈現等於或接近低k介電材料可耐受之極限的應力。本文中所描述之微電子組件藉由使施加應力至微電子元件之位置移動而遠離區105內的低k介電層而為微電子元件之低k介電層提供改良之保護。以此方式，製造、操作及測試施加減小了很多之應力至低k介電層，因此保護低k介電層。
層105亦包括主動半導體裝置(例如，電晶體、二極體或其他主動裝置)，該等主動半導體裝置最終藉由佈線層在前表面處與複數個導電襯墊106連接。當晶片為絕緣體上矽(「SOI」)型晶片時，第一區105亦可包括位於主動半導體裝置下方之內埋介電層。第一區105可將晶片之第二區107與前表面104分離。第一區通常具有0.1微米至5微米之厚度且通常不可薄化。第二區107通常基本由半導體材料(通常為單晶或多晶材料)組成且通常具有低於20微米之厚度，該厚度通常係由初始半導體晶圓在處理期間被薄化之程度決定。在一實施例中，晶片可僅具有第一區105且第二區107可不存在。
如在圖1中進一步所見，安裝另一微電子元件110(體現主動半導體裝置之半導體晶片)與微電子元件102，使得該等微電子元件之前表面103、104面向彼此。如在圖1中所展示，微電子元件110之複數個導電襯墊108可與微電子元件102之導電襯墊106相鄰。通常諸如藉由黏合劑101將該等微電子元件結合在一起。其他可能的結合材料可包括玻璃，在一特定實施例中，玻璃可經摻雜且可具有低於500℃之玻璃轉化溫度(glass transition temperature)。通常，微電子元件110基本由與另一微電子元件102相同之半導體材料組成。如在圖1中進一步所見，微電子元件110可具有複數個導電導通體元件，該複數個導電導通體元件延伸穿過微電子元件中的開口以用於提供與導電襯墊108及106之導電連接。
導通體(via)可為介於該等微電子元件中之一者的後表面與該一者之至少一導電襯墊之間的具有多個級之「分級導通體」，或者，導通體可為單級導通體，在一實例中，微電子元件110可具有自面向外的曝露表面118朝向晶片前表面104延伸之複數個第一開口111。複數個第二開口113可自各別第一開口111延伸至晶片之各別導電襯墊106。如在圖1A中進一步所見，在第一開口與第二開口相會之位置處，第一開口之內表面121及第二開口之內表面123相對於由主表面104界定之平面以不同角度140、142延伸，該等角度140、142與相對於平行於該主表面的任何平面135之角度140、142相同。因而，第一開口及第二開口之內表面分別在第一方向及第二方向中延伸以界定一實質角。
複數個導電元件114在第一開口及第二開口內延伸且電耦合至導電襯墊106、108。通常藉由絕緣層125而使導電元件114與晶片110之其他部分絕緣，該絕緣層125可加襯裡於第一開口之內表面121及第二開口之內表面123。導電元件114通常在微電子元件110之面向外的曝露表面118處曝露。在一實例中，導電元件114可包括藉由沈積金屬以使其與導電襯墊106、108的曝露表面相接觸而形成之金屬特徵。如下文更詳細描述，可使用各種金屬沈積步驟來形成導電元件。
如在圖1中進一步所見，導電元件114可諸如經由結合金屬(例如，焊料、錫、銦或其組合)之塊體128導電地結合(類似於覆晶方式)至在介電元件126之表面處曝露的觸點124。介電元件又可具有複數個端子130以用於諸如經由從介電元件126突出來之導電塊體132(例如，焊球)將封裝100進一步電連接至電路面板134之對應觸點136。圖1說明在將電路面板134接合至封裝100之前的封裝100。圖2說明包括封裝100及接合至封裝100的電路面板134之微電子組件。
散熱片140可諸如經由導熱材料142(例如導熱油脂、導熱黏合劑或具有相對低熔化溫度之接合金屬(諸如焊料、錫、銦、金或其他材料))熱耦合至微電子元件102之後表面137。當導熱材料142亦導電(諸如金屬或導電金屬化合物)時，介電層(未圖示)可將微電子元件102之後表面137與此導熱且導電材料142分離。
圖3為朝向該封裝的微電子元件110之後表面118看的視圖，其說明在該後表面處曝露之導電元件114，導電元件114經展示為按區域陣列來配置。如在圖3中亦展示，導電元件114在第二開口123內延伸且連接至在微電子元件110之前表面103(圖1)處曝露之導電襯墊108，導電襯墊108亦可按區域陣列來配置。或者，當微電子元件之導電襯墊108具有不同的配置時(諸如，可配置成鄰近周邊邊緣114，或可配置成在前表面的中心)，導電元件114通常具有匹配圖案。
圖4說明根據本發明之另一實施例的微電子封裝150。如在圖4中所見，微電子元件102可進一步包括在自微電子元件102之後表面154延伸之開口153內延伸之導電元件152，導電元件152接觸導電襯墊106。如在圖4中進一步展示，一些導電襯墊106a可不與在該微電子元件中的開口153內延伸之導電元件152相接觸。一或多個導電元件152b可經由介於金屬散熱片140或接地平面與導電元件152b之間的導電且導熱材料142與金屬散熱片140或接地平面電連接。然而，其他導電元件152a可藉由介電層144與此散熱片或接地平面電隔離。
參看圖5，現將描述製造微電子封裝之方法。如在本文中所說明，半導體晶圓160或具有在切割線164處附接在一起的複數個微電子元件102之晶圓之一部分經配置以使得其前表面104面向具有在切割線164處附接在一起的複數個微電子元件110之另一晶圓162的前表面103。晶圓160、162可經對準以使得每一晶圓之多對導電襯墊106、108或甚至所有導電襯墊106、108彼此相鄰。此後，如在圖6中所展示，諸如藉由黏合劑101將晶圓160、162結合在一起。接著可諸如藉由研磨、研光或拋光而減小晶圓160之厚度。
圖7為說明在處理中之另一步驟的局部視圖，在此步驟中，在包括微電子元件110的晶圓162中產生分級開口166。圖7展示在已界定分級開口166之後的處理階段。具體言之，分級開口166包括自微電子元件110之後表面118朝向微電子元件110之前表面103延伸之第一開口168。第二開口170自該第一開口朝向該前表面延伸。微電子元件將包括許多此類分級開口166，在該等分級開口166中之每一者內可形成導電元件114。在一實例中，可藉由一系列步驟來形成分級開口，該等步驟可包括蝕刻、雷射圖案化、機械銑削、微粒磨蝕(例如，來自定向粒子流，其通常被稱作「噴砂」)或此等步驟之組合或系列。開口之內表面121、123可具有上文關於圖1A所描述之配置。形成第一開口及第二開口之製程可如美國專利公開案第20080246136A1號或以下各自在2010年7月23日申請之美國申請案中之任一者或全部中所大體描述：申請案第12/842,717號、第12/842,612號、第12/842,669號、第12/842,692號、第12/842,587號，該等案之揭示內容以引用的方式併入於本文中。
可針對晶圓162之安置於半導體區174與襯墊108之間的介電區172選擇性地執行形成分級開口之製程，以使得該開口不穿過介電層174。介電區172可包括鈍化層、可安置有晶圓的佈線層之一或多個介電層，或該鈍化層及此介電層兩者。為了便於參考，或者在下文中可將此等層中之任一者或全部稱作「鈍化層」172。此後，如在圖8中所見，可形成延伸穿過鈍化層172之開口176。
在於鈍化層172中形成開口176之前或之後，可形成介電層178(圖9)，介電層178沿著該分級開口之內表面121、123延伸且接觸該晶圓之後表面118。在一實例中，可使用電泳沈積技術來相對於該等開口之內表面121、123及表面118保形地形成介電塗層178。以此方式，可將保形介電塗層僅沈積至該組件之曝露的導電及半導表面上。在沈積期間，將半導體裝置晶圓保持在所要電位，且將電極浸沒於電解槽中以將電解槽保持在不同的所要電位。接著將該組件在恰當條件下保持在電解槽中達足夠時間，以在裝置晶圓之導電或半導曝露表面上形成經電沈積的保形介電層178。只要在待藉由電泳沈積來塗佈的表面與電解槽之間維持足夠強的電場，就可發生電泳沈積。經電泳沈積之塗層為自行限制的，因為在該塗層到達由其沈積參數(例如，電壓、濃度等)控管之某厚度之後，沈積停止。
電泳沈積通常在該組件之導電及/或半導外表面上形成連續且厚度均勻的保形塗層。此外，可沈積電泳塗層以使得其不在上覆導電襯墊108的底部表面192之剩餘介電層172上形成(歸因於介電層172之介電(不導電)性質)。換言之，電泳沈積之性質為：只要上覆一半導體的介電材料層具有足夠厚度，電泳沈積就不在該介電材料層上形成(考慮到介電材料層之介電性質)。通常，電泳沈積將不在具有大於約10微米至幾十微米的厚度之介電層上發生。在一特定實例中，可由陰極環氧樹脂沈積前驅體形成保形介電層178。或者，可使用聚胺基甲酸酯或丙烯酸沈積前驅體。
在進一步處理中，可在襯墊108中形成開口180(諸如，藉由以對介電結合材料101(例如，黏合劑)選擇性地執行之方式蝕刻穿過導電襯墊108)，在此之後可移除在此開口180內曝露之結合材料以曝露晶圓160之底層導電襯墊106。
此後，如在圖10中所見，可將一或多個導電材料層182(例如，金屬)沈積至襯墊106之曝露部分上，且一或多個導電材料層182與襯墊108及介電層178相接觸。可以各種方式來沈積金屬，諸如濺鍍、物理或化學氣相沈積(其可為或可不為電漿輔助式)、原子層沈積、電鍍、其組合或其他方法。可將介電層184沈積至金屬層182上，且可接著將襯墊金屬層186沈積或以其他方式形成於該介電層之一或多個曝露表面上以形成在圖10中所展示之導電元件114。
此後，參看圖11，可執行進一步處理以形成自微電子元件102之後表面154延伸之開口153，以曝露襯墊106之面向微電子元件102的後表面154之下表面189。接著用介電層188加襯裡於此開口153(圖11)，且接著在此開口中形成導電元件152(諸如，藉由如上文描述將一或多個金屬層沈積於介電層188上)。如在圖11中所見，在微電子元件中的該等開口中之一或多者可為漸縮的。舉例而言，開口153及121可為漸縮的，使得此等開口之寬度157、158分別在相反方向155、156中變小。開口153及123亦是如此，在相反方向155、156中漸縮。
圖11說明一實例，在該實例中，導電元件114、152實質上填充在各別開口內之空間且為非中空的(因為該等導電元件不含非金屬材料之內穴)。然而，如在圖10中所見，且在圖12中進一步所見，導電元件114b、152c可為中空的。
圖12進一步說明一特定實例，在該實例中，延伸穿過微電子元件102之導電元件152c延伸穿過導電襯墊106以接觸襯墊108之面向襯墊106的上表面190。可藉由上文描述的製程之變體來製造圖12中之結構，其中在圖8中所展示的階段之後，在襯墊108之下表面192上形成導電元件114b，且其中在襯墊106中形成延伸至襯墊108的上表面之開口，其形成方式與上文描述(圖9至圖10)之在襯墊108中形成開口的處理類似。
如在圖13中進一步所見，晶圓162中的導電元件未必為非中空的。舉例而言，導電元件可具有沿著介電層188延伸之一或多個部分152d、152e，從而加襯裡於開口153。在一實例中，部分152d、152e可為完全覆蓋開口153的內表面之連續層的部分。在另一實例中，部分152d、152e可表示相異特徵，該等相異特徵可能不沿著內表面153連接在一起，而是可連接至襯墊106、108中之一或多者的表面。
在圖1、圖2、圖4及圖10至圖13中所說明的實施例中之每一者中，導電元件符合在微電子元件102、110中的開口之內表面121、123及153之輪廓。然而，在另一實施例中，導電元件不需要符合該等開口的內表面之輪廓。舉例而言，圖14展示導電元件214不符合微電子元件110中的開口之內表面123、121中之任一者的輪廓之實施例。舉例而言，可藉由以下操作形成此導電元件：形成填充開口內的空間之介電區216，接著形成延伸穿過該介電區之孔隙，及在此之後將金屬沈積於該孔隙內以形成自微電子元件102的襯墊106延伸之金屬柱。隨後，可形成導電襯墊218以上覆該介電區216。在該實施例之變體中，可省略加襯裡於開口121、123之介電層178，此係因為介電區216充分地使導電元件214與在該等開口的內表面121、123處曝露之半導體材料絕緣。
圖15說明圖14之變體，其進一步包括延伸穿過微電子元件102中的開口253之導電元件252。如同導電元件214一樣，導電元件252不符合其所延伸穿過的開口253之內表面的輪廓。將瞭解，導電元件可具有各種組合，其中一或多個導電元件之至少一部分符合其所延伸穿過的開口之內表面的輪廓，且不符合在微電子元件中的另一部分或另一開口之內表面。
現參看圖16至圖19，在另一變體中，在形成開口(例如，如圖16中所說明之分級開口)之後，應用移除介於導電襯墊的相鄰表面206、208之間的材料(例如，結合材料)之製程。舉例而言，可使用蝕刻劑自該等襯墊的相鄰表面之間移除結合材料。接著，如在圖18中進一步說明，在形成導電元件314時，將金屬或導電金屬化合物沈積於介於該等導電襯墊的相鄰表面206、208之間的區域中。圖19進一步說明在形成另一導電元件352之後的如在圖18中所見之結構。如在上文描述的實施例中一樣，延伸穿過微電子元件110之導通體可為單級導通體或可為多級導通體(例如，如圖18中所見)。
圖20說明另一變體，其中微電子元件302之導電襯墊306具有沿著微電子元件302的前表面304自導電襯墊306延伸出來之導電元件312。舉例而言，導電元件312可包括在區域312a中的導電襯墊及將襯墊312a連接至襯墊306之導電跡線312b。導電元件312與另一微電子元件310之導電襯墊308相鄰。第二導電元件324可延伸穿過在另一微電子元件310之前表面303處的導電襯墊308且與導電元件312相接觸。如在圖20中進一步所見，另一導電元件334可延伸穿過微電子元件302之厚度且與襯墊306相接觸。此等導電元件312、324、334可藉由安置於前表面303、304處之介電層及安置於導電元件324、334所延伸穿過之開口內之介電層而各自與其他導電特徵(例如，襯墊、其他跡線)電絕緣或與微電子元件的主體電絕緣。
在一特定實施例中，可將導電元件312應用為在後段製程(「BEOL」)處理期間或BEOL處理之後在晶圓上形成之再分配層的特徵。例如，在微電子元件的導電襯墊306中之至少一者的位置不匹配另一微電子元件的至少一其他導電襯墊308的位置之情形中，可使用圖20中所見之配置。以此方式，可在不要求在每一微電子元件上的結合襯墊之位置以准許該等結合襯墊相鄰之方式匹配的情況下在微電子元件302、310之間形成電連接。在一特定實施例中，一微電子元件可為諸如處理器之邏輯晶片，且另一微電子元件可為記憶體晶片(亦即，在其中具有記憶體儲存元件之記憶體晶片)。記憶體儲存元件包括大量記憶胞以及用於自該等記憶胞讀取及寫入至該等記憶胞之電路。
圖21展示圖20中所展示的實施例之變體，其中導電元件412自微電子元件410之導電襯墊408延伸出來，此導電元件與另一微電子元件402之導電襯墊406相鄰。在此狀況中，導電元件434延伸穿過導電襯墊406且與導電元件412相接觸。圖20及圖21說明導電元件324、334、424、434中之任一者或全部可為中空(如在圖20中所見)或非中空(如在圖21中所見)之另外變體。
圖22說明另一實施例，其中在組件500中額外微電子元件502各自經堆疊且與微電子元件102、110結合在一起(類似於圖1)，在組件500中，經由在每一額外微電子元件502之襯墊506中的開口而電連接延伸穿過每一微電子元件502的厚度之導電元件552。在此變體中，導電元件514延伸穿過襯墊108。
圖23說明此實施例之變體，其中導電元件614與襯墊108相接觸，但另一導電元件652延伸穿過襯墊106且與襯墊108相接觸。圖23進一步展示一變體，其中導電元件614為中空的。
圖24進一步說明一變體，其中在微電子元件710中的開口712為單級開口，該單級開口自微電子元件710的後表面718延伸穿過襯墊708且曝露導電襯墊706之一部分。此開口可具有在後表面718與襯墊708之間的均勻錐度，如在圖24中所見。圖24說明導電元件714與襯墊706之上表面716相接觸且導電元件752與此襯墊706之下表面726相接觸之實施例。
圖25說明圖24之實施例的一變體，其中導電元件714延伸穿過微電子元件710、702中的開口，包括延伸穿過導電襯墊706、708。
微電子組件之結構及製造及其至較高階組件中之併入可包括在以下中之一或多者中所描述的結構及製造步驟：各自於2010年12月2日申請之共同擁有之同在申請中的申請案：美國臨時申請案第61/419,033號及美國非臨時申請案第12/958,866號；及各自於2010年7月23日申請之以下美國申請案：申請案第12/842,717號、第12/842,651號、第12/842,612號、第12/842,669號、第12/842,692號及第12/842,587號，所有此等申請案之揭示內容以引用的方式併入於本文中。
上文論述之結構提供卓越的三維互連能力。此等能力可配合任何類型之晶片而使用。僅藉由實例，以下晶片組合可包括於如上文所論述之結構中：(i)處理器及配合該處理器而使用之記憶體；(ii)相同類型的多個記憶體晶片；(iii)不同類型的多個記憶體晶片，諸如DRAM及SRAM；(iv)影像感測器及用以處理來自該感測器的影像之影像處理器；(v)特殊應用積體電路(「ASIC」)及記憶體。上文所論述之結構可用於構造不同電子系統。舉例而言，根據本發明之另一實施例的系統1300(圖26)包括如上文所描述之結構1306以及其他電子部件1308及1310。在所描繪之實例中，部件1308為半導體晶片，而部件1310為顯示螢幕，但可使用任何其他部件。當然，儘管為了說明之清晰起見在圖26中描繪僅兩個額外部件，但該系統可包括任何數目個此類部件。舉例而言，如上文所描述之結構1306可為如上文結合圖1、圖2、圖4、圖20及圖21所論述之微電子組件100。在另一變體中，可提供兩者，且可使用任何數目個此類結構。將結構1306及部件1308及1310安裝於以虛線示意性地描繪之共同外殼1301中，且按需要彼此電互連以形成所要電路。在所展示之例示性系統中，該系統包括諸如軟性印刷電路板之電路面板1302，且該電路面板包括使該等部件彼此互連之眾多導體1304，圖26中僅描繪其中一者。然而，此僅為例示性的；可使用用於製造電連接之任何適宜結構。將外殼1301描繪為攜帶型外殼，其係可用於(例如)蜂巢式電話或個人數位助理中之類型，且螢幕1310在該外殼之表面處曝露。在結構1306包括諸如成像晶片的光敏元件之情況下，亦可提供透鏡1311或其他光學裝置以用於將光導引至該結構。圖26中所展示之簡化系統同樣僅為例示性的；可使用上文論述之結構來製造其他系統，包括通常被視為固定結構之系統，諸如桌上型電腦、路由器及其類似者。
由於可在不偏離本發明之情況下利用上文論述的特徵之此等及其他變體及組合，因此對較佳實施例之以上描述應被看作說明而非被看作對如申請專利範圍所界定之本發明的限制。
儘管以上描述參考了針對特定應用之說明性實施例，但應理解，所主張之本發明不限於此。可以使用本文中提供之教示的一般熟習此項技術者將認識到在所附申請專利範圍之範疇內的額外修改、應用及實施例。
100．．．微電子組件/封裝
101．．．介電結合材料/黏合劑
102．．．第二微電子元件/晶片
103．．．前表面
104．．．前表面/主表面
105．．．第一區/層
106．．．第二導電襯墊/襯墊
106a．．．導電襯墊
107．．．第二區
108．．．第一導電襯墊/襯墊
110．．．第一微電子元件/晶片
111．．．第一開口
113．．．第二開口
114．．．導電元件/周邊邊緣
114b．．．導電元件
118．．．後表面/曝露表面
121．．．內表面/開口
123．．．第二開口/開口/內表面
124．．．觸點
125．．．絕緣層
126．．．介電元件
128．．．結合金屬塊體
130．．．端子
132．．．導電塊體
134．．．電路面板
135．．．平面
136．．．觸點
137．．．後表面
140．．．散熱片
142．．．導熱材料/導熱且導電材料
144．．．介電層
150．．．微電子封裝
152a．．．導電元件
152b．．．導電元件
152c．．．導電元件
152d．．．導電元件之部分
152e．．．導電元件之部分
153．．．內表面/開口
154．．．後表面
160．．．半導體晶圓/晶圓
162．．．晶圓
166．．．分級開口
168．．．第一開口
170．．．第二開口
172．．．介電層/介電區/鈍化層
174．．．半導體區/介電層
176．．．開口
178．．．介電層/介電塗層
180．．．第三開口
182．．．導電材料層/金屬層
184．．．介電層
186．．．襯墊金屬層
188．．．介電層
189．．．下表面
190．．．上表面
192．．．底部表面/下表面
206．．．相鄰表面
208．．．相鄰表面
214．．．導電元件
216．．．介電區
218．．．導電襯墊
252．．．導電元件
253．．．開口
302．．．微電子元件
303．．．前表面
304．．．前表面
306．．．導電襯墊/襯墊
308．．．導電襯墊
310．．．微電子元件
312．．．導電元件
312a．．．區域/導電襯墊
312b．．．導電跡線
314．．．導電元件
324．．．導電元件
334．．．導電元件
352．．．導電元件
402．．．微電子元件
406．．．導電襯墊
408．．．導電襯墊
410．．．微電子元件
412．．．導電元件
424．．．導電元件
434．．．導電元件
500．．．組件
502．．．微電子元件
506．．．襯墊
514．．．導電元件
552．．．導電元件
614．．．導電元件
652．．．導電元件
702．．．微電子元件
706．．．導電襯墊/襯墊
708．．．襯墊/導電襯墊
710．．．微電子元件
712．．．開口
714．．．導電元件
716．．．上表面
718．．．後表面
726．．．下表面
752．．．導電元件
1300．．．系統
1301．．．外殼
1302．．．電路面板
1304．．．導體
1306．．．結構
1308．．．電子部件
1310．．．電子部件/螢幕
1311．．．透鏡
圖1為說明經定位以便與電路面板附接之根據本發明之實施例的微電子組件之剖視圖。
圖1A為展示根據本發明之實施例的微電子組件中之導電元件之更詳細放大圖的局部剖視圖。
圖2為說明安裝至電路面板之根據本發明之實施例的微電子組件之剖視圖。
圖3為進一步說明根據本發明之實施例的微電子組件之平面圖。
圖4為說明根據在圖1中所展示的本發明之實施例之變體的微電子組件之剖視圖。
圖5及圖6為說明在製造根據本發明之實施例的微電子組件之方法中的各階段之剖視圖。
圖7、圖8、圖9及圖10為說明在製造根據本發明之實施例的微電子組件之方法中接在圖6中所展示之階段之後的各階段之局部剖視圖。
圖11為說明製造根據本發明之實施例的微電子組件之一階段的局部剖視圖，該階段可發生在圖7、圖8、圖9及圖10中所說明的製造階段之後或之前。
圖12為說明根據在圖11中所說明的實施例之變體的微電子組件之局部剖視圖。
圖13為說明根據在圖11中所說明的實施例之另一變體的微電子組件之局部剖視圖。
圖14為說明根據在圖11中所說明的實施例之另一變體的微電子組件之局部剖視圖。
圖15為說明根據在圖11中所說明的實施例之另一變體的微電子組件之局部剖視圖。
圖16、圖17、圖18及圖19為說明在製造根據圖7、圖8、圖9及圖10中所展示之本發明之實施例的變體之微電子組件之方法中接在圖6中所展示之階段之後的各階段之局部剖視圖。
圖20為說明根據本發明之另一實施例的微電子組件之局部剖視圖。
圖21為說明根據圖20中所展示的本發明之實施例的變體之微電子組件之局部剖視圖。
圖22為說明根據本發明之另一實施例的微電子組件之局部剖視圖。
圖23為說明根據圖22中所展示的實施例之變體的微電子組件之局部剖視圖。
圖24為說明根據本發明之另一實施例的微電子組件之局部剖視圖。
圖25為說明根據圖24中所展示的本發明之實施例的變體之微電子組件之局部剖視圖。
圖26為根據本發明之一實施例的系統之示意性描繪。
100．．．微電子組件/封裝
101．．．介電結合材料/黏合劑
102．．．第二微電子元件/晶片
103．．．前表面
104．．．前表面/主表面
106．．．第二導電襯墊
108．．．第一導電襯墊
110．．．第一微電子元件/晶片
111．．．第一開口
113．．．第二開口
114．．．導電元件/周邊邊緣
118．．．後表面/曝露表面
124．．．觸點
125．．．絕緣層
126．．．介電元件
130．．．端子
132．．．導電塊體
134．．．電路面板
136．．．觸點
137．．．後表面
140．．．散熱片
142．．．導熱材料/導熱且導電材料

Claims (41)

  1. 一種微電子組件，其包含：一第一微電子元件，其具有一前表面及在該前表面處曝露之一第一導電襯墊；一第二微電子元件，其具有一前表面及在該前表面處曝露之一第二導電襯墊，該第一微電子元件及該第二微電子元件之該等前表面面向彼此，且該第一導電襯墊與該第二導電襯墊相鄰，該等微電子元件中之每一者體現主動半導體裝置；一第一導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸之一第一開口內延伸，以及在自該第一開口延伸且穿過該第一導電襯墊之一第二開口內延伸，該第一導電元件接觸該第一導電襯墊及接觸該第二導電襯墊的一第一表面；及一第二導電元件，其在自該第二微電子元件之一後表面朝向該第二微電子元件之該前表面延伸之一第三開口內延伸，該第二導電元件接觸該第二導電襯墊的與該第一表面相對的一第二表面。
  2. 如請求項1之微電子組件，其中該第一導電元件於該第二導電襯墊的該第一表面和與該第二導電襯墊的該第一表面相鄰的該第一導電襯墊的表面之間延伸。
  3. 如請求項1之微電子組件，其中該第一導電元件符合該第一開口的該內表面之至少一部分的一輪廓。
  4. 如請求項1之微電子組件，其中該第一導電元件不符合 該第一開口的該內表面之至少一部分的一輪廓。
  5. 如請求項1之微電子組件，其中該第二導電元件符合該第三開口之一內表面之至少一部分的一輪廓。
  6. 如請求項1之微電子組件，其中該第二導電元件不符合該第三開口之該內表面之至少一部分的一輪廓。
  7. 如請求項1之微電子組件，其中該第一微電子元件中之該第一開口及該第二微電子元件中之該第三開口為漸縮的，在彼此相反的方向中變小。
  8. 如請求項1之微電子組件，其中該第一開口包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該前表面延伸之一第四開口，及自該第四開口在一朝向該第一微電子元件之該前表面的方向中延伸之一第五開口，其中該第四及第五開口之內表面相對於該前表面分別在第一方向及第二方向中延伸以界定一實質角。
  9. 一種微電子組件，其包含：一第一微電子元件，其具有一前表面及在該前表面處曝露之一第一導電襯墊；一第二微電子元件，其具有面向該第一微電子元件之該前表面的一前表面及在該前表面處曝露且與該第一導電襯墊相鄰之一第二導電襯墊，該等微電子元件中之每一者體現主動半導體裝置；及一導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸之一第一開口內延伸，在自該第二微電子元件之一後表面朝向該第二微電 子元件之該前表面延伸之一第二開口內延伸，以及在自該第一開口延伸至該第二開口且穿過該第一導電襯墊和該第二導電襯墊之一第三開口內延伸，其中該第一開口及該第二開口各自為漸縮的，並且在彼此相對的方向上逐漸變小，該導電元件延伸接觸該第一導電襯墊和該第二導電襯墊，以及其中該導電元件形成在該第一微電子元件的該後表面和該第二微電子元件的該後表面之間延伸的連續的單體金屬區域。
  10. 一種微電子組件，其包含：一第一微電子元件，其具有一前表面及在該前表面處曝露之一第一導電襯墊，且一第一導電元件沿著該前表面自該第一導電襯墊延伸出來；一第二微電子元件，其具有面向該第一微電子元件之該前表面的一前表面及在該第二微電子元件之該前表面處曝露且與該第一導電元件之一部分相鄰之一第二導電襯墊，該第一微電子元件及該第二微電子元件體現主動半導體裝置；一第二導電元件，其在自該第一微電子元件之一後表面朝向該第一微電子元件之該前表面延伸之一第一開口內延伸，該第二導電元件接觸該第一導電襯墊；及一第三導電元件，其在自該第二微電子元件之一後表面朝向該第二微電子元件之該前表面延伸之一第二開口內延伸，該第三導電元件延伸穿過在該第二導電襯墊中 之一第三開口且接觸該第二導電襯墊及接觸該第一導電元件的一上表面之至少一部分，其中該第二導電元件形成在該第一微電子元件的該後表面和該第一導電元件的該上表面之間延伸的連續的單體金屬區域。
  11. 如請求項10之微電子組件，其中在該第一微電子元件中之該第一開口包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該前表面延伸之一第四開口，及自該第四開口朝向該第一微電子元件之該前表面延伸之一第五開口，其中該第四開口及該第五開口之內表面相對於該第一微電子元件的該前表面分別在第一方向及第二方向中延伸以界定一實質角。
  12. 如請求項11之微電子組件，其中在該第二微電子元件中之該第二開口包括：自該第二微電子元件之該後表面朝向該第二微電子元件之該前表面延伸之一第六開口，及自該第六開口朝向該第二微電子元件之該前表面延伸之一第七開口，其中該第六開口及該第七開口之內表面相對於該第二微電子元件的該前表面分別在第一方向及第二方向中延伸以界定一實質角。
  13. 如請求項11或12之微電子組件，其中該第二導電元件及該第三導電元件在沿著該等微電子元件之該等前表面的一方向中彼此間隔開。
  14. 如請求項10之微電子組件，其中該第一導電元件之至少一部分為一導電跡線。
  15. 如請求項10或11之微電子組件，其進一步包含：一第三微電子元件，其具有面向該第二微電子元件之該後表面的一前表面；及一第四導電元件，其自該第三微電子元件之該後表面延伸到該第三微電子元件的該前表面，該第四導電元件延伸穿過在該第三微電子元件之該前表面處的一導電襯墊且接觸該第三導電元件。
  16. 如請求項15之微電子組件，其進一步包含一或多個第四微電子元件，該一或多個第四微電子元件各自經堆疊以上覆該第三微電子元件之該後表面且與該第三微電子元件之該第四導電元件電耦合，每一第四微電子元件具有面向所鄰近的該第三或第四微電子元件的該後表面之一前表面且具有一第五導電元件，該第五導電元件自該第四微電子元件之該後表面延伸至該第四微電子元件之該前表面且延伸穿過此第四微電子元件之一導電襯墊且接觸延伸穿過所鄰近的該微電子元件之該導電元件。
  17. 一種微電子系統，其包含如請求項1、9或10之一微電子組件及電連接至該微電子組件之一或多個其他電子部件。
  18. 如請求項17之微電子系統，其進一步包含一外殼，該微電子組件及該等其他電子部件安裝至該外殼。
  19. 一種製造一微電子組件之方法，其包含：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之該等第一表面處曝 露之導電襯墊彼此相鄰；及(b)接著形成一導電元件，該導電元件在自該第一微電子元件之一後表面朝向該第一微電子元件之該第一表面延伸之一第一開口內延伸，在自該第一開口朝向該第一微電子元件之該第一表面延伸之一第二開口內延伸，且在延伸穿過相鄰的該等導電襯墊中之至少一者的一第三開口內延伸，其中該第一開口及該第二開口之內表面相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，該導電元件接觸相鄰的該等導電襯墊。
  20. 如請求項19之方法，其中該形成該導電元件之步驟包括：將一金屬或一導電金屬化合物中之至少一者沈積至該等導電襯墊之相鄰表面上。
  21. 如請求項20之方法，其中該形成該導電元件之步驟包括：在相鄰的該等導電襯墊的該等相鄰表面之間形成一切槽，其中該沈積步驟將一金屬或一導電金屬化合物中之該至少一者沈積於該切槽內。
  22. 如請求項19之方法，其中該第三開口自該第二微電子元件之一第二表面延伸，至少穿過該第一微電子元件之相鄰的該導電襯墊。
  23. 如請求項19之方法，其中該第三開口延伸，至少穿過該第二微電子元件之相鄰的該導電襯墊。
  24. 如請求項22或23之方法，其中該形成該導電元件之步驟包括：藉由不同的製程形成該第一開口且接著形成該第三開口。
  25. 如請求項19之方法，其中該導電元件符合該第一開口及該第二開口中之至少一者的一內表面之一輪廓。
  26. 如請求項19之方法，其中該導電元件不符合該第一開口及該第二開口中之至少一者的一內表面之一輪廓。
  27. 一種製造一微電子組件之方法，其包含：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之該等第一表面處曝露之導電襯墊彼此相鄰；及(b)接著形成一導電元件，該導電元件在自該第一微電子元件之一後表面朝向該第一微電子元件之該第一表面延伸之一第一開口內延伸，且在延伸穿過該等相鄰導電襯墊中之至少一者的一第二開口內延伸，該導電元件之該形成包括將一金屬或一導電金屬化合物中之至少一者沈積至該等導電襯墊之相鄰表面上。
  28. 如請求項27之方法，其中該形成該導電元件之步驟包括：在該等導電襯墊的該等相鄰表面之間形成一切槽，其中該沈積步驟將一金屬或一導電金屬化合物中之該至少一者沈積於該切槽內。
  29. 如請求項28之方法，其中該第一開口包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該第一表面延伸之一第三開口，及自該開口延伸至該第二開口之一第四開口，其中該第三開口及該第四開口之內表面相 對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，且該第二開口延伸穿過該第一微電子元件之該導電襯墊。
  30. 如請求項28之方法，其中該第二開口包括：自該第一微電子元件之該後表面朝向該第一微電子元件之該第一表面延伸之一第三開口，及自該第三開口延伸穿過該第二微電子元件的該導電襯墊之一第四開口。
  31. 一種製造一微電子組件之方法，其包含：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之該等第一表面處曝露之導電襯墊彼此相鄰；及(b)接著形成一導電元件，該導電元件在自該第一微電子元件之一第二表面朝向該第一微電子元件之該第一表面延伸之一第一開口內延伸，在自該第二微電子元件之一第二表面朝向該第二微電子元件之該第一表面延伸之一第二開口內延伸，其中該第一開口及該第二開口之內表面相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，該導電元件延伸穿過相鄰的該等導電襯墊中之至少一者且接觸該等導電襯墊。
  32. 一種製造一微電子組件之方法，其包含：(a)組裝一第一微電子元件與一第二微電子元件以使得該第一微電子元件之一第一表面面向該第二微電子元件 之一第一表面，該等微電子元件中之每一者體現主動半導體裝置，使得在該等微電子元件之一者的該第一表面處曝露之一導電襯墊與在該等微電子元件中之另一者的該第一表面處曝露之一第一導電元件相鄰；及(b)接著形成一第二導電元件，該第二導電元件在自該第一微電子元件之一後表面朝向該第一微電子元件之該第一表面延伸之一第一開口內延伸，在自該第一開口朝向該第一微電子元件之該第一表面延伸之一第二開口內延伸，且在延伸穿過該導電襯墊或該第一導電元件中之至少一者的一第三開口內延伸，其中該第一開口及該第二開口之內表面相對於該第一表面分別在第一方向及第二方向中延伸從而界定一實質角，該第二導電元件接觸該導電襯墊及該第一導電元件。
  33. 如請求項32之方法，其中該導電襯墊為在該第一微電子元件之該第一表面處曝露之一第一導電襯墊，且該第二微電子元件包括在沿著該第二微電子元件之該第一表面的一方向中與該第一導電襯墊間隔開之一第二導電襯墊，且該第一導電元件沿著該第二微電子元件之該第一表面延伸且與該第二導電襯墊電耦合。
  34. 如請求項32之方法，其中該導電襯墊為在該第二微電子元件之該第一表面處曝露之一第一導電襯墊，且該第一微電子元件包括在沿著該第一微電子元件之該第一表面的一方向中與該第一導電襯墊間隔開之一第二導電襯墊，且該第一導電元件沿著該第一微電子元件之該第一 表面延伸且與該第二導電襯墊電耦合。
  35. 如請求項33或34之方法，其中該第二導電元件延伸穿過該第一導電襯墊。
  36. 如請求項33或34之方法，其中該第二導電襯墊具有面向一遠離該第二微電子元件的方向之一上表面，且該第一導電元件接觸該第二導電襯墊的該上表面之至少一部分。
  37. 如請求項36之方法，其進一步包含在步驟(a)之前形成該第一導電元件以使其與該第二導電襯墊之該上表面之至少一部分相接觸。
  38. 如請求項37之方法，其中該第一導電元件之至少一部分為一導電跡線，該導電跡線沿著該第一微電子元件之該表面在該第二導電襯墊與相鄰於該第一導電襯墊的該第一微電子元件之一位置之間在一方向中延伸。
  39. 如請求項33之方法，其中該第三開口延伸穿過該第一導電襯墊，且該第二導電元件之一部分在該第三開口內進一步延伸且接觸該第一導電襯墊。
  40. 如請求項34之方法，其中該第二導電元件之一部分在自該第二微電子元件之一後表面延伸穿過該第二導電襯墊之一開口內進一步延伸。
  41. 如請求項32之方法，其進一步包含組裝一第三微電子元件與該第一微電子元件及該第二微電子元件以使得該第三微電子元件之一第一表面面向該第二微電子元件之該第二表面，且接著形成自該第三微電子元件之一第二表 面延伸至該第三微電子元件的該第一表面之一第三導電元件，該第三導電元件延伸穿過該第三微電子元件之一導電襯墊且接觸該第二導電元件。
TW100144452A 2010-12-02 2011-12-02 具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件 TWI502697B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US41903710P 2010-12-02 2010-12-02
US13/051,414 US8587126B2 (en) 2010-12-02 2011-03-18 Stacked microelectronic assembly with TSVs formed in stages with plural active chips

Publications (2)

Publication Number Publication Date
TW201240040A TW201240040A (en) 2012-10-01
TWI502697B true TWI502697B (zh) 2015-10-01

Family

ID=45840124

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100144452A TWI502697B (zh) 2010-12-02 2011-12-02 具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件

Country Status (7)

Country Link
US (3) US8587126B2 (zh)
EP (1) EP2647044B1 (zh)
JP (1) JP2013544445A (zh)
KR (1) KR101111561B1 (zh)
CN (1) CN103329264B (zh)
TW (1) TWI502697B (zh)
WO (1) WO2012074571A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI515930B (zh) * 2010-05-31 2016-01-01 精材科技股份有限公司 發光二極體次基板、發光二極體封裝及其製造方法
US8847380B2 (en) * 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8963310B2 (en) 2011-08-24 2015-02-24 Tessera, Inc. Low cost hybrid high density package
US9105628B1 (en) * 2012-03-29 2015-08-11 Valery Dubin Through substrate via (TSuV) structures and method of making the same
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
US20140210106A1 (en) * 2013-01-29 2014-07-31 Apple Inc. ULTRA THIN PoP PACKAGE
US8884427B2 (en) * 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
TWI492345B (zh) 2013-04-17 2015-07-11 Ind Tech Res Inst 半導體結構及其製作方法
US9257337B2 (en) 2013-04-17 2016-02-09 Industrial Technology Research Institute Semiconductor structure and manufacturing method thereof
US9832887B2 (en) 2013-08-07 2017-11-28 Invensas Corporation Micro mechanical anchor for 3D architecture
CN107658284B (zh) * 2013-10-25 2020-07-14 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9595505B2 (en) * 2014-11-25 2017-03-14 Nxp Usa, Inc. Thermally-enhanced three dimensional system-in-packages and methods for the fabrication thereof
KR102515965B1 (ko) 2016-04-29 2023-03-31 에스케이하이닉스 주식회사 Tsv 구조체를 갖는 적층형 이미지 센서
US10204889B2 (en) 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10985134B2 (en) * 2018-11-09 2021-04-20 Nanya Technology Corporation Method and system of manufacturing stacked wafers
CN110518020B (zh) * 2019-08-30 2022-02-15 武汉天马微电子有限公司 一种显示面板及其制作方法
CN115732467A (zh) * 2021-08-30 2023-03-03 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030245A1 (en) * 2000-06-02 2002-03-14 Seiko Epson Corporation Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
US20040061238A1 (en) * 2002-09-30 2004-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
TW200933760A (en) * 2007-08-16 2009-08-01 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods

Family Cites Families (301)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JPS60160645A (ja) 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
NL8403613A (nl) 1984-11-28 1986-06-16 Philips Nv Elektronenbundelinrichting en halfgeleiderinrichting voor een dergelijke inrichting.
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
EP0316799B1 (en) 1987-11-13 1994-07-27 Nissan Motor Co., Ltd. Semiconductor device
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
JPH03285338A (ja) 1990-04-02 1991-12-16 Toshiba Corp ボンディングパッド
DE69128325T2 (de) 1990-09-20 1998-07-02 Kawasaki Heavy Ind Ltd Hochdruck-Injektordüse
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5511428A (en) * 1994-06-10 1996-04-30 Massachusetts Institute Of Technology Backside contact of sensor microstructures
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
GB2292015B (en) 1994-07-29 1998-07-22 Plessey Semiconductors Ltd Trimmable inductor structure
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
US5703408A (en) 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
US5821608A (en) 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
JP3311215B2 (ja) 1995-09-28 2002-08-05 株式会社東芝 半導体装置
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5686762A (en) 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
JP2904086B2 (ja) 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
TW343210B (en) 1996-01-12 1998-10-21 Matsushita Electric Works Ltd Process for impregnating a substrate, impregnated substrate and products thereof
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5700735A (en) 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
US6143396A (en) 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
JP3725300B2 (ja) 1997-06-26 2005-12-07 松下電器産業株式会社 Ａｃｆ接合構造
US6136458A (en) 1997-09-13 2000-10-24 Kabushiki Kaisha Toshiba Ferrite magnetic film structure having magnetic anisotropy
US6573609B2 (en) 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP3447941B2 (ja) 1998-01-05 2003-09-16 株式会社東芝 半導体装置及びその製造方法
JP4651815B2 (ja) 1998-01-23 2011-03-16 ローム株式会社 ダマシン配線および半導体装置
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
US5986343A (en) 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6555913B1 (en) 1998-07-17 2003-04-29 Murata Manufacturing Co., Ltd. Electronic component having a coil conductor with photosensitive conductive paste
TW386279B (en) 1998-08-07 2000-04-01 Winbond Electronics Corp Inductor structure with air gap and method of manufacturing thereof
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
US6037668A (en) 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6181016B1 (en) 1999-06-08 2001-01-30 Winbond Electronics Corp Bond-pad with a single anchoring structure
US6368410B1 (en) 1999-06-28 2002-04-09 General Electric Company Semiconductor processing article
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP4139533B2 (ja) 1999-09-10 2008-08-27 大日本印刷株式会社 半導体装置とその製造方法
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP3399456B2 (ja) 1999-10-29 2003-04-21 株式会社日立製作所 半導体装置およびその製造方法
US6507113B1 (en) 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
EP1207015A3 (en) 2000-11-17 2003-07-30 Keltech Engineering, Inc. Raised island abrasive, method of use and lapping apparatus
JP2002162212A (ja) 2000-11-24 2002-06-07 Foundation Of River & Basin Integrated Communications Japan 堤体ひずみ計測センサ
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
JPWO2002063681A1 (ja) 2001-02-08 2004-06-10 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP2002270718A (ja) 2001-03-07 2002-09-20 Seiko Epson Corp 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002359347A (ja) 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002373957A (ja) 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003020404A (ja) 2001-07-10 2003-01-24 Hitachi Ltd 耐熱性低弾性率材およびそれを用いた装置
US6531384B1 (en) 2001-09-14 2003-03-11 Motorola, Inc. Method of forming a bond pad and structure thereof
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003124393A (ja) 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US20040051173A1 (en) 2001-12-10 2004-03-18 Koh Philip Joseph High frequency interconnect system using micromachined plugs and sockets
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2003282791A (ja) 2002-03-20 2003-10-03 Fujitsu Ltd 接触型センサ内蔵半導体装置及びその製造方法
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
AU2003233604A1 (en) 2002-05-20 2003-12-12 Imagerlabs Forming a multi segment integrated circuit with isolated substrates
JP2004014657A (ja) 2002-06-05 2004-01-15 Toshiba Corp 半導体チップおよびその製造方法、ならびに三次元積層半導体装置
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US7030010B2 (en) 2002-08-29 2006-04-18 Micron Technology, Inc. Methods for creating electrophoretically insulated vias in semiconductive substrates and resulting structures
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
EP2996148B1 (en) 2002-09-24 2018-11-07 Hamamatsu Photonics K. K. Photodiode array
JP4440554B2 (ja) 2002-09-24 2010-03-24 浜松ホトニクス株式会社 半導体装置
US6853046B2 (en) 2002-09-24 2005-02-08 Hamamatsu Photonics, K.K. Photodiode array and method of making the same
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TW569395B (en) 2002-10-30 2004-01-01 Intelligent Sources Dev Corp Method of forming a stacked-gate cell structure and its NAND-type flash memory array
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US6936913B2 (en) * 2002-12-11 2005-08-30 Northrop Grumman Corporation High performance vias for vertical IC packaging
JP3918935B2 (ja) 2002-12-20 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
US6878633B2 (en) 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
JP4072677B2 (ja) 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004356618A (ja) 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
SG137651A1 (en) 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
DE10319538B4 (de) 2003-04-30 2008-01-17 Qimonda Ag Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US6927156B2 (en) 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US9530857B2 (en) 2003-06-20 2016-12-27 Tessera Advanced Technologies, Inc. Electronic device, assembly and methods of manufacturing an electronic device including a vertical trench capacitor and a vertical interconnect
JP3970210B2 (ja) * 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置の製造方法
JP2005026405A (ja) 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP2005031117A (ja) 2003-07-07 2005-02-03 Toray Ind Inc 水なし平版印刷版原版およびその製造方法
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
JP4499386B2 (ja) 2003-07-29 2010-07-07 浜松ホトニクス株式会社 裏面入射型光検出素子の製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
JP2005093486A (ja) 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
US20050095835A1 (en) 2003-09-26 2005-05-05 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
GB2406720B (en) 2003-09-30 2006-09-13 Agere Systems Inc An inductor formed in an integrated circuit
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
TWI259564B (en) 2003-10-15 2006-08-01 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
TWI234244B (en) 2003-12-26 2005-06-11 Intelligent Sources Dev Corp Paired stack-gate flash cell structure and its contactless NAND-type flash memory arrays
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
JP4198072B2 (ja) 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
JP2005216921A (ja) 2004-01-27 2005-08-11 Hitachi Maxell Ltd 半導体装置製造用のメタルマスク及び半導体装置の製造方法
US7026175B2 (en) 2004-03-29 2006-04-11 Applied Materials, Inc. High throughput measurement of via defects in interconnects
JP4439976B2 (ja) 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7368695B2 (en) 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
US20050248002A1 (en) 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
JP2005347442A (ja) 2004-06-02 2005-12-15 Sanyo Electric Co Ltd 半導体装置
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP4343044B2 (ja) 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4286733B2 (ja) 2004-07-06 2009-07-01 東京エレクトロン株式会社 インターポーザおよびインターポーザの製造方法
KR100786166B1 (ko) 2004-07-06 2007-12-21 동경 엘렉트론 주식회사 인터포저 및 인터포저의 제조 방법
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
JP2006041148A (ja) 2004-07-27 2006-02-09 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
US7750487B2 (en) 2004-08-11 2010-07-06 Intel Corporation Metal-metal bonding of compliant interconnect
US7598167B2 (en) 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP4599121B2 (ja) 2004-09-08 2010-12-15 イビデン株式会社 電気中継板
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
CN100481402C (zh) 2004-09-10 2009-04-22 株式会社东芝 半导体器件和半导体器件的制造方法
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
JP4246132B2 (ja) 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
US7819119B2 (en) 2004-10-08 2010-10-26 Ric Investments, Llc User interface having a pivotable coupling
KR100676493B1 (ko) 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
JP4393343B2 (ja) * 2004-10-22 2010-01-06 株式会社東芝 半導体装置の製造方法
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7081408B2 (en) 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
US20060278997A1 (en) 2004-12-01 2006-12-14 Tessera, Inc. Soldered assemblies and methods of making the same
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4290158B2 (ja) 2004-12-20 2009-07-01 三洋電機株式会社 半導体装置
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
TWI244186B (en) 2005-03-02 2005-11-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
TWI264807B (en) 2005-03-02 2006-10-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
JP2006269968A (ja) 2005-03-25 2006-10-05 Sharp Corp 半導体装置およびその製造方法
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
JP4581864B2 (ja) 2005-06-21 2010-11-17 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7834273B2 (en) 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP4694305B2 (ja) 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
US20070049470A1 (en) 2005-08-29 2007-03-01 Johnson Health Tech Co., Ltd. Rapid circuit training machine with dual resistance
US7772115B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
JP2007081304A (ja) 2005-09-16 2007-03-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2007157844A (ja) 2005-12-01 2007-06-21 Sharp Corp 半導体装置、および半導体装置の製造方法
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7456479B2 (en) 2005-12-15 2008-11-25 United Microelectronics Corp. Method for fabricating a probing pad of an integrated circuit chip
JP4826248B2 (ja) 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
JP5021216B2 (ja) 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
KR100714310B1 (ko) 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
US20080029879A1 (en) 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
JP4659660B2 (ja) 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100837269B1 (ko) 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
JP2007311676A (ja) 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP4950559B2 (ja) 2006-05-25 2012-06-13 パナソニック株式会社 スルーホール電極の形成方法
KR100784498B1 (ko) * 2006-05-30 2007-12-11 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
US7605019B2 (en) 2006-07-07 2009-10-20 Qimonda Ag Semiconductor device with stacked chips and method for manufacturing thereof
KR100764055B1 (ko) 2006-09-07 2007-10-08 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 칩 스케일 패키지의 제조방법
KR100750741B1 (ko) 2006-09-15 2007-08-22 삼성전기주식회사 캡 웨이퍼, 이를 구비한 반도체 칩, 및 그 제조방법
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
JP5117698B2 (ja) 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
US20080079779A1 (en) 2006-09-28 2008-04-03 Robert Lee Cornell Method for Improving Thermal Conductivity in Micro-Fluid Ejection Heads
JP2008091632A (ja) 2006-10-02 2008-04-17 Manabu Bonshihara 半導体装置の外部回路接続部の構造及びその形成方法
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
KR100830581B1 (ko) 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US7781781B2 (en) 2006-11-17 2010-08-24 International Business Machines Corporation CMOS imager array with recessed dielectric
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP4415984B2 (ja) 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
US20080136038A1 (en) 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
JP2008147601A (ja) 2006-12-13 2008-06-26 Yoshihiro Shimada フリップチップ接合方法及び半導体装置の製造方法
FR2911006A1 (fr) 2007-01-03 2008-07-04 St Microelectronics Sa Puce de circuit electronique integre comprenant une inductance
JP2008177249A (ja) 2007-01-16 2008-07-31 Sharp Corp 半導体集積回路のボンディングパッド、その製造方法、半導体集積回路、並びに電子機器
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
EP2575166A3 (en) 2007-03-05 2014-04-09 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
JP4380718B2 (ja) 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
KR100845006B1 (ko) 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP2008258258A (ja) 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
US7977155B2 (en) 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5302522B2 (ja) 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
US7767497B2 (en) 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
KR101458538B1 (ko) 2007-07-27 2014-11-07 테세라, 인코포레이티드 적층형 마이크로 전자 유닛, 및 이의 제조방법
US8193615B2 (en) 2007-07-31 2012-06-05 DigitalOptics Corporation Europe Limited Semiconductor packaging process using through silicon vias
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US7902069B2 (en) 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP2009088201A (ja) 2007-09-28 2009-04-23 Nec Electronics Corp 半導体装置
JP5536322B2 (ja) 2007-10-09 2014-07-02 新光電気工業株式会社 基板の製造方法
JP5656341B2 (ja) 2007-10-29 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
JP2009129953A (ja) 2007-11-20 2009-06-11 Hitachi Ltd 半導体装置
US20090127667A1 (en) 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
US7998524B2 (en) 2007-12-10 2011-08-16 Abbott Cardiovascular Systems Inc. Methods to improve adhesion of polymer coatings over stents
US7446036B1 (en) 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
WO2009104668A1 (ja) 2008-02-21 2009-08-27 日本電気株式会社 配線基板及び半導体装置
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7791174B2 (en) 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
CN101533811B (zh) * 2008-03-13 2010-10-20 力成科技股份有限公司 具有硅通孔的半导体芯片构造及其堆叠组合
JP4801687B2 (ja) 2008-03-18 2011-10-26 富士通株式会社 キャパシタ内蔵基板及びその製造方法
US8049310B2 (en) 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
US7842548B2 (en) 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US7838967B2 (en) 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US20090267183A1 (en) 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
CN101582434B (zh) 2008-05-13 2011-02-02 鸿富锦精密工业（深圳）有限公司 影像感测器封装结构及其制造方法及相机模组
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US20100013060A1 (en) 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
JP5183340B2 (ja) 2008-07-23 2013-04-17 日本電波工業株式会社 表面実装型の発振器およびこの発振器を搭載した電子機器
KR20100020718A (ko) 2008-08-13 2010-02-23 삼성전자주식회사 반도체 칩, 그 스택 구조 및 이들의 제조 방법
US8932906B2 (en) 2008-08-19 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via bonding structure
JP4766143B2 (ja) * 2008-09-15 2011-09-07 株式会社デンソー 半導体装置およびその製造方法
US8106504B2 (en) * 2008-09-25 2012-01-31 King Dragon International Inc. Stacking package structure with chip embedded inside and die having through silicon via and method of the same
KR20100045857A (ko) 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US20100117242A1 (en) 2008-11-10 2010-05-13 Miller Gary L Technique for packaging multiple integrated circuits
US7906404B2 (en) 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
KR20100066970A (ko) * 2008-12-10 2010-06-18 주식회사 동부하이텍 반도체 소자 및 이를 포함하는 시스템 인 패키지, 반도체 소자를 제조하는 방법
US7939926B2 (en) 2008-12-12 2011-05-10 Qualcomm Incorporated Via first plus via last technique for IC interconnects
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US7915080B2 (en) 2008-12-19 2011-03-29 Texas Instruments Incorporated Bonding IC die to TSV wafers
US20100159699A1 (en) 2008-12-19 2010-06-24 Yoshimi Takahashi Sandblast etching for through semiconductor vias
TWI366890B (en) 2008-12-31 2012-06-21 Ind Tech Res Inst Method of manufacturing through-silicon-via and through-silicon-via structure
KR20100087566A (ko) 2009-01-28 2010-08-05 삼성전자주식회사 반도체 소자 패키지의 형성방법
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
US7998860B2 (en) 2009-03-12 2011-08-16 Micron Technology, Inc. Method for fabricating semiconductor components using maskless back side alignment to conductive vias
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5412506B2 (ja) 2009-03-27 2014-02-12 パナソニック株式会社 半導体装置
TWI466258B (zh) 2009-04-10 2014-12-21 Nanya Technology Corp 電性通透連接及其形成方法
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
KR20110045632A (ko) * 2009-10-27 2011-05-04 삼성전자주식회사 반도체 칩, 스택 모듈 및 메모리 카드
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8525345B2 (en) * 2010-03-11 2013-09-03 Yu-Lin Yen Chip package and method for forming the same
US8519538B2 (en) 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8299608B2 (en) 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8685793B2 (en) * 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8421193B2 (en) 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030245A1 (en) * 2000-06-02 2002-03-14 Seiko Epson Corporation Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
US20040061238A1 (en) * 2002-09-30 2004-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
TW200933760A (en) * 2007-08-16 2009-08-01 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods

Also Published As

Publication number Publication date
CN103329264B (zh) 2016-09-07
WO2012074571A1 (en) 2012-06-07
US8587126B2 (en) 2013-11-19
TW201240040A (en) 2012-10-01
US20120139124A1 (en) 2012-06-07
EP2647044A1 (en) 2013-10-09
US9099296B2 (en) 2015-08-04
US20140048954A1 (en) 2014-02-20
EP2647044B1 (en) 2020-08-05
US20150333050A1 (en) 2015-11-19
CN103329264A (zh) 2013-09-25
US9368476B2 (en) 2016-06-14
KR101111561B1 (ko) 2012-02-24
JP2013544445A (ja) 2013-12-12

Similar Documents

Publication Publication Date Title
TWI502697B (zh) 具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件
US10354942B2 (en) Staged via formation from both sides of chip
US9620437B2 (en) Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
JP5801889B2 (ja) 裏面コンタクトがビアファースト構造体又はビアミドル構造体で接続された超小型電子素子
JP5857065B2 (ja) 能動チップを接続するインターポーザを有する積層超小型電子アセンブリ
WO2012037220A1 (en) Multi-function and shielded 3d interconnects
US9607928B2 (en) Method and structures for via substrate repair and assembly
KR20120060727A (ko) 계단형으로 형성한 ｔｓｖ와 다수의 능동 칩을 구비하는 적층형 마이크로전자 조립체

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees