JP2007081304A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】裏面のグランド層を容易に形成するとともに、ビアホールを位置合わせが容易に形成する。
【解決手段】ウェハ１の半導体集積回路が形成されている側の表面１１に形成された第１のホール２と、ウェハ１の裏面１２に形成された第２のホール３とを有し、１個の第２のホール３と複数個の第１のホール２とがつながってウェハ１を貫通するビアホール４が構成され、ビアホール４には埋め込み金属層５が埋め込まれ、ウェハ１の裏面１２の全体にはグランド層６が形成されている。
【選択図】 図１

Description

本発明は、ビアホールを有する半導体装置およびその製造方法に係り、特に高周波で動作する半導体装置に適用するのに好適な技術に関する。

以下、ウェハ（基板）の半導体集積回路を形成する側を表面と称し、その反対側を裏面と称す。
半導体集積回路において、ウェハにビアホール（via hole：接続孔）を貫通して形成し、該ウェハの裏面にグランド層を形成する従来の技術は、以下のようである。ビアホールは、グランド層に接続すべきウェハの表面に形成された接地用電極（もしくは配線）と、ウェハの裏面のグランド層とを接続するために設けられる。
まず、ウェハの表面側に半導体集積回路を製作する。
次に、ウェハの裏面の研磨を行って、ウェハの厚さを薄くする。
次に、ウェハの裏面からビアホールをエッチングにより開口する。このビアホールは、ウェハの裏面から表面に貫通するように形成する。
次に、このビアホールに金属を埋め込む。
次に、ウェハの裏面全体に金属を堆積してグランド層を形成し、グランド層とビアホール内に埋め込んだ金属とを接続する。
なお、ウェハの厚さを薄くするのは、ウェハを貫通するビアホールの形成を容易にするためである。
このような技術は、例えば下記非特許文献１、２に記載されている。

Mark Rodwell, et al., 11th International Conferenceon Indium Phosphideand Related Materials,TuA1-1, pp.169-174, 1999年 Q. Lee, et al., 11th International Conferenceon Indium Phosphideand Related Materials,TuA1-2, pp.175-178, 1999年

上記従来技術においては、ウェハの厚さが薄い状態、すなわち、ウェハの強度が著しく低下した状態で、ビアホールの開口、ビアホールへの金属の埋め込み、裏面グランド層の形成を行う必要があるので、これらの工程を実施するのが困難であるという問題がある。
また、ウェハの裏面からビアホールを開口するので、ビアホールと、表面に形成された接地用電極との位置合わせが難しいという問題がある。
本発明の目的は、裏面のグランド層を容易に形成するとともに、ビアホールを位置合わせが容易に形成することができる半導体装置およびその製造方法を提供することにある。

上記課題を解決するために、本発明の半導体装置は、基板の半導体集積回路が形成されている側の表面に形成された第１のホールと、前記基板の裏面に形成された第２のホールとを有し、前記第１のホールと前記第２のホールとがつながって前記基板を貫通するビアホールが構成され、前記ビアホールには金属が埋め込まれている、という構成になっている。
また、前記第２のホール１個について、該第２のホールにつながる前記第１のホールが複数個形成されている、という構成になっている。
また、本発明の半導体装置の製造方法は、前記基板の表面に前記第１のホールを形成する工程と、前記基板の裏面に前記第２のホールを形成する工程と、前記第１のホールおよび前記第２のホールに前記金属を埋め込む工程とを有する、という構成になっている。
また、前記基板の裏面に前記第２のホールを形成する工程と、前記基板の表面に前記第１のホールを形成する工程と、前記第２のホールおよび前記第１のホールに前記金属を埋め込む工程とを有する、という構成になっている。
また、前記基板の裏面に前記第２のホールを形成する工程と、前記第２のホールに前記金属を埋め込む工程と、前記基板の表面に前記第１のホールを形成する工程と、前記第１のホールに前記金属を埋め込む工程とを有する、という構成になっている。
また、前記基板の表面に前記第１のホールを形成する工程と、前記第１のホールに前記金属を埋め込む工程と、前記基板の裏面に前記第２のホールを形成する工程と、前記第２のホールに前記金属を埋め込む工程とを有する、という構成になっている。
また、反応性イオンエッチングにより前記第１のホールを形成し、ウェットエッチングにより前記第２のホールを形成する、という構成になっている。

本発明によれば、裏面のグランド層を容易に形成するとともに、ビアホールを位置合わせが容易に形成することが可能な半導体装置およびその製造方法を提供することができる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《実施の形態１》
〈半導体装置の構造〉
図１は、本発明の実施の形態１の半導体装置の構造を示す断面図である。
図１において、１は半導体からなるウェハ、１１は半導体集積回路（図示省略）が形成されている側のウェハ１の表面、１２は表面１１の反対側のウェハ１の裏面、２は第１のホール、３は第２のホール、４は第１のホール２と第２のホール３とから構成されるビアホール、５はビアホール４に埋め込まれた埋め込み金属層、６はウェハ１の裏面１２全体に形成され、ビアホール４の埋め込み金属層５に接続されたグランド層、ａ_１は第１のホール２の開口面積、ａ_２は第２のホール３の開口面積、ｄ_１は第１のホール２の深さ、ｄ_２は第２のホール３の深さである。なお、図１に示す半導体装置の構造は、以下の実施の形態１、２について共通する。

本実施の形態の半導体装置は、半導体集積回路が形成されている側のウェハ１の表面１１に形成された第１のホール２と、ウェハ１の裏面１２に形成された第２のホール３とを有し、第１のホール２の開口面積ａ_１は、第２のホール３の開口面積ａ_２より小さく、第１のホール２の深さｄ_１は、第２のホール３の深さｄ_２より浅く、第１のホール２と第２のホール３とがつながってウェハ１を貫通するビアホール４が構成され、ビアホール４には埋め込み金属層５が埋め込まれている。なお、ウェハ１の裏面１２の全体にはグランド層６が形成されている。

なお、第１のホール２と第２のホール３の開口面積ａ_１、ａ_２、深さｄ_１、ｄ_２の一例について示したが、本発明はこれに限定されない。すなわち、第１のホール２の開口面積ａ_１と、第２のホール３の開口面積ａ_２が同じでも、あるいは第１のホール２の開口面積ａ_１が、第２のホール３の開口面積ａ_２より大きくてもよい。また、第１のホール２の深さｄ_１と、第２のホール３の深さｄ_２が同じでも、あるいは第１のホール２の深さｄ_１が、第２のホール３の深さｄ_２より深くてもよい。

また、第２のホール３の１個につながる第１のホール２が複数個形成されている（ここでは第１のホール２を５個図示している）。なお、第２のホール３は１個のみ図示しているが、複数個設けることも可能なことはいうまでもない。また、第１のホール２は、第２のホール３の１個に６個以上設けることも可能なことはいうまでもない。

上記［背景技術］で説明した従来技術では、開口面積の小さいビアホールを、ウェハの裏面から表面まで貫通して形成するために、ウェハの厚さを研磨等により薄くする必要があった。そのため、ウェハの強度が著しく低下した状態で、ビアホールの開口や裏面グランド層の形成を行う必要があった。しかしながら、本実施の形態では、ビアホール４は、第１のホール２と、第２のホール３の両方で形成するので、ウェハ１の厚さを薄くする必要がない。したがって、ウェハ１の全体の強度を著しく低下させることなく、ビアホール４を容易に形成することができ、ビアホール４に埋め込み金属層５を埋め込むことができ、ウェハ１の裏面１２にグランド層６を容易に形成することができる。

また、上記従来技術では、ウェハの裏面からビアホールを形成する構成なので、ビアホールと、グランド層に接続すべき表面の対応する接地用電極との高い位置合わせ精度が要求された。しかしながら、本実施の形態では、第１のホール２はウェハ１の表面１１から形成することができ、グランド層６に電気的に接続すべき表面１１に設けられた接地用電極もしくは配線（図示省略）に対して、ビアホール４を構成する第１のホール２を位置合わせが容易に形成することができる。また、ウェハ１の裏面１２から形成する第２のホール３の開口面積ａ_２が、表面１１から形成する第１のホール２の開口面積ａ_１に比べて十分に大きいため、第２のホール３は第１のホール２に対して高い位置合わせ精度を必要としない。また、表面１１から形成した複数個の第１のホール２が、裏面１２から形成した１個の第２のホール３を共有することができるので、厚いウェハ１のままでビアホール４を容易に形成することができる。

また、大きな容積を有する第２のホール３を含んで構成されるビアホール４に埋め込まれた埋め込み金属層５は、体積が大きく、半導体等に比べて熱伝導率が高いため、放熱効果が大きく、半導体集積回路を構成するトランジスタ等の半導体素子の冷却効果が向上し、半導体集積回路の動作の安定性を向上させることができる。
また、埋め込み金属層５が埋め込まれた複数の第１のホール２により、ウェハ１を複数の領域に分断し、これらの領域を電気的に遮蔽することにより、半導体集積回路チップ内の不要な共振を除去し、超高周波半導体集積回路の高周波特性を向上させることができる。なお、第１のホール２相互の間隔を超高周波半導体集積回路の波長より短くするのが、高周波特性を向上させる上で望ましい。

上記のような理由により本実施の形態では、次のような効果がある。
１．ミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）まで動作する超高周波半導体集積回路モジュールの高性能化を実現することができる。
２．パワー密度の高いトランジスタの高性能化を実現することができる。
３．高い位置合わせ精度を必要としない、半導体集積回路の裏面プロセスを実現することができる。
４．ウエハ強度を著しく低下させない、半導体集積回路の裏面プロセスを実現することができる。
５．モジュールの組み立てコストを低減することができる。

〈製造方法〉
図２（ａ）〜図３（ｄ）は、本発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
まず、例えばＩｎＰまたはＧａＡｓ等の半導体からなるウェハ１の表面１１に、半導体集積回路（図示省略）を製作した後、図２（ａ）に示すように、ウェハ１の表面１１に、開口が一辺１００μｍの正方形状、または直径１００μｍの円形状で、深さ１００μｍ〜２００μｍの第１のホール２を形成する。これらの第１のホール２の形成には、レジスト、ＳｉＯ_２、ＳｉＮ、Ｎｉ、またはＴｉ等をマスクとし、塩素系ガスを用いた反応性イオンエッチングを用いる。また、これらの第１のホール２は、ウェハ１の裏面１２のグランド層６（図１。図３（ｄ）参照）に電気的に接続すべき、ウェハ１の表面１１に設けられた接地用電極もしくは配線（図示省略）の位置にそれぞれ形成する。

次に、図２（ｂ）に示すように、ウェハ１の裏面１２に、開口が一辺５００μｍ〜数ｍｍの正方形状、または直径５００μｍ〜数ｍｍの円形状の第２のホール３を形成する。この第２のホール３の深さは、ウェハ１の表面１１から形成した第１のホール２と合わせて、ウェハ１を貫通させられる深さとする。すなわち、第２のホール３の深さは、ウェハ１の厚さにより異なる。この第２のホール３の形成には、レジスト、ＳｉＯ_２、ＳｉＮ、Ｎｉ、またはＴｉ等をマスクとし、塩素系ガスを用いた反応性イオンエッチングを用いる。ウェハ１の表面１１から形成した複数の第１のホール２と、ウェハ１の裏面１２から形成した第２のホール３とにより、ビアホール４が構成される。なお、第２のホール３は反応性イオンエッチングの代わりに、ウェットエッチングにより形成してもよい。容積の大きな第２のホール３をウェットエッチングを用いて形成することにより、工程時間を短縮することができるともに、真空工程と真空装置を不要とすることができ、その結果、製造コストを低減することができる。

次に、図２（ｃ）に示すように、例えばメッキにより、第１のホール２と第２のホール３とからなるビアホール４に例えばウェハ１の裏面１２側から金等の金属を埋め込み、埋め込み金属層５を形成する。なお、メッキは、無電界メッキでも、電界メッキでも両方可能である。電界メッキの場合では、電極をウェハ１の裏面１２側に設けてもよいし、表面１１側に設けてもよい。また、ビアホール４に金属を埋め込むのは、ウェハ１の裏面１２側からでも、表面１１側からでも、裏面１２と表面１１の両方から埋め込むことも可能である。
最後に、図３（ｄ）に示すように、ウェハ１の裏面１２の全体に例えばスパッタ法等により金を堆積し、グランド層６を形成する。これにより、グランド層６は、ビアホール４に埋め込まれた埋め込み金属層５を介して、該グランド層６と接続すべき表面１１に設けられた接地用電極もしくは配線（図示省略）と接続される。

以上のように本実施の形態の半導体装置の製造方法は、図１に示した半導体装置を製造する半導体装置の製造方法において、ウェハ１の表面１１に第１のホール２を形成する工程と、ウェハ１の裏面１２に第２のホール３を形成する工程と、第１のホール２および第２のホール３に埋め込み金属層５を埋め込む工程とを有する。なお、第２のホール３を先に形成した後、第１のホール２を形成し、その後、埋め込み金属層５を埋め込んでもよい。このような構成により、図１に示した半導体装置を容易に製造することができる。

《実施の形態２》
本実施の形態では、図２（ｂ）の工程までは、上記実施の形態１と全く同じなので、説明を省略する。
次に、図２（ｃ）に示すように、第１のホール２と第２のホール３とからなるビアホール４に、例えばウェハ１の裏面１２側から銀ペースト等の流動性のある金属材料を流し込み、埋め込み金属層５を形成する。なお、流し込む側の反対側は、例えばシリコンや石英製の基板等を用いて押さえ付け、流し込みが終了したら外す。また、ウェハ１の表面１１側から流し込むことも可能である。また、流し込みには真空を利用することも可能である。
最後に、図３（ｄ）に示すように、ウェハ１の裏面１２の全体に例えばスパッタ法やＣＶＤ法等により金や銀等の金属を堆積し、グランド層６を形成する。これにより、グランド層６は、ビアホール４に埋め込まれた埋め込み金属層５を介して、該グランド層６と接続すべき表面１１の設けられた接地用電極もしくは配線（図示省略）と接続される。

《実施の形態３》
図４（ａ）〜図５（ｅ）は、本発明の実施の形態３の半導体装置の製造方法を示す工程断面図である。
まず、例えばＩｎＰまたはＧａＡｓ等の半導体からなるウェハ１の表面１１に、半導体集積回路（図示省略）を製作した後、図４（ａ）に示すように、ウェハ１の裏面１２に、開口が一辺５００μｍ〜数ｍｍの正方形状、または直径５００μｍ〜数ｍｍの円形状の第２のホール３を形成する。この第２のホール３の深さは、後でウェハ１の表面１１から形成する第１のホール２（図４（ｃ）参照）と合わせて、ウェハ１を貫通させられる深さとする。すなわち、第２のホール３の深さは、ウェハ１の厚さにより異なる。この第２のホール３の形成には、レジスト、ＳｉＯ_２、ＳｉＮ、Ｎｉ、またはＴｉ等をマスクとし、塩素系ガスを用いた反応性イオンエッチングを用いる。なお、第２のホール３は反応性イオンエッチングの代わりに、ウェットエッチングにより形成してもよい。容積の大きい第２のホール３をウェットエッチングを用いて形成することにより、工程時間を短縮することができるともに、真空工程と真空装置を不要とすることができ、その結果、製造コストを低減することができる。
次に、図４（ｂ）に示すように、例えばメッキにより、第２のホール３にウェハ１の裏面１２側から金等の金属を埋め込み、埋め込み金属層５ａを形成する。

次に、図４（ｃ）に示すように、ウェハ１の表面１１に、開口が一辺１００μｍの正方形状、または直径１００μｍの円形状で、深さ１００μｍ〜２００μｍの第１のホール２を形成する。これらの第１のホール２の形成には、レジスト、ＳｉＯ_２、ＳｉＮ、Ｎｉ、またはＴｉ等をマスクとし、塩素系ガスを用いた反応性イオンエッチングを用いる。この際、ウェハ１の裏面１２に形成した第２のホール３に埋め込んだ埋め込み金属層５ａが露出するまでエッチングする。また、これらの第１のホール２は、ウェハ１の裏面１２のグランド層６（図１。図５（ｅ）参照）に電気的に接続すべき、ウェハ１の表面１１に設けられた接地用電極もしくは配線（図示省略）の位置にそれぞれ形成する。ウェハ１の表面１１から形成した複数の第１のホール２と、ウェハ１の裏面１２から形成した第２のホール３とにより、ビアホール４が構成される。
次に、図５（ｄ）に示すように、例えばメッキにより、第１のホール２にウェハ１の表面１１側から金等の金属を埋め込み、埋め込み金属層５ｂを形成する。

最後に、図５（ｅ）に示すように、ウェハ１の裏面１２の全体に例えばスパッタ法等により金を堆積し、グランド層６を形成する。これにより、グランド層６は、ビアホール４に埋め込まれた埋め込み金属層５ａ、５ｂを介して、該グランド層６と接続すべき表面１１に設けられた接地用電極もしくは配線（図示省略）と接続される。
なお、メッキにより金を埋め込んで埋め込み金属層５ａ、５ｂを形成する代わりに、銀ペースト等の流動性のある金属材料を流し込んでもよい。また、埋め込み金属層５ａ、５ｂを形成するのに、それぞれメッキと金属材料を流し込みを併用することも可能である。

以上のように本実施の形態の半導体装置の製造方法は、ウェハ１の裏面１２に第２のホール３を形成する工程と、第２のホール３に埋め込み金属層５ａを埋め込む工程と、ウェハ１の表面１１に第１のホール２を形成する工程と、第１のホール２に埋め込み金属層５ｂを埋め込む工程とを有する。なお、先に第１のホール２を形成し、埋め込み金属層５ｂを埋め込んだ後、第２のホール３を形成し、埋め込み金属層５ａを埋め込んでもよい。このような構成により、半導体装置を容易に製造することができる。

なお、以上説明した実施の形態は、本発明の技術的思想の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。例えば材料、寸法、形状等はあくまでも一例に過ぎない。また、ビアホール４は、埋め込み金属５、５ａ、５ｂにより必ずしも完全に埋め込まなくてもよい。
また、特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明する。すなわち、実施の形態におけるウェハ１が、特許請求の範囲の基板に、金属が埋め込み金属層５にそれぞれ対応する。

本発明の実施の形態１、２の半導体装置の構造を示す断面図である。 本発明の実施の形態１、２の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態１、２の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態３の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態３の半導体装置の製造方法を示す工程断面図である。

符号の説明

１…ウェハ ２…第１のホール
３…第２のホール ４…ビアホール
５、５ａ、５ｂ…埋め込み金属層 ６…グランド層
１１…表面 １２…裏面
ａ_１…第１のホールの開口面積 ａ_２…第２のホールの開口面積
ｄ_１…第１のホールの深さ ｄ_２…第２のホールの深さ

Claims (7)

1. 半導体集積回路が形成されている側の基板の表面に形成された第１のホールと、
   前記基板の裏面に形成された第２のホールとを有し、
   前記第１のホールと前記第２のホールとがつながって前記基板を貫通するビアホールが構成され、
   前記ビアホールには金属が埋め込まれていることを特徴とする半導体装置。
2. 前記第２のホール１個につながる前記第１のホールが複数個形成されていることを特徴とする請求項１記載の半導体装置。
3. 請求項１記載の半導体装置を製造する半導体装置の製造方法において、
   前記基板の表面に前記第１のホールを形成する工程と、
   前記基板の裏面に前記第２のホールを形成する工程と、
   前記第１のホールおよび前記第２のホールに前記金属を埋め込む工程と
   を有することを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置を製造する半導体装置の製造方法において、
   前記基板の裏面に前記第２のホールを形成する工程と、
   前記基板の表面に前記第１のホールを形成する工程と、
   前記第２のホールおよび前記第１のホールに前記金属を埋め込む工程と
   を有することを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置を製造する半導体装置の製造方法において、
   前記基板の裏面に前記第２のホールを形成する工程と、
   前記第２のホールに前記金属を埋め込む工程と、
   前記基板の表面に前記第１のホールを形成する工程と、
   前記第１のホールに前記金属を埋め込む工程と
   を有することを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置を製造する半導体装置の製造方法において、
   前記基板の表面に前記第１のホールを形成する工程と、
   前記第１のホールに前記金属を埋め込む工程と、
   前記基板の裏面に前記第２のホールを形成する工程と、
   前記第２のホールに前記金属を埋め込む工程と
   を有することを特徴とする半導体装置の製造方法。
7. 反応性イオンエッチングにより前記第１のホールを形成し、ウェットエッチングにより前記第２のホールを形成することを特徴とする請求項３乃至６のいずれか記載の半導体装置の製造方法。

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