KR101855216B1 - 칩의 양 측면들로부터의 스테이징된 비아 형성 - Google Patents

칩의 양 측면들로부터의 스테이징된 비아 형성 Download PDF

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Abstract

반도체 어셈블리(10)를 제조하는 방법은, 전면(21), 후면(22), 및 복수의 전도성 패드들(50)을 구비하는 반도체 소자(20)를 제공하는 단계; 전면(21) 위로부터 각 전도성 패드(50)에 적용되는 프로세싱에 의해 적어도 그 전도성 패드들(50)의 각 전도성 패드를 통해 연장되는 적어도 하나의 홀(40)을 형성하는 단계; 적어도 하나의 홀(30) 및 개구(40)가 전면과 후면 사이의 위치에서 만나도록, 적어도 부분적으로 반도체 소자(20)의 두께를 통하여 후면(22)으로부터 연장되는 개구(30)를 형성하는 단계; 및 외부 디바이스로의 전기적 연결을 위해 후면(22)에서 노출된 적어도 하나의 전도성 소자(60, 80)를 형성하는 단계를 포함하고, 적어도 하나의 전도성 소자가 적어도 하나의 홀(30) 내에서 그리고 적어도 개구(40)로 연장되고, 그 전도성 소자는 각각의 전도성 패드(50)와 전기적으로 연결된다.

Description

칩의 양 측면들로부터의 스테이징된 비아 형성{STAGED VIA FORMATION FROM BOTH SIDES OF CHIP}
본 출원은 2010년 9월 17일에 출원되고 그 개시가 본 명세서에서 참조로 결합된 출원번호 제12/884,649호, "Staged Via Formation from Both Sides of Chip," 의 이익을 주장한다.
본 발명은 미세전자 디바이스들의 패키징에 관한 것이고, 특히 반도체 디바이스들의 패키징에 관한 것이다.
미세전자 소자들은 일반적으로, 통상 다이 또는 반도체 칩으로 지칭되는, 실리콘 또는 갈륨 비소(gallium arsenide)와 같은 반도체 물질의 얇은 슬랩(thin slab)을 포함한다.
반도체 칩들은 통상적으로, 개별적이고 사전패키징된 유닛들로서 제공된다. 몇가지 유닛 설계들에서, 반도체 칩은 기판 또는 칩 캐리어(chip carrier)에 장착되고, 기판 또는 칩 캐리어는 다시 인쇄 회로 기판과 같은 회로 패널에 장착된다.
활성 회로는 반도체 칩의 제1 면(예컨대, 전면)에 제조된다. 활성 회로에 대한 전기적 연결을 용이하게 하기 위해, 그 칩에는 동일한 면 상에 본드 패드들(bond pads)이 제공된다. 본드 패드들은 통상적으로, 다이의 에지 주변에, 또는 다수의 메모리 디바이스들에 대하여 다이 중심에, 규칙적인 어레이로 배치된다. 본드 패드들은 일반적으로, 약 0.5 ㎛ 두께로 구리와 같은 전도성 금속 또는 알루미늄으로 이루어 진다. 본드 패드들은 금속의 단일 층 또는 복수 층들을 포함할 수 있다. 본드 패드들의 사이즈는 디바이스 유형에 따라 달라질 것이며 통상적으로 측면 상에 수십 마이크론 내지 수백 마이크론으로 측정될 것이다.
쓰루 실리콘 비아들(TSVs)이 본드 패드들을 제1 면(예컨대, 후면)에 대향하는 반도체 칩의 제2 면과 연결하는 데 사용된다. 통상적인 비아는 반도체 칩을 통해 관통하는 홀과 제1 면에서 제2 면으로 그 홀을 통해 연장되는 전도성 물질을 포함한다. 본드 패드들은 반도체 칩의 제2 면 상에 본드 패드들과 전도성 소자들 사이의 통신을 허용하기 위해 비아들에 전기적으로 연결될 수도 있다.
통상적인 TSV 홀들은 활성 회로를 포함하는 데 사용될 수 있는 제1 면의 부분을 제거할 수도 있다. 활성 회로를 위해 사용될 수 있는 제1 면 상의 이용가능한 공간에 있어서의 그러한 감소는 각 반도체 칩을 생성하는 데 필요한 실리콘의 양을 증가시킬 수 있으며, 그로 인해 각 칩의 비용을 잠재적으로 증가시킬 수도 있다.
통상적인 비아들은, 비아들의 내부의 비-광학적 응력 분배 및 예컨대 반도체 칩과 그 칩이 본딩된 구조 사이의 열 팽창 계수(CTE)의 불일치 때문에 신뢰성 문제들을 가질 수도 있다. 예컨대, 반도체 칩 내의 전도성 비아들이 상대적으로 얇고 강성(stiff)인 유전 물질에 의해 절연될 때, 상당한 응력들이 그 비아들 내에 존재할 수 있다. 게다가, 반도체 칩이 중합 기판(polymeric substrate)의 전도성 소자들에 본딩될 때, 그 칩과 기판의 더 높은 CTE 구조 간의 전기 연결들이 CTE 불일치로 인해 응력하에 있을 것이다.
사이즈는 칩들의 임의의 물리적 배열에 있어서 상당한 고려사항이다. 칩들의 더 소형의 물리적 배열들을 위한 요구가, 휴대용 전자 디바이스들의 급속한 진보에 따라 더욱 더 강해지고 있다. 단순히, 예로서, 통상적으로 "스마트폰들" 로서 지칭되는 디바이스들은 셀룰러 전화의 기능들을, 고해상도 디스플레이들 및 관련 이미지 프로세싱 칩 뿐 아니라 강력한 데이터 프로세서들과 메모리와 위성 위치확인 시스템 수신기들(global positioning system receivers), 전자 카메라들, 및 근거리 통신망 접속들과 같은 보조 디바이스들을 통합한다. 그러한 디바이스들은 포켓 크기의 디바이스에, 완전한 인터넷 접속성, 완전-해상도(full-resolution) 비디오, 네비게이션, 전자 뱅킹 등과 같은 능력들을 모두 제공할 수 있다. 복잡한 휴대용 디바이스들은 다수의 칩들을 작은 공간에 패킹하는 것을 필요로 한다. 게다가, 그 칩들 중 일부는, 통상적으로 "I/O들" 로 지칭되는, 다수의 입력 및 출력 연결들을 구비한다. 이들 I/O들은 다른 칩들의 I/O들과 상호연결되어야 한다. 상호연결들은 단락되어야 하며 신호 전파 지연들을 최소화 하기 위해 낮은 임피던스를 가져야 한다. 상호연결들을 형성하는 컴포넌트들은 어셈블리의 사이즈를 상당히 증가시키지 않아야 한다. 유사한 필요들이, 예컨대 인터넷 검색 엔진들에 사용되는 데이터 서버와 같은 다른 애플리케이션들에서 발생한다. 예를 들어, 복잡한 칩들 사이에 다수의 짧고 낮은 임피던스의 상호연결들을 제공하는 구조들은 검색 엔진의 대역폭을 증가시키고 그 전력 소비를 감소시킬 수 있다.
형성 및 상호연결들을 통해 반도체에서 이루어져왔던 진보들에도 불구하고, 추가적인 개선들이 여전이 이루어질 수 있다.
본 발명의 관점에 따르면, 반도체 어셈블리를 제조하는 방법은 전면, 전면으로부터 원격에 있는 후면, 및 복수의 전도성 패드들을 구비하는 반도체 소자를 제공하는 것을 포함할 수 있다. 각 패드는 전면에서 노출된 최상부 표면을 구비하고 그 최상부 표면으로부터 원격에 있는 저부 표면을 구비할 수 있다. 그러한 방법은 또한 전면 위로부터 각 전도성 패드에 적용되는 프로세싱에 의해 적어도 전도성 패드들 중 각 패드를 통해 연장되는 적어도 하나의 홀을 형성하는 것을 포함할 수 있다. 그러한 방법은 또한, 적어도 하나의 홀과 개구가 전면과 후면 사이의 위치에서 만나도록, 후면으로부터 적어도 부분적으로 반도체 소자의 두께를 통해 연장된 개구를 형성하는 것을 포함할 수 있다. 그러한 방법은 또한, 외부 디바이스로의 전기적 연결을 위한 후면에서 노출된 적어도 하나의 전도성 소자를 형성하는 것을 포함할 수 있다. 적어도 하나의 전도성 소자는 적어도 하나의 홀 내에서 연장될 수 있으며 적어도 개구로 연장될 수 있다. 전도성 소자는 각 전도성 패드와 전기적으로 연결될 수 있다.
특정 실시예에서, 그 방법은 또한, 적어도 각 전도성 패드 위의 위치에서 각 전도성 패드 위에 부분적으로 놓이고 홀 내의 반도체 소자의 내부 표면 위에 놓이는 연속적인 유전 층을 형성하는 것을 포함할 수 있다. 예시적인 실시예에서, 적어도 하나의 전도성 소자를 형성하는 단계는, 각 전도성 상호연결에 연결된 각 전도성 패드 및 적어도 하나의 전도성 콘택트에 직접적으로 또는 간접적으로 연결된 적어도 하나의 전도성 상호연결을 형성할 수 있다. 적어도 하나의 전도성 콘택트는 후면에서 노출될 수 있다. 특정 실시예에서, 적어도 하나의 전도성 콘택트는 반도체 소자의 후면 위에 놓일 수 있다. 한 실시예에서, 개구는 후면을 따라 측면 방향으로 제1 폭을 가질 수 있으며, 전도성 콘택트들 중 적어도 하나가 그 측면 방향으로 제2 폭을 가질 수 있고, 제1 폭은 제2 폭보다 더 크다. 특정 실시예에서, 적어도 하나의 콘택트는 개구 내에서 반도체 소자의 부분과 수직 방향으로 정렬될 수 있고, 그 수직 방향은 반도체 소자의 두께의 방향이다.
예시적인 실시예에서, 적어도 하나의 홀을 형성하는 단계는, 적어도 하나의 홀이 부분적으로 반도체 소자의 두께를 통해 연장되도록 수행될 수 있다. 한 실시예에서, 적어도 하나의 홀을 형성하는 단계는, 적어도 하나의 홀이 반도체 소자의 두께를 통해 전면과 후면 사이의 거리의 삼분의 일에 이르게 연장되도록 수행될 수 있다. 그 개구는 적어도 하나의 홀디 차지하지 않는 반도체 소자의 두께의 여분을 통해 연장될 수 있다. 특정 실시예에서, 반도체 소자는 복수의 활성 반도체 디바이스들을 포함할 수 있다. 복수의 전도성 패드들 중 적어도 하나는 복수의 활성 반도체 디바이스들 중 적어도 하나와 전기적으로 연결될 수 있다. 예시적인 실시예에서, 홀들 및 개구 중 임의의 하나 이상은 미세한 연마 입자들의 제트(a jet of fine abrasive particles)를 반도체 소자를 향해 지향시킴으로써 형성될 수 있다.
한 실시예에서, 적어도 하나의 홀을 형성하는 단계는 둘 이상의 홀들을 형성할 수 있다. 개구를 형성하는 단계는, 개구가 반도체 소자의 후면으로부터 홀들 중 둘 이상으로 연장되도록 수행될 수 있다. 특정 실시예에서, 개구를 형성하는 단계는, 개구가 반도체 소자의 표면을 따른 제1 방향으로 연장되는 길이 및 상기 제1 방향에 가로지르는 제2 방향으로 연장되는 폭을 구비하는 채널 형태를 갖도록 수행될 수 있으며, 그 길이는 폭보다 크다. 예시적인 실시예에서, 전면 위로부터 각 전도성 패드로 적용될 수 있는 프로세싱은 화학적 에칭(chemical etching), 레이저 드릴링(laser driling), 또는 플라즈마 에칭(plasma etching)일 수 있다. 한 실시예에서, 적층된 어셈블리를 제조하는 방법은 적어도 제1 반도체 어셈블리 및 제2 반도체 어셈블리를 포함할 수 있다. 그러한 방법은 또한, 제1 반도체 어셈블리와 제2 반도체 어셈블리를 전기적으로 연결하는 단계를 포함할 수 있다.
특정 실시예에서, 적어도 하나의 전도성 소자를 형성하는 단계는, 외부 디바이스로의 전기적 연결을 위해 후면에서 노출된 적어도 하나의 전도성 상호연결, 및 적어도 하나의 전도성 비아를 형성할 수 있다. 적어도 하나의 전도성 상호연결은 적어도 개구로 연장될 수 있다. 각 비아는 각 홀 내에서 연장될 수 있으며 각 전도성 상호연결 및 각 패드에 연결될 수 있다. 한 실시예에서, 적어도 하나의 전도성 소자를 형성하는 단계는 두 개 이상의 전도성 상호연결들을 형성할 수 있다. 복수의 홀들이 개구를 만날 수 있으며 적어도 개구 내에서 각 비아들로 연결될 수 있다. 예시적인 실시예에서, 각 전도성 상호연결은 개구의 적어도 내부 표면 위에 놓인 금속 층을 도금하여 형성될 수 있다. 전도성 상호연결은 개구의 윤곽을 따를 수 있다. 특정 실시예에서, 전도성 상호연결들은 개구의 내부 표면의 각 부분들을 따라 연장될 수 있다.
한 실시예에서, 적어도 하나의 전도성 소자를 형성하는 단계는 적어도 개구 내에서 둘 이상의 전도성 상호연결들을 형성하기 위해 수행될 수 있다. 둘 이상의 전도성 상호연결들 각각은 전도성 비아들 중 단일 비아에 연결될 수 있다. 예시적인 실시예에서, 각 전도성 상호연결은 내부 공간을 정의할 수 있다. 특정 실시예에서, 그러한 방법은 또한, 유전 물질로 각 내부 공간을 채우는 단계를 포함할 수 있다. 한 실시예에서, 그 방법은 또한, 개구의 적어도 내부 표면 위에 놓인 유전 층을 형성하는 단계를 포함할 수 있다. 각 전도성 상호연결은 유전 층의 표면들 사이에 부피를 채울 수 있다.
예시적인 실시예에서, 그 방법은 또한, 개구 내에 유전 영역을 형성하고 유전 영역을 통해 연장하는 애퍼처(aperture)를 형성하는 것을 포함할 수 있다. 애퍼처는 일정한 직경을 가지거나 전면을 향하는 방향으로 테이퍼링할 수 있고 개구의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 적어도 하나의 전도성 소자를 형성하는 단계는, 적어도 애퍼처 내에서 전도성 상호연결들의 각 상호연결을 형성할 수 있다. 특정 실시예에서, 전도성 상호연결들의 각 상호연결은 원통형 또는 절단된 원뿔 형태를 가질 수 있다. 한 실시예에서, 전도성 상호연결들 중 각 상호연결은 애퍼처의 내부 표면상으로 금속 층을 도금함으로서 형성될 수 있다. 예시적인 실시예에서, 전도성 상호연결들의 각 상호연결은 내부 공간을 정의할 수 있다.
특정 실시예에서, 그러한 방법은 또한, 유전 물질로 내부 공간을 채우는 단계를 포함할 수 있다. 한 실시예에서, 전도성 상호연결의 각 상호연결은 애퍼처 내의 부피를 채울 수 있다. 예시적인 실시예에서, 전도성 비아들 중 적어도 하나는 홀들의 각 홀의 적어도 내부 표면 위에 놓인 금속 층을 도금함으로서 형성될 수 있다. 전도성 비아는 홀의 윤곽을 따를 수 있다. 특정 실시예에서, 전도성 비아들의 적어도 하나의 각각은 내부 공간을 정의할 수 있다. 한 실시예에서, 그 방법은 또한 유전 물질로 각 내부 공간을 채우는 단계를 포함할 수 있다. 예시적인 실시예에서, 그 방법은 또한 홀들 각각의 적어도 내부 표면 위에 놓이는 유전 층을 형성하는 단계를 포함할 수 있다. 전도성 비아들의 적어도 한 비아의 각각은 유전 층의 표면들 사이의 부피를 채울 수 있다.
한 실시예에서, 그 방법은 또한, 개구를 형성하는 단계 전에, 각 홀 내에 유전 영역을 형성하는 단계와 각 유전 영역을 통해 연장되는 애퍼처를 형성하는 단계를 포함할 수 있다. 애퍼처는 일정한 직경을 가질 수 있거나, 후면을 향한 방향으로 테이퍼링할 수 있고, 홀의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 적어도 하나의 전도성 소자를 형성하는 단계는, 적어도 애퍼처 내에 전도성 비아들 중 각 비아를 형성할 수 있다. 예시적인 실시예에서, 전도성 비아들의 각 비아는 원통형 또는 절단된 원뿔 형태를 가질 수 있다. 특정 실시예에서, 전도성 비아들의 각 비아는 애퍼처의 내부 표면 위에 놓인 금속 층을 도금함으로써 형성될 수 있다. 한 실시예에서, 전도성 비아들의 적어도 한 비아의 각각은 내부 공간을 정의할 수 있다.
예시적인 실시예에서, 그 방법은 또한, 각 내부 공간을 유전 물질로 채우는 단계를 포함할 수 있다. 특정 실시예에서, 전도성 비아들 중 적어도 한 비아의 각각은 애퍼처 내의 부피를 채울 수 있다. 한 실시예에서, 각 전도성 비아는 그 최상부 단부에서 제1 폭을 가질 수 있으며, 각 전도성 상호연결은 전도성 비아들 중 각 비아의 최상부 단부와 만나는 그 저부 단부에서 제2 폭을 가질 수 있으며, 제2 폭은 제1 폭과 상이하다. 예시적인 실시예에서, 적어도 하나의 전도성 소자를 형성하는 단계가, 외부 디바이스로의 전기적 연결을 위해 후면에서 노출된 적어도 하나의 전도성 상호연결을 형성하기 위해 수행될 수 있다. 적어도 하나의 전도성 상호연결은 적어도 하나의 홀 내에서 연장될 수 있으며 적어도 개구내로 연장될 수 있다. 각 전도성 상호연결은 각 패드로 연장될 수 있다.
특정 실시예에서, 적어도 하나의 전도성 소자를 형성하는 단계는 둘 이상의 전도성 상호연결을 형성할 수 있다. 복수의 홀들은 상기 개구를 만날 수 있으며, 전도성 상호연결들은 적어도 개구 내에서 연장될 수 있고 각 홀들을 통해 각 패드들로 연장될 수 있다. 한 실시예에서, 그 방법은 또한, 홀 및 개구 내에서 유전 영역을 형성하는 단계와 유전 영역을 통해 연장되는 애퍼처를 형성하는 단계를 포함할 수 있다. 애퍼처는 홀의 윤곽 또는 개구의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 적어도 하나의 전도성 소자를 형성하는 단계는, 적어도 애퍼처 내의 전도성 상호연결들 중 각 상호연결을 형성할 수 있다. 예시적인 실시예에서, 전도성 상호연결들의 각 상호연결은 원통형 또는 절단된 원뿔 형태를 가질 수 있다. 특정 실시예에서, 전도성 상호연결들의 각 상호연결은 애퍼처의 내부 표면 위에 놓인 금속 층을 도금함으로서 형성될 수 있다.
본 발명의 관점에 따르면, 반도체 어셈블리는, 전면, 전면으로부터 원격의 후면, 및 후면으로부터 적어도 부분적으로 반도체 소자의 두께를 통해 연장되는 개구를 구비하는 반도체 소자를 포함한다. 반도체 소자는 또한 전면에서 복수의 전도성 패드들을 포함할 수 있다. 반도체 어셈블리는 또한, 전도성 패드를 통해 그리고 부분적으로 반도체 소자의 두께를 통해 연장되는 적어도 하나의 홀을 포함할 수 있다. 적어도 하나의 홀은 전면과 후면 사이의 위치에서 개구와 만날 수 있다. 홀 및 개구가 만나는 위치에서, 홀 및 개구의 내부 표면들은, 홀 및 개구의 내부 표면들의 기울기들 사이의 단계적 변화가 존재할 수 있도록 후면에 대하여 상이한 각들로 연장될 수 있다. 반도체 어셈블리는 또한, 적어도 전도성 패드 위의 위치에서 부분적으로 전도성 패드 위에 놓이고 홀 내에서 반도체 물질의 내부 표면 위에 놓이는 연속적인 유전 층을 포함할 수 있다. 반도체 어셈블리는 또한, 각 전도성 패드와 전기적으로 접촉하는 적어도 하나의 전도성 소자를 포함할 수 있다. 적어도 하나의 전도성 소자는 외부 디바이스와의 전기적 연결을 위해 후면에서 노출된 제1 부분을 가질 수 있다. 적어도 하나의 전도성 소자는 적어도 전도성 패드 위의 위치에서 연속적인 유전 층 위에 놓인 제2 부분을 가질 수 있다.
본 발명의 관점에 따르면, 반도체 어셈블리는, 전면, 전면으로부터 원격의 후면, 및 적어도 부분적으로 반도체 소자의 두께를 통해 후면으로부터 연장되는 개구를 구비하는 반도체 소자를 포함한다. 반도체 소자는 또한 전면에서 복수의 전도성 패드들을 포함할 수 있다. 반도체 어셈블리는 또한, 전도성 패드를 통해 그리고 부분적으로 반도체 소자의 두께를 통해 연장되는 적어도 하나의 홀을 포함할 수 있다. 적어도 하나의 홀은 전면과 후면 사이의 위치에서 개구를 만날 수 있다. 홀 및 개구가 만나는 위치에서, 홀 및 개구의 내부 표면들은, 홀 및 개구의 내부 표면들의 기울기들 사이의 단계적 변화가 존재하도록 후면에 대하여 상이한 각들로 연장될 수 있다. 반도체 어셈블리는 또한 홀 내에서 전도성 패드의 내부 표면 위에 놓이고 홀 내에서 반도체 물질의 내부 표면 위에 놓이는 연속적인 유전 층을 포함할 수 있다. 반도체 어셈블리는 또한, 각 전도성 패드들과 전기적으로 접촉하는 적어도 하나의 전도성 소자를 포함할 수 있다. 적어도 하나의 전도성 소자는 외부 디바이스와 전기적 연결을 위해 후면에서 노출된 제1 부분을 가질 수 있다. 적어도 하나의 전도성 소자는 연속적인 유전 층 위에 놓인 제2 부분을 가질 수 있다.
특정 실시예에서, 적어도 하나의 전도성 패드는 반도체 소자로부터 먼 방향으로 향하는 외향 표면(ourwardly facing surface)을 구비할 수 있다. 유전 층의 적어도 부분은 외향 표면과 접촉할 수 있다. 한 실시예에서, 적어도 하나의 전도성 소자는, 각 전도성 패드에 직접적으로 또는 간접적으로 연결된 적어도 하나의 전도성 상호연결, 및 각 전도성 상호연결에 연결된 적어도 하나의 전도성 콘택트를 포함할 수 있다. 적어도 하나의 전도성 콘택트는 후면에서 노출될 수 있다. 예시적인 실시예에서, 적어도 하나의 전도성 콘택트는 반도체 소자의 후면 위에 놓일 수 있다. 특정 실시예에서, 개구는 후면을 따라 측면 방향으로 제1 폭을 가질 수 있고, 전도성 콘택트들 중 적어도 하나는 측면 방향으로 제2 폭을 가질 수 있으며, 제1 폭은 제2 폭보다 크다.
한 실시예에서, 적어도 하나의 콘택트는 개구 내에서 반도체 소자의 부분과 수직 방향으로 정렬될 수 있으며, 그 수직 방향은 반도체 소자의 두께의 방향이다. 예시적인 실시예에서, 반도체 소자는 복수의 활성 반도체 디바이스들을 포함할 수 있으며, 복수의 전도성 패드들 중 적어도 하나는 복수의 활성 반도체 디바이스들 중 적어도 하나와 전기적으로 연결될 수 있다. 특정 실시예에서, 적어도 하나의 홀은 두개 이상의 홀들일 수 있고, 개구는 반도체 소자의 후면으로부터 홀들 중 두개 이상의 홀들로 연장될 수 있다. 한 실시예에서, 개구는 반도체 소자의 표면을 따라 제1 방향으로 연장된 길이, 및 제1 방향에 가로지르는 제2 측면 방향으로 연장되는 폭을 구비하는 채널 형태를 가질 수 있으며, 그 길이는 그 폭보다 크다.
예시적인 실시예에서, 적어도 하나의 전도성 패드는 반도체 소자로부터 먼 방향으로 향하는 외향 표면을 구비할 수 있다. 적어도 하나의 전도성 소자의 적어도 부분은, 외향 표면 위에 놓일 수 있고 그에 전기적으로 연결될 수 있다. 특정 실시예에서, 적층된 어셈블리는 적어도 제1 반도체 어셈블리 및 제2 반도체 어셈블리를 포함할 수 있다. 제1 반도체 어셈블리는 제2 반도체 어셈블리와 전기적으로 연결될 수 있다. 한 실시예에서, 적어도 하나의 전도성 소자는 외부 디바이스로의 전기적 연결을 위해 후면에서 노출된 적어도 하나의 전도성 상호연결 및 적어도 하나의 전도성 비아를 포함할 수 있다. 적어도 하나의 전도성 상호연결은 적어도 개구 내로 연장될 수 있다. 각 비아는 각 홀 내에서 연장될 수 있고, 각 전도성 상호연결 및 각 패드에 연결될 수 있다. 예시적인 실시예에서, 적어도 하나의 전도성 소자는 두 개 이상의 전도성 상호연결들을 포함할 수 있다. 복수의 홀들은 개구와 만날 수 있고, 전도성 상호연결들은 적어도 개구 내에서 각 비아들로 연장될 수 있다.
특정 실시예에서, 각 전도성 상호연결은 개구의 적어도 내부 표면 위에 놓일 수 있다. 전도성 상호연결은 개구의 윤곽을 따를 수 있다. 한 실시예에서, 전도성 상호연결들은 개구의 내부 표면의 각 부분들을 따라 연장될 수 있다. 예시적인 실시예에서, 적어도 하나의 전도성 소자는 적어도 개구 내에서 연장되는 둘 이상의 전도성 상호연결들을 포함할 수 있다. 둘 이상의 전도성 상호연결들 각각은 전도성 비아들 중 단일 비아로 연장될 수 있다. 특정 실시예에서, 각 전도성 상호연결은 내부 공간을 정의할 수 있다. 한 실시예에서, 각 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 예시적인 실시에에서, 반도에 어셈블리는 또한, 개구의 적어도 내부 표면 위에 놓인 유전 층을 포함할 수 있다. 각 전도성 상호연결은 유전 층의 표면들 사이의 부피를 채울 수 있다.
한 실시예에서, 반도체 어셈블리는 또한 개구 내에 배치된 유전 영역 및 유전 영역을 통해 연장되는 애퍼처를 포함할 수 있다. 애퍼처는 일정한 직경을 가지거나 전면을 향하는 방향으로 테이퍼링될 수 있으며, 개구의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 전도성 상호연결들의 각 상호연결은 적어도 애퍼처 내에서 연장될 수 있다. 예시적인 실시예에서, 전도성 상호연결들 중 각 상호연결은 원통형 또는 절단된 원뿔 형태를 가질 수 있다. 특정 실시예에서, 전도성 상호연결들의 각 상호연결은 내부 공간을 정의할 수 있다. 한 실시예에서, 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 예시적인 실시예에서, 전도성 상호연결들의 각 상호연결은 애퍼처 내에서 부피를 채울 수 있다. 특정 실시예에서, 전도성 비아들 중 적어도 하나의 비아는 홀들 각각의 적어도 내부 표면 위에 놓일 수 있다. 전도성 비아는 홀의 윤곽을 따를 수 있다.
예시적인 실시예에서, 전도성 비아들 중 적어도 하나의 각각은 내부 공간을 정의할 수 있다. 한 실시예에서, 각 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 특정 실시예에서, 반도체 어셈블리는 또한, 홀들 각각의 적어도 내부 표면 위에 놓인 유전 층을 포함할 수 있다. 전도성 비아들의 적어도 하나의 각각은 유전 층의 표면들 사이의 부피를 채울 수 있다. 예시적인 실시예에서, 반도체 어셈블리는 또한 각 홀 내에 배치된 유전 영역과 각 유전 영역을 통해 연장된 애퍼처를 포함할 수 있다. 애퍼처는 일정한 직경을 가질 수 있거나 후면을 향하는 방향으로 테이퍼링할 수 있고 홀의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 전도성 비아들의 각 비아는 적어도 애퍼처 내에서 연장될 수 있다. 특정 실시예에서, 전도성 비아들의 각 비아는 원통형이거나 절단된 원뿔 형태를 구비할 수 있다. 한 실시예에서, 전도성 비아들 중 적어도 하나의 각각은 내부 공간을 정의할 수 있다.
특정 실시예에서, 각 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 예시적인 실시예에서, 전도성 상호연결들 중 적어도 하나의 각각은 적어도 애퍼처 내부에서 연장될 수 있다. 예시적인 실시예에서, 전도성 상호연결들의 각 상호연결은 원통형 또는 절단된 원뿔 형태를 구비할 수 있다. 특정 실시예에서, 전도성 상호연결들의 각 상호연결은 내부 공간을 정의할 수 있다, 한 실시예에서, 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 예시적인 실시예에서, 전도성 상호연결들의 각 상호연결은 애퍼처 내의 부피를 채울 수 있다. 특정 실시예에서, 전도성 비아들 중 적어도 한 비아는 홀들 각각의 적어도 내부 표면 위에 놓일 수 있다. 전도성 비아는 홀의 윤곽을 따를 수 있다.
예시적인 실시예에서, 전도성 비아들 중 적어도 하나의 각각은 내부 공간을 정의할 수 있다. 한 실시예에서, 각 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 특정 실시예에서, 반도체 어셈블리는 또한, 홀들 각각의 적어도 내부 표면 위에 놓이는 유전 층을 포함할 수 있다. 전도성 비아들 중 적어도 하나의 각각은 유전 층의 표면들 사이의 부피를 채울 수 있다. 예시적인 실시예에서, 반도체 어셈블리는 또한, 각 홀 내에 배치된 유전 영역 및 각 유전 영역을 통해 연장되는 애퍼처를 포함할 수 있다. 애퍼처는 일정한 직경을 가지거나 후면을 향하는 방향으로 테이퍼링할 수 있고 홀의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 전도성 비아들 중 각 비아는 적어도 애퍼처 내에서 연장될 수 있다. 특정 실시예에서, 전도성 비아들의 각 비아는 원통형 또는 절단된 원뿔 형태를 가질 수 있다. 한 실시예에서, 전도성 비아들 중 적어도 한 비아의 각각은 내부 공간을 정의할 수 있다.
특정 실시예에서, 각 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다. 예시적인 실시예에서, 전도성 비아들 중 적어도 한 비아의 각각은 애퍼처 내의 부피를 채울 수 있다. 한 실시예에서, 각 전도성 비아는 그 최상부 단부에서 제1 폭을 가질 수 있으며, 각 전도성 상호연결은 전도성 비아들의 각 비아의 최상부 단부와 만나는 그 저부 단부에서 제2 폭을 가질 수 있다. 특정 실시예에서, 적어도 한 전도성 소자는 외부 디바이스로의 전기적 연결을 위해 후면에서 노출된 적어도 하나의 전도성 상호연결을 포함할 수 있다. 적어도 하나의 전도성 상호연결은 적어도 하나의 홀 내에서 연장될 수 있으며 적어도 개구로 연장될 수 있다. 각 전도성 상호연결은 각 패드로 연장될 수 있다.
예시적인 실시예에서, 적어도 하나의 전도성 소자는 둘 이상의 전도성 상호연결들을 포함할 수 있다. 복수의 홀들은 개구를 만날 수 있으며, 전도성 상호연결들은 적어도 개구 내에서 연장될 수 있고 각 홀들을 통해 각 패드들로 연장될 수 있다. 한 실시예에서, 반도체 어셈블리는 또한, 홀 및 개구 내에 배치된 유전 영역 및 유전 영역을 통해 연장된 애퍼처를 포함할 수 있다. 애퍼처는 홀의 윤곽 또는 개구의 윤곽을 따르지 않는 윤곽을 가질 수 있다. 전도성 상호연결들 중 각 상호연결은 적어도 애퍼처 내에서 연장될 수 있다. 특정 실시예에서, 전도성 상호연결의 각 상호연결은 원통형 또는 절단된 원뿔 형태를 가질 수 있다.
본 발명의 관점에 따르면, 반도체 어셈블리는 전면, 전면으로부터 원격의 후면, 적어도 부분적으로 반도체 소자의 두께를 통해 후면으로부터 연장된 개구, 및 적어도 부분적으로 반도체 소자의 두께를 통해 전면으로부터 연장된 홀을 구비하는 반도체소자를 포함한다. 홀 및 개구는 전면과 후면 사이의 위치에서 만날 수 있다. 반도체 소자는 전면에서 복수의 전도성 패드들을 더 포함할 수 있다. 적어도 하나의 전도성 패드는 홀로부터 측면적으로 오프셋될 수 있다. 반도체 어셈블리는 또한, 외부 디바이스와의 전기적 연결을 위해 후면에서 노출된 부분을 가지는 적어도 하나의 전도성 소자를 가질 수 있다. 적어도 하나의 전도성 소자는 홀 내에서 연장될 수 있고 적어도 개구 내로 연장될 수 있다. 적어도 하나의 전도성 소자는 각 전도성 패드의 표면위에 단지 부분적으로 놓일 수 있다.
특정 실시예에서, 적어도 하나의 전도성 소자는 외부 디바이스로의 전기적 연결을 위해 후면에서 노출된 적어도 하나의 전도성 상호연결, 및 적어도 하나의 전도성 비아를 포함할 수 있다. 적어도 하나의 전도성 상호연결은 적어도 개구로 연장될 수 있다. 각 비아는 각 홀 내에서 연장될 수 있고 각 전도성 상호연결 및 각 패드에 연결될 수 있다. 한 실시예에서, 전도성 비아들 중 적어도 하나는 홀들의 각 홀의 적어도 내부 표면 위에 놓일 수 있다. 각 전도성 비아는 홀들의 윤곽을 따를 수 있다. 예시적인 실시예에서, 전도성 비아들 중 적어도 한 비아의 각각은 내부 공간을 정의할 수 있다. 특정 실시예에서, 각 내부 공간은 유전 물질로 적어도 부분적으로 채워질 수 있다.
본 발명의 추가적인 관점들은 본 발명의 이전 관점들에 따른 미세전자 구조들을 결합하는 시스템들, 본 발명의 이전 관점들에 따른 복합 칩들, 또는 다른 전자 디바이스들과 결합된 둘 모두를 제공한다. 예를 들어, 그러한 시스템이, 휴대용 하우징일 수 있는 단일 하우징에 배치될 수 있다. 본 발명의 이러한 관점에서의 바람직한 실시예들에 따른 시스템들은 비교가능한 통상적인 시스템들 보다 더 소형일 수 있다.
도 1은 본 발명의 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 2는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 3a - 3f 는 도 1 및 도 2에서 도시된 본 발명의 실시예들에 따른 제조의 단계들을 예시하는 단면도들이다.
도 4는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 5는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 6은 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 7a - 7j는 도 6에서 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도들이다.
도 8은 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 9는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 10은 도 8에서 도시된 비아 구조를 구비하는 복수의 패키징된 칩들을 포함하는 적층된 어셈블리를 예시하는 단면도이다.
도 11은 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 12는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 13a - 13c 는 도 11에서 도시된 본 발명의 실시예에 따른 제조의 단계들을 도시하는 단면도들이다.
도 14는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 15a - 15i 는 도 14에서 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도들이다.
도 16은 도 14에서 도시된 비아 구조를 구비한 복수의 패키징된 칩들을 포함하는 적층된 어셈블리를 예시하는 단면도이다.
도 17은 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 18a - 18g 는 도 17에서 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도들이다.
도 19는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 20a는 도 19에서 도시된 본 발명의 실시예에 따른 비아 구조를 예시하는 대안적인 대응 하향식 평면도이다.
도 20b는 도 19에서 도시된 본 발명의 실시예에 따른 비아 구조를 예시하는 대안적인 대응 하향식 평면도이다.
도 20c는 다른 실시예에 따른 복수의 더 작은 개구들에 연결된 채널 형태의 개구를 포함하는 비아 구조를 예시하는 투시도이다.
도 21a - 21d 는 도 19에서 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도들이다.
도 22는 다른 실시예에 따른 비아 구조를 예시하는 단면도이다.
도 23a - 23j 는 도 22에서 도시된 본 발명의 실시예에 따른 제조의 단계들을 예시하는 단면도들이다.
도 24는 도 22에서 도시된 비아 구조들을 구비하는 복수의 패키징된 칩들을 포함하는 적층된 어셈블리를 예시하는 단면도이다.
도 25는 본 발명의 한 실시예에 따른 시스템의 개략적인 도시이다.
도 1은 본 발명의 실시예에 따른 비아 구조를 예시하는 단면도이다. 도 1에서 예시된 바와 같이, 미세전자 유닛(10)은 후면으로부터 원격인 전면(21)을 향하여 부분적으로 반도체 소자(20)를 통해 후면(22)으로부터 연장된 개구(30)를 구비하는 반도체 소자(20)를 포함한다. 반도체 소자(20)는 또한 전면에서 노출된 전도성 패드(50)를 통해 연장된 홀(40)을 구비하고, 홀과 개구(30)는 전면(21)과 후면(22) 사이의 위치에서 만난다. 전도성 비아(60)는 홀(40) 내에서 연장되며, 전도성 상호연결(80)은 개구(30) 내에서 연장되고 외부 디바이스와의 전기적 연결을 위해 콘택트로서 작용할 수 있는 후면에서 노출된 표면(90)을 구비한다.
도 1에서, 전면에 평행인 방향들은 "수평(horizontal)" 또는 "측면(lateral)" 방향들로서 본 명세서에서 지칭되고; 반면에 전면에 수직인 방향들은 위 방향 또는 아래 방향들로서 본 명세서에서 지칭되며, 또한 "수직(vertical)" 방향들로서 본 명세서에서 지칭된다. 본 명세서에서 지칭된 방향들은 지칭된 구조들의 참조의 프레임(frame) 에 있다. 따라서, 이 방향들은 참조되는 정규 프레임(normal frame) 또는 중력 프레임(gravitational frame)에 대한 임의의 배향으로 놓일 수 있다. 한 특징물이 다른 특징물 보다 "표면 위에" 더 높은 위치로 배치된다는 설명은, 그 한 특징물이 다른 특징물 보다 표면으로부터 먼 방향으로 동일한 직교 방향에서 더 큰 거리에 있다는 것을 의미한다. 역으로, 한 특징물이 다른 특징물보다 "표면 위에서" 더 낮은 높이에 배치된다는 설명은, 한 특징물이 다른 특징물보다 표면으로부터 먼 방향으로 동일한 직교 방향에서 더 작은 거리에 있다는 것을 의미한다.
반도체 소자(20)는 예컨대 실리콘으로 이루어질 수 있는 반도체 기판을 포함할 수 있다. 복수의 활성 반도체 디바이스들(예컨대, 트랜지스터들, 다이오드들, 등)은 전면(21)에 위치되고 및/또는 전면(21) 아래에 위치되는 그 활성 반도체 영역(23)에 배치될 수 있다. 복수의 활성 반도체 디바이스들은 다른 내부 및/또는 외부 컴포넌트들로의 상호연결을 위한 전도성 패드(50)에 전기적으로 연결될 수 있다. 도 1에서 도시된 바와 같이, 전도성 패드(50)의 에지는 활성 반도체 영역(23) 위에 놓일 수 있거나, 전도성 패드가 활성 반도체 영역으로부터 측면적으로 오프셋될 수 있다. 전면(21)과 후면(22) 사이의 반도체 소자(20)의 두께는 통상적으로 적어도 200 ㎛이고, 예컨대 130 ㎛ 와 같이 상당히 더 작을 수 있으며, 70 ㎛ 이거나 심지어 더 작을 수도 있다.
반도체 소자(20)는 전면(21)과 전도성 패드(50) 사이에 위치된 유전 층(24)을 더 포함할 수 있다. 유전층(24)은 반도체 소자(20)로부터 전도성 패드(50)를 전기적으로 절연할 수 있다. 이러한 유전 층(24)은 미세전자 유닛(10)의 "패시베이션 층" 으로서 지칭될 수 있다. 유전 층(24)은 무기 또는 유기 유전 물질, 또는 둘 모두를 포함할 수 있다. 유전 층(24)은 전기 증착된 등각 코팅 또는 다른 유전 물질, 예컨대 감광성 폴리머(photoimageable polymeric) 물질, 예컨대, 솔더 마스크(solder mask) 물질을 포함할 수 있다. 유전 층(24)은 산화 물질 또는 다른 유전 물질의 하나 이상의 층들을 포함할 수도 있다.
개구(30)는 후면(22)으로부터 부분적으로 반도체 소자(20)를 통해 전면(21)을 향하여 연장된다. 개구(30)는 후면(22)으로부터 반도체 소자(20)를 통하여 후면(22)에 의해 정의된 수평면에 대하여 0도에서 90도 사이의 각으로 연장되는 내부 평면(31)을 포함한다. 내부 평면(31)은 일정한 기울기(예컨대, 도 1에서 도시된 바와 같음) 또는 다양한 기울기(예컨대, 도 11에서 도시된 바와 같음)를 가질 수 있다. 예를 들어, 후면(22)에 의해 정의된 수평면에 대한 내부 표면(31)의 각 또는 기울기는, 내부 표면(31)이 전면(21)을 향하게 더 관통할 수록 크기가 감소할 수 있다(즉, 덜 양의 값이 되거나 덜 음의 값이 됨).
도 1에 도시된 바와 같이, 개구(30)는 개구가 후면으로부터 저부 표면으로의 방향으로 테이퍼링되도록, 후면(22)에서의 폭(W1) 및 폭(W1)보다 작은 하부 표면(32)에서의 폭(W2)을 구비한다. 다른 예들에서, 개구는 일정한 폭을 가질 수 있고, 또는 개구는 저부 표면으로부터 후면으로의 방향으로 테이퍼링될 수 있다. 개구(30)는, 후면(22)에 수직한 방향으로의 개구(30)의 높이가 홀(40)의 높이 보다 더 크도록 후면(22)으로부터 전면(21)으로의 중간보다 더 많이 연장될 수도 있다.
도 20c 에 도시된 바와 같이, 개구(30)는, 예를 들어 그로부터 연장된 복수의 홀들을 가진 직사각형 채널을 포함하여, 임의의 상면 형태를 가질 수 있다. 도 20a에서 도시된 실시예와 같은 한 실시예에서, 개구는 둥근 상면 형태를 가질 수 있다(도 20a 에서, 개구는 절단된 원뿔 삼차원 형태를 구비한다). 도 20c에서 도시된 바와 같이, 개구는 후면을 따른 제1 측면 방향으로의 폭을 가지며, 그 개구는 제1 측면 방향을 가로지르는 후면을 따르는 제2 측면 방향으로의 길이를 가지고, 그 길이는 폭보다 크다. 몇몇 예들에서, 개구는, 예컨대 다른 것들 중 원통형, 정육면체, 또는 프리즘을 포함하여 임의의 삼차원 형태를 가질 수 있다.
홀(40)은 전도성 패드(50)의 최상부 표면(51) (즉, 반도체 소자(20)으로부터 먼 방향으로 향하는 외향 표면) 으로부터 전도성 패드를 통해 개구(30)로 연장될 수 있다. 도 1에 도시된 바와 같이, 홀(40)은, 개구(30)의 저부 표면(32)에서의 폭(W3), 및 홀(40)이 전도성 패드의 최상부 표면으로부터 개구를 향하는 방향으로 테이퍼링 되도록 폭(W3)보다 큰 전도성 패드(50)의 최상부 표면(51)에서의 폭(W4)을 구비한다. 다른 예들에서, 홀은 일정한 폭을 가질 수 있으며, 또는 홀이 개구로부터 전도성 패드(50)의 최상부 표면(51)을 향하는 방향으로 테이퍼링될 수 있다.
내부 표면(41)은 일정한 기울기 또는 다양한 기울기를 가질 수 있다. 예를 들어, 내부 표면(41)이 추가적으로 전도성 패드(50)의 최상부 표면(51)으로부터 후면(22)을 향하여 관통할 때, 전면(21)에 의해 정의된 수평면에 대한 내부 표면(41)의 각 또는 기울기가 크기에 있어서 감소될 수 있다(즉, 더 작은 양의 값이 되거나 더 작은 음의 값이 됨). 전면(21)에 수직인 방향으로의 홀(40)의 높이가 개구(30)의 높이보다 작게 되도록, 홀(40)이 전도성 패드(50)의 최상부 표면(51)으로부터 전면(21)을 향하여 중간보다 더 적게 연장될 수 있다.
홀(40)은 도 20a - 20c (도 20c 에서, 홀이 절단된 원뿔의 삼차원 형태를 가짐)에 도시된 바와 같이 예컨대 원형을 포함하여, 임의의 상면 형태를 가질 수 있다. 몇몇 실시예들에서, 홀(40)은 정사각형, 직사각형, 타원형, 또는 임의의 다른 상면 형태를 가질 수 있다. 몇몇 예들에서, 홀(40)은 예컨대 다른 것들 중에서 원통형, 정육면체, 또는 프리즘을 포함하여, 임의의 삼차원 형태를 가질 수 있다.
임의의 수의 홀들(40)이 단일 개구(30)로부터 연장될 수 있으며, 홀들(40)은 단일 개구(30) 내의 임의의 기하학적 구성으로 배열될 수 있다. 도 20a에 도시된 실시예에서와 같은 한 실시예에서, 클러스터(cluster)로 배열된 네 개의 홀들이 존재할 수 있다. 도 20c 에 도시된 실시예에서와 같은 다른 실시예에서, 복수의 축들을 따라 연장되는 단일 채널-형태 개구로부터 연장된 복수의 홀들이 존재할 수 있다. 다양한 개구 및 홀 구성들 및 이러한 구성들을 형성하는 방법들의 특정 예들이, 본 명세서에서 결합되고 공동으로 소유된 미국 특허 공개공보 제2008/0246136호와 2010년 7월 23일에 출원된 미국 특허출원 제12/842,717호에 설명되어 있다.
반도체 소자(20)는 반도체 소자(20)의 전면에서 노출되거나 그에 위치된 하나 이상의 전도성 패드들(50)을 포함한다. 도 1에서 상세하게 도시되었지만, 활성 반도체 영역(23)에서의 활성 반도체 디바이스들은 통상적으로 전도성 패드들(50)에 전도성으로 연결된다. 따라서, 활성 반도체 디바이스들은 반도체 소자(20)의 하나 이상의 유전 층들 내에서 또는 그 위에서 연장되는 결합된 배선(wiring)을 통해 전도성 액세스가 가능하다.
몇몇 실시예들에서, 전도성 패드들은 반도체 소자의 전면에서 직접적으로 노출되지 않을 수도 있다. 대신에, 전도성 패드들은 반도체 소자의 전면에서 노출된 단말들로 연장되는 트레이스들 또는 다른 전도성 소자들에 전기적으로 연결될 수 있다. 전도성 패드들(50)은 예컨대 구리 또는 금을 포함하여, 임의의 전기 전도성 금속으로부터 만들어질 수 있다. 전도성 패드들(50) 및 본 명세서에서 개시된 전도성 패드들 중 임의의 패드들은, 정사각형, 원형, 타원형, 삼각형, 직사각형, 또는 임의의 다른 형태를 포함하여, 임의의 상면 형태를 가질 수 있다.
본 명세서에서 사용된 바와 같이, 전기 전도성 소자가 유전 소자의 표면 "에서 노출"되었다는 설명은, 유전 소자 외부로부터 유전 소자의 표면을 향하는, 유전 소자의 표면에 수직인 방향으로 이동하는 이론적인 점과의 접촉을 위해 전기 전도성 소자가 이용가능하다는 것을 나타낸다. 따라서, 유전 소자의 표면에서 노출된 단말 또는 다른 전도성 소자가 그러한 표면으로부터 돌출될 수 있고; 그러한 표면과 플러싱(flush)될 수도 있고; 또는 그러한 표면에 대하여 리세싱(recess)되고 유전체 내에서 홀 또는 디프레션(depression)을 통해 노출될 수도 있다.
전도성 소자들을 형성하기 위해 사용가능한 임의의 기술이 본 명세서에서 설명된 전도성 소자들을 형성하는 데에 본질적으로 사용될 수 있지만, 2010년 7월 23일에 출원된 공동 계류중인 미국 특허 출원 제12/842,669호에서 더 상세히 논의되는 바와 같은 비-리소그래피 기술들이 이용될 수 있다. 그러한 비-리소그래피 기술들은, 예컨대, 전도성 소자가 그 표면의 다른 부분과 상이하게 형성될 경로를 따라서 그 표면의 그러한 부분들을 처리하기 위해 분쇄(milling) 또는 샌드블래스팅(sandblasting)과 같은 기계적 프로세스들 또는 레이저로 표면을 선택적으로 처리하는 단계를 포함할 수 있다. 예를 들어, 레이저 또는 기계적 프로세스는 단지 특정 경로를 따라서만 그 표면으로부터 희생 층과 같은 물질을 제거하고, 그로 인해 그 경로를 따라 연장된 그루브(groove)를 형성하는 데 사용될 수도 있다. 촉매와 같은 물질이 그후에 그루브에 증착될 수 있으며, 하나 이상의 금속 층들이 그 그루브에 증착될 수 있다.
전도성 비아(60)는 홀(40) 내에서 연장되고, 전도성 패드(50) 및 전도성 상호연결(80)과 전기적으로 연결된다. 보이는 바와 같이, 전도성 비아(60)는 전도성 패드(50)를 통해 연장되고, 그 최상부 표면(51) 위에 부분적으로 놓이고 접촉한다.
도 1에 도시된 바와 같이, 전도성 비아(60)는 전도성 비아로부터 반도체 소자(20)를 전기적으로 절연하는 유전 층(25)의 내부의 홀(40) 내의 부피 모두를 채울 수 있다. 즉, 홀(40) 내의 유전층(25) 내에서 연장되는 제2 애퍼처(74)는 홀의 윤곽을 따르고, 전도성 비아(60)는 홀의 윤곽을 따른다. 도 1에 도시된 바와 같이, 유전 층(25)은 홀(40) 내에서 노출된 전도성 패드(50)의 내부 표면(53)과 접촉하고, 유전 층은 홀의 밖으로 연장되고 전도성 패드의 최상부 표면(51)과 접촉한다.
도 1에서 도시된 바와 같이, 전도성 비아(60)는 고형(solid)이다. 다른 실시예(예컨대, 도 2에서 도시된 바와 같음)에서, 전도성 상호연결은, 개방된 채로 남아있을 수 있거나 유전 물질로 채워지거나 제2 전도성 물질로 채워질 수 있는 내부 공간을 포함할 수 있다.
도 17에 도시된 바와 같은 다른 실시예에서, 홀 내에 위치된 전도성 상호연결의 전도성 비아 부분은 원통형 또는 절단된 원뿔 형태를 가질 수도 있다. 전도성 비아(60)는, 예컨대 구리 또는 금을 포함하여, 금속 또는 금속의 전기 전도성 화합물로 만들어질 수 있다.
전도성 상호연결(80)은 개구(30) 내에서 연장되고 전도성 비아(60)와 전기적으로 연결된다. 도 1에 도시된 바와 같이, 전도성 상호연결(80)은 전도성 상호연결로부터 반도체 소자(20)를 전기적으로 절연하는 유전 층(70)의 내부의 개구(30) 내의 부피 전체를 채울 수 있다. 즉, 개구(30) 내의 유전 층(70) 내에서 연장되는 제1 애퍼처(71), 및 전도성 상호연결(80)은 개구의 윤곽을 따른다.
특정 실시예에서 (그리고 본 명세서에서 설명된 다른 실시예들 모두에서), 하부 표면(32)에서의 전도성 상호연결(80)의 폭(W2)은, 전도성 상호연결 및 전도성 비아가 만나는 그 최상부 단부에서의 전도성 비아(60)의 폭(W3)과 상이하다.
도 1에서 도시된 바와 같이, 전도성 상호연결(80)은 고형(solid)이다. 다른 실시예들(예컨대, 도 5에서 도시된 바와 같음)에서, 전도성 상호연결은, 개방되어 남겨질 수 있고 유전 물질로 채워질 수 있고 또는 제2 전도성 물질로 채워질 수 있는 내부 공간을 포함할 수 있다.
도 17에서 도시된 것과 같은 다른 실시예들에서, 개구 내에 위치된 단일의 유니터리 전도성 상호연결(single unitary conductive interconnect)의 전도성 상호연결 부분은 원통형 또는 절단된 원뿔 형태를 가질 수도 있다. 전도성 상호연결(80)은 예를 들어 구리 또는 금을 포함하여 임의의 전기 전도성 금속으로부터 만들어 질 수 있다.
전도성 상호연결(80)의 표면(90)은 외부 소자로의 상호연결을 위해 유전 층(70)의 외부 표면(72)에서 노출된다. 한 실시예에서, 노출된 표면(90)은 상호연결(80)의 최상부 표면, 즉 비아로부터 패드의 가장 먼 정도에 있는 표면일 수 있으며, 또는 그 노출된 표면은 그 최상부 표면이 아닐 수도 있다. 도시된 바와 같이, 표면(90)은 유전 층의 외부 표면(72)에 의해 정의된 평면에 위치되고 반도체 소자(20)의 후면(22)에 의해 정의된 평면 위에 위치된다. 다른 실시예들에서, 전도성 상호연결(80)의 표면(90)은 유전 층(70)의 외부 표면(72)에 의해 정의된 평면 위 또는 아래에 위치될 수 있고, 및/또는 그 평면(90)은 후면(22)에 의해 정의된 평면에 또는 그 아래에 위치될 수 있다. 전도성 상호연결(80)의 표면(90)은, 예컨대 그라인딩(grinding), 래핑(lapping), 또는 폴리싱(polishing) 프로세스에 의해, 유전 층(70)의 외부 표면(72) 또는 후면(22)에 맞춰 평탄화될 수 있다.
몇몇 실시예들(예컨대, 도 10에서 도시된 적층된 실시예)에서, 전도성 본드 물질은 표면(90)에서 노출될 수 있거나, 외부 디바이스와의 상호연결을 위하여 반도체 소자의 후면에서 노출된 다른 전도성 콘택트의 표면에서 노출될 수 있다.
도 2는 대안적인 전도성 비아 구성을 갖는 도 1의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10a)는 이상에서 설명된 미세전자 유닛(10)과 유사하지만, 유전 층(25)이 차지하지 않는 홀(40) 내부의 공간을 완전히 채우는 전도성 비아를 갖는 것 보다 오히려, 내부 공간(27)이 전도성 비아(60a) 내부에 생성되도록 전도성 비아(60a)가 유전 층 상으로 금속 층으로서 증착된다.
미세전자 유닛(10 또는 10a)를 제조하는 방법(도 1 및 도 2)이 이제 도 3a - 3f 를 참조하여 설명될 것이다. 도 3a에서 설명된 바와 같이, 미세전자 유닛(10 또는 10a)가 하나 이상의 활성 반도체 영역들(23) 및 하나 이상의 전도성 패드들(50)을 구비한다. 개구(30)는 후면(22)으로부터 반도체 소자(20)의 전면(21)을 향하여 아래쪽으로 연장되도록 형성될 수 있다. 후면(22)의 잔여 부분들을 보존하는 것이 바람직한 마스크 층을 형성한 후에, 예컨대 반도체 소자(20)를 선택적으로 에칭함으로서, 개구(30)가 형성될 수 있다. 예를 들어, 감광성 층, 예컨대 포토레지스트 층이 증착되고 후면(22)의 단지 부분들만을 덮도록 패터닝될 수 있으며, 그 후에 타이밍된 에칭 프로세스가 개구(30)를 형성하기 위해 수행될 수 있다. 지지 웨이퍼(12)는 후면(22)의 프로세싱 동안 반도체 소자에 부가적인 구조적 지지를 제공하기 위해 접착 층(13)에 의해 반도체 소자(20)의 전면(21)에 일시적으로 부착된다.
각 개구(30)는 평탄하고 통상적으로 전면(21)으로부터 동일 거리에 있는 저부 표면(32)을 구비한다. 후면(22)로부터 저부 표면(32)을 향해 연장되는 개구(30)의 내부 표면들(31)은, 도 3a에 도시된 바와 같이, 후면(2)에 대한 수직 각(직각) 이외의 각들로 연장될 수도 있다. 습식 에칭 프로세스들, 예컨대 다른 것들 중 등방성 에칭 프로세스들 및 테이퍼링된 블레이드를 사용하는 쏘잉(sawing using a tapered blade)이, 기울어진 내부 표면들(31)을 구비한 개구들(30)을 형성하는 데 사용될 수 있다. 다른 것들 중, 레이저 다이싱(laser dicing), 기계적 분쇄(mechanical milling), 화학적 에칭(chemical etching), 레이저 드릴링(laser drilling), 플라즈마 에칭(plasma etching), 및 미세한 연마 입자들의 제트(a jet of fine abrasive particles)를 반도세 소자(20)로 지향시키는 것 등이 기울어진 내부 표면들(31)을 구비하는 개구들(30)(또는 본 명세서에서 설명된 임의의 다른 홀 또는 개구)을 형성하는 데 또한 사용될 수 있다.
대안적으로, 기울어지는 대신에, 개구(30)의 내부 표면들은 후면(22)에 대해 실질적으로 직각들 후면(22)으로부터 실질적으로 수직인 방향으로 아래로 또는 수직으로 연장될 수 있다. 다른 것들 중, 이방성 에칭 프로세스들, 레이저 다이싱, 레이저 드릴링, 기계적 제거 프로세스들, 예컨대 쏘잉(sawing), 분쇄(milling), 초음파 가공(ultrasonic machining), 미세한 연마 입자들의 제트(a jet of fine abrasive particles)을 반도세 소자(20)로 지향시키는 것이, 필수적으로 수직 내부 표면을 구비한 개구들(30)을 형성하는 데 사용될 수 있다.
특정 실시예(도시되지 않음)에서, 개구(30)는, 미세전자 유닛들(10)이 서로로부터 절단될 때 개구(30)의 일부분이 각각의 미세전자 유닛(10) 상에 위치되도록, 하나보다 많은 미세전자 유닛(10) 상에 위치된 복수의 전도성 패드들(50) 위에 위치될 수 있다. 본 명세서 및 청구범위에서 사용된 바와 같이, "개구(opening)" 라는 용어는 완전히 단일 미세전자 유닛 내에 위치되는 개구(예컨대, 도 20a 및 20bdp 도시된 바와 같음), 형성시 복수의 미세전자 유닛들(10)을 가로질러 연장되는 개구(도시되지 않음), 또는 다른 미세전자 유닛들(10)로부터 절단된 후 특정 미세전자 유닛(10) 상에 위치되는 개구의 부분을 지칭할 수 있다.
반도체 소자(20) 내에 개구(30)를 형성한 후에, 포토레지스트 또는 유전 층(70)과 같은 감광성 층이 반도체 소자의 후면(22) 상으로 증착될 수 있다. 다양한 방법들이 유전 층(70)을 형성하는 데 사용될 수 있다. 한 실시예에서, 유동가능한 유전 물질이 반도체 소자(20)의 후면(22)에 인가되고, 그 후 유동가능한 물질이 그 후 "스핀-코팅" 동작 동안 후면을 가로질러 더 균일하게 분배되며, 그 후 가열을 포함할 수 있는 건조 사이클이 뒤따른다. 다른 예에서, 유전 물질의 열가소성 필름이 반도체 소자(20)의 후면(22)에 인가될 수 있으며, 그 후 반도체 소자가 가열되거나 진공 환경에서 가열, 즉 주변 압력보다 낮은 환경에 위치된다. 그 후, 이것은 그 필름이 내부 표면들(31) 및 개구(30)의 내부 표면들(32) 상으로 흘러내리는 것을 야기한다. 다른 실시예에서, 기상 증착이 유전 층(70)을 형성하는 데 사용될 수 있다.
또다른 예에서, 반도체 소자(20)는 등각 유전 코팅 또는 유전 층(70)을 형성하기 위해 유전 증착 배스(dielectric deposition bath)에 침잠(immerse)될 수 있다. 본 명세서에서 사용된, "등각 코팅(conformal coating)"은, 유전층(70)이 반도체 소자(20)의 개구(30)의 윤곽을 따를 때와 같이, 코팅되는 표면의 윤곽을 따르는 특정 물질의 코팅이다. 전기화학 증착 방법은, 예컨대 전기 영동 증착(electrophoretic deposition) 또는 전해 증착(electrolytic deposition)을 포함하여, 등각 유전 층(70)을 형성하는 데 사용될 수 있다.
한 실시예에서, 전기 영동 증착 기술은, 등각 유전 코팅이 어셈블리의 노출된 전도성 및 반도체성 표면들 상에만 증착되도록, 등각 유전 코팅을 형성하는 데 사용될 수 있다. 증착 동안에, 반도체 디바이스 웨이퍼는 원하는 전위로 유지되고, 그 배스를 상이한 소망 전위로 유지하기 위해 전극이 그 배스 내로 침잠된다. 그 후, 개구(30)의 후면(22)과 내부 표면들(31)과 저부 표면(32)을 포함하지만 그에 제한되지 않는 면들을 따라서, 전도성 또는 반도체성인 디바이스 웨이퍼의 노출된 표면들 상에 전기증착된 등각 유전 층(70)을 형성하기에 충분한 시간 동안 적절한 조건들 하에서 그 어셈블리가 배스 내에 유지된다. 충분하게 강한 전계가 그로인해 코팅될 표면과 배스 사이에서 유지되는 한 전기 영동 증착이 발생한다. 전기 영동 증착된 코팅은, 그것이 예컨대 그 증착의 전압, 농도 등과 같은 파라미터들에 의해 좌우되는 특정 두께에 도달한 후 증착이 정지된다는 점에서 자기 제한적(self-limiting)이다.
전기 영동 증착은 어셈블리의 전도성 및/또는 반도체성 외부 표면들 상에 연속적이고 균일하게두꺼운 등각 코팅을 형성한다. 부가적으로, 전기 영동 코팅은, 그 유전성(비전도성) 성질로 인해, 기존의 유전 층들 상에 형성하지 않도록 증착될 수 있다. 다른 방식으로 설명하면, 전기 영동 증착의 성질은, 유전 물질의 층이 그 유전 성질들을 고려할 때 충분한 두께를 가진다면, 컨덕터 위에 놓인 유전 물질의 층 상에 형성하지 않는 것이다. 통상적으로, 전기 영동 증착은 약 10 마이크론에서 수십 마이크론보다 더 큰 두께를 가지는 유전 층들 상에 발생하지 않을 것이다. 등각 유전 층(70)은 캐소드 에폭시 증착 전구체(cathodic epoxy deposition precursor)로부터 형성될 수 있다. 대안적으로, 폴리우레탄 또는 아크릴 증착 전구체가 사용될 수 있었다. 다양한 전기 영동 코팅 전구체 조성들 및 공급원들이 아래의 표 1에 열거되어 있다.
이코트(ECOAT) 명칭 파워크론(POWERCRON) 645 파워크론(POWERCRON) 648 캐소가드(CATHOGUARD) 325
제조업자들
MFG PPG PPG BASF
유형 캐소드형 캐소드형 캐소드형
폴리머 기반 에폭시 에폭시 에폭시
위치 피츠버그, 펜실바니아 피츠버그, 펜실바니아 사우스필드, 미시간
애플리케이션 데이터
Pb/Pf- 없음 Pb-없음 Pb 또는 Pf- 없음 Pb-없음
HAP들, g/L 60-84 유연성(compliant)
VOC, g/L (물 제거) 60-84 < 95
경화 20분/175C 20분/175C
필름 성질들
색상 검정색 검정색 검정색
두께, ㎛ 10-35 10-38 13-36
연필 경도
(pencil hardness)		 2H+ 4H
배스 특성들
고체들, ％ wt. 20 (18-22) 20 (19-21) 17.0 - 21.0
pH (25C) 5.9 (5.8 - 6.2) 5.8 (5.6 - 5.9) 5.4 - 6.0
전도성 (25C) ㎲ 1000 - 1500 1200 - 1500 1000 - 1700
P/B 비율 0.12 - 0.14 0.12 - 0.16 0.15 - 0.20
동작 온도, C 30-34 34 29-35
시간, 초 120-180 60-180 120+
애노드 SS316 SS316 SS316
볼트 200-400 >100
이코트(ECOAT) 명칭 일렉트로락
(ELECTROLAC) 		렉트라실(LECTRASEAL)
DV494 		렉트로베이스
(LECTROBASE) 101
제조업자들
MFG 맥더미드(MACDERMID) LVH 코팅들 LVH 코팅들
유형 캐소드형 애노드형 캐소드형
폴리머 베이스 폴리우레탄 우레탄 우레탄
위치 워터베리, 코네티컷 버밍엄, 영국 버밍엄, 영국
애플리케이션 데이터
Pb/Pf - 없음 Pb - 없음 Pb - 없음
HAPs, g/L
VOC, g/L (물 제거)
경화 20분/149C 20분/175C 20분/175C
필름 성질들
색상 선명(염색됨) 검정색 검정색
두께, ㎛ 10-35 10-35
연필 경도 4H
배스 성질들
고체들, ％ wt. 7.0 (6.5-8.0) 10 - 12 9 - 11
pH (25C) 5.5 - 5.9 7 - 9 4.3
전도성 (25C) ㎲ 450 - 600 500 - 800 400 - 800
P/B 비율
동작 온도, C 27 - 32 23 - 28 23 - 28
시간, 초 60 - 120
애노드 SS316 316SS 316SS
볼트 40, 최대 50 -150
다른 실시예에서, 유전 층은 전해질로 형성될 수 있다. 이 프로세스는, 증착된 층의 두께가 그로부터 형성되는 전도성 또는 반도체성 표면과의 근접성에 의해 제한되지 않는다는 점만 제외하면, 전기 영동 증착과 유사하다. 이러한 방식으로, 전해 증착된 유전 층은 요구사항들에 기초하여 선택된 두께로 형성되고, 프로세싱 시간은 달성되는 두께에 있어서 인자(factor)가 된다.
그 이후에, 도 3b에 예시된 바와 같이, 전도성 상호연결(80)의 형태가 내부 표면들(31) 및 저부 표면(32)의 윤곽을 따르도록 전도성 상호연결(80)이 개구 내에 위치된 유전 층(70) 의 부분 위에 놓인 개구(30)로 증착된다. 전도성 상호연결(80)을 형성하기 위해, 예시적인 방법은 유전 층(70)의 외부 표면(72) 상으로 주 금속 층을 스퍼터링하거나, 도금하거나, 기계적 증착하는 것들 중 하나 이상에 의해 금속 층을 증착하는 단계를 수반한다. 기계적 증착은 코팅될 표면 상으로 고속으로 가열된 금속 입자들의 스트림을 지향시키는 단계를 수반할 수 있다. 이 단계는 예컨대 후면(22), 개구(30)의 내부 표면들(31) 및 저부 표면들(32) 상으로의 블랭킷 증착(blanket deposition)에 의해 수행될 수 있다. 한 실시예에서, 주 금속 층은 알루미늄을 포함하거나, 알루미늄을 필수적인 구성소자로 하여 구성된다. 다른 특정 실시예에서, 주 금속 층은 구리를 포함하거나, 구리를 필수적인 구성소자로 하여 구성된다. 또다른 실시예에서, 주 금속 층은 티타늄을 포함하거나, 티타늄을 필수적인 구성소자로 하여 구성된다. 하나 이상의 다른 예시적인 금속들은 전도성 상호연결(80)을 형성하기 위해 프로세스에 사용될 수 있다. 특정 실시예들에서, 복수의 금속 층들을 포함하는 스택(stack)이 이상에서 언급된 표면들 중 하나 이상 위에 형성될 수 있다. 예를 들어, 그러한 적층된 금속 층들은 예를 들어, 티타늄(Ti-Cu) 위에 놓인 구리 층이 뒤따르는 티타늄 층, 니켈 층(Ni-Cu) 위에 놓인 구리 층이 뒤따르는 니켈 층, 유사한 방식으로 제공되는 니켈-티타늄-구리(Ni-Ti-Cu)의 스택, 또는 니켈-바나듐(Ni-V)을 포함할 수 있다.
전도성 상호연결(80)은 유전 층(70)에 의해 반도체 소자(20)로부터 절연된다. 도 3b에 도시된 바와 같이, 전도성 상호연결(80)은 고체이다. 다른 실시예들(예컨대, 도 4 및 도 5)에서, 전도성 상호연결(80)은 제2 전도성 물질 또는 유전 물질로 채워진 내부 공간을 포함할 수 있다.
그 이후에, 도 3c 에 예시된 바와 같이, 지지 웨이퍼(12)가 반도체 소자(20)의 전면(21)으로부터 제거되고, 지지 웨이퍼(14)는 전면의 프로세싱 동안 반도체 소자에 부가적인 구조적 지지를 제공하기 위해 접착 층(15)에 의해 반도체 소자(20)의 후면(22)에 일시적으로 접착된다.
그 이후에, 도 3d 에 예시된 바와 같이, 전면 및 전도성 패드의 잔여 부분들이 보존되는 것이 바람직한 경우에, 마스크 층(도시되지 않음)이 전면(21) 및 전도성 패드(50) 상으로 증착될 수 있다. 예를 들어, 감광성 층, 예컨대 포토레지스트 층, 이 전면(21) 및 전도성 패드(50)의 단지 일부분들을 덮기 위해 증착되고 패터닝될 수 있다. 그 후, 마스크 개구 아래 놓인 전도성 패드의 금속을 제거하기 위해 마스크 개구들 내에 노출된 전도성 패드(50)의 부분에 에칭 프로세스가 인가될 수 있다. 결과적으로, 그 최상부 표면(51)으로부터 저부 표면(52)으로 전도성 패드(50)을 통해 연장되는 홀(40)이 형성된다.
그 이후에, 도 3e 에 예시된 바와 같이, 다른 에칭 프로세스가 예컨대 실리콘과 같은 반도체 물질을 선택적으로 에칭하는 방식으로 수행될 수 있으며, 그로 인해 전면(21)으로부터 개구(30)로 반도체 소자 내로 홀(40)이 연장된다. 패시베이션 층(24)의 부분은 또한 홀(40)의 형성 동안 제거되고, 그러한 부분은 전도성 패드(50)의 에칭 동안, 반도체 소자(20)의 에칭 동안, 또는 별개의 에칭 단계로서, 에칭될 수 있다. 에칭, 레이저 드릴링, 기계적 분쇄, 또는 다른 적절한 기술들이 패시베이션 층(24)의 부분을 제거하는 데 사용될 수 있다. 특정 실시예에서, 도 3d 및 3e에서 예시된 프로세스 단계들은 단일 프로세스 단계로 결합될 수 있다. 예를 들어, 홀(40)을 형성할 때, 단일 프로세스 단계에서, 레이저가 전도성 패드(50), 패시베이션 층(24)의 부분, 및 반도체 소자(20)의 부분을 통해 드릴링(drilling)하는 데 사용될 수 있다. 홀(40)을 생성하기 위한 프로세스 단계들의 결합은 본 명세서에서 설명된 실시예들 중 임의의 실시예에서 사용될 수 있다.
다른 가능한 유전 층 제거 기술들은 그 속성에 있어서 등방성 또는 이방성일 수 있는 다양한 선택적 에칭 기술들을 포함한다. 이방성 에칭 프로세스들은, 이온들의 스트림이 에칭될 표면들을 향하여 지향되는 반응성 이온 에칭 프로세스들을 포함한다. 반응성 이온 에칭 프로세스들은, 이온들이 높은 입사각들로 타격하는 표면들이 이온들의 스트림과 같이 배향되는 표면들 보다 더 큰 정도로 에칭되도록, 등방성 에칭 프로세스들 보다 일반적으로 덜 선택적이다. 반응성 이온 에칭 프로세스들이 사용될 때, 바람직하게는, 마스크 층이 패시베이션 층(24) 위에 놓이도록 증착되고, 개구는 홀(40)과 정렬되도록 그 내부에 형성된다. 그러한 방식으로, 에칭 프로세스는 홀(40) 내에 놓인 것 이외에 패시베이션 층(24)의 잔여 부분들을 제거하는 것을 회피한다.
그 이후에, 도 3f 에 예시된 바와 같이, 이하의 단계에서 증착될 전도성 비아로부터 홀(40)의 내부 표면(410 및 전면의 부분들을 전기적으로 절연하는 것이 바람직한 경우에, 포토레지스트 또는 유전 층(25)과 같은 감광성 층이 반도체 소자(20)의 전면(21) 상으로 증착될 수 있다.
그 이후에, 도 1 및 도 2 에서 다시 지칭된 바와 같이, 홀과 정렬된 전도성 상호연결(80)의 부분을 노출시키기 위해 홀(40) 내에 노출된 유전 층(70)의 부분에 에칭 프로세스가 인가될 수 있다. 그 후, 전도성 비아(60)의 형태가 홀의 내부 표면(41), 전도성 패드(50)의 노출된 표면, 및 유전 층의 외부 표면(26)의 각 윤곽들을 따르도록, 예컨대 블랭킷 증착에 의해, 전도성 비아(60, 또는 60a)가 홀 내에 위치된 유전 층(25)의 부분 위에 놓인 홀(40) 내로 증착된다. 전도성 비아(60 또는 60a)는 전도성 상호연결(80)의 노출된 부분으로부터 전도성 패드(50)의 최상부 표면(51) 및 측면 표면(54)(도 3f에서 볼 수 있음)의 노출된 부분들로 연장된다.
도 1에서 도시된 바와 같이, 전도성 비아(60)는, 전도성 비아의 내부에 개방된 공간이 없도록, 전도성 비아가 고형이 될 때까지 금속 증착 프로세스를 계속함으로서 형성될 수 있다. 도 2에 도시된 바와 같이, 전도성 비아(60a)는, 내부 공간(27)이 전도성 비아 내부에 형성되도록, 전도성 비아가 고형이 될 때까지 금속 증착 프로세스를 중단시킴으로서 형성될 수 있다. 전도성 비아(60 또는 60a)의 형성 후에, 지지 웨이퍼(14)가 반도체 소자(20)의 후면(22)으로부터 제거된다.
마지막으로, 복수의 미세전자 유닛들(10 또는 10a)이 단일 웨이퍼 상에 함께 형성되면(도시되지 않음), 개별 미세전자 유닛들을 형성하기 위해 쏘잉(sawing) 또는 다른 다이싱 방법들에 의해 미세전자 유닛들이 다이싱 레인들(dicing lanes)을 따라 서로 절단될 수 있다. 디바이스 웨이퍼들을 개별 유닛들로 절단하기 위한 다양한 예시적인 프로세스들이 본 명세서에서 결합된 공동 소유되어 있는 미국 선출원 제60/761,171호 및 제60/775,086호에서 설명되어 있으며, 이들 중 임의 방법이 개별 미세전자 유닛들을 형성하기 위해 디바이스 웨이퍼들을 절단하는 데 사용될 수 있다.
도 4는 대안적인 전도성 상호연결 구성을 구비하는 도 1의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10b)은 이상에서 설명된 미세전자 유닛(10)과 유사하지만, 유전 층이 차지하지 않는 개구의 내부의 공간을 채우는 전도성 상호연결을 구비하는 것보다 오히려, 전도성 상호연결(80b)이 유전 층(70) 상으로의 금속 층으로서 개구(30) 내로 증착된다. 비록 전도성 상호연결이 유전 층(70)에 의해 내부 표면들(31) 및 저부 표면(32)으로부터 분리되어 있지만, 전도성 상호연결(80b)은 개구(30)의 내부 표면들(31) 및 저부 표면(32)의 윤곽에 등각이다.
외부 디바이스로의 상호연결을 위해 후면(22)에서 노출되는, 솔더와 같은, 전도성 매스(conductive mass)(29)로 채워진 전도상 상호연결(80b) 내에 내부 공간(28)이 생성된다. 전도성 상호연결(80b)은 개구(30)의 외부에서 후면(22) 상으로 연장되는 콘택트 표면(90b)을 포함할 수 있으며, 콘택트 표면은 외부 디바이스와의 전기적 연결을 위한 콘택트로서 작용할 수 있다.
특정 실시예에서, 전도성 상호연결(80b)은 개구(30) 내에 위치된 유전 층(70)의 전체 외부 표면(72)을 코팅할 수 있다. 대안적으로, 전도성 상호연결(80b)은 개구(30) 내에 위치된 유전 층(70)의 외부 표면(72)의 부분(예컨대, 절반)을 코팅할 수 있다.
전도성 매스(29)는 예컨대 솔더, 주석, 또는 복수의 금속들을 포함하는 공융 혼합물(eutectic mixture)와 같은 상대적으로 낮은 녹는점 온도를 갖는 가용성 금속(fusible metal)을 포함한다. 대안적으로, 전도성 매스(29)는 솔더 또는 다른 가용성 금속의 녹는 점 온도보다 높은 녹는 점 온도를 구비한 습식 금속, 예컨대 구리, 또는 다른 귀금속 또는 비-귀금속을 포함할 수 있다. 그러한 습식 금속은 대응하는 특징물, 예컨대 그러한 상호연결 소자에 미세전자 유닛(10b)을 외부적으로 상호연결하기 위해 회로 패널과 같은 상호연결 소자의 가용성 금속 특징물, 과 연결될 수 있다. 특정 실시예에서, 전도성 매스(29)는 매체, 예컨대 전도성 페이스트 (예컨대 금속 충진 페이스트(metal-filled paste), 솔더-충진 페이스트, 또는 등방성 전도성 접착제 또는 이방성 전도성 접착제 내부에 배치된 전도성 물질을 포함할 수 있다.
도 5는 대안적인 전도성 상호연결 구성을 구비한 도 4의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10c)는 이상에서 설명된 미세전자 유닛(10b)와 유사하지만, 전도성 매스로 충진된 전도성 상호연결 내의 내부 공간을 구비하는 것보다 오히려, 내부 공간(28)이 유전 영역(75)으로 채워진다. 또한, 유전 층(25)이 차지하지 않는 홀(40)의 내부의 공간을 완전히 채우는 전도성 비아를 구비하는 것보다 오히려, 미세전자 유닛(10c)은 도 2에서 도시된 내부 공간(27)을 구비하는 전도성 비아(60a)를 포함한다.
유전 영역(75)은 전도성 상호연결(80b)에 관하여 양호한 유전성 절연(dielectric isolation)을 제공할 수 있다. 탄성 계수와 두께의 곱이 컴플라이언시(compliancy)를 제공하도록, 유전 영역(75)은 충분한 두께와 충분히 낮은 탄성 계수를 가지도록, 유연성이(compliant) 있을 수 있다.
도 5에 도시된 바와 같이, 외부 표면(76)이 위로 연장되지만 반도체 소자(20)의 후면(22)에 의해 정의된 평면에 평행하도록, 유전 영역(75)은 전도성 상호연결들(80b) 또는 유전 층(70)이 차지하지 않는 개구(30)의 잔여분을 채울 수 있다. 외부 표면(76)은 또한 유전 층(70)의 외부 표면(72)에 의해 정의된 평면 위에 위치되며, 외부 표면(76)은 전도성 상호연결(80b)의 콘택트 표면(90b)에 의해 정의된 평면 아래에 위치된다. 특정 실시예들에서, 유전 영역(75)의 외부 표면(76)은 후면(22) 및 외부 표면(72)에 의해 정의된 평면들에 또는 그 아래에 위치될 수 있으며, 외부 표면은 콘택트 표면(90b)에 의해 정의된 평면에 또는 그 위에 위치될 수 있다.
다른 실시예에서, 전도성 비아(60)로부터 내부 표면들(31)을 따라서 후면(22)으로 연장되는 복수의 전도성 상호연결들(80b)이 존재할 수 있다. 예를 들어, 네 개의 전도성 상호연결들(80b)이 존재할 수 있으며, 각 전도성 상호연결은 절단된 원뿔형 내부 표면(31)에 대하여 90° 간격들로 이격되고, 각 전도성 상호연결은 후면(22)에서 노출된 콘택트 표면(90b)을 구비하고, 그것은 외부 디바이스와 전기적 연결을 위한 콘택트로서 작용할 수 있다. 각 전도성 상호연결(80b)은 유전 영역(75)에 의해 다른 전도성 상호연결들 각각으로부터 절연될 수 있다.
개구가 채널 형태(예컨대, 도 20c 에 도시된 바와 같음)을 구비하는 예시적인 실시예에서, 이격된 전도성 상호연결들(80b)은 채널 형태의 개구의 제1 측면을 정의하는 제1 내부 표면(31a)과 개구의 제2 측면을 정의하는 제2 내부 표면(31b)을 따라 교대로 연장될 수 있고, 각 전도성 상호연결(80b)은 각각의 전도성 비아(60a)로부터 연장된다.
도 6은 대안적인 전도성 상호연결 구성을 구비한 도 1의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10d)은 이상에서 설명된 미세전자 유닛(10)과 유사하지만, 유전 층이 차지하지 않는 개구의 내부 공간을 채우는 전도성 상호연결을 구비하는 것 보다 오히려, 전도성 상호연결(80d)이 개구(30) 내에 위치된 유전성 영역(75d) 내에 형성된 제1 애퍼처(71) 내로 증착된다.
전도성 상호연결(80d)은 개구(30)의 저부 표면(32)의 윤곽 또는 내부 표면들(31)의 윤곽에 대하여 등각이 아니다. 미세전자 유닛(10d)은 전도성 상호연결(80d)에 전기적으로 연결된 전도성 콘택트(90d)를 더 포함한다. 전도성 콘택트(90d)는 개구(30)의 내부 표면(31) 위에 놓일 수 있거나, 내부 표면(31) 또는 저부 표면(32), 또는 둘 모두 위에 완전히 놓일 수도 있다.
유전 영역(75d)은 전도성 상호연결(80d)에 관하여 양호한 유전성 절연을 제공할 수 있다. 유전 영역(75d)은, 탄성 계수와 두께의 곱이 컴플라이언시를 제공하도록 충분한 두께와 충분히 낮은 탄성 계수를 구비하도록, 유연성이 있을 수 있다. 상세하게는, 외부 부하가 전도성 콘택트에 인가될 때, 그러한 유연성 있는 유전 영역(75d)은 전도성 상호연결(80d) 및 그에 부착된 전도성 콘택트(90d)가 반도체 소자(20)에 대하여 다소 구부러지거나 이동하도록 허용할 수 있다. 그러한 방식으로, 미세전자 유닛(10d)의 전도성 콘택트들(90d)과 회로 패널의 단말들(도시되지 않음) 사이의 본드가, 미세전자 유닛과 회로 패널 사이의 열 팽창 계수("CTE")의 불일치로 인한 열 변형을 더 잘 견딜 수 있다.
도 6에 도시된 바와 같이, 외부 표면(76d)이 반도체 소자(20)의 후면(22)에 의해 정의된 평면으로 연장되도록, 유전 영역(75d)이 유전 층(70) 또는 전도성 상호연결(80d)이 차지하지 않는 개구(30)의 잔여분을 채울 수 있다. 특정 실시예들에서, 유전 영역(75d)의 외부 표면(76d)은 후면(22)에 의해 정의된 평면 위 또는 아래에 위치될 수 있다.
제1 애퍼처(71)는 유전 영역(75d)에서 제공된다. 제1 애퍼처(71)는 절단된 원뿔 형태를 가지며, 유전 영역(75d)을 통해 전도성 콘택트(90d)의 저부 표면(91)으로부터 전도성 비아(60)로 연장된다. 특정 실시예들에서, 제1 애퍼처는, 예컨대 원통형(예컨대, 도 8), 또는 후면으로부터 상이한 거리에 있는 원통형과 절단된 원뿔 형의 조합을 포함하여, 다른 형태들을 가질 수 있다. 도시된 실시예에서, 제1 애퍼처(71)의 윤곽(즉, 제1 애퍼처(71)의 외부 표면의 형태)은 개구(30)의 윤곽(즉, 개구(30)의 내부 표면(31)의 형태) 을 따르지 않는다.
특정 실시예에서, 전도성 상호연결(80d)의 외부 표면(81)이 전도성 비아(60)의 외부 표면(61)으로의 전이점에서 기울기 불연속을 가질 수 있도록, 전도성 상호연결(80d)와 전도성 비아(60)는 그들이 서로에 연결된 점에서 상이한 폭들을 가질 수 있다.
전도성 상호연결(80d)은 프로세스 조건들에 따라 고형(solid)이나 속이 빈(hollow) 형태로 형성될 수 있다. 적절한 프로세스 조건들 하에서, 내부 공간을 포함하는 전도성 상호연결이 생성될 수 있으며, 내부 공간은 그후 유전 물질 또는 제2 전도성 물질로 채워질 수 있고, 그로 인해 유전 층 또는 제2 전도성 물질은 제1 애퍼처 내에 전도성 상호연결 위에 놓인다.
전도성 콘택트(90d)는 개구와 정렬될 수 있고, 개구에 의해 정의된 반도체 소자(20)의 영역 내에 전체적으로 또는 부분적으로 배치될 수 있다. 도 6에서 도시된 바와 같이, 전도성 콘택트(90)는 개구(30)에 의해 정의된 영역 내에 완전히 배치된다. 전도성 콘택트(90)의 상향 표면(92)에 의해 정의된 평면( 통상적으로 콘택트의 최상부 표면임)은 반도체 소자(20)의 후면(22)에 의해 정의된 평면에 실질적으로 평행하다.
도시된 바와 같이, 전도성 콘택트(90)는 예컨대 얇고 평탄한 부재와 같은 전도성 본드 패드의 형태를 갖는다. 다른 실시예들에서, 전도성 콘택트는 예컨대 전도성 포스트를 포함하여, 임의의 다른 유형의 전도성 콘택트일 수 있다.
도시된 바와 같이, 개구(30)는 후면(2)을 따라서 측면 방향으로 제1 폭을 가지며, 전도성 콘택트(90)는 측면 방향으로 제2 폭을 가지고, 제1 폭은 제2 폭보다 더 크다.
미세전자 유닛(10d)을 제조하는 방법은 도 7a - 7j를 참조하여 이제 설명될 것이다. 미세전자 유닛(10d)은, 먼저 반도체 소자의 전면으로부터 홀을 형성하고 그 후에 그 후면으로부터 개구를 형성하는 도 7a - 7j 에 도시된다. 미세전자 유닛(10d) 및 본 명세서에서 개시된 임의의 다른 비아 구조들은, 먼저 홀을 형성하고(예컨대, 도 7a - 7j에서 도시됨) 또는 먼저 개구를 형성(예컨대, 도 3a - 3f에서 도시됨)하는 것에 의해 형성될 수 있다.
도 7a 에 예시된 바와 같이, 미세전자 유닛(10d)은 하나 이상의 활성 반도체 영역들(23) 및 반도체 소자(20)의 전면(21)에 위치된 하나 이상의 전도성 패드들(50)을 구비한다. 전면(21)의 프로세싱 동안 (도 3c - 3f에서 도시된 바와 같은) 지지 웨이퍼가, 반도체 소자에 추가 구조적 지지를 제공하기 위해 반도체 소자(20)의 후면(22)에 일시적으로 부착될 수 있다.
도 7b에서 예시된 바와 같이, 에칭 프로세스는 전도성 패드의 금속의 부분을 제거하기 위해 전도성 패드(50)의 부분에 적용될 수 있다. 결과적으로, 전도성 패드(50)를 통해 최상부 표면(51)으로부터 그 저부 표면(52)으로 연장되는 홀(40)이 형성된다. 홀(40)은 도 3d 를 참조하여 이상에서 설명된 바와 같이 전도성 패드(50)를 통해 형성될 수 있다.
그 이후에, 도 7c 에 예시된 바와 같이, 다른 에칭 프로세스가 예컨대 실리콘과 같은 반도체 물질을 선택적으로 에칭하는 방식으로 수행될 수 있으며, 그로 인해전면(21)으로부터 후면(22)을 향해 반도체 소자(20)로 홀(40)을 연장시킨다. 홀(40)은 도 3e 를 참조하여 이상에서 설명된 바와 같이 반도체 소자(20)로 연장될 수 있다.
그 이후에, 도 7d 에서 예시된 바와 같이, 포토레지스트 또는 유전 층(25)과 같은 감광성 층이 도 3f를 참조하여 이상에서 설명된 바와 같이 홀(40)로 그리고 반도체 소자(20)의 전면(21)상으로 증착될 수 있다.
그 이후에, 도 7e 에서 예시된 바와 같이, 전도성 비아(60)의 형태가 도 1을 참조하여 이상에서 설명된 바와 같이 홀의 내부 표면(41), 전도성 패드(50)의 노출된 표면, 및 유전 층의 외부 표면(26)의 각 윤곽들을 따르도록, 전도성 비아(60)는 홀 내에 위치된 유전 층(25)의 부분 위에 놓인 홀(40) 내로 증착된다. 특정 실시예에서, 전도성 비아는, 도 2에 도시된 전도성 비아(60a)와 같이, 그 내부에 내부 공간을 구비하도록 형성될 수 있다. 전도성 비아(60)의 형성 후에, 지지 웨이퍼(도 7a - 7e 에 도시되지 않음)가 반도체 소자(20)의 후면(22)으로부터 제거될 수 있다.
그 이후에, 도 7f 에서 예시된 바와 같이, 후면(22)의 프로세싱 동안 반도체 소자에 추가의 구조적 지지를 제공하기 위해 접착 층(13)에 의해 반도체 소자(20)의 전면(21)에 웨이퍼(12)가 일시적으로 부착된다.
그 이후에, 도 7g에서 예시된 바와 같이, 전면(21)과 후면(22) 사이의 반도체 소자(20)의 두께가 감소될 수 있다. 후면의 그라인딩(grinding), 래핑(lapping), 또는 폴리싱(polishing)이나 그들의 조합이 두께를 감소시키는 데 사용될 수 있다. 이 단계 동안에, 예를 들어, 반도체 소자(20)의 초기 두께(T1)(도 7f 에서 도시됨)이 약 700 ㎛ 내지 약 130 ㎛ 이하의 두께(T2)(도 7g 에서 도시됨)으로 감소될 수 있다.
그 이후에, 도 7h 에서 예시된 바와 같이, 개구(30)가 도 3a 를 참조하여 이상에서 설명된 바와 같이, 후면(22)으로부터 홀(40)로 아래방향으로 연장하여 형성될 수 있다. 홀과 정렬되는 전도성 비아(60)의 부분을 노출시키기 위해 개구(30) 내에 노출된 유전 층(25)의 부분에 에칭 프로세스가 적용될 수 있다.
그 이후에, 도 7i 에서 예시된 바와 같이, 유전 영역(75d)이 개구(30) 내부에 형성될 수 있다. 선택적으로, 유전 영역(75d)이, 그 영역의 노출된 외부 표면(76d)이 반도체 소자의 후면(22)과 같은 평면에 있거나 실질적으로 같은 평면에 있도록 형성될 수 있으며, 유전 층의 노출된 표면은 후면을 코팅한다. 예를 들어, 자기 평탄화(self-planarizing) 유전 물질이, 예컨대 디스펜싱(dispensing) 또는 스텐실링(stenciling) 프로세스에 의해, 개구(30)에 증착될 수 있다. 다른 실시예에서, 유전 영역의 외부 표면(76d)를 후면(22)에 맞춰 평탄화하기 위해 유전 영역(75d)를 형성한 후에 반도체 소자(20)의 후면(22)에 그라인딩, 래핑, 또는 폴리싱 프로세스가 적용될 수 있다.
그 이후에, 도 7j 에서 예시된 바와 같이, 제1 애퍼처(71)가, 유전 영역의 외부 표면(76d)과 전도성 비아(60) 사이에 유전 영역(75d)을 통해 연장되도록 형성된다. 제1 애퍼처(71)는 예컨대 비아 레이저 제거, 또는 임의의 다른 적절한 방법으로 형성될 수 있다. 전도성 상호연결(80d)이 제1 애퍼처(71) 내에 형성될 수 있다. 전도성 상호연결(80d)은, 전도성 비아(60)에 전기적으로 연결될 수 있으며, 유전 영역(75d)에 의해 반도체 소자로부터 절연될 수 있다. 그 후, 전도성 콘택트(90d)가 형성될 수 있다. 전도성 콘택트(90d)는 외부 디바이스와의 상호연결을 위해 유전 영역(75d)의 외부 표면(76d)에서 노출된다. 전도성 콘택트(90d)는 그 저부 표면(91)에서 전도성 상호연결(80d)에 전기적으로 연결된다. 몇몇 실시예들에서, 전도성 상호연결(80d) 및 전도성 콘택트(90d)이 단일의 무전해 증착(single electroless deposition) 단계 동안에 형성될 수 있다. 다른 실시예들에서, 전도성 상호연결(80d) 및 전도성 콘택트(90d)가 개별적인 무전해 증착 단계들에 의해 형성될 수 있다. 전도성 상호연결(80d) 및 전도성 콘택트(90d)의 형성 후에, 지지 웨이퍼가 반도체 소자(20)의 전면(21)으로부터 제거될 수 있다.
마지막으로, 복수의 미세전자 유닛들(10d)이 단일 웨이퍼 상에 함께 형성되면(도시되지 않음), 미세전자 유닛들이 쏘잉, 또는 개별 미세전자 유닛들을 형성하는 다른 다이싱 방법에 의해 다이싱 레인들(dicing lanes)을 따라 서로로부터 절단될 수 있다.
도 8은 대안적인 전도성 상호연결 구성을 구비한 도 6의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10e)은 이상에서 설명된 미세전자 유닛(10d)과 유사하지만, 절단된 원뿔 형태를 구비한 전도성 상호연결을 갖는 것보다 오히려, 전도성 상호연결(80e)은 원통형 형태를 구비한다.
도 9는 대안적인 전도성 비아 구성을 구비한 도 8의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10f)은 이상에서 설명된 미세전자 유닛(10e)과 유사하지만, 유전 층이 차지하지 않는 홀의 내부 공간을 완전히 채우는 전도성 비아를 구비하는 것보다 오히려, 내부 공간(27)이 전도성 비아(60f) 내부에 생성되도록 전도성 비아(60f)가 유전층(25) 상으로 금속 층으로서 증착된다. 도 9에서 도시된 바와 같이, 전도성 콘택트(90f)의 에지(98) (또는 본 명세서에서 개시된 전도성 콘택트들 중 임의의 것) 가 반도체 소자(20)의 후면(22) 위에 놓일 수 있고, 또는 전도성 콘택트의 에지(99) (또는 본 명세서에서 개시된 전도성 콘택트들 중 임의의 것) 가 개구(30)의 위에 놓일 수 있다. 한 실시예 (예컨대, 도 8에서 도시됨)에서, 전체 전도성 콘택트가 개구(30) 위에 놓일 수 있다.
도 10은 도 8에서 도시된 비아 구조를 구비한 복수의 패키지 칩들을 포함하는 적층된 어셈블리를 예시하는 단면도이다. 도시된 실시예에서, 적층된 어셈블리(100)는 서로에 전기적으로 연결된 복수의 미세전자 유닛들(10e)을 포함한다. 비록 도 10이 도 8에서 도시된 복수의 미세전자 유닛들(10e)을 포함한다 해도, 본 명세서에서 개시된 미세전자 유닛들 중 임의의 유닛이 적층된 어셈블리를 형성하도록 적층될 수 있다. 비록 도 10이 적층된 복수의 미세전자 유닛들(10e)을 도시한다 해도, 특정 실시예에서, 적층된 어셈블리(100) (또는 본 명세서에서 개시된 적층된 어셈블리들)은 적층된 복수의 반도체 웨이퍼들의 부분이 될 수 있으며, 각 웨이퍼는 복수의 측면적으로 인접한 미세전자 유닛들(10e)을 포함한다. 그러한 적층된 웨이퍼 어셈블리는 복수의 적층된 어셈블리들(100)을 포함할 수 있고, 적층된 어셈블리들(100)은 그 사이에서 연장된 다이싱 레인들에 의해 서로로부터 분리될 수 있다. 적층된 어셈블리(100)는 예컨대 그 다이싱 레인들을 레이저로 절단함으로서, 서로로부터 탈착될 수 있다.
각 미세전자 유닛(10e)에 전면 전도성 패드들(front surface conductive pads)(50) 및 후면 전도성 패드들(rear surface conductive pads)(90e)을 제공함으로서, 몇몇 미세전자 유닛들이 미세전자 유닛들의 적층된 어셈블리(100)를 형성하기 위해 하나씩 적층될 수 있다. 그러한 배열에서, 전면 전도성 패드들(50)은 후면 전도성 콘택트들(90e)과 정렬된다. 적층된 어셈블리에서 미세전자 유닛들 중 각 인접한 유닛들 사이의 연결이 전도성 매스들(102)을 통해 있다. 전면(21) 상의 유전 층(25), 및 유전 층과 후면(22) 사이에서 연장되는 유전 영역(104)은 상호연결이 제공되는 경우를 제외하고는 적층된 어셈블리(100) 내에서 인접한 미세전자 유닛들(10e) 사이에 전기적 절연을 제공한다.
도 11은 대안적인 전도성 상호연결 구성을 구비하는 도 5의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10g)은 이상에서 설명된 미세전자 유닛(10c)과 유사하지만, 노출된 외부 표면을 구비하는 유전 영역으로 채워지는 전도성 상호연결을 구비하는 것 보다 오히려, 미세전자 유닛(10g)은 외부 디바이스와의 연결을 위해 후면(22g)에서 노출되는 전도성 콘택트(90g) 및 전도성 상호연결에 의해 둘러쌓여진 유전 영역(75g)으로 채워지는 전도성 상호연결(80g)을 구비한다. 또한, 내부 공간을 구비하는 전도성 비아를 갖는 것보다 오히려, 미세전자 유닛(10g)은 도 1에서 도시된 홀(40)의 내부 공간을 완전히 채우는 전도성 비아(60)를 포함한다. 부가적으로, 개구(30g)는, 후면(22)으로부터 저부 표면(32)으로 내부 표면들이 미세전자 소자(20g)로 관통할 때 다양한 기울기를 갖는 내부 표면들(31)을 구비한다.
도 12는 대안적인 전도성 비아 구성을 구비하는 도 11의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10h)은 이상에서 설명된 미세전자 유닛(10g)과 유사하지만, 유전 층(25)이 차지하지 않는 홀(40)의 내부 공간을 완전히 채우는 전도성 비아를 구비하는 것보다 오히려, 미세전자 유닛(10h)은 도 2에서 도시된 내부 공간(27)을 포함하는 전도성 비아(60a)를 갖는다.
도 13a - 13c 를 참조하여, 미세전자 유닛(10g)을 제조하는 방법이 이제 설명될 것이다. 미세전자 유닛(10g)은, 도 7a - 7j 에서 도시된 방법과 유사하게, 반도체 소자의 전면으로부터 먼저 홀을 형성하고 그 후 그 후면으로부터 개구를 형성하는 것으로 도 13a - 13c 에서 도시되어 있다.
도 13a 에 도시된 제조 단계 전에, 미세전자 유닛(10g)은 도 7a - 7g 에서 도시된 제조의 동일한 단계들을 겪을 수 있다. 그 이후에, 도 13a 에서 예시된 바와 같이, 도 7h 를 참조하여 이상에서 설명된 것처럼, 개구(30g)가 후면(22g)으로부터 홀(40)로 아래쪽으로 연장되도록 형성될 수 있다. 에칭 프로세스는, 홀과 정렬된 전도성 비아(60)의 부분을 노출시키기 위해 개구(30g) 내에서 노출된 유전 층(25)의 부분에 적용될 수 있다.
그 이후에, 도 13b 에서 예시된 바와 같이, 포토레지스트 또는 유전 층(70g)과 같은 감광성 층이 도 3a 를 참조하여 이상에서 설명된 바와 같이, 반도체 소자(20g)의 후면(22g) 상으로, 그리고 개구(30g) 내에서 증착될 수 있다.
그 이후에, 도 13c 에서 예시된 바와 같이, 내부 공간(85)이 전도성 상호연결 내부에 생성되도록, 전도성 상호연결(80g)이 개구(30g) 내에서 유전 층(70g) 상으로 금속 층으로서 증착된다. 도 3b 를 참조하여 설명된 바와 같이, 예시적인 방법이 유전 층(70g)의 외부 표면(72g) 상으로 주 금속 층을 스퍼터링하는 것, 도금, 또는 기계적인 증착 중 하나 이상에 의해 금속 층을 증착시키는 단계를 수반한다.
그 후, 내부 공간(85)은 도 7i 를 참조하여 설명된 바와 같이, 유전 영역(75 g)으로 채워질 수 있다. 선택적으로, 유전 영역(75g)은, 그 영역의 노출된 외부 표면이 반도체 소자의 후면(22g) 또는 유전 층(70g)의 노출된 표면(72g)과 동일 평면에 있거나 실질적으로 동일 평면에 있다.
그 후, 전도성 콘택트(90g)가 형성될 수 있다. 전도성 콘택트(90g)는 외부 디바이스와의 상호연결을 위해 유전 영역(75g)의 외부 표면에서 노출된다. 전도성 콘택트(90g)는 그 저부 표면(91g)에서 전도성 상호연결(80g)의 상부 에지들에 전기적으로 연결된다. 전도성 상호연결(80g) 및 전도성 콘택트(90g)의 형성 후에, 지지 웨이퍼(12)가 반도체 소자(20g)의 전면(21g)으로부터 제거될 수 있다.
도 14는 대안적인 전도성 상호연결 구성을 구비하는 도 5의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10i)은 이상에서 설명된 미세전자 유닛(10c)과 유사하지만, 개구 내에 위치된 유전 층의 전체 외부 표면을 코팅하는 전도성 상호연결을 구비하는 것보다 오히려, 미세전자 유닛(10i)이 개구(30) 내에 위치된 유전 층(70)의 외부 표면(72)의 부분만을 코팅하는 트레이스의 형태를 갖는 전도성 상호연결(80i)을 구비한다. 또한, 전도성 콘택트(90i)는 개구(30) 위에 놓여 있지 않은 반도체 소자(20)의 후면(22)을 코팅하는 유전 층(70)의 외부 표면(72)의 부분을 따라 연장되는 트레이스의 형태를 갖는다. 또한, 내부 공간을 갖는 전도성 비아를 구비하는 것보다 오히려, 미세전자 유닛(10i)이 도 1에 도시된 바와 같이 홀(40)의 내부 공간을 완전히 채우는 전도성 비아(60)를 포함한다.
미세전자 유닛(10i)을 제조하는 방법이 도 15a - 15i 를 참조하여 이제 설명될 것이다. 미세전자 유닛(10i)은, 도 7a - 7j 에 도시된 방법과 유사한, 먼저 반도체 소자의 전면으로부터 홀을 형성하고 그후 그 후면으로부터 개구를 형성하는 것으로서, 도 15a - 15i 에 도시된다.
도 15a - 15g 에서 도시된 바와 같이, 도 15a 및 15b 에서 도시된 단계들 동안 형성된 홀(40)이, 개구(30) 위에 놓이지 않는 (즉, 개구(30)로부터 측면적으로 오프셋되는) 트레이스 형태의 전도성 콘택트(90i)의 형성을 허용하기 위해 반도체 소자(20)의 후면(22) 상에 충분한 공간을 남겨놓고 형성되지만, 미세전자 유닛(10i)은 도 7a - 7g 에서 도시된 제조와 동일한 단계들을 겪을 수 있다.
그 이후에, 도 15h 에서 예시된 바와 같이, 개구(30)는, 도 7h 를 참조하여 이상에서 설명된 바와 같이, 후면(22)으로부터 홀(40)로 아래쪽으로 연장되도록 형성될 수 있다. 그 후, 도 13b 를 참조하여 이상에서 설명된 바와 같이, 포토레지스트 또는 유전 층(70)과 같은 감광성 층이 반도체 소자(20)의 후면(22) 상으로 그리고 개구(30) 내에 증착될 수 있다.
그 이후에, 도 15i 에서 예시된 바와 같이, 홀과 정렬된 전도성 비아(60)의 부분을 노출시키기 위해 개구(30) 내에서 노출된 유전 층(25)의 부분 및 홀(40) 위에 놓인 유전 층(70)의 부분에 에칭 프로세스가 적용될 수 있다.
그 후, 트레이스 형태의 전도성 상호연결(80i) 및 트레이스 형태의 전도성 콘택트(90i)가 개구(30) 내에서 유전 층(70) 상으로 금속 층으로서 증착될 수 있으며 (전도성 상호연결), 후면(22)을 따라 각각 연장된다 (전도성 콘택트). 전도성 상호연결(80i) 및 전도성 콘택트(90i) 를 형성하는 예시적인 방법은 레이저로 표면을 선택적으로 처리하는 것과 같은 비-리소그래피 기술일 수 있다. 전도성 콘택트(90i)는 외부 디바이스와의 상호연결을 위해 유전 층(70)의 외부 표면(72)에서 노출된다. 전도성 콘택트(90i)는 전도성 패드(50)로부터 측면적으로 오프셋된다 (즉, 전도성 패드(50) 위에 수직으로 놓이지 않는다).
그 이후에, 도 14 를 다시 참조하면, 전도성 상호연결(80i)이 차지하고 있지 않은 개구(30) 내의 잔여 공간은 도 7i 를 참조하여 설명된 바와 같이 유전 영역(75i)으로 채워질 수 있다. 선택적으로, 유전 영역(75i)은, 그 영역의 노출된 외부 표면(76i)이 유전 층(70i)의 노출된 표면(72i)와 동일 평면에 있거나 실질적으로 동일한 평면에 있도록 형성될 수 있다. 유전 영역(75i)의 형성 후에, 지지 웨이퍼(12)는 반도체 소자(20)의 전면(21)으로부터 제거될 수 있다.
도 16은 도 14에 도시된 비아 구조를 구비한 복수의 패키징된 칩들을 포함하는 적층된 어셈블리를 예시하는 단면도이다. 도시된 실시예에서, 적층된 어셈블리(110)는 서로 전기적으로 연결된 복수의 미세전자 유닛들(10i)을 포함한다.
도 10과 유사하게, 몇몇의 미세전자 유닛들(10i)이 미세전자 유닛들의 적층된 어셈블리(110)를 형성하기 위해 하나씩 적층될 수 있다. 특정 미세전자 유닛(10i)에서 전도성 콘택트(90i)가 전도성 패드(50) 위에 수직으로 놓이지 않기 때문에, 미세전자 유닛들의 각각의 인접한 쌍은, 상부 미세전자 유닛의 전도성 패드(50)가 저부 미세전자 유닛의 전도성 콘택트(90i) 위에 놓이도록, 각각의 개구들(30) 및 홀들(40) 오프셋들을 가지고 위치된다.
도 10과 유사한 그러한 배열에서, 적층된 어셈블리 내의 미세전자 유닛들 중 각각의 인접한 유닛들 사이의 연결은 전도성 매스(conductive mass)들(112)을 통해 이루어 진다. 전면(21) 상의 유전 층(25)과 유전 층과 후면(22) 사이에서 연장되는 유전 영역(114)은, 상호연결이 제공되는 경우를 제외하고는, 적층된 어셈블리(110) 내에서 인접한 미세전자 유닛들(10i) 사이에 전기 절연을 제공한다.
도 17은 대안적인 전도성 비아 구성을 구비하는 도 8의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10j)은 이상에서 설명된 미세전자 유닛(10e)과 유사하지만, 홀 내에 위치된 유전 층에 등각이 되는 전도성 비아를 구비하는 것 보다 오히려, 미세전자 유닛(10j)은, 홀(40) 내에 위치된 유전 영역(65)을 통해서 연장되고 그 유전 영역(65)에 비등각인 전도성 상호연결(78)의 전도성 비아 부분(60j)을 포함한다.
미세전자 유닛(10j)은 전도성 패드(50j)와 전도성 콘택트(90j) 사이에서 연장되는 단일의 유니터리 전도성 상호연결(78)을 포함한다. 전도성 상호연결(78)은 전도성 콘택트(90j)로부터 개구(30)를 통해 연장되는 전도성 상호연결 부분(80j) 및 전도성 상호연결 부분으로부터 홀(40)을 통해 전도성 패드(50j)로 연장되는 전도성 비아 부분(60j)을 포함한다. 전도성 상호연결(78)은 유전 영역들(75j, 65)을 통해 연장되는 애퍼처(71j)를 통해 연장된다. 애퍼처(71j) 및 전도성 상호연결(78)은 개구(30) 또는 홀(40)의 윤곽을 따르지 않는다.
도 17에 도시된 바와 같이, 외부 표면(76j)이 위로 연장되지만 반도체 소자(20)의 후면(22)에 의해 정의된 평면에 평행하도록, 유전 영역(75j)은 전도성 상호연결 부분(80j)이 차지하지 않는 개구(30)의 잔여분을 채울 수 있다. 유전 영역(65)은 전도성 비아 부분(60j)이 차지하지 않는 개구(40)의 잔여분을 채울 수 있다.
특정 실시예(도시되지 않음)에서, 미세전자 유닛(10j)은, 전도상 상호연결(78)이 차지하지 않는 개구(30) 및 홀(40)의 잔여분을 채우는 단일 유니터리 유전 영역을 포함할 수 있다. 대안적으로, 그러한 단일 유전 영역은 둘 이상의 물질 층들을 포함할 수 있다.
도 17에 도시된 실시예에서, 유전 영역(75j)의 두께와 그 탄성 계수의 곱에 의해 제공된 컴플라이언시의 정도는, 미세전자 유닛이 전도성 콘택트를 통해 장착된 기판과 미세전자 유닛(10j) 사이의 열팽창의 불일치로 인해 전도성 콘택트(90j)에 인가된 변형을 보상하기에 충분할 수 있다. CTE 불일치로 인한 열 변형에 대한 저항성을 강화하기 위해 그러한 패널과 유전 영역의 노출된 외부 표면(76j) 사이에 언더필(underfill)(도시되지 않음)이 제공될 수 있다.
미세전자 유닛(10j)을 제조하는 방법은, 도 18a - 18g 를 참조하여 이제 설명될 것이다. 도 18a 에 예시된 바와 같이, 도 3a 에 관하여 이상에서 설명된 것과 유사한 방식으로, 개구(30)가 후면(22)으로부터 반도체 소자(20)의 전면(21)을 향해 아래쪽으로 연장되도록 형성될 수 있다. 지지 웨이퍼(12)는, 후면(22)의 프로세싱 동안 반도체 소자에 대한 추가의 구조적 지지를 제공하기 위해 접착 층(13)에 의해 반도체 소자(20)의 전면(21)에 일시적으로 부착된다.
그 이후에, 도 18b 에서 예시된 바와 같이, 도 7i에 관하여 이상에서 설명된 것과 유사한 방식으로 유전 영역(75j)이 개구(30) 내부에 형성될 수 있다. 선택적으로, 유전 영역(75j)은, 그 영역의 노출된 외부 표면(76j)이 반도체 소자(20)의 후면(22)과 동일 평면에 있거나 실질적으로 동일 평면에 있도록 형성될 수 있다.
그 이후에, 도 18c - 18e 에서 예시된 바와 같이, 미세전자 유닛(10j)은, 전도성 패드(50)를 통해 반도체 소자(20)로 연장되는 홀(40)을 형성하기 위해 도 3c - 3e 에서 도시된 제조의 동일한 단계들을 겪을 수 있다. 도 3d 및 3e 를 참조하여 이상에서 설명된 바와 같이, 도 18d 및 18e 에서 도시된 프로세스 단계들이 단일 프로세스 단계로 결합될 수 있으며, 그로 인해 그러한 단일 단계에서 레이저로 홀(40)이 형성된다.
그 이후에, 도 18f 에서 예시된 바와 같이, 유전 영역(65)이 도 7i에 관하여 이상에서 설명된 것과 유사한 방식으로 홀(40)의 내부에 형성될 수 있다. 유전 영역(65)은 홀(40) 내에서 노출된 유전 영역(75j)의 부분을 만나기 위해 반도체 소자(20)를 통해 연장될 수 있다. 선택적으로, 유전 영역(65)은 전도성 패드(50)의 최상부 표면(51)과 동일 평면에 있거나 실질적으로 동일 평면에 있도록 형성될 수 있다. 특정 실시예(도시되지 않음)에서, 유전 영역(65)은, 도 1에서 도시된 유전 층(25)이 홀로부터 전도성 패드의 최상부 표면 상으로 연장되는 방법과 유사하게, 홀(40)로부터 전도성 패드(50)의 최상부 표면(51) 상으로 연장될 수 있다.
그 이후에, 도 18g 에서 예시된 바와 같이, 단일 애퍼처(71j)가 외부 표면(76j)로부터 외부 표면(66)으로, 예컨대 레이저 제거 또는 기계적 드릴링에 의해, 유전 영역들(75j)을 통해 연장되도록 생성될 수 있다. 특정 실시예에서, 홀(40) 및 애퍼처(71j)가 단일 프로세스 단계에서 레이저를 사용하여 형성될 수 있으며, 그로 인해 도 18d, 18e, 및 18g 에서 도시된 프로세스 단계들을 결합한다. 그러한 실시예에서, 홀(40) 및 애퍼처(71j)의 형성 후에, 유전 층, 또는 유전 영역(65)과 같은 홀(40)의 노출된 내부 표면(41)을 코팅하는 영역이 형성될 수 있다 (예컨대, 도 18f 에서 도시됨).
그 이후에, 도 17 을 다시 참조하면, 구리 또는 금과 같은 전도성 금속으로 애퍼처(71)의 내부 표면을 도금함으로서 전도성 상호연결(78)이 생성된다. 도 6에서 도시된 전도성 상호연결(80d)와 유사하게, 전도성 상호연결(78)은 고형일 수 있고, 또는 개방되도록 남겨지거나 유전 물질로 채워질 수 있는 내부 공간을 포함할 수도 있다. 바람직하게는, 전도성 상호연결(78)은 전도성 패드(50)의 최상부 표면(51) 뿐 아니라 애퍼처(71)의 내부 표면 상으로 도금되며, 결과적으로 적어도 두 개의 금속 층들을 구비한 더 두꺼운 전도성 패드(50j)를 야기한다.
그 후, 전도성 콘택트(90j)가 형성될 수 있다. 전도성 콘택트(90j)는 외부 디바이스와의 상호연결을 위해 유전 영역(75j)의 외부 표면(76j)에서 노출된다. 몇몇 실시예들에서, 전도성 상호연결(78) 및 전도성 콘택트(90j)가 단일 무전해 증착 단계 동안 형성될 수 있다. 다른 실시예들에서, 전도성 상호연결(78) 및 전도성 콘택트(90j)가 개별 무전해 증착 단계들에 의해 형성될 수 있다. 전도성 상호연결(78) 및 전도성 콘택트(90j)의 형성 후에, 지지 웨이퍼가 반도체 소자(20)의 전면(21)으로부터 제거될 수 있다.
도 19는 단일 개구로 연장되는 복수의 홀들을 구비한 다른 실시예에 따른 비아 구조를 예시하는 단면도이다. 도 19에서 예시된 바와 같이, 미세전자 유닛(210)은 후면(222)으로부터 부분적으로 반도체 소자(220)를 통해 후면으로부터 원격의 전면(221)을 향하여 연장되는 개구(230)을 구비하는 반도체 소자(220)를 포함한다. 반도체 소자(220)는 전면(221)에서 노출된 각 전도성 패드들(250)을 통해 연장되는 복수의 홀들(240)을 또한 구비하며, 홀들(240) 각각은 전면과 후면(222) 사이의 위치에서 단일 개구(230)와 만난다. 각 전도성 비아(260)는 각 홀(240) 내에서 연장되고, 각 전도성 상호연결(280)은 개구(230) 내의 각 전도성 비아로부터 외부 디바이스와의 전기적 연결을 위해 후면(222)에서 노출된 각 전도성 콘택트(290)로 연장된다.
도 19에서 도시된 바와 같이, 각 전도성 비아(260)는 전도성 비아로부터 반도체 소자(220)를 전기적으로 절연하는 유전 층(267) 내부의 각 홀(240) 내의 부피 모두를 채울 수 있다. 전도성 상호연결들(280)은, 전도성 상호연결들이 개구의 윤곽을 따르도록, 개구(230)의 내부 표면들(231)과 저부 표면(232)에 등각인 유전 층(270)의 외부 표면(272)를 따라 연장된다.
반도체 소자(220)는 전면(221)과 전도성 패드들(250) 사이에 위치된 유전 층(224)(예컨대, 패시베이션 층)을 더 포함할 수 있다. 유전 영역(275)은, 외부 표면(276)이 위로 연장되지만 반도체 소자(220)의 후면(222)에 의해 정의된 평면에 평행하도록, 전도성 상호연결들(280) 또는 유전 층(270)이 차지하지 않는 개구(230)의 잔여분을 채울 수 있다.
미세전자 소자(210)는 단일 개구(30)로 연장되는 홀들(40)의 다양한 조합들을 가질 수 있다. 예를 들어, 도 20a 은 도 19 에 도시된 미세전자 유닛(10)의 한가지 잠재적인 하향 평면도일 수 있는 미세전자 유닛(210a)을 예시한다. 도 20a 에서 도시된 바와 같이, 미세전자 소자(210a)는 실질적으로 둥근 상면 형태를 구비하는 단일 개구(230)로 연장되는 네 개의 홀들(240)을 포함한다. 각 홀(240)은 대응하는 정사각형 전도성 패드(250)의 모서리를 통해 개구(230)로 연장된다.
도 20b는 도 19에서 도시된 미세전자 유닛(210)의 다른 잠재적인 하향 평면도일 수 있는 미세전자 유닛(210b)을 예시한다. 도 20b 에서 도시된 바와 같이, 미세전자 소자(210b)는 실질적으로 타원형의 상면 형태를 구비하는 단일 개구(230)로 연장되는 두 개의 홀들(240)을 포함한다. 각 홀(240)은 대응하는 정사각형 전도성 패드(250)의 측면을 통해 개구(230)로 연장된다.
도 20c 는 도 19에서 도시된 미세전자 유닛(210)내에 포함된 반도체 소자(220)의 잠재적인 투시도일 수 있는 반도체 소자(220c)를 예시한다. 반도체 소자(220c)는 반도체 소자의 두께에 직교하는 복수의 측면 방향들로 연장되는 채널 형태를 구비하는 단일 개구(230)로 연장되는 복수의 홀들(240)을 포함한다. 홀들(240)의 행(row)은 채널 형태의 개구(230)에 의해 정의된 각 측면 방향을 따라 연장된다. 특정 실시예에서, 개구(230)는 반도체 소자(220)의 표면을 따라 제1 방향으로 연장된 길이, 상기 제1 방향에 가로지르는 제2 측면 방향으로 연장되는 폭을 가질 수 있으며, 그 길이는 그 폭보다 크다.
도 19에서 도시된 미세전자 유닛(210)을 제조하는 방법이, 도 21a - 21d 를 참조하여 이제 설명될 것이다. 미세전자 유닛(210)은, 도 3a - 3f 에서 도시된 방법과 유사하게, 먼저 반도체 소자의 전면으로부터 개구를 형성하고 그 후 그 후면으로부터 홀들을 형성하는 것으로서 도 21a - 21d 에 도시된다.
도 21에 도시된 제조 단계 전에, 미세전자 유닛(210)은 도 13a - 13c 에 도시된 유사한 제조 단계들을 겪을 수 있으며, 이는: (i) 개구가 반도체 소자의 전면으로부터 연장되도록 형성되고, (ii) 그 개구의 내부 표면들이 등각 유전 층으로 코팅되고, (iii) 등각 전도성 상호연결이 그 유전 층의 외부 표면 상으로 도금되고, (iv) 그 유전 층 또는 전도성 상호연결이 차지하지 않은 개구의 잔여 부분으로 유전 영역이 채워지고, (v) 전도성 콘택트가 그 유전 영역의 외부 상으로 도금되고, (vi) 반도체 소자의 전면이 등각 유전 층으로 코팅된다.
도 21a 에서 예시된 바와 같이, 미세전자 유닛(210)은, 각 전도성 상호연결(280)의 저부 단부(283)가 각 전도성 패드(250)의 부분 위에 놓이도록, 두 개의 전도성 상호연결들(280)을 포함하고, 각 전도성 상호연결은 각 전도성 콘택트(290)으로부터 개구(230)의 저부 표면(232)으로 연장된다. 유전 층(225)은 반도체 소자(220)의 전면(221) 상으로 그리고 각 전도성 패드(250)의 최상부 표면(251) 상으로 증착되었다.
그 이후에, 도 21b 에서 예시된 바와 같이, 나중에 증착될 전면 전도성 비아들(260)의 부분들을 전기적으로 절연하는 것이 바람직한 경우 전면(221) 상에 유전 층의 잔여 부분들을 남기도록 에칭 프로세스가 유전 층(225)의 부분에 적용될 수 있다. 도시된 바와 같이, 각 도전성 패드(250)의 최상부 표면(251)의 부분은 유전 층(225)에 의해 코팅되도록 유지된다. 특정 실시예들에서, 각 전도성 패드(250)의 전체 최상부 표면(251)은 유전 층(225) 내에 생성된 개구들 내에서 노출될 수 있다.
그 이후에, 도 21c 에 예시된 바와 같이, 전도성 패드의 금속의 부분을 제거하기 위해 각 전도성 패드(250)의 부분에 에칭 프로세스가 적용될 수 있다. 결과적으로, 홀(240)은 최상부 표면(251)로부터 저부 표면(252)으로 각 전도성 패드(250)를 통해 연장되는 홀(240)이 형성될 수 있다. 각 홀(240)은 도 3d 를 참조하여 이상에서 설명된 바와 같이 각 전도성 패드(250)를 통하여 형성될 수 있다.
그 이후에, 도 21d 에서 예시된 바와 같이, 다른 에칭 프로세스가, 예컨대 실리콘과 같은 반도체 물질을 선택적으로 에칭하는 방식으로 수행될 수 있으며, 그로 인해 전면(221)으로부터 후면(222)을 향해 반도체 소자(22)로 홀들(240)을 연장하고, 그로 인해 각 전도성 상호연결들(280)의 저부 단부들(283)을 노출시킬 수 있다. 홀들(240)은 도 3e 를 참조하여 이상에서 설명된 바와 같이 반도체 소자(220)로 연장될 수 있다. 그 후에, 유전 층(267)이 도 3f 를 참조하여 이상에서 설명된 각 홀(240)의 내부 표면(241)상으로 증착될 수 있다. 도 21d 에서 도시된 바와 같이, 유전 층(267)이 각 홀(240)에서 노출된 유전 층(270)과 패시베이션 층(224) 사이에서 연장될 수 있다. 특정 실시예에서, 유전 층(267)은 전도성 패드(250)을 통해 완전히 연장될 수 있으며, 홀(240) 내에서 노출된 전도성 패드의 내부 표면(253)과 접촉할 수 있고, 유전 층(267)은 홀로부터 연장되어 전도성 패드의 최상부 표면(251)과 접촉할 수 있다.
그 이후에, 도 19를 다시 참조하면, 각 전도성 비아(260)의 형태가 홀의 내부 표면(241), 전도성 패드(250)의 노출된 표면, 유전 층(225)의 외부 표면(226)의 각 윤곽들을 따르도록, 전도성 비아들(260)은 예컨대 블랭킷 증착에 의해, 유전 층들(267, 225) 위에 놓인 각 홀들(240) 내로 증착될 수 있다. 각 전도성 비아(260)는 각 전도성 상호연결(280)의 노출된 저부 단부(283)로부터 전도성 패드(250)의 최상부 표면(251) 및 내부 표면(253)(도 21d 에서 볼 수 있음)의 노출된 부분들로 연장된다.
도 22는 대안적인 전도성 패드 및 전도성 비아 구성을 갖는 도 14의 비아 구조의 변형예를 예시하는 단면도이다. 미세전자 유닛(10k)은 도 14를 참조하여 이상에서 설명된 미세전자 유닛(10i)과 유사하지만, 적어도 부분적으로 개구 위에 놓인 전도성 패드를 통해 관통하는 홀을 구비하는 것보다 오히려, 홀(40k) 및 개구(30k)가 전도성 패드(50k)로부터 측면적으로 오프셋되는 위치들에 생성된다. 전도성 트레이스(68)는 전도성 비아(60k)를 전도성 패드(50k)에 전기적으로 연결하기 위해 전도성 소자(20k)의 전면(21)을 따라 연장된다. 또한, 고형 전도성 비아를 구비하는 것보다 오히려, 미세전자 유닛(10k)은 도 2에서 도시된 것과 같은 내부 공간을 가지는 전도성 비아(60k)를 포함한다.
도 23a - 23j 를 참조하여, 미세전자 유닛(10k)을 제조하는 방법이 이제 설명될 것이다. 미세전자 유닛(10k)은, 도 15a - 15i 에서 도시된 방법과 유사하게, 먼저 반도체 소자의 전면으로부터 홀을 형성하고 그 후에 그 후면으로부터 개구를 형성하는 것으로서 도 23a - 23j 에 도시된다.
도 23a 에 예시된 바와 같이, 미세전자 유닛(11k)은 반도체 소자(20k)의 전면(21)에 위치된 하나 이상의 전도성 패드들(50k)을 구비한다. 지지 웨이퍼(도 3c - 3f 에서 도시된 바와 같음)는 전면(21)의 프로세싱 동안에 반도체 소자에 추가의 구조적 지지를 제공하기 위해 반도체 소자(20k)의 후면(22)에 일시적으로 부착될 수 있다.
그 이후에, 도 23b 에서 예시된 바와 같이, 홀(40k)을 형성하는 것이 바람직한 위치에서 패시베이션 층(24)의 부분이 제거될 수 있으며, 그 위치는 전도성 패드(50k)로부터 측면적으로 오프셋된다.
그 이후에, 도 23c 에서 예시된 바와 같이, 다른 에칭 프로세스가 예컨대 실리콘과 같은 반도체 물질을 선택적으로 에칭하는 방식으로 수행될 수 있으며, 그로 인해 전면(21)으로부터 후면(22)으로 반도체 소자(20k)로 홀(40k)을 형성한다. 홀(40k)은 전도성 패드(50k)로부터 측면적으로 오프셋되는 위치에 형성된다. 홀(40k)은 도 3e 를 참조하여 이상에서 설명된 반도체 소자(20) 내로 에칭된다.
그 이후에, 도 23d 에 예시된 바와 같이, 포토레지스트 또는 유전 층(25k)와 같은 감광성 층이 도 3f 를 참조하여 이상에서 설명된 바와 같이 반도체 소자(20)의 전면(21) 상으로 그리고 홀(40k) 내로 증착될 수 있다.
그 이후에, 도 23e 에서 예시된 바와 같이, 전도성 비아(60k)의 형태가 홀의 내부 표면(41k)의 각 윤곽들을 따르도록, 전도성 비아(60k)는 홀 내에 위치된 유전층(25k) 의 부분 위에 놓인 홀(40k)에 증착된다. 전도성 비아(60k)는 도 2에서 도시된 전도성 비아(60a)와 유사하게, 그 내부에 내부 공간을 구비하도록 형성될 수 있다. 전도성 콘택트(68)는 전면(21)을 따라서 전도성 비아(60k)와 전도성 패드(50k) 사이에서 연장되도록 형성될 수 있다. 특정 실시예에서, 전도성 비아(60k) 및 전도성 트레이스(68)는 단일의 무전해 증착 단계동안에 형성될 수 있다.
그 이후에, 도 23f 에서 예시된 바와 같이, 포토레지스트 또는 유전 층(124)과 같은 감광성 층이 그리고 예컨대 도 24에서 도시된 것과 같은 적층된 어셈블리 내에 인접한 미세전자 유닛들(10k) 사이의 전기적 절연을 제공하기 위해서 반도체 소자(20k)의 전면(21) 상으로, 그리고 전도성 비아(60k), 전도성 트레이스(68), 및/또는 전도성 패드(50k)의 부분들 상으로 증착될 수 있다. 유전 층(124)의 형성 후에, (사용된다면)지지 웨이퍼가 반도체 소자(20)의 전면(21)으로부터 제거될 수 있다.
그 이후에, 도 23g 에서 예시된 바와 같이, 후면(22)의 프로세싱 동안에 반도체 소자에 추가의 구조적 지지를 제공하기 위해 지지 웨이퍼(12)가 접착 층(13)에 의해 반도체 소자(20k)의 전면(21)으로 일시적으로 부착된다.
그 이후에, 도 23h 에 예시된 바와 같이, 전면(21)과 후면(22) 사이의 반도체 소자(20k)의 두께는 도 7f 및 도 7g 를 참조하여 설명된 바와 같이 감소될 수 있다. 이 단계 동안에, 예로서, 반도체 소자(20k)의 초기 두께(T3)(도 23g 에서 도시됨)는 두께(T4)(도 23h에서 도시됨)로 감소될 수 있다.
그 이후에, 도 23i 에서 예시된 바와 같이, 개구(30k)는 도 7h 를 참조하여 이상에서 설명된 바와 같이, 후면(22)으로부터 홀(40k)로 아래쪽으로 연장되도록 형성될 수 있다. 그 후, 포토레지스트 또는 유전 층(70k)과 같은 감광성 층이, 도 13b 를 참조하여 이상에서 설명된 바와 같이, 반도체 소자(20k)의 후면(22) 상으로 그리고 개구(30k) 내에서 증착될 수 있다.
그 이후에, 도 23j 에서 예시된 바와 같이, 홀과 정렬되는 전도성 비아(60k)의 부분을 노출시키기 위해 개구(30k) 내에 노출된 유전 층(25k)의 부분 및 홀(40k) 위에 놓인 유전 층(70k)의 부분에 에칭 프로세스가 적용될 수 있다.
그 후, 도 15i 를 참조하여 이상에서 설명된 바와 같이, 트레이스 형태의 전도성 상호연결(80k) 및 트레이스 형태의 전도성 콘택트(90k)가 개구(30k) 내의 유전 층(70k) 상으로 금속 층으로서 증착될 수 있고(전도성 상호연결), 각각 후면(22)을 따라 연장된다(전도성 콘택트). 전도성 콘택트(90k)는 외부 디바이스와의 상호연결 또는 적층된 어셈블래 내에서의 다른 미세전자 유닛(10k)과의 상호연결을 위해 유전 층(70k)의 외부 표면(72)에서 노출된다. 전도성 콘택트(90k)는 개구(30k) 및 홀(40k) 로부터 측면적으로 오프셋되지만, 전도성 콘택트는 전도성 패드(50k)와 수직으로 정렬(즉, 전도성 패드(50k) 위에 놓임)된다.
그 이후에, 도 22 를 다시 참조하면, 전도성 상호연결(80k) 또는 유전 층(70k) 이 차지하지 않는 개구(30k) 내의 잔여 공간은, 도 7i 를 참조하여 설명된 바와 같이, 유전 영역(75k)으로 채워질 수 있다. 유전 영역(75k)의 형성 후에, 지지 웨이퍼(12)는 반도체 소자(20k)의 전면으로부터 제거될 수 있다.
도 24는 도 22에서 도시된 비아 구조를 구비하는 복수의 패키징된 칩들을 포함하는 적층된 어셈블리를 예시하는 단면도이다. 도시된 실시예에서, 적층된 어셈블리(120)는 서로 전기적으로 연결된 복수의 미세전자 유닛들(10k)을 포함한다.
도 16과 유사하게, 몇몇의 미세전자 유닛들(10k)은 미세전자 유닛들의 적층된 어셈블리(120)를 형성하기 위해 하나씩 적층될 수 있다. 특정 미세전자 유닛(10k) 에서, 전도성 콘택트(90k)는 전도성 패드(50k) 위에 수직으로 놓이기 때문에, 미세전자 유닛들의 각 인접 쌍은, 상부 미세전자 유닛의 전도성 패드(50k)가 저부 미세전자 유닛의 전도성 콘택트(90k) 위에 놓이도록 수직으로 정렬된 각 홀(40k) 및 개구들(30k)을 가지도록 위치될 수 있다.
그러한 배열에서, 도 16과 유사하게, 적층된 어셈블리 내의 미세전자 유닛들 중 각 인접한 유닛들 사이의 연결이 전도성 매스들(122)을 통해 이루어 진다. 전면(21) 에서의 유전 층(124) 및 후면(22)에서의 유전 영역(75k)은, 상호연결이 제공되는 경우를 제외하면, 적층된 어셈블리(120) 내에 인접한 미세전자 유닛들(10k) 사이의 전기적 절연을 제공한다. 상부 미세전자 유닛(10k)의 전면(21)과 하부 미세전자 유닛의 저부 표면(22) 사이에 위치된 접착 층(126)은 인접한 미세전자 유닛들(10k)을 함께 본딩할 수 있다.
반도체 소자들 내에서 비아 구조들을 형성하기 위한 본 명세서에서 개시된 방법들은, 단일 반도체 칩과 같은 미세전자 기판에 적용될 수 있거나, 동시 프로세싱을 위해 픽스처(fixture) 내에서 규정된 간격들로 유지되거나 캐리어 상에 유지될 수 있는 복수의 개별 반도체 칩들에 동시에 적용될 수 있다. 대안적으로, 본 명세서에서 개시된 방법들은, 웨이퍼-레벨, 패널-레벨, 또는 스트립-레벨 스케일로 복수의 반도체 칩들에 관하여 동시에 이상에서 설명된 바와 같은 프로세싱을 수행하기 위해 웨이퍼 또는 웨이퍼의 부분의 형태로 함께 부착되는 복수의 반도체 칩들을 포함하는 미세전자 기판 또는 소자에 적용될 수 있다.
이상에서 논의된 구조들은 특별한 삼차원 상호연결 능력들을 제공한다. 이 능력들은 임의의 형태의 칩들을 가지고 사용될 수 있다. 단순히 예에 의해서, 칩들의 이하의 조합들이 이상에서 논의된 구조들에 포함될 수 있다; (i) 프로세서 및 그 프로세서가 사용하는 메모리; (ii) 동일 유형의 복수의 메모리 칩들; (iii) DRAM 및 SRAM 과 같은, 다양한 유형들의 복수의 메모리 칩들; (iv) 이미지 센서 및 그 센서로부터의 이미지를 처리하기 위해 사용된 이미지 프로세서; (v) ASIC(application-specific integrated circuit) 및 메모리.
이상에서 논의된 구조들은 다양한 전자 시스템들의 구성으로 이용될 수 있다. 예를 들어, 본 발명의 추가적인 실시예에 따른 시스템(300)은 다른 전자 컴포넌트들(308, 310)과 결합된 이상에서 설명된 구조(306)를 포함한다. 도시된 실시예에서, 컴포넌트(308)는 반도체 칩인 반면에 컴포넌트(310)는 디스플레이 스크린이지만, 임의의 다른 컴포넌트들이 사용될 수 있다. 물론, 예시의 명확성을 위해 단지 두 개의 추가적인 컴포넌트들이 도 25에 도시되지만, 그 시스템은 임의의 수의 그러한 컴포넌트들을 포함할 수 있다. 이상에서 설명된 구조(306)는, 예컨대 도 1과 연결하여 이상에서 논의된 미세전자 유닛이거나, 도 10을 참조하여 논의된 복수의 미세전자 유닛들을 결합하는 구조일 수 있다. 추가적인 변형예에서, 둘 모두가 제공될 수도 있으며, 임의의 수의 그러한 구조들이 사용될 수 있다.
구조(306) 및 컴포넌트들(308, 310)이 공통의 하우징(301) 내에 장착되고, 파선으로 개략적으로 도시되며, 원하는 회로를 형성하는 데 필수적인 것으로서 서로 전기적으로 상호연결된다. 도시된 예시적인 시스템에서, 그 시스템은 가요성 인쇄 회로 기판과 같은 회로 패널(302)을 포함하고, 회로 패널은 그 컴포넌트들을 서로 상호연결하는 다수의 컨덕터들(304)(그 다수의 컨덕터들 중 단지 하나가 도 25에 도시됨)을 포함한다. 그러나, 이것은 단순히 예시적이며, 전기 연결들을 만드는 임의의 적절한 구조가 사용될 수 있다.
하우징(301)은, 예를 들어 셀룰러 전화 또는 PDA(personal digital assistant)에서 사용될 수 있는 유형의 휴대용 하우징으로서 도시되며, 스크린(310)은 그 하우징의 표면에서 노출된다. 구조(306)가 이미징 칩과 같은 감광 소자를 포함하는 경우, 렌즈(311) 또는 다른 광학 디바이스가 또한 그 구조에 광을 라우팅(route)하기 위해 제공될 수 있다. 다시, 도 25에서 도시된 간략화된 시스템은 단순히 예시적이며; 예컨대 데스크톱 컴퓨터들, 라우터들 등과 같은 통상적으로 고정된 구조들로서 간주되는 시스템들을 포함하는 다른 시스템들이 이상에서 논의된 구조들을 사용하여 만들어질 수 있다.
본 명세서에서 개시된 비아들 및 비아 컨덕터들은, 공동 계류중이고, 공동 양도되고 2010년 7월 23일에 출원된 미국 특허 출원 제12/842,717호, 제12/842,651호, 제12/842,612호, 제12/842,669호, 제12/842,692호, 및 제12/842,587호와, 미국 특허 공개공보 제2008/0246136호에서 더 상세히 개시된 것과 같은 프로세스들에 의해 형성될 수 있으며, 그러한 개시들은 본 명세서에서 참조로 결합된다.
본 명세서에서의 본 발명이 특정 실시예들을 참조하여 설명되었지만, 이 실시예들은 단순히 본 발명의 원칙들 및 애플리케이션들을 예시하고 있다는 것이 이해되어져야 한다. 그러므로, 예시적인 실시예들에 다수의 변형예들이 이루어질 수 있으며, 첨부된 청구범위에 의해 정의된 본 발명의 취지 및 범위로부터 이탈하지 않으면서 다른 구성들이 고안될 수 있다는 것이 이해되어질 것이다.
다양한 종속항들 및 그에 제시된 특징물들이 처음 청구범위들과 상이한 방식들로 결합될 수 있다는 것이 이해되어질 것이다. 이것은 또한, 개별 실시예들과 연관되어 설명된 특징물들이 설명된 실시예들 중 다른 것들과 공유될 수 있다는 것이 이해되어질 것이다.
본 발명은 반도체 어셈블리들, 및 반도체 어셈블리들을 제조하는 방법들을 포함하지만 그에 제한되지는 않는 광범위한 산업상 이용가능성을 갖는다.

Claims (90)

  1. 전면, 상기 전면으로부터 원격의 후면, 및 복수의 전도성 패드들을 구비하는 반도체 소자를 제공하는 단계로서, 각 패드는 상기 전면에서 노출된 최상부 표면을 구비하고 상기 최상부 표면으로부터 원격의 저부 표면을 구비하는, 상기 반도체 소자 제공 단계;
    상기 전면 위로부터 상기 전도성 패드들 중 각 전도성 패드로 적용되는 프로세싱에 의해 적어도 상기 전도성 패드들 중 각 전도성 패드를 통해 연장되는 홀을 형성하는 단계;
    홀 및 개구가 상기 전면과 상기 후면 사이의 위치에서 만나도록 상기 후면으로부터 적어도 부분적으로 상기 반도체 소자의 두께를 통해 연장되는 개구를 형성하는 단계;
    상기 개구 내에서 상기 반도체 소자의 내부 표면 위에 놓이는 제1 연속하는 유전 층을 형성하는 단계;
    적어도 상기 각 전도성 패드 위의 위치에서 상기 각 전도성 패드 위에 부분적으로 놓이고 상기 홀 내에서 상기 반도체 소자의 내부 표면 위에 놓이는 제2 연속하는 유전 층을 형성하는 단계;
    외부 디바이스로의 전기적 연결을 위해 상기 후면에서 노출된 전도성 상호연결을 형성하는 단계로서, 상기 전도성 상호연결은 적어도 상기 개구로 연장되는, 전도성 상호연결을 형성하는 단계; 및
    상기 전면에 노출된 전도성 비아를 형성하는 단계로서, 상기 전도성 비아는 적어도 상기 홀 내에서 연장되며 상기 전도성 상호연결 및 각 전도성 패드와 전기적으로 연결되고 직접적으로 연결되는, 전도성 비아를 형성하는 단계
    를 포함하고,
    상기 전도성 상호연결을 형성하는 단계는, 상기 전도성 비아가 상기 홀 내에 노출된 전도성 상호연결의 표면과 접촉되어 형성되도록, 상기 전도성 비아를 형성하는 단계 전에 수행되고,
    상기 홀을 형성하는 단계는,
    상기 홀 내에 상기 제1 연속하는 유전 층의 표면을 노출시키는 단계, 및
    상기 홀 내에 상기 전도성 상호연결의 표면을 노출시키도록 상기 홀을 상기 제1 연속하는 유전 층의 표면을 통해 연장시키는 단계를 포함하는,
    반도체 어셈블리를 제조하는 방법.
  2. 제1항에 있어서,
    상기 전도성 상호연결을 형성하는 단계는, 상기 전도성 상호연결에 연결되는 전도성 콘택트를 형성하고, 상기 전도성 콘택트는 상기 후면에서 노출되는, 반도체 어셈블리를 제조하는 방법.
  3. 제2항에 있어서,
    상기 전도성 콘택트는 상기 반도체 소자의 후면 위에 놓이는, 반도체 어셈블리를 제조하는 방법.
  4. 제2항에 있어서,
    상기 개구는 상기 후면을 따라 측면 방향으로 제1 폭을 가지고, 상기 전도성 콘택트는 상기 측면 방향으로 따라 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 큰 것인, 반도체 어셈블리를 제조하는 방법.
  5. 제2항에 있어서,
    상기 전도성 콘택트는 상기 개구 내에서 상기 반도체 소자의 부분과 수직 방향으로 정렬되고, 상기 수직 방향은 상기 반도체 소자의 두께의 방향인, 반도체 어셈블리를 제조하는 방법.
  6. 제1항에 있어서,
    상기 홀을 형성하는 단계는, 상기 홀이 부분적으로 상기 반도체 소자의 두께를 통해 연장되도록 수행되는, 반도체 어셈블리를 제조하는 방법.
  7. 제6항에 있어서,
    상기 홀을 형성하는 단계는, 상기 홀이 상기 반도체 소자의 두께를 통해 상기 전면과 상기 후면 사이의 거리의 3분의 1에 이르도록 연장되고, 상기 개구는 상기 홀이 차지하지 않는 상기 반도체 소자의 두께의 잔여분을 통해 연장되는, 반도체 어셈블리를 제조하는 방법.
  8. 제1항에 있어서,
    상기 반도체 소자는 복수의 활성 반도체 디바이스들을 포함하고, 상기 복수의 전도성 패드들 중 적어도 하나는 상기 복수의 활성 반도체 디바이스들 중 적어도 하나와 전기적으로 연결되는, 반도체 어셈블리를 제조하는 방법.
  9. 제1항에 있어서,
    상기 홀 및 상기 개구 중 하나 이상은 상기 반도체 소자를 향하여 미세한 연마 입자들의 제트(a jet of fine abrasive particles)를 지향시킴으로서 형성되는, 반도체 어셈블리를 제조하는 방법.
  10. 제1항에 있어서,
    상기 홀을 형성하는 단계는 두개 이상의 홀들을 형성하고, 상기 개구를 형성하는 단계는, 상기 개구가 상기 반도체 소자의 후면으로부터 상기 홀들 중 두개 이상의 홀들로 연장되도록 수행되는, 반도체 어셈블리를 제조하는 방법.
  11. 제10항에 있어서,
    상기 개구를 형성하는 단계는, 상기 개구가 상기 반도체 소자의 표면을 따라 제1 방향으로 연장되는 길이 및 상기 제1 방향에 가로지르는 제2 측면 방향으로 연장되는 폭을 구비하는 채널 형태를 가지도록 수행되고, 상기 길이는 상기 폭보다 큰 것인, 반도체 어셈블리를 제조하는 방법.
  12. 제1항에 있어서,
    상기 전면 위로부터 상기 각 전도성 패드에 적용되는 프로세싱은 화학적 에칭, 레이저 드릴링, 또는 플라즈마 에칭인, 반도체 어셈블리를 제조하는 방법.
  13. 각 반도체 어셈블리가 제1항의 방법과 같이 제조되는, 적어도 제1 반도체 어셈블리 및 제2 반도체 어셈블리를 포함하는 적층된 어셈블리를 제조하는 방법으로서,
    상기 제1 반도체 어셈블리와 상기 제2 반도체 어셈블리를 전기적으로 연결하는 단계를 더 포함하는, 적층된 어셈블리를 제조하는 방법.
  14. 제1항에 있어서,
    상기 전도성 상호연결은 상기 개구의 적어도 내부 표면 위에 놓인 금속 층을 도금함으로서 형성되고, 상기 전도성 상호연결은 상기 개구의 윤곽을 따르는, 반도체 어셈블리를 제조하는 방법.
  15. 제14항에 있어서,
    상기 전도성 상호연결은 상기 개구의 내부 표면의 부분을 따라 연장되는, 반도체 어셈블리를 제조하는 방법.
  16. 제15항에 있어서,
    상기 전도성 상호연결을 형성하는 단계는, 적어도 상기 개구 내에서 둘 이상의 전도성 상호연결들을 형성하기 위해 수행되고, 상기 둘 이상의 전도성 상호연결들 각각은 상기 전도성 패드들 중 단일 패드로 연장되는, 반도체 어셈블리를 제조하는 방법.
  17. 제14항에 있어서,
    상기 전도성 상호연결은 내부 공간을 정의하는, 반도체 어셈블리를 제조하는 방법.
  18. 제17항에 있어서,
    유전 물질로 상기 내부 공간을 채우는 단계를 더 포함하는, 반도체 어셈블리를 제조하는 방법.
  19. 제14항에 있어서,
    상기 전도성 상호연결은 상기 제1 연속하는 유전 층의 표면들 사이의 부피를 채우는, 반도체 어셈블리를 제조하는 방법.
  20. 제1항에 있어서,
    상기 전도성 비아는 상기 홀의 적어도 내부 표면 위에 놓이는 금속 층을 도금함으로서 형성되고, 상기 전도성 비아는 상기 홀의 윤곽을 따르는, 반도체 어셈블리를 제조하는 방법.
  21. 제20항에 있어서,
    상기 전도성 상호연결이 내부 공간을 정의하는, 반도체 어셈블리를 제조하는 방법.
  22. 제21항에 있어서,
    상기 내부 공간을 유전 물질로 채우는 단계를 더 포함하는, 반도체 어셈블리를 제조하는 방법.
  23. 제20항에 있어서,
    상기 전도성 비아는 상기 제2 연속하는 유전 층의 표면들 사이의 부피를 채우는 것인, 반도체 어셈블리를 제조하는 방법.
  24. 제1항에 있어서,
    상기 제2 연속하는 유전 층이 상기 각 전도성 패드의 최상부 표면 위에 부분적으로 놓이고,
    상기 전도성 비아를 형성하는 단계는, 상기 각 전도성 패드의 최상부 표면과 접촉하고 상기 각 전도성 패드의 최상부 표면 위에서 상기 홀 내에 상기 제2 연속하는 유전 층 위에 놓이는 전도성 비아를 형성하는, 반도체 어셈블리를 제조하는 방법.
  25. 전면, 상기 전면으로부터 원격의 후면, 및 복수의 전도성 패드들을 구비하는 반도체 소자를 제공하는 단계로서, 각 패드는 상기 전면에서 노출된 최상부 표면을 구비하고 상기 최상부 표면으로부터 원격의 저부 표면을 구비하는, 상기 반도체 소자 제공 단계;
    상기 전면 위로부터 상기 전도성 패드들 중 각 전도성 패드로 적용되는 프로세싱에 의해 적어도 상기 전도성 패드들 중 각 전도성 패드를 통해 연장되는 홀을 형성하는 단계;
    홀 및 개구가 상기 전면과 상기 후면 사이의 위치에서 만나도록 상기 후면으로부터 적어도 부분적으로 상기 반도체 소자의 두께를 통해 연장되는 개구를 형성하는 단계;
    적어도 상기 각 전도성 패드 위의 위치에서 상기 각 전도성 패드 위에 부분적으로 놓이고 상기 홀 내에서 상기 반도체 소자의 내부 표면 위에 놓이는 연속하는 유전 층을 형성하는 단계;
    외부 디바이스로의 전기적 연결을 위해 상기 후면에서 노출된 전도성 상호연결을 형성하는 단계로서, 상기 전도성 상호연결은 적어도 상기 개구로 연장되는, 전도성 상호연결을 형성하는 단계; 및
    상기 전면에 노출된 전도성 비아를 형성하는 단계로서, 상기 전도성 비아는 적어도 상기 홀 내에서 연장되며 상기 전도성 상호연결 및 각 전도성 패드와 전기적으로 연결되고 직접적으로 연결되는, 전도성 비아를 형성하는 단계
    를 포함하고,
    상기 전도성 비아를 형성하는 단계는, 상기 전도성 상호연결이 상기 개구 내에 노출된 전도성 비아의 표면과 접촉되어 형성되도록, 상기 전도성 상호연결을 형성하는 단계 전에 수행되고,
    상기 개구를 형성하는 단계는,
    상기 개구 내에 상기 연속하는 유전 층의 표면을 노출시키는 단계, 및
    상기 개구 내에 상기 전도성 비아의 표면을 노출시키도록 상기 개구를 상기 연속하는 유전 층의 표면을 통해 연장시키는 단계를 포함하는,
    반도체 어셈블리를 제조하는 방법.
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