JP6363868B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、例えば半導体基板を貫通する貫通電極を有する半導体装置およびその製造方法に関する。

集積回路の集積化のためシリコン基板等の半導体基板を貫通する貫通電極（いわゆるＴＳＶ：Through Si Via）を形成する技術が開発されている。貫通電極を用いることにより、例えば三次元集積回路を実現することができる。貫通電極の形成方法には、ビアファースト法、ビアミドル法およびビアラスト法がある。ビアファースト法は、半導体基板に回路等を形成する前に、半導体基板の回路等が形成される第１面から貫通電極を形成する方法である。ビアミドル法は、半導体基板の第１面に回路等を形成する途中で半導体基板に貫通電極を形成する方法である（例えば非特許文献１）。ビアラスト法は、半導体基板の第１面に回路を形成した後に、半導体基板の第２面から貫通電極を形成する方法である（例えば非特許文献２）。特許文献１および２には、半導体基板の第１面と第２面とから貫通孔および貫通電極を形成する方法が記載されている。

特開２００１−４４１９７号公報 特開２００８−８５２３７号公報

"Robust TSV Via-Middle and Via-Reveal Process Integration Accomplished through Characterization and Management of Sources of Variation" Electronic Components and Technology Conference (ECTC), 2012 IEEE 62nd P787 "Development of Via-Last 3D Integration Technologies Using a New Temporary Adhesive System" The IEEE International Conference on 3D System integration (3DIC)

ビアファースト法およびビアミドル法では、半導体基板の第１面に配線層を形成する前に貫通孔および貫通電極を形成する。このため、比較的高温で貫通孔および貫通電極を形成することができる。しかしながら、半導体基板の第２面から貫通電極を露出させる際に複雑な工程を用いる。

一方、ビアラスト法では、第２面から貫通孔および貫通電極を形成するため、第２面から貫通電極を露出させるための複雑な工程を用いなくともよい。しかしながら、第２面から貫通孔を形成するときに、第１面に形成された配線層内の絶縁膜を最後にエッチングすることになる。アスペクト比（高さ／幅）の高い貫通孔の底になる絶縁膜をエッチングすることが難しい。このため、貫通孔および貫通電極のアスペクト比を高くすることが難しい。

本発明は、上記課題に鑑みなされたものであり、アスペクト比の高い貫通電極を、簡単な工程で形成することを目的とする。

本発明は、第１面と前記第１面と反対の面である第２面とを有する半導体基板の前記第１面に形成された第１貫通電極と、前記半導体基板の前記第２面に形成され、前記第１貫通電極に連結し、前記第１貫通電極に連結する領域における幅は、前記第１貫通電極の前記領域における幅より小さい第２貫通電極と、を具備することを特徴とする半導体装置である。

上記構成において、前記第２貫通電極の高さは、前記第１貫通電極の高さより小さい構成とすることができる。

上記構成において、前記第１貫通電極は、前記第１面から前記半導体基板に形成された第１穴内に形成されており、前記第２貫通電極は、前記第２面から前記半導体基板に形成された第２穴内に形成されている構成とすることができる。

上記構成において、前記第１穴と前記第１貫通電極との間に形成され、前記第２穴により画定された第２開口を有する第１絶縁膜と、前記半導体基板の前記第２面に形成され、前記第２穴を画定する第１開口を有する第２絶縁膜と、前記第１開口、前記第２穴および前記第２開口の側面に形成された第３絶縁膜と、を具備し、前記第２貫通電極は、前記第３絶縁膜の内面に形成されている構成とすることができる。

上記構成において、前記第１貫通電極は、前記第１貫通電極の貫通方向に延伸する金属シリサイド膜を含む構成とすることができる。

上記構成において、前記第１面は回路が形成された面である構成とすることができる。

本発明は、半導体基板の第１面から前記半導体基板に第１穴を形成する工程と、前記第１穴内に第１貫通電極を形成する工程と、前記半導体基板の前記第１面と反対の面である第２面から前記半導体基板に、前記第１穴に連結し、前記第１穴に連結する領域における幅は、前記第１穴の前記領域における幅より小さい第２穴を形成する工程と、前記第２穴内に第２貫通電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。

上記構成において、前記第１貫通電極を形成する工程の後、かつ前記第２穴を形成する工程の前に、前記半導体基板の第２面を研磨することにより、前記第１貫通電極が前記第２面から露出しないように前記半導体基板を薄化する工程を含む構成とすることができる。

上記構成において、前記第１穴を形成する工程は、前記第１穴内に第１絶縁膜を形成する工程を含み、前記第１貫通電極を形成する工程は、前記第１絶縁膜内に前記第１貫通電極を形成する工程を含み、前記第２穴を形成する工程は、前記半導体基板の前記第２面に第１開口を有する第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクに、前記半導体基板に前記第２穴を、前記第１絶縁膜に第２開口を、形成する工程と、前記第２穴、前記第１開口および前記第２開口の側面、前記第２開口の底面、並びに前記第２絶縁膜の表面に第３絶縁膜を形成する工程と、前記第２穴、前記第１開口および前記第２開口の側面の前記第３絶縁膜を残存させ、前記第２開口の底面の前記第３絶縁膜を除去する工程と、を含み、前記第２貫通電極を形成する工程は、前記第３絶縁膜内に前記第２貫通電極を形成する工程を含む構成とすることができる。

本発明は、半導体基板に上からみて貫通電極となる領域を囲む溝を前記半導体基板の第１面から形成する工程と、前記溝内に第１絶縁膜を形成する工程と、前記領域の半導体基板内に金属膜を埋め込む工程と、前記金属膜と前記領域内の半導体基板とから金属シリサイド膜を形成することにより、前記第１絶縁膜の内側に第１貫通電極を形成する工程と、前記半導体基板の前記第１面と反対の面である第２面を、前記第１絶縁膜が露出するように研磨する工程と、前記研磨した前記第２面に第２絶縁膜を形成する工程と、前記第２絶縁膜を貫通し、前記第１貫通電極に連結し、前記第１貫通電極と連結する領域における幅が前記第１貫通電極の前記領域における幅より小さい第２貫通電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。

上記構成において、前記研磨する工程は、前記金属膜が露出しないように前記第２面を研磨する工程であり、前記第１貫通電極を形成する工程は、前記研磨する工程の後に行なわれる構成とすることができる。

本発明によれば、アスペクト比の高い貫通電極を、簡単な工程で形成することができる。

図１（ａ）から図１（ｃ）は、比較例１に係る半導体装置の製造方法を示す断面図である。 図２（ａ）から図２（ｄ）は、比較例２に係る半導体装置の製造方法を示す断面図である。 図３（ａ）から図３（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図である。 図４（ａ）から図４（ｄ）は、実施例１に係る貫通電極の形成方法を示す断面図（その１）である。 図５（ａ）から図５（ｄ）は、実施例１に係る貫通電極の形成方法を示す断面図（その２）である。 図６（ａ）から図６（ｃ）は、実施例１に係る貫通電極の形成方法を示す断面図（その３）である。 図７（ａ）から図７（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図である。 図８（ａ）から図８（ｄ）は、実施例３に係る半導体装置の製造方法を示す断面図である。 図９（ａ）から図９（ｄ）は、実施例４に係る半導体装置の製造方法を示す断面図（その１）である。 図１０（ａ）から図１０（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図（その２）である。 図１１（ａ）から図１１（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図（その３）である。

まず、比較例１を参照し、ビアミドル法の問題点について説明する。図１（ａ）から図１（ｃ）は、比較例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）に示すように、半導体基板１０の第１面１１にトランジスタ等を含むトランジスタ領域５０を形成する。半導体基板１０に第１面１１から穴を形成する。穴内に貫通電極２０を埋め込む。半導体基板１０の第１面１１上に多層配線５２を形成する。多層配線５２上に電極２２を形成する。貫通電極２０と電極２２とは多層配線５２内に形成された配線５４により電気的に接続される。

図１（ｂ）に示すように、半導体基板１０を第１面１１の反対の面である第２面１２から研磨する。このとき、貫通電極２０は第２面１２から露出しない。貫通電極２０を研磨すると、貫通電極２０に含まれる銅等の金属元素により半導体装置を製造する環境が汚染されるためである。半導体装置を製造する環境が汚染されると、半導体基板１０内に金属元素が拡散し、トランジスタの特性等を劣化させる可能性がある。

図１（ｃ）に示すように、半導体基板１０の第２面１２をエッチングすることにより、貫通電極２０を第２面１２から露出させる。

比較例１のようなビアミドル法では、図１（ｃ）において、貫通電極２０を露出させる工程が複雑である。例えば、半導体基板１０の第２面１２をエッチングするため、半導体基板１０の厚さの制御が難しくなる。上記問題点はビアファースト法でも同様である。

次に、比較例２を参照し、ビアラスト法の問題点について説明する。図２（ａ）から図２（ｄ）は、比較例２に係る半導体装置の製造方法を示す断面図である。図２（ａ）に示すように、半導体基板１０の第１面１１にトランジスタ領域５０、多層配線５２および電極２２を形成する。多層配線５２と半導体基板１０との間には、酸化シリコン膜等の絶縁膜５６が形成されている。

図２（ｂ）に示すように、半導体基板１０の第２面１２を研磨することにより、半導体基板１０を薄膜化する。図２（ｃ）に示すように、半導体基板１０の第２面１２から半導体基板１０を貫通する貫通孔５８を形成する。このとき、絶縁膜５６にも貫通孔５８を形成する。図２（ｄ）に示すように、貫通孔５８内に貫通電極２０を形成する。貫通電極２０と電極２２とは、配線５４を介し電気的に接続する。

比較例２のようなビアラスト法では、比較例１のように、貫通電極２０を第２面１２から露出させる工程を用いなくてもよい。しかしながら、図２（ｃ）において、アスペクト比の高い貫通孔５８の底面の絶縁膜５６に貫通孔５８を形成することになる。アスペクト比の高い貫通孔５８の底面の絶縁膜５６を安定にエッチングすることは難しい。絶縁膜５６に貫通孔５８を安定に形成しようとすると、貫通孔５８のアスペクト比を低くすることになる。また、ビアラスト法では、半導体基板１０の第２面１２を研磨する際に、第１面１１が例えば有機系仮止剤（テンポラリー接着剤）を用い支持基板に仮止めされている。有機系仮止剤は比較的低温（例えば２５０℃以上）で劣化する。このため、比較例２では、貫通孔５８および貫通電極２０を比較的低い温度で形成することとなる。このため、プロセス的な制限が多く、この観点からも貫通電極２０の高アスペクト化が難しくなる。

以上のように、ビアミドル法またはビアファースト法では、貫通電極２０を第２面１２から露出することが難しい。ビアラスト法では、高アスペクト比の貫通電極２０を形成することが難しい。

以下の実施例では、上記課題を解決し、アスペクト比の高い貫通電極を、簡単な工程で形成することができる。

図３（ａ）から図３（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３（ａ）に示すように、半導体基板１０の第１面１１にトランジスタ等を含むトランジスタ領域５０を形成する。半導体基板１０に第１面１１から穴を形成する。穴内に貫通電極２０ａを埋め込む。貫通電極２０ａは、例えば銅または金属シリサイド等の導電体を含む。

図３（ｂ）に示すように、半導体基板１０の第１面１１上に多層配線５２を形成する。多層配線５２は、複数の絶縁層と配線層とが交互に積層した構造である。絶縁層は例えば酸化シリコン層であり、配線層は銅層等の導電層である。多層配線５２とトランジスタ領域５０内のトランジスタ等により回路が形成される。多層配線５２上に電極２２を形成する。電極２２は、銅層等の導電層である。電極２２と貫通電極２０ａとは、多層配線５２内の配線５４を介し電気的に接続されている。

図３（ｃ）に示すように、半導体基板１０の第２面１２を研磨する。これにより、半導体基板１０が薄膜化される。半導体基板１０の厚さは、第２面１２から貫通電極２０が露出しない程度とする。

図３（ｄ）に示すように、半導体基板１０の第２面１２から、貫通電極２０に接続するように穴を形成する。穴内に貫通電極２０ｂを形成する。貫通電極２０ｂは、例えば銅または金属シリサイドを含む。貫通電極２０ａと２０ｂとから半導体基板１０を貫通する貫通電極２０が形成される。貫通電極２０ａおよび２０ｂの高さをそれぞれ高さＨ１および高さＨ２とする。貫通電極２０ａおよび２０ｂの幅（貫通電極２０ａおよび２０ｂの上から見た形状が円形の場合直径）をそれぞれＷ１およびＷ２とする。なお、幅Ｗ１およびＷ２は、貫通電極２０ａと２０ｂとが接する面で規定する。高さＨ２は高さＨ１より小さい。幅Ｗ２は幅Ｗ１より小さい。

図３（ｅ）に示すように、半導体基板１０の第２面１２に、貫通電極２０に接続するように電極２４を形成する。これにより、貫通電極２０を有する半導体チップ１００が完成する。半導体チップ１００を積層することにより、３次元集積回路を形成することもできる。

図４（ａ）から図６（ｃ）は、実施例１に係る貫通電極の形成方法を示す断面図である。図４（ａ）に示すように、図３（ａ）のトランジスタ領域５０を形成した後、半導体基板１０の第１面１１に開口４２を有するマスク４０を形成する。マスク４０は、例えばフォトレジストである。図４（ｂ）に示すように、マスク４０をマスクに半導体基板１０をエッチングし、穴１３を形成する。穴１３の形成は、例えばディープＲＩＥ（Reactive Ion Etching）法を用いる。

図４（ｃ）に示すように、穴１３の内面を覆うように半導体基板１０上に絶縁膜１４を形成する。絶縁膜１４は、酸化シリコン（ＳｉＯ_２）膜である。絶縁膜１４としては、例えば酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはポリイミド膜、またはこれらを積層した膜を用いることもできる。絶縁膜１４の形成は、例えばＣＶＤ（Chemical Vapor Deposition）法または熱酸化法を用いる。図４（ｄ）に示すように、絶縁膜１４の内面を覆うように絶縁膜１４上に金属膜１９ａを形成する。金属膜１９ａは、例えばＣｕ（銅）である。金属膜１９ａは、例えば電解メッキ法を用い形成する。金属膜１９ａにより、貫通電極２０ａが形成される。

図５（ａ）に示すように、図３（ｂ）において説明したように、半導体基板１０上に多層配線５２および電極２２を形成する。電極２２は多層配線５２内の配線５４を介し貫通電極２０ａと電気的に接続されている。

図５（ｂ）に示すように、図３（ｃ）において説明したように、半導体基板１０の第２面１２を研磨する。貫通電極２０ａは第２面１２から露出しないようにする。図５（ｃ）に示すように、半導体基板１０の第２面１２に絶縁膜３０を形成する。絶縁膜３０は、例えば第２面１２側から酸化窒化シリコン膜および酸化シリコン膜を形成する。絶縁膜３０としては、例えば酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜、またはこれらを積層した膜を用いることができる。絶縁膜３０の形成は、例えばＣＶＤ法を用いる。絶縁膜３０に開口３５を形成する。開口３５を有する絶縁膜３０をマスクに半導体基板１０に穴３２を形成する。これにより、穴３２は開口３５により画定される。このとき、貫通電極２０ａ下の絶縁膜１４に穴３２により画定される開口３３が形成される。穴３２および開口３３の形成は、例えばディープＲＩＥ法を用いる。図５（ｄ）に示すように、開口３３内の金属膜１９ａの下面、穴３２および開口３３および３５の内面、並びに絶縁膜３０の下面に絶縁膜３４を形成する。絶縁膜３４は、例えば酸化シリコン膜である。絶縁膜３４としては、例えば酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜、またはこれらを積層した膜を用いることができる。

図６（ａ）に示すように、絶縁膜３４を全面エッチングする。これにより、開口３３内の金属膜１９ａの下面および絶縁膜３０の下面に形成された絶縁膜３４が除去される。穴３２、開口３３および３５の側面には絶縁膜３４が残存する。穴１３と３２により、半導体基板１０を貫通する貫通孔が形成される。図６（ｂ）に示すように、穴３２、開口３３および３５の内面を覆うように金属膜１９ｂを形成する。金属膜１９ｂは、例えば銅である。金属膜１９ｂは、例えば電解メッキ法を用い形成する。金属膜１９ｂにより、貫通電極２０ｂが形成される。貫通電極２０ａおよび２０ｂにより、半導体基板１０を貫通する貫通電極２０が形成される。図６（ｃ）に示すように、貫通電極２０ｂに接続する電極２４ａを形成する。電極２４ａは、絶縁膜３０の下面に形成された金属膜１９ｂの一部を用いてもよい。また、電極２４ａは、絶縁膜３０の下面に形成された金属膜１９ｂを除去した後に、別の金属膜から形成してもよい。

実施例１によれば、図４（ｂ）のように、半導体基板１０の第１面１１から半導体基板１０に穴１３（第１穴）を形成する。図４（ｄ）のように、穴１３内に貫通電極２０ａ（第１貫通電極）を形成する。図５（ｃ）のように、半導体基板１０の第２面１２から半導体基板１０に、穴１３に連結する穴３２（第２穴）を形成する。図６（ｂ）のように、穴３２内に貫通電極２０ｂ（第２貫通電極）を形成する。

穴１３および貫通電極２０ａを第１面１１から形成することにより、穴１３および貫通電極２０ａの形成を、比較例２に比べ高温で行なうことができる。よって、比較例２より貫通電極２０ａのアスペクト比を高くできる。例えば、第１面１１に形成された絶縁膜５６（図２（ｃ）参照）をアスペクト比の高い穴５８の底でエッチングしなくともよい。また、穴３２および貫通電極２０ｂを第２面１２から形成することにより、貫通電極２０ａを第２面１２から露出させなくともよい。よって、比較例１のように、貫通電極２０ａに含まれる金属元素の汚染を抑制するための複雑な工程を用いなくてもよい。よって、アスペクト比の高い貫通電極２０を、簡単な工程で形成することができる。

さらに、図３（ｄ）および図６（ｃ）のように、貫通電極２０ａと２０ｂとが連結する領域において、貫通電極２０ｂの幅Ｗ２を貫通電極２０ａの幅Ｗ１より小さくする。仮に幅Ｗ２がＷ１より大きいと、貫通電極２０ａの横に貫通電極２０ｂが形成されてしまう。これにより、例えば貫通電極２０と半導体基板１０とが電気的に短絡してしまう。実施例１によれば、幅Ｗ２がＷ１より小さいため。貫通電極２０と半導体基板１０とが電気的に短絡することを抑制できる。幅Ｗ１は幅Ｗ２の１．５倍以上が好ましく、２倍以上がより好ましい。幅Ｗ２は幅Ｗ１より１００ｎｍ以上小さいことが好ましく、２μｍ以上小さいことがより好ましい。

さらに、穴１３および貫通電極２０ａの形成は、比較的高温で行なえる。このため、プロセスの制限が少ない。また、絶縁膜（例えば図２（ｃ）の絶縁膜５６）をアスペクト比の高い穴（例えば図２（ｃ）の貫通孔５８）の底でエッチングしなくてよい。よって、穴１３は、アスペクト比を高くできる。一方、穴３２および貫通電極２０ｂの形成は、比較的低温で行なう。このため、プロセスの制限が多い。また、図６（ｂ）のように、穴３２内の絶縁膜３４をエッチングする際に、穴３２のアスペクト比が高いと、絶縁膜３４がエッチングできない。そこで、図３（ｄ）および図６（ｃ）のように、穴１３の高さＨ１（すなわち貫通電極２０ａの高さ）を、穴３２の高さＨ２（すなわち貫通電極２０ｂ）より大きくする。これにより、アスペクト比の高い貫通電極を、簡単な工程で形成することができる。高さＨ１は高さＨ２の２倍以上が好ましく、５倍以上がより好ましく、１０倍以上がさらに好ましい。

さらに、図６（ｂ）のように、貫通電極２０ａを形成した後、穴３２を形成する前に、半導体基板１０の第２面１２を研磨することにより、貫通電極２０ａが第２面１２から露出しないように半導体基板１０を薄化する。このように、半導体基板１０を薄化しても、貫通電極２０ａが露出しないため、比較例１のような貫通電極２０ａの金属元素に起因した汚染を抑制できる。

さらに、図４（ｃ）のように、穴１３内に絶縁膜１４（第１絶縁膜）を形成する。図４（ｄ）のように、絶縁膜１４内に貫通電極２０ａを形成する。図５（ｃ）のように、半導体基板１０の第２面１２に開口３５（第１開口）を有する絶縁膜３０（第２絶縁膜）を形成する。絶縁膜３０をマスクに、半導体基板１０に穴３２を絶縁膜１４に開口３３（第２開口）を形成する。図５（ｄ）のように、穴３２、開口３５および３３の側面、開口３３の底面並びに絶縁膜３０の下面に絶縁膜３４（第３絶縁膜）を形成する。図６（ａ）のように、穴３２、開口３５および３３の側面の絶縁膜３４を残存させ、開口３３の底面の絶縁膜１４を除去する。図６（ｂ）のように、絶縁膜３４内に貫通電極２０ｂを形成する。このように、絶縁膜１４と３４とを別にエッチングすることにより、一度にエッチングする開口３３の底面の絶縁膜を薄くできる。よって、アスペクト比の高い穴３２を形成できる。

実施例２は、貫通電極２０ａに金属シリサイド膜を用いる例である。図７（ａ）から図７（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図である。まず、実施例１の図４（ａ）から図４（ｃ）と同様に、半導体基板１０に形成した穴１３内に絶縁膜１４を形成する。図７（ａ）に示すように、絶縁膜１４の内面を覆うように絶縁膜１４上に金属膜１６を形成する。金属膜１６は、例えばＮｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、またはＷ（タングステン）である。金属膜１６は、例えば無電解メッキ法またはＣＶＤ法を用い形成する。

図７（ｂ）に示すように、金属膜１６の内面を覆うように、シリコン膜１８を形成する。シリコン膜１８は、例えば多結晶または非晶質シリコン膜である。シリコン膜１８は、例えばＣＶＤ法を用い形成する。シリコン膜１８には、低抵抗化のための不純物を含んでもよい。穴１３はシリコン膜１８により埋め込まれる。

図７（ｃ）に示すように、半導体基板１０を熱処理する。これにより、金属膜１６とシリコン膜１８とが反応し、金属膜１６とシリコン膜１８との間に金属シリサイド膜１７が形成される。金属シリサイド膜１７は、金属膜１６を構成する金属のシリサイドである。熱処理温度は、金属膜１６とシリコン膜１８とが反応する温度であり、例えば５００℃から６００℃である。半導体基板１０内の金属膜１６、金属シリサイド膜１７およびシリコン膜１８により貫通電極２０ａが形成される。図７（ｄ）に示すように、実施例１の図５（ａ）から図６（ｃ）の工程を行なうことにより、半導体基板１０の第１面１１上に多層配線５２を、多層配線５２上に電極２２を形成する。半導体基板１０の第２面１２上に電極２４ａを形成する。その他の半導体装置の製造方法は実施例１と同じであり、説明を省略する。

銅または金のような金属は、低抵抗であるが、半導体基板１０に拡散すると、トランジスタ等の特性を劣化させる汚染物質となる。貫通電極２０ａが形成された後、多層配線５２が形成される。このため、多層配線５２の形成過程における熱処理により、銅等が半導体基板１０に拡散しやすくなる。また、貫通電極２０ａのアスペクト比が高くなると、銅等の拡散防止のための拡散防止膜のカバレッジが悪くなる。さらに、貫通電極２０ａはトランジスタ領域５０に近く、銅等の汚染によるトランジスタへの影響が大きくなる。

そこで、貫通電極２０ａに、貫通電極２０ａの貫通方向に延伸する金属シリサイド膜１７を形成する。これにより、半導体基板１０への汚染が抑制される。絶縁膜１４により貫通電極２０ａの幅を規定できる。さらに、金属シリサイド膜１７により貫通電極２０ａの抵抗を低くできる。例えば、貫通孔内に形成した金属膜に比べ、金属シリサイド膜１７の抵抗は低くなる。さらに、シリコン膜１８は、金属膜１６に比べ埋め込み性がよい。よって、シリコン膜１８により、貫通孔内を埋め込むことができる。以上により、アスペクト比の高い貫通電極２０ａを形成できる。なお、貫通電極２０ａの金属膜１６は残存していなくてもよい。また、貫通電極２０ａは、絶縁膜１４側からシリコン膜、金属シリサイド膜および金属膜により形成されていてもよい。

さらに、貫通電極２０ｂは、多層配線５２を形成するときの熱処理を経ない。また、貫通電極２０ｂは貫通電極２０ａよりアスペクト比が低い。さらに、貫通電極２０ｂはトランジスタ領域５０より遠い。これらにより、貫通電極２０ｂを銅または金で形成することができる。これにより、貫通電極２０ｂの抵抗を低くできる。

実施例３は、金属シリサイドからなる貫通電極２０ａの例である。図８（ａ）から図８（ｄ）は、実施例３に係る半導体装置の製造方法を示す断面図である。実施例１の図４（ａ）から図４（ｃ）と同様に、半導体基板１０に形成した穴１３内に絶縁膜１４を形成する。図８（ａ）に示すように、絶縁膜１４の内面を覆うようにシリコン膜１８を形成する。シリコン膜１８の形成方法は実施例２の図７（ｂ）と同様である。図８（ｂ）に示すように、シリコン膜１８の内面を覆うように金属膜１６を形成する。金属膜１６の形成方法は実施例２の図７（ａ）と同様である。穴１３は金属膜１６により埋め込まれる。

図８（ｃ）に示すように、半導体基板１０を熱処理することにより、金属膜１６とシリコン膜１８とが反応して金属シリサイド膜１７ａが形成される。熱処理の方法は、実施例２の図７（ｃ）と同様である。図８（ｄ）に示すように、実施例２の図５（ａ）から図６（ｃ）の工程を行なう。このとき、貫通電極２０ｂは、図８（ａ）から図８（ｃ）と同様に方法により、金属シリサイド膜１７ｂとする。その他の半導体装置の製造方法は実施例１と同じであり、説明を省略する。

実施例３によれば、貫通電極２０ａが金属シリサイド電極であるため、実施例２に比べ、貫通電極２０ａの抵抗を低くできる。また、銅等による汚染を抑制できる。貫通電極２０ｂを金属シリサイド電極で形成したが、貫通電極２０ｂは銅等の金属電極でもよい。

図９（ａ）から図１１（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。図９（ａ）に示すように、半導体基板１０の第１面１１に開口４２を有するマスク４０を形成する。開口４２は、上から見て貫通電極を形成する領域を囲む閉じた線状（例えばリング状）に形成する。図９（ｂ）に示すように、マスク４０をマスクに半導体基板１０をエッチングし、溝４４を形成する。溝４４の形成は、例えばディープＲＩＥ法を用いる。

図９（ｃ）に示すように、半導体基板１０の上および溝４４内に絶縁膜１４を形成する。絶縁膜１４は、例えば酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜、またはこれらを積層した膜であり、ＣＶＤ法または熱酸化法を用い形成する。図９（ｄ）に示すように、溝４４で囲まれた領域の中心付近の絶縁膜１４および半導体基板１０に穴４６を形成する。穴４６の形成は、例えばディープＲＩＥ法を用いる。

図１０（ａ）に示すように、絶縁膜１４上および穴４６内に金属膜１６を形成する。金属膜１６は、例えばＮｉ、Ｃｏ、ＴｉまたはＷであり、無電解メッキ法またはＣＶＤ法を用い形成する。図１０（ｂ）に示すように。半導体基板１０上の絶縁膜１４および金属膜１６を例えばＣＭＰ法を用い除去する。半導体基板１０の第１面１１上に多層配線５２を形成する。多層配線５２上に電極２２を形成する。図１０（ｃ）に示すように、半導体基板１０の第２面１２を研磨する。このとき、絶縁膜１４が第２面１２から露出する。半導体基板１０の第２面１２に絶縁膜３０を形成する。絶縁膜３０は、例えば酸化シリコン膜、窒化シリコン膜または酸化窒化シリサイド膜、またはこれらを積層した膜あり、ＣＶＤ法または熱酸化法により形成する。

図１１（ａ）に示すように、半導体基板１０を熱処理する。これにより、金属膜１６と半導体基板１０とが反応し、金属シリサイド膜１７からなる貫通電極２０ａが形成される。このとき、絶縁膜１４内に半導体基板１０が一部残存してもよい。図１１（ｂ）に示すように。絶縁膜３０に穴３２を例えばＲＩＥ法を用い形成する。図１１（ｃ）に示すように、穴３２に埋め込まれるように、金属膜１９を形成する。金属膜１９は、例えば銅であり、電界めっき法を用い形成する。穴３２内の金属膜１９は貫通電極２０ｂとなる。また、絶縁膜３０下の金属膜１９から電極２４ａを形成する。その他の半導体装置の製造方法は実施例１と同じであり、説明を省略する。

実施例４によれば、図９（ｂ）のように、半導体基板１０に上からみて貫通電極となる領域を囲む溝４４を半導体基板１０の第１面１１から形成する。図９（ｃ）のように、溝４４内に絶縁膜１４を形成する。図１０（ｂ）のように、半導体基板１０内に金属膜１６を埋め込む。図１１（ａ）のように、金属膜１６と半導体基板１０とから金属シリサイド膜１７を形成することにより、絶縁膜１４の内側に貫通電極２０ａを形成する。図１０（ｃ）のように、半導体基板１０の第２面１２を、絶縁膜１４が露出するように研磨する。研磨した第２面１２に絶縁膜３０を形成する。図１１（ｃ）のように、絶縁膜３０を貫通して貫通電極２０ｂを形成し、貫通電極２０ａに連結する。このような構成において、貫通電極２０ａと２０ｂとが連結する領域における貫通電極２０ｂの幅Ｗ２が貫通電極２０ａの幅Ｗ１より小さい。このように、幅Ｗ２がＷ１より小さいため。貫通電極２０ｂと半導体基板１０とが電気的に短絡することを抑制できる。また、絶縁膜１４および３０により、金属シリサイド膜１７が形成される範囲を画定させることができる。

図１０（ｃ）において、金属膜１６は第２面１２まで達していてもよい。しかしながら、金属膜１６が露出しないように第２面１２を研磨することにより、金属膜１６に含まれる金属元素による汚染を抑制できる。

図１０（ｃ）のように、金属膜１６が露出しないように第２面１２を研磨し、その後、図１１（ａ）のように、金属シリサイド膜１７を形成する。これにより、図１０（ｃ）において、金属膜１６が第２面１２に達していなくとも、その後、金属シリサイド膜１７を第２面１２まで形成することができる。

金属シリサイド膜１７が第２面１２に達していない場合、図１１（ｂ）において、穴３２を形成する際に、穴３２が金属シリサイド膜１７に達するように、半導体基板１０の下部を除去することになる。図１１（ａ）のように、金属シリサイド膜１７が、第２面１２に達することにより、図１１（ｂ）において、穴３２を形成する際に、半導体基板１０を除去しなくともよくなる。

図１０（ｂ）の多層配線５２の形成前に図１１（ａ）の金属シリサイド膜１７の形成を行なってもよい。この場合、図１０（ｃ）の基板１０の研磨により、金属シリサイド膜１７が露出することになる。

また、実施例１から実施例４として、半導体基板にトランジスタが形成された半導体チップを例に説明したが、シリコンインターポーザ等の半導体基板を用いたインターポーザでもよい。

半導体チップに形成される貫通電極においては、例えば、高さ（半導体基板１０の厚さ）が１０μｍから１００μｍであり、幅が１μｍから１０μｍである。インターポーザに形成される貫通電極は、例えば高さが１００μｍから５００μｍであり、幅が１０μｍから５０μｍである。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 半導体基板
１１ 第１面
１２ 第２面
１３、３２、４６ 穴
１４、３０、３４、５６ 絶縁膜
１６、１９、１９ａ、１９ｂ 金属膜
１７、１７ａ、１７ｂ 金属シリサイド膜
１８ シリコン膜
２０、２０ａ、２０ｂ 貫通電極
２２、２４、２４ａ 電極
３３、３５、４２ 開口
４０ マスク
４４ 溝
５０ トランジスタ領域
５２ 多層配線
５４ 配線

Claims (8)

1. 第１面と前記第１面と反対の面である第２面とを有する半導体基板の前記第１面に形成
   された第１貫通電極と、
   前記半導体基板の前記第２面に形成され、前記第１貫通電極に連結し、前記第１貫通電
   極に連結する領域における幅は、前記第１貫通電極の前記領域における幅より小さい第２
   貫通電極と、
   を具備し、
   前記第１貫通電極は、前記第１面から前記半導体基板に形成された第１穴内に形成され
   ており、
   前記第２貫通電極は、前記第２面から前記半導体基板に形成された第２穴内に形成され
   ており、
   前記第１穴と前記第１貫通電極との間に形成され、前記第２穴により画定された第２開
   口を有する第１絶縁膜と、
   前記半導体基板の前記第２面に形成され、前記第２穴を画定する第１開口を有する第２
   絶縁膜と、
   前記第１開口、前記第２穴および前記第２開口の側面に形成された第３絶縁膜と、
   を具備し、
   前記第２貫通電極は、前記第３絶縁膜の内面に形成されていることを特徴とする半導体装置。
2. 前記第２貫通電極の高さは、前記第１貫通電極の高さより小さいことを特徴とする請求
   項１記載の半導体装置。
3. 前記第１貫通電極は、前記第１貫通電極の貫通方向に延伸する金属シリサイド膜を含む
   ことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１面は回路が形成された面であることを特徴とする請求項１から３のいずれか一
   項記載の半導体装置。
5. 半導体基板の第１面から前記半導体基板に第１穴を形成する工程と、
   前記第１穴内に第１貫通電極を形成する工程と、
   前記半導体基板の前記第１面と反対の面である第２面から前記半導体基板に、前記第１
   穴に連結し、前記第１穴に連結する領域における幅は、前記第１穴の前記領域における幅
   より小さい第２穴を形成する工程と、
   前記第２穴内に第２貫通電極を形成する工程と、
   を含み、
   前記第１穴を形成する工程は、前記第１穴内に第１絶縁膜を形成する工程を含み、
   前記第１貫通電極を形成する工程は、前記第１絶縁膜内に前記第１貫通電極を形成する
   工程を含み、
   前記第２穴を形成する工程は、
   前記半導体基板の前記第２面に第１開口を有する第２絶縁膜を形成する工程と、
   前記第２絶縁膜をマスクに、前記半導体基板に前記第２穴を、前記第１絶縁膜に第２開
   口を、形成する工程と、
   前記第２穴、前記第１開口および前記第２開口の側面、前記第２開口の底面、並びに前
   記第２絶縁膜の表面に第３絶縁膜を形成する工程と、
   前記第２穴、前記第１開口および前記第２開口の側面の前記第３絶縁膜を残存させ、前
   記第２開口の底面の前記第３絶縁膜を除去する工程と、を含み、
   前記第２貫通電極を形成する工程は、前記第３絶縁膜内に前記第２貫通電極を形成する
   工程を含むことを特徴とする半導体装置の製造方法。
6. 前記第１貫通電極を形成する工程の後、かつ前記第２穴を形成する工程の前に、前記半
   導体基板の第２面を研磨することにより、前記第１貫通電極が前記第２面から露出しない
   ように前記半導体基板を薄化する工程を含むことを特徴とする請求項５記載の半導体装置
   の製造方法。
7. 半導体基板に上からみて貫通電極となる領域を囲む溝を前記半導体基板の第１面から形
   成する工程と、
   前記溝内に第１絶縁膜を形成する工程と、
   前記領域の半導体基板内に金属膜を埋め込む工程と、
   前記金属膜と前記領域内の半導体基板とから金属シリサイド膜を形成することにより、
   前記第１絶縁膜の内側に第１貫通電極を形成する工程と、
   前記半導体基板の前記第１面と反対の面である第２面を、前記第１絶縁膜が露出するよ
   うに研磨する工程と、
   前記研磨した前記第２面に第２絶縁膜を形成する工程と、
   前記第２絶縁膜を貫通し、前記第１貫通電極に連結し、前記第１貫通電極と連結する領
   域における幅が前記第１貫通電極の前記領域における幅より小さい第２貫通電極を形成す
   る工程と、
   を含むことを特徴とする半導体装置の製造方法。
8. 前記研磨する工程は、前記金属膜が露出しないように前記第２面を研磨する工程であり
   、
   前記第１貫通電極を形成する工程は、前記研磨する工程の後に行なわれることを特徴と
   する請求項７記載の半導体装置の製造方法。
   

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