JP2016048743A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ビア・ファースト方式とビア・ラスト方式の両方のプロセス温度制約の問題を回避し、貫通電極（ＴＳＶ）形成の信頼性向上、また、ＴＳＶ微細化に伴うＴＳＶ寄生容量低減が可能なＴＳＶの製造方法及びその構造を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１の第１面１Ａから、基板に環状の孔部３を形成し、絶縁膜４を孔部３に埋め込んで絶縁リング４Ｒを形成する工程、基板の絶縁リングで囲まれた領域の上方に配線５を形成する工程、半導体基板１の第２面から、基板の厚さを絶縁リングの底部が露出するまで削減する工程、第２面から、絶縁リングに囲まれた領域の半導体層を除去して絶縁リングの内壁面を露出させると共に、配線に到達する貫通孔１３を形成する工程、貫通孔内部に導電体を埋め込んで貫通電極１４を形成する工程、とを含む。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、詳しくは、基板貫通電極（ＴＳＶ：Through Substrate Via、Through Silicon Viaともいう）構造を有する半導体装置及びその製造方法に関する。

近年、三次元スタックパッケージ技術として、ＴＳＶ技術が注目されている。このＴＳＶとは、チップに小さな穴を開け、そこに金属を充填することによってサンドイッチ状に積み重ねた複数のチップを電気的にこのＴＳＶで接続する半導体装置の実装技術の一つである。複数のチップをワイヤボンディングで接続する従来の手法に比べて、配線距離を大幅に短縮でき、高速化、省電力化、小型化などの面で有利である。

ＴＳＶの形成方法としては、例えば、特許文献１に開示されるように、素子形成面からＳｉ基板に所定深さのプラグを埋込み、裏面を研削してプラグを露出させる、いわゆるビア・ファースト（Via First:素子形成前または素子形成後のビア・ミドル（Via Middle）を含む）に属する方式や、特許文献２に開示されるように、裏面研削後に、裏面からプラグを形成する、いわゆるビア・ラスト（Via Last）に属する方式がある。

特開２００９−０４３７７９公開公報 特開２０１０−１８６８７０公開公報

しかしながら、どちらの方式にも、ウエハプロセス温度の制約に対して長所と短所とがある。例えば、ビア・ミドル方式では、後の配線工程のサーマルバジェットによるプラグ材（Ｃｕ）膨れ、配線層の破壊の問題は深刻である。一方、ビア・ラスト方式では、素子形成面を接着剤で所定の保持具に固定して、研削及びＴＳＶ形成を行うが、接着剤の温度制約により、低温でかつ質の良い絶縁膜が要求される。しかしながら、低温での成膜はビア内への被覆性が不十分となり、ＴＳＶの微細化やＴＳＶ寄生容量削減が困難となっている。特に低温での成膜では、絶縁膜が貫通孔上端部に厚く形成され、オーバーハング形状になりやすく、導体プラグ形成時のスパッタ法によるバリア膜及びシード膜の形成や、めっき法による導体プラグの形成が困難となる。

そこで、本発明では、これら両方のプロセス温度制約の問題を回避し、ＴＳＶ形成の信頼性向上、また、ＴＳＶ微細化に伴うＴＳＶ寄生容量低減が可能なＴＳＶの製造方法及びその構造を提供する。

すなわち、本発明の一実施形態に係る半導体装置の製造方法は、
半導体基板の第１面から、前記半導体基板に環状の孔部を形成し、絶縁膜を該孔部に埋め込んで絶縁リングを形成する工程、
前記半導体基板の前記絶縁リングで囲まれた領域の上方に、配線層を形成する工程、
前記半導体基板の第１面と反対の第２面から、前記半導体基板の厚さを前記絶縁リングの底部が露出するまで削減する工程、
前記半導体基板の第２面から、前記絶縁リングに囲まれた領域の半導体層を除去して前記絶縁リングの内壁面を露出させると共に、前記配線層の一部に到達する貫通孔を形成する工程、
前記貫通孔内部に導電体を埋め込んで貫通電極を形成する工程、
とを含むことを特徴とする。

また、本発明の別の実施形態によれば、
半導体基板の第１面から反対の第２面に貫通して形成された絶縁リングと、
前記絶縁リングの内壁に接して形成された貫通電極と
を有する半導体装置であって、
前記絶縁リング内に前記半導体基板の厚み方向に延伸したエアギャップを有することを特徴とする半導体装置が提供される。

本発明の一実施形態によれば、ビア・ファースト方式（ビア・ミドルを含む）とビア・ラスト方式の両方のプロセス温度制約の問題を回避し、ＴＳＶ形成の信頼性向上、また、ＴＳＶ微細化に伴うＴＳＶ寄生容量低減が可能となる。

実施形態例１に係る半導体装置の製造工程を説明する工程断面図。 実施形態例２に係る半導体装置の製造工程を説明する工程断面図。

以下、本発明の実施形態例について図面を参照して説明するが、本発明はこれらの実施形態例のみに限定されるものではない。

実施形態例１
図１（ａ）〜図１（ｇ）は、本実施形態例に係る半導体装置の製造工程を説明する工程断面図であり、特にＴＳＶ形成領域を示す。

まず、半導体基板１の第１面１Ａ上にＴＳＶ形成領域以外の領域に不図示の半導体素子等を形成し、バルク層間膜２を形成する。その後、バルク層間膜２から半導体基板１の所定の深さまでの環状の孔部３を形成する（図１（ａ））。環状の孔部３の平面形状は円形、矩形、その他多角形のいずれであっても良い。ここでは、内径１０μｍ、外径１４μｍ（幅約２μｍ）の円形状の孔部３を形成した。孔部３の深さは、半導体基板１の第１面１Ａから約４０μｍとなる深さとした。孔部３の形成には、バルク層間膜２の異方性エッチングと、絶縁膜と半導体層（Ｓｉ層）とのエッチング選択比が高いボッシュプロセスによるＳｉエッチングとを組み合わせて行った。ボッシュプロセスによるエッチングでは、深い孔部３を垂直形状に形成することが可能となる。なお、絶縁リングを形成する孔部３の内径は、後工程で形成する導体プラグの外径とほぼ同等となる。孔部３の内径は、１０μｍ〜２０μｍの範囲内に形成することが好ましい。

次に、絶縁膜４を孔部３を埋め込んで形成する（図１（ｂ））。ここでは、ＣＶＤ法によりシリコン酸化膜を埋め込んだ。

絶縁膜４を平坦化して絶縁リング４Ｒを形成した後、配線層５及び配線層間膜６を常法により形成する（図１（ｃ））。配線層５には、タングステン等を用いたパッド電極、コンタクトプラグ、Ｃｕ配線、上層のＡｌ配線等が含まれる。

配線層５上を覆うパッシベーション膜７を形成し、さらに上層配線に接続するプラグ８を含む表バンプ９を常法により形成する（図１（ｄ））。以上により第１面１Ａ側の処理が完了する。

次に、表バンプ９の形成された面を接着剤（不図示）を介してウエハサポーティングシステム（Wafer Supporting System：ＷＳＳ）１０に固定して半導体基板の第１面と反対の面の処理を行う。機械研磨（Mechanical Polishing）及び化学機械研磨(Chemical Mechanical Polishing)により絶縁リング４Ｒの底部を露出させる。その際の半導体基板１の露出面を第２面１Ｂとする。第２面１Ｂ上には裏面絶縁膜１１を形成する（図１（ｅ））。なお、図１（ｅ）以降は、第２面１Ｂを紙面の上にして説明する。裏面絶縁膜１１は、シリコン窒化膜とシリコン酸化膜の積層膜とすることができる。

次に、絶縁リング４Ｒで囲まれた半導体基板１の半導体層及びバルク層間膜２を除去するため、リソグラフィによりマスク１２を形成し、裏面絶縁膜１１、半導体基板１及びバルク層間膜２を順次エッチングし、配線層５の下層導体（パッド電極）を露出する貫通孔１３を形成する（図１（ｆ））。貫通孔１３は、絶縁リング４Ｒで囲まれた半導体基板１の半導体層を全て除去して、絶縁リング４Ｒの内壁を露出させている。貫通孔１３の形成は、裏面絶縁膜１１の異方性エッチング、絶縁膜と半導体層（Ｓｉ層）とのエッチング選択比が高いボッシュプロセスによる自己整合的なＳｉエッチング、及びバルク層間膜２の異方性エッチングを組み合わせて行った。

最後に、貫通孔１３内に導電体を埋め込んで貫通電極（導体プラグ）１４を形成する（図１（ｇ））。具体的には、バリア膜及びシード膜（いずれも不図示）をスパッタ法等で形成した後、銅めっきにより導体プラグ１４を形成する。さらに、銅めっき時に不図示のマスクを裏面絶縁膜１１上に形成しておき、裏面バンプ電極１５Ａを形成し、ＮｉＡｕ合金あるいははんだ合金（ＳｎＡｇ等）により接着層１５Ｂを形成することで裏面バンプ１５を形成する。導体プラグ１４と裏面バンプ１５を合わせて貫通電極（ＴＳＶ）という。

その後は、ＷＳＳ１０からウエハを剥離し、それぞれのチップ毎に分割してＴＳＶを有する半導体装置が完成する。

本実施形態例では、絶縁リング４Ａを形成する絶縁膜４形成時には、ＷＳＳ１０への接続等の必要がなく、接着剤の温度制約がないため、比較的高い温度、例えば、３００〜４００℃の温度で良質の絶縁膜を形成することが可能となる。また、絶縁リング４Ｒ内の半導体層を全て除去しているため、寄生容量の発生を低減することが可能となる。また、絶縁リング４Ｒの外周まで含めたＴＳＶの専有面積を小さくすることができる。

実施形態例２
実施形態例１では、環状の孔部３に絶縁膜４を充填して中実構造の絶縁リングを形成していたが、本実施形態例では積極的に孔上端でオーバーハングになる特性を利用し、絶縁リング内に半導体基板の厚み方向に延伸したエアギャップを設ける方法を提供する。

図２（ａ）〜図２（ｇ）は、本実施形態例に係る半導体装置の製造工程を説明する工程断面図であり、実施形態例１と同等の構成には同じ符号を付している。

図１（ａ）と同様に、バルク層間膜２から半導体基板１の所定の深さまでの環状の孔部３を形成する（図２（ａ））。続いて、孔部３上端が孔部内部に空隙４Ｖを残して閉じるように絶縁膜４を成膜する（図２（ｂ））。その後は、実施形態例１と同様に、配線層５及び配線層間膜６形成（図２（ｃ））、表バンプ９形成（図２（ｄ））、裏面研削及び裏面絶縁膜１１形成（図２（ｅ））、貫通孔１３形成（図２（ｆ））、導体プラグ１４及び裏面バンプ１５形成（図２（ｇ））を経て、本実施形態例の半導体装置が完成する。なお、空隙４Ｖは、配線層５形成時や裏面研削などの加工工程中に露出しないように、孔部３の底部での絶縁膜４の厚みや孔部上端での閉じ方などを適宜調整して形成することが好ましい。例えば、カバレッジ性の良い成膜法とカバレッジ性の悪い成膜法とを組み合わせて用いることで、適宜調整することが可能となる。空隙４Ｖを加工中に露出させないことで、導電材料や研磨液、研磨残渣が空隙４Ｖ内に入り込んだり、機械的強度の低下を抑制することができる。また、絶縁リングの幅を拡張することで、機械的強度を確保することもできる。

本実施形態例では、絶縁リング４Ｒにエアギャップとなる空隙４Ｖを設けているので、導体プラグ１４と半導体基板１間の寄生容量をより軽減することができ、さらに高速な回路動作を可能とする。

以上の実施形態例では、絶縁リング４Ｒをバルク層間膜２の形成後に形成するビア・ミドル方式を採用しているが、半導体基板１の処理初期段階で絶縁リング４Ｒを形成するビア・ファースト方式を採用しても良い。その場合、導体プラグ１４の側壁の一部はバルク層間膜２となる。また、ビア・ファースト方式では、絶縁膜４の一部を半導体基板１の熱酸化により形成することも可能となり、より良質の絶縁膜が形成できる。なお、絶縁膜４は、１種の材料に限定されず、例えば、シリコン窒化膜とシリコン酸化膜の積層膜とすることもできる。また、貫通電極となる導体プラグ１４は配線層５の最下層のパッド電極に接続する形態を示したが、最下層の配線層を貫通し、２層目以降の配線層に接続するようにしても良い。

１ 半導体基板
１Ａ 第１面
１Ｂ 第２面
２ バルク層間膜
３ 環状の孔部
４ 絶縁膜
４Ｒ 絶縁リング
４Ｖ 空隙（エアギャップ）
５ 配線層
６ 配線層間膜
７ パッシベーション膜
８ プラグ
９ 表バンプ
１０ ＷＳＳ
１１ 裏面絶縁膜
１２ マスク
１３ 貫通孔
１４ 導体プラグ（貫通電極）
１５ 裏面バンプ
１５Ａ 裏面バンプ電極
１５Ｂ 接着層

Claims (10)

1. 半導体基板の第１面から、前記半導体基板に環状の孔部を形成し、絶縁膜を該孔部に埋め込んで絶縁リングを形成する工程、
   前記半導体基板の前記絶縁リングで囲まれた領域の上方に、配線層を形成する工程、
   前記半導体基板の第１面と反対の第２面から、前記半導体基板の厚さを前記絶縁リングの底部が露出するまで削減する工程、
   前記半導体基板の第２面から、前記絶縁リングに囲まれた領域の半導体層を除去して前記絶縁リングの内壁面を露出させると共に、前記配線層の一部に到達する貫通孔を形成する工程、
   前記貫通孔内部に導電体を埋め込んで貫通電極を形成する工程、
   とを含むことを特徴とする半導体装置の製造方法。
2. 前記絶縁リングを形成する工程において、前記環状の孔部内部に前記絶縁膜を充填して中実構造の絶縁リングを形成する請求項１に記載の半導体装置の製造方法。
3. 前記絶縁リングを形成する工程において、前記環状の孔部上端が孔部内部に空隙を残して閉じるように前記絶縁膜を形成し、前記半導体基板の厚み方向に延伸したエアギャップを有する絶縁リングを形成する請求項１に記載の半導体装置の製造方法。
4. 前記絶縁リングは、前記半導体基板の第１面上に形成されたバルク層間膜を貫通して形成される請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記配線層は、前記バルク層間膜上に形成される請求項４に記載の半導体装置の製造方法。
6. 前記配線層に電気的に接続され、前記半導体基板の第１面側外部に露出した第１バンプを形成する工程を有する請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
7. 前記貫通電極は、前記絶縁リングの内壁に接して形成される導体プラグと、前記半導体基板の第２面の外部に露出する第２バンプとを含む請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
8. 半導体基板の第１面から反対の第２面に貫通して形成された絶縁リングと、
   前記絶縁リングの内壁に接して形成された貫通電極と
   を有する半導体装置であって、
   前記絶縁リング内に前記半導体基板の厚み方向に延伸したエアギャップを有することを特徴とする半導体装置。
9. 前記半導体基板の第１面上にバルク層間膜と、該バルク層間膜上に配線層を有し、前記貫通電極は該配線層に接続されている請求項８に記載の半導体装置。
10. 前記絶縁リングは、前記バルク層間膜を貫通して形成されている請求項９に記載の半導体装置。

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