JP2016219693A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置を、半導体基板1と、半導体基板の表面側に設けられた配線層2と、半導体基板の裏面側から半導体基板を貫通し、配線層に含まれる配線2Xに接続される貫通電極3と、配線層に含まれる配線の貫通電極に接続される部分に貫通電極の側へ突出するように設けられ、貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分4A,4Bを含む応力緩和部4とを備えるものとする。
【選択図】図1
Description
これらの3次元実装や2.5次元実装では、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するのにフリップチップ接続が用いられる。
しかしながら、突起部を構成する材料の熱膨張係数が貫通電極の材料の熱膨張係数よりも大きいと、貫通電極と配線との接続部の界面に生じる応力は緩和されず、接続部の界面で剥離が生じてしまうのを抑制することはできない。
そこで、貫通電極と配線との接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させたい。
本実施形態にかかる半導体装置は、図1(A)に示すように、半導体基板1と、半導体基板1の表面側に設けられた配線層2と、半導体基板1の裏面側から半導体基板1を貫通し、配線層2に含まれる配線2Xに接続される貫通電極3とを備える。なお、図1(A)では、貫通電極3の周囲、即ち、貫通穴の側壁に形成される絶縁層は図示を省略している。また、図1中、符号5Fはゲート電極を示している。
ここでは、応力緩和部4は突起形状(突起状構造)になっている。このため、応力緩和部4を突起部ともいう。
なお、これに限られるものではなく、例えば図2(A)に示すように、配線層2に含まれる配線の中の貫通電極3に接続されるパッド(電極)2Xに、突起形状の応力緩和部4として、貫通電極3の径方向に延び、かつ、直交するように設けられた板状の応力緩和部4Yを設けても良い。また、例えば図2(B)に示すように、配線層2に含まれる配線の中の貫通電極3に接続される複数の配線2Yに、突起形状の応力緩和部4として、柱状の応力緩和部4Xを複数設けても良い。また、例えば図2(C)に示すように、配線層2に含まれる配線の中の貫通電極3に接続される複数の配線2Yに、突起形状の応力緩和部4として、複数の配線2Yに直交する方向へ延びるように設けられた板状の応力緩和部4Zを複数設けても良い。但し、抵抗の増加を抑えながら、応力緩和効果を得るためには、貫通電極3と配線2X,2Yとの接続部の界面に沿う方向のサイズ(例えば直径)を小さくした柱状の応力緩和部4Xを複数設けるのが好ましい。
特に、この応力緩和部4によって、体積の大きい貫通電極3の長さ方向の変形に起因して生じる応力を緩和することができる。つまり、応力緩和部4によって、体積の大きい貫通電極3の長さ方向の変形に起因して生じる応力を貫通電極3と配線2Xとの接続部の界面に沿う方向(面内方向)に逃がすことで、この応力を緩和することができる。これにより、貫通電極3と配線2Xとの接続部(接合部)の界面で剥離が生じてしまうのを抑制することができる。
このように、回路にダメージを与えるのを防止しながら、貫通電極3と配線2Xとの接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させることができる。
そして、応力緩和部4は、素子分離領域5Bを構成する絶縁材料と同一の絶縁材料からなる部分4Aと、絶縁膜5Cの材料と同一の絶縁材料からなる部分4Bとを備える。この場合、応力緩和部4は、先端部に絶縁材料からなる部分4Aを備えることになる。また、応力緩和部4は、複数の絶縁材料からなる部分4A,4Bを備えることになる。この場合、応力緩和部4の素子分離領域5Bを構成する絶縁材料と同一の絶縁材料からなる部分4Aは、素子分離領域5Bと同じ厚さ方向位置に設けられることになる。このため、配線層2に含まれる配線2Xの貫通電極3が接続される部分に貫通電極3の側へ突出するように設けられる応力緩和部4の高さ(突出高さ)を高くすることができる。これにより、応力緩和効果を高めることができる。
ここで、配線2Aとしては、例えば、Cu、Al、CuAl、CuMn、W、Mo、Ruなどからなる配線が用いられる。また、配線2Aは、例えばTi、TiN、Ta、TaN、Co、Ruなどからなるバリア層や例えばNiP、NiPW、CoW、CoWP、Ruなどからなるキャップ層を備えるものとしても良い。また、配線層2を構成する絶縁膜2Bとしては、例えば、酸化シリコン(SiO)、酸窒化シリコン(SiON)、酸炭化シリコン(SiOC)、炭窒化シリコン(SiCN)などからなる膜やこれらのポーラス膜などの絶縁膜が用いられる。
なお、素子分離領域5Bを構成する絶縁材料としては、例えば、酸化シリコン(SiO;例えばSiO2)、窒化シリコン(SiN;例えばSi3N4)などの絶縁材料を用いることができる。また、絶縁膜5Cの材料には、例えば、酸化シリコン(SiO;例えばSiOX)、窒化シリコン(SiN)、酸窒化シリコン(SiON)、フッ素ドープ酸化シリコン[例えばFSG(Fluorosilicate glass)]、リンドープ酸化シリコン[例えばPSG(Phosphosilicate glass)]、ボロンリンドープ酸化シリコン[例えばBPSG(Borophosphosilicate glass)]などの絶縁材料が用いられる。
ところで、上述のように構成しているのは、以下の理由による。
しかしながら、突起部20を構成する材料の熱膨張係数が貫通電極の材料の熱膨張係数よりも大きいと、貫通電極と配線との接続部の界面に生じる応力は緩和されず、接続部の界面で剥離が生じてしまうのを抑制することはできない。この場合、突起部20に生じる応力が大きくなり、接続部の界面での剥離の起点となってしまう場合もある。
本実施形態の半導体装置の製造方法は、表面側に配線層2を備える半導体基板1の裏面側から半導体基板1を貫通し、配線層2に含まれる配線2Xに接続される貫通電極3を形成する領域をエッチングして、配線層2に含まれる配線2Xの貫通電極3に接続される部分に貫通電極3の側へ突出し、貫通電極3の材料よりも熱膨張係数の小さい絶縁材料からなる部分4A,4Bを含む応力緩和部4が形成されるように、貫通穴3Xを形成する工程(図4参照)と、貫通電極3を形成する領域に形成された貫通穴3Xに貫通電極3の材料を埋め込んで貫通電極3を形成する工程(図6参照)とを含む。
ここでは、ビアラスト方式でTSV(貫通電極)を有するLSIチップ(半導体チップ)を形成し、2つのLSIチップを積層し、これをパッケージ基板上に実装して、3次元積層LSIパッケージを製造する場合を例に挙げて説明する。
まず、図7(A)に示すように、シリコンウェハ(シリコン基板;半導体基板)1上に、トランジスタ等を含む回路(LSI)を形成し、この回路面上に、配線層2を形成する。
そして、図7(A)に示すように、配線層2上に、端子としてマイクロバンプ6を形成する。ここでは、配線層2上に、Cuピラー6Aを形成し、このCuピラー6A上にはんだ6Bを設けることによって、マイクロバンプ6を形成する。このようにして、マイクロバンプ6を有するウェハ(LSIウェハ)1を作製する。
次に、図7(B)に示すように、例えばSiやガラス等のサポート基板(サポートウェハ)7上に、仮接着剤8を用いて、上述のマイクロバンプ6を有するウェハ1を、マイクロバンプ6が設けられている側を下側にして、仮接着(Temporary bonding)する。ここで、仮接着剤8の厚さは約60μmである。また、サポート基板7の厚さは約775μmである。
次に、図8(B)、図4に示すように、ウェハ1の裏面側からウェハ1及び絶縁膜5Cをエッチングして、TSV3を形成する領域に貫通穴3Xを形成する。ここでは、まず、ウェハ1の裏面側にハードマスクを形成し、レジストをパターニングし、ハードマスクをエッチングし、パターニングされたハードマスクを用いてウェハ1及び絶縁膜5Cをエッチングして、TSV3を形成する領域に貫通穴3Xを形成する。ここで、ハードマスクは厚さ約1μmのSiO膜である。また、TSV3を形成する領域に形成される貫通穴3Xの径は約10μmである。
これにより、配線層2に含まれるCu配線2XのTSV3に接続される部分にTSV3の側へ突出するように、素子分離領域5Bを構成する絶縁材料と同一の絶縁材料である酸化シリコン(例えばSiO2)からなる部分4Aと、絶縁膜5Cであるシリコン酸化膜(例えばSiOX膜)の材料と同一の絶縁材料からなる部分4Bとを備える応力緩和部4が形成される。
次に、図10(B)に示すように、TSV3に接続されるように再配線10を形成し、絶縁層11で覆い、絶縁層11に開口を設け、この開口にアンダーバンプメタル(UBM;Under bump metal)12を形成することで、再配線層13を形成する。
次に、図11(B)に示すように、個片化されたLSIチップ14を、別に用意したLSIチップ15上に載せ、リフロー処理を行なって接合して、積層チップ16を作製する。ここでは、別に用意したLSIチップ15は、裏面研磨後にTSV3や再配線層13を形成せずにチップ化したものである。ここで、別に用意したLSIチップ15のシリコン基板1の厚さは約300μmである。
ここでは、パッケージ基板18上にはんだバンプ17を形成し、その上に積層チップ16を搭載し、リフロー炉でリフロー処理を行なって、パッケージ基板18上に、はんだバンプ17を介して、積層チップ16を接合した後、アンダーフィルを注入し、樹脂封止して、3次元積層LSIパッケージ19を製造する。ここで、はんだバンプ17の径は約100μmである。また、リフロー炉でのリフロー処理は約250℃で約5分行なう。
なお、上述の実施形態[図1(A)参照]では、半導体装置を、半導体基板1の表面側に設けられ、トランジスタ5A、半導体基板1に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域5B及び絶縁膜5Cを含む回路層5を備えるものとし、応力緩和部4を、素子分離領域5Bを構成する絶縁材料と同一の絶縁材料からなる部分4Aと、絶縁膜5Cの材料と同一の絶縁材料からなる部分4Bとを備えるものとしているが、これに限られるものではない。
つまり、上述の実施形態の変形例の場合と同様に、パッド2Xに、突起形状の応力緩和部4として、貫通電極3の径方向に延び、かつ、直交するように設けられた板状の応力緩和部4Yを設けても良い[図2(A)参照]。また、複数の配線2Yに、突起形状の応力緩和部4として、柱状の応力緩和部4Xを複数設けても良い[図2(B)参照]。また、複数の配線2Yに、突起形状の応力緩和部4として、複数の配線2Yに直交する方向へ延びるように設けられた板状の応力緩和部4Zを複数設けても良い[図2(C)参照]。
また、回路層5を形成する工程において、素子分離領域5Bを形成する際に、応力緩和部4の素子分離領域5Bを構成する絶縁材料と同一の絶縁材料からなる部分4Aを形成し、プラグ5Dを形成する際に、応力緩和部4の素子分離領域5Bを構成する絶縁材料と同一の絶縁材料からなる部分4Aの上に、プラグ5Dの材料と同一の材料からなる部分4Cを形成し、その後、絶縁膜5Cで覆うようにすれば良い。
特に、貫通穴3Xを形成する工程において、プラグ5Dの材料と同一の材料からなる部分4Cが素子分離領域5Bを構成する絶縁材料と同一の絶縁材料からなる部分4A及び絶縁膜5Cの材料と同一の絶縁材料からなる部分4Bによって覆われている応力緩和部4(4X)が形成されるようにするのが好ましい。
また、ここでは、図17に示すように、配線層2に含まれる配線の中の貫通電極3に接続されるパッド2Xに、突起形状の応力緩和部4として、柱状の応力緩和部4Xが複数設けられている場合を例に挙げて説明しているが、これに限られるものではない。
また、回路層5を形成する工程において、ゲート絶縁膜5Eを形成する際に、応力緩和部4のゲート絶縁膜5Eの材料と同一の絶縁材料からなる部分4Dを形成し、その後、絶縁膜5Cで覆うようにすれば良い。
なお、本発明は、上述した実施形態及び各変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
(付記1)
半導体基板と、
前記半導体基板の表面側に設けられた配線層と、
前記半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極と、
前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出するように設けられ、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部とを備えることを特徴とする半導体装置。
前記応力緩和部は、先端部に前記絶縁材料からなる部分を備えることを特徴とする、付記1に記載の半導体装置。
(付記3)
前記応力緩和部は、複数の前記絶縁材料からなる部分を備えることを特徴とする、付記1又は2に記載の半導体装置。
前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備えることを特徴とする、付記1〜3のいずれか1項に記載の半導体装置。
前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備えることを特徴とする、付記1〜3のいずれか1項に記載の半導体装置。
前記プラグの材料と同一の材料からなる部分は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われていることを特徴とする、付記5に記載の半導体装置。
(付記7)
前記半導体基板の表面側に設けられ、ゲート絶縁膜を含むトランジスタ及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備えることを特徴とする、付記1〜3のいずれか1項に記載の半導体装置。
表面側に配線層を備える半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極を形成する領域をエッチングして、前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出し、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部が形成されるように、貫通穴を形成する工程と、
前記貫通電極を形成する領域に形成された前記貫通穴に前記貫通電極の材料を埋め込んで前記貫通電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
前記半導体基板の表面側に、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記素子分離領域を形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、付記8に記載の半導体装置の製造方法。
前記半導体基板の表面側に、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記素子分離領域を形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分を形成し、前記プラグを形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分の上に、前記プラグの材料と同一の材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、付記8に記載の半導体装置の製造方法。
前記貫通穴を形成する工程において、前記プラグの材料と同一の材料からなる部分が前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われている前記応力緩和部が形成されることを特徴とする、付記10に記載の半導体装置の製造方法。
前記半導体基板の表面側に、ゲート絶縁膜を含むトランジスタ及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記ゲート絶縁膜を形成する際に、前記応力緩和部の前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、付記8に記載の半導体装置の製造方法。
2 配線層
2A 配線(Cu配線)
2B 絶縁膜
2X 配線(パッド;Cuパッド)
2Y 配線
3 貫通電極(TSV)
3X 貫通穴
3A シード層
3B Cuめっき層
4 応力緩和部
4X 柱状の応力緩和部
4Y、4Z 板状の応力緩和部
4A 素子分離領域を構成する絶縁材料と同一の絶縁材料からなる部分
4B 絶縁膜の材料と同一の絶縁材料からなる部分
4C プラグの材料と同一の材料からなる部分
4D ゲート絶縁膜の材料と同一の絶縁材料からなる部分
5 回路層
5A トランジスタ
5B 素子分離領域
5C 絶縁膜
5D プラグ
5E ゲート絶縁膜
5F ゲート電極
6 マイクロバンプ
6A Cuピラー
6B はんだ
7 サポート基板
8 仮接着剤
9 絶縁層
10 再配線
11 絶縁層
12 アンダーバンプメタル
13 再配線層
14 LSIチップ
15 別に用意したLSIチップ
16 積層チップ
17 はんだバンプ
18 パッケージ基板
19 3次元積層LSIパッケージ
20 突起部
Claims (9)
- 半導体基板と、
前記半導体基板の表面側に設けられた配線層と、
前記半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極と、
前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出するように設けられ、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部とを備えることを特徴とする半導体装置。 - 前記応力緩和部は、先端部に前記絶縁材料からなる部分を備えることを特徴とする、請求項1に記載の半導体装置。
- 前記応力緩和部は、複数の前記絶縁材料からなる部分を備えることを特徴とする、請求項1又は2に記載の半導体装置。
- 前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備えることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。 - 前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備えることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。 - 前記プラグの材料と同一の材料からなる部分は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われていることを特徴とする、請求項5に記載の半導体装置。
- 前記半導体基板の表面側に設けられ、ゲート絶縁膜を含むトランジスタ及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備えることを特徴とする、請求項1〜3のいずれか1項に記載の半導体装置。 - 表面側に配線層を備える半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極を形成する領域をエッチングして、前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出し、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部が形成されるように、貫通穴を形成する工程と、
前記貫通電極を形成する領域に形成された前記貫通穴に前記貫通電極の材料を埋め込んで前記貫通電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記半導体基板の表面側に、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記素子分離領域を形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、請求項8に記載の半導体装置の製造方法。
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