WO2023162749A1 - 半導体装置及び電子機器 - Google Patents

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WO2023162749A1
WO2023162749A1 PCT/JP2023/004769 JP2023004769W WO2023162749A1 WO 2023162749 A1 WO2023162749 A1 WO 2023162749A1 JP 2023004769 W JP2023004769 W JP 2023004769W WO 2023162749 A1 WO2023162749 A1 WO 2023162749A1
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semiconductor layer
semiconductor device
semiconductor
section
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PCT/JP2023/004769
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隆徳 岡村
優衣 柚賀
一行 富田
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ソニーセミコンダクタソリューションズ株式会社
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    • H01—ELECTRIC ELEMENTS
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to semiconductor devices and electronic equipment.
  • electrodes (pad portions) for wire bonding are arranged, for example, in the peripheral region of a semiconductor substrate. Then, the electrode is electrically connected to an electronic circuit or the like outside the semiconductor device by a wire or the like.
  • parasitic capacitance may occur in the electrodes. Waveform distortion and the like will occur. Therefore, it is required to further reduce the parasitic capacitance.
  • the present disclosure proposes a semiconductor device and an electronic device that can reduce the parasitic capacitance generated in the electrodes.
  • a first substrate including a wiring layer having an electrode and a semiconductor layer laminated on the wiring layer; and an insulating film provided in the semiconductor layer facing the second region of the electrode not exposed by the opening.
  • an electronic device on which a semiconductor device is mounted wherein the semiconductor device includes a first substrate including a wiring layer having electrodes and a semiconductor layer laminated on the wiring layer; an opening penetrating through the semiconductor layer to expose a first region of the electrode;
  • An electronic device comprising:
  • FIG. 2 is a block diagram showing an example of a functional configuration of the imaging device 1;
  • FIG. It is a plane schematic diagram showing a schematic structure of the imaging device 1 of a comparative example.
  • 3 is a schematic diagram showing a cross-sectional configuration along the line III-III' shown in FIG. 2;
  • FIG. 1 is a schematic diagram (part 1) showing a main part of a cross-sectional configuration of an imaging device 1 of a comparative example;
  • FIG. FIG. 2 is a schematic diagram (part 2) showing a main part of a cross-sectional configuration of an imaging device 1 of a comparative example;
  • 1 is a schematic diagram (part 1) showing a main part of a cross-sectional configuration of an embodiment of the present disclosure;
  • FIG. 2 is a schematic diagram (part 2) showing a main part of the cross-sectional configuration of the embodiment of the present disclosure
  • FIG. 3 is a schematic diagram (part 3) showing a main part of the cross-sectional configuration of the embodiment of the present disclosure
  • 1 is a schematic diagram showing a main part of a planar configuration of a first embodiment of the present disclosure
  • FIG. 10 is a schematic diagram showing a main part of a planar configuration of a second embodiment of the present disclosure
  • FIG. 11 is a schematic diagram showing a main part of a planar configuration of a third embodiment of the present disclosure
  • FIG. 11 is a schematic diagram showing a main part of a planar configuration of a fourth embodiment of the present disclosure
  • FIG. 11 is a schematic diagram showing a main part of a planar configuration of a fifth embodiment of the present disclosure;
  • FIG. 11 is a schematic diagram showing a main part of a planar configuration of a sixth embodiment of the present disclosure;
  • FIG. 11 is a schematic diagram showing a main part of a cross-sectional configuration of a sixth embodiment of the present disclosure;
  • FIG. 21 is a schematic diagram showing a main part of a planar configuration of a seventh embodiment of the present disclosure;
  • FIG. 20 is a schematic diagram showing a main part of a cross-sectional configuration of a seventh embodiment of the present disclosure;
  • FIG. 20 is a schematic diagram showing a main part of a cross-sectional configuration of an eighth embodiment of the present disclosure;
  • FIG. 4 is an explanatory diagram (part 1) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 2 is an explanatory diagram (part 2) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 3 is an explanatory diagram (part 3) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 4 is an explanatory diagram (part 4) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 10 is an explanatory diagram (No. 5) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 11 is an explanatory diagram (No.
  • FIG. 11 is an explanatory diagram (No. 7) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 10 is an explanatory diagram (No. 8) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 12 is an explanatory diagram (No. 9) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 10 is an explanatory diagram (No. 10) showing a part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure
  • FIG. 11 is an explanatory diagram (No.
  • FIG. 20 is a schematic diagram showing a main part of a cross-sectional configuration of a tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of a tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of modification 1-1 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of modification 1-2 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a cross-sectional configuration of Modified Example 2-1 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a cross-sectional configuration of Modified Example 2-2 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a cross-sectional configuration of Modified Example 3-1 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of modification 3-1 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of modification 3-2 of the tenth embodiment of the present disclosure
  • FIG. 22 is a schematic diagram showing a main part of a planar configuration of Modified Example 3-3 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of Modified Example 3-4 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a cross-sectional configuration of Modification 4 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a planar configuration of Modification 4 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a cross-sectional configuration of Modified Example 5 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a planar configuration of Modified Example 5 of the tenth embodiment of the present disclosure
  • FIG. 20 is a schematic diagram showing a main part of a cross-sectional configuration of Modification 6 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a cross-sectional configuration of Modified Example 7 of the tenth embodiment of the present disclosure
  • FIG. 21 is a schematic diagram showing a main part of a cross-sectional configuration of Modification 8 of the tenth embodiment of the present disclosure
  • FIG. 21 is an explanatory diagram (part 1) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 22 is an explanatory diagram (Part 2) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 32 is an explanatory diagram (part 3) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 22 is an explanatory diagram (Part 4) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 21 is an explanatory diagram (No. 5) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 22 is an explanatory diagram (No. 6) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 22 is an explanatory diagram (No. 7) showing a part of the manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 30 is an explanatory diagram (Part 1) showing a part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 30 is an explanatory diagram (part 2) showing part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 30 is an explanatory diagram (part 3) showing a part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 30 is an explanatory diagram (part 4) showing part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 32 is an explanatory diagram (No. 5) showing a part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 22 is an explanatory diagram (No. 6) showing a part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • FIG. 32 is an explanatory diagram (No. 7) showing part of another manufacturing method of the imaging device 10 according to the tenth embodiment of the present disclosure
  • It is an explanatory view showing an example of a rough functional composition of a camera.
  • 1 is a block diagram showing an example of a schematic functional configuration of a smart phone;
  • drawings referred to in the following description are drawings for describing one embodiment of the present disclosure and for facilitating understanding thereof. may differ from Furthermore, the imaging device shown in the drawings can be appropriately modified in design in consideration of the following description and known techniques.
  • electrically connected refers to a connection in which electricity (signal) is conducted between a plurality of elements. means that in addition, "electrically connected” in the following description includes not only the case of directly and electrically connecting a plurality of elements, but also the case of indirectly and electrically connecting a plurality of elements through other elements. It also includes the case of connecting to
  • FIG. 1 is a block diagram showing an example of the functional configuration of the imaging device 1. As shown in FIG.
  • the imaging device 1 mainly includes, for example, an input section 510A, a row driving section 520, a timing control section 530, a pixel array section 540, a column signal processing section 550, an image signal processing section 560, and an output section 510B. can be included in Each functional unit of the imaging device 1 will be described below.
  • Pixels 541 are repeatedly arranged in an array in the pixel array portion 540 .
  • the row direction may be referred to as the H direction
  • the column direction perpendicular to the row direction may be referred to as the V direction.
  • Each pixel 541 has a photodiode (photoelectric conversion element) PD.
  • the imaging device 1 has one pixel circuit for each one or more pixels 541, for example. For example, pixel signals of the pixels 541 can be sequentially read out by operating this pixel circuit in a time division manner.
  • the pixel array section 540 is provided with pixels 541 as well as a plurality of row drive signal lines 542 and a plurality of vertical signal lines (column readout lines) 543 .
  • the row drive signal line 542 drives each pixel 541 arranged in the row direction in the pixel array section 540 . Further, a pixel signal can be read out from each of the pixels 541 through the vertical signal line (column readout line) 543 .
  • the row driving section 520 includes, for example, a row address control section that determines the position of a row for driving pixels, in other words, a row decoder section, and a row driving circuit section that generates a signal for driving the pixels 541. can be done.
  • the column signal processing unit 550 has, for example, a load circuit unit electrically connected to the vertical signal line 543 and forming a source follower circuit together with the pixels 541 . Furthermore, the column signal processing section 550 may have an amplifier circuit section that amplifies signals read from the pixels 541 via the vertical signal lines 543 . Additionally, the column signal processor 550 may have a noise processor. The noise processing unit can remove the system noise level from the signal read from the pixel 541 as a result of photoelectric conversion, for example.
  • the column signal processing unit 550 has, for example, an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the analog-to-digital converter can convert the signal read from the pixel 541 or the noise-processed analog signal into a digital signal.
  • the ADC includes, for example, a comparator section and a counter section.
  • the comparator unit compares the analog signal to be converted with the reference signal to be compared.
  • the counter section measures the time until the comparison result in the comparator section is inverted.
  • the column signal processing section 550 may include a horizontal scanning circuit section that controls scanning of the readout columns.
  • Timing control unit 530 can supply signals for controlling timing to the row driving section 520 and the column signal processing section 550 based on the reference clock signal and the timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various kinds of signal processing on data obtained as a result of photoelectric conversion, in other words, data obtained as a result of the imaging operation of the imaging device 1 .
  • the image signal processing section 560 includes, for example, an image signal processing circuit section and a data holding section. Furthermore, the image signal processing section 560 may include a processor section. For example, as an example of the signal processing executed in the image signal processing unit 560, if the AD (analog-digital)-converted imaging data is data obtained by photographing a dark subject, it is given a large number of gradations and a bright image is obtained.
  • tone curve correction processing for reducing gradation can be used.
  • the input section 510A is a functional section for inputting, for example, the reference clock signal, the timing control signal, the characteristic data, and the like from the outside of the apparatus to the image pickup apparatus 1 .
  • the timing control signal is, for example, a vertical synchronizing signal, a horizontal synchronizing signal, and the like.
  • the characteristic data is, for example, data to be stored in the data holding section of the image signal processing section 560 .
  • the input section 510A can include, for example, an input terminal 511, an input circuit section 512, an input amplitude changing section 513, an input data conversion circuit section 514, a power supply section (not shown), and the like.
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit unit 512 is a circuit for taking in the signal input to the input terminal 511 into the imaging device 1 .
  • the input amplitude changing unit 513 can change the amplitude of the signal captured by the input circuit unit 512 to an amplitude that can be easily used inside the imaging apparatus 1 .
  • the input data conversion circuit unit 514 can change the arrangement of data strings of input data.
  • the input data conversion circuit unit 514 is configured by, for example, a serial/parallel conversion circuit.
  • the serial-parallel conversion circuit can convert a serial signal received as input data into a parallel signal. Note that the input amplitude changing section 513 and the input data conversion circuit section 514 may be omitted from the input section 510A.
  • the power supply unit can supply power set to various voltages necessary inside the imaging device 1 by using power supplied to the imaging device 1 from the outside. Further, when the imaging apparatus 1 is electrically connected to an external memory device, the input section 510A may be provided with a memory interface circuit that receives data from the external memory device. External memory devices are, for example, flash memory, SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory), and the like.
  • the output unit 510B outputs image data to the outside of the apparatus.
  • This image data is, for example, image data captured by the imaging device 1, image data signal-processed by the image signal processing unit 560, and the like.
  • the output unit 510B can include an output data conversion circuit unit 515, an output amplitude change unit 516, an output circuit unit 517, and an output terminal 518, for example.
  • the output data conversion circuit unit 515 is configured by, for example, a parallel-serial conversion circuit, and the output data conversion circuit unit 515 can convert a parallel signal used inside the imaging apparatus 1 into a serial signal. can.
  • the output amplitude changing unit 516 can change the amplitude of the signal used inside the imaging device 1 . By changing the amplitude, the signal whose amplitude has been changed can be easily used by an external device connected to the outside of the imaging apparatus 1 .
  • the output circuit unit 517 is a circuit that outputs data from the inside of the imaging device 1 to the outside of the device. can be done. Also, the output terminal 518 can output data from the imaging device 1 to the outside of the device.
  • the output data conversion circuit section 515 and the output amplitude changing section 516 may be omitted. Further, when the imaging apparatus 1 is electrically connected to an external memory device, the output section 510B may be provided with a memory interface circuit for outputting data to the external memory device.
  • External memory devices are, for example, flash memory, SRAM and DRAM.
  • FIG. 2 is a schematic plan view showing a schematic configuration of an imaging device 1 of a comparative example, and an imaging device having three semiconductor substrates (first semiconductor substrate 100, second semiconductor substrate 200, and third semiconductor substrate 300).
  • 2 is a diagram schematically showing planar configurations of each of a first semiconductor substrate 100, a second semiconductor substrate 200, and a third semiconductor substrate 300 of the device 1;
  • FIG. 3 is a schematic diagram showing a cross-sectional configuration along the line III-III' shown in FIG.
  • the comparative example means the imaging apparatus 1 that the inventors have been studying before making the embodiments of the present disclosure.
  • the imaging device 1 has a three-dimensional structure formed by bonding together three semiconductor substrates (a first semiconductor substrate 100, a second semiconductor substrate 200, and a third semiconductor substrate 300) shown in FIG.
  • a first semiconductor substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second semiconductor substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third semiconductor substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • wirings included in each of the semiconductor substrates of the first semiconductor substrate 100, the second semiconductor substrate 200, and the third semiconductor substrate 300 and the interlayer insulating film therearound are collectively referred to as the respective semiconductor substrates ( Wiring layers (100T, 200T, 300T) provided on the first semiconductor substrate 100, the second semiconductor substrate 200, and the third semiconductor substrate 300).
  • the first semiconductor substrate 100, the second semiconductor substrate 200, and the third semiconductor substrate 300 are laminated in this order, and along the lamination direction, the semiconductor layer 100S, the wiring layer 100T, The semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T and the semiconductor layer 300S are arranged in this order.
  • Specific configurations of the first semiconductor substrate 100, the second semiconductor substrate 200, and the third semiconductor substrate 300 will be described later.
  • the arrow shown in FIG. 3 represents the incident direction of the light L to the imaging device 1 .
  • a plurality of pixels 541 are provided on the first semiconductor substrate 100 .
  • Each of these pixels 541 has a photodiode (PD) and a transfer transistor (TR).
  • a pixel circuit is provided on the second semiconductor substrate 200 .
  • the pixel circuit can read out the charge generated in each photodiode of the pixel 541 as a pixel signal via the transfer transistor, or reset the photodiode.
  • the second semiconductor substrate 200 has a plurality of row driving signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction. Further, the second semiconductor substrate 200 has power supply lines 544 extending in the row direction.
  • the third semiconductor substrate 300 has, for example, an input section 510A, a row driving section 520, a timing control section 530, a column signal processing section 550, an image signal processing section 560 and an output section 510B.
  • the row driving section 520 partially overlaps the pixel array section 540 in, for example, the stacking direction of the first semiconductor substrate 100, the second semiconductor substrate 200, and the third semiconductor substrate 300 (hereinafter simply referred to as the stacking direction). provided in the area. More specifically, the row driving section 520 is provided in a region overlapping the vicinity of the H-direction end of the pixel array section 540 in the stacking direction (see FIG. 2).
  • the column signal processing section 550 is provided, for example, in a region partially overlapping the pixel array section 540 in the stacking direction. More specifically, the column signal processing section 550 is provided in a region overlapping the vicinity of the V-direction end of the pixel array section 540 in the stacking direction (see FIG. 2). Although illustration is omitted, the input section 510A and the output section 510B may be arranged in a portion other than the third semiconductor substrate 300, and may be arranged in the second semiconductor substrate 200, for example. Alternatively, the input section 510A and the output section 510B may be provided on the rear surface (light incident surface) side of the first semiconductor substrate 100 .
  • the pixel circuits provided on the second semiconductor substrate 200 are also called pixel transistor circuits, pixel transistor groups, pixel transistors, pixel readout circuits, or readout circuits. In this specification, the term "pixel circuit" is used.
  • the first semiconductor substrate 100 and the second semiconductor substrate 200 are electrically connected by, for example, through electrodes.
  • the second semiconductor substrate 200 and the third semiconductor substrate 300 are electrically connected via contact portions 201, 202, 301, and 302, for example. More specifically, contact portions 201 and 202 are provided on the second semiconductor substrate 200 , and contact portions 301 and 302 are provided on the third semiconductor substrate 300 .
  • the contact portion 201 of the second semiconductor substrate 200 is in contact with the contact portion 301 of the third semiconductor substrate 300
  • the contact portion 202 of the second semiconductor substrate 200 is in contact with the contact portion 302 of the third semiconductor substrate 300 .
  • the second semiconductor substrate 200 has a contact region 201R provided with a plurality of contact portions 201 and a contact region 202R provided with a plurality of contact portions 202 .
  • the third semiconductor substrate 300 has a contact region 301R provided with a plurality of contact portions 301 and a contact region 302R provided with a plurality of contact portions 302 .
  • the contact regions 201R and 301R are provided between the pixel array section 540 and the row driving section 520 in the stacking direction (see FIG. 3).
  • the contact regions 201R and 301R are regions where, for example, the row driving section 520 (third semiconductor substrate 300) and the pixel array section 540 (second semiconductor substrate 200) overlap in the stacking direction, or regions in the vicinity thereof.
  • the contact regions 201R and 301R are arranged, for example, at the ends in the H direction among such regions (see FIG. 2).
  • a contact region 301R is provided at a position overlapping a part of the row driving section 520, specifically, an end portion of the row driving section 520 in the H direction (FIGS. 2 and 3). reference).
  • the contact portions 201 and 301 connect, for example, the row driving portion 520 provided on the third semiconductor substrate 300 and the row driving signal line 542 provided on the second semiconductor substrate 200 .
  • the contact portions 201 and 301 may connect, for example, the input portion 510A provided on the third semiconductor substrate 300 to the power line 544 and the reference potential line (VSS).
  • the contact regions 202R and 302R are provided between the pixel array section 540 and the column signal processing section 550 in the stacking direction (see FIG. 3).
  • the contact regions 202R and 302R are, for example, regions in which the column signal processing section 550 (third semiconductor substrate 300) and the pixel array section 540 (second semiconductor substrate 200) overlap in the stacking direction, or regions in the vicinity thereof. is provided in
  • the contact regions 202R and 302R are arranged, for example, at the ends in the V direction among such regions (see FIG. 2).
  • a contact region 301R is provided at a position overlapping with a part of the column signal processing section 550, specifically, the end of the column signal processing section 550 in the V direction (FIGS. See Figure 3).
  • the contact portions 202 and 302 are provided on the third semiconductor substrate 300 with pixel signals output from each of the plurality of pixels 541 (signals corresponding to the amount of charge generated as a result of photoelectric conversion in the photodiodes). An electrical connection is secured in order to transmit to the column signal processing unit 550 that has received the data.
  • the first semiconductor substrate 100, the second semiconductor substrate 200, and the third semiconductor substrate 300 are electrically connected via wiring layers 100T, 200T, and 300T.
  • the imaging device 1 has an electrical connection portion that electrically connects the second semiconductor substrate 200 and the third semiconductor substrate 300 .
  • the contact portions 201, 202, 301, and 302 are formed of electrodes made of a conductive material.
  • the conductive material is made of, for example, a metal material such as copper (Cu), aluminum (Al), or gold (Au).
  • the contact regions 201R, 202R, 301R, and 302R electrically connect the second semiconductor substrate 200 and the third semiconductor substrate 300 by directly connecting wirings formed as electrodes, for example, to connect the second semiconductor substrate 200 and the third semiconductor substrate 300 together. It enables signal input and/or output between the semiconductor substrate 200 and the third semiconductor substrate 300 .
  • An electrical connection portion that electrically connects the second semiconductor substrate 200 and the third semiconductor substrate 300 can be provided at a desired location.
  • the electrical connection portion may be provided in a region that does not overlap with the pixel array portion 540 in the stacking direction. Specifically, it may be provided in a region that overlaps the peripheral portion arranged outside the pixel array portion 540 in the stacking direction.
  • connection holes H1 and H2 are provided with connection holes H1 and H2, for example.
  • the connection holes H1 and H2 penetrate the first semiconductor substrate 100 and the second semiconductor substrate 200.
  • the connection holes H1 and H2 are provided outside the pixel array section 540 (or the portion overlapping the pixel array section 540) (see FIG. 2).
  • the connection hole portion H1 is arranged outside the pixel array portion 540 in the H direction
  • the connection hole portion H2 is arranged outside the pixel array portion 540 in the V direction.
  • connection hole portion H1 reaches the input portion 510A provided in the third semiconductor substrate 300, and the connection hole portion H2 reaches the output portion 510B provided in the third semiconductor substrate 300.
  • the connection holes H1 and H2 may be hollow, and may partially or entirely contain a conductive material.
  • the conductive material may be formed on the sidewalls of the connection holes H1 and H2.
  • connection wires are connected to electrodes provided on the bottom surfaces of the connection holes H1 and H2 formed as the input section 510A and/or the output section 510B. good too.
  • the electrodes may be connected to the conductive material provided in the connection holes H1 and H2.
  • the structure is such that the input section 510A and the output section 510B are provided on the third semiconductor substrate 300, but the embodiment of the present disclosure described later is not limited to this.
  • the input section 510A and/or the output section 510B are provided in the second semiconductor substrate 200.
  • the input section 510A and/or the output section 510B can be transferred to the first semiconductor substrate 100.
  • FIG. 4 and 5 are schematic diagrams showing main parts of the cross-sectional structure of the imaging device 1 of the comparative example
  • FIGS. 6 to 8 are schematic diagrams showing main parts of the cross-sectional structure of the embodiment of the present disclosure. 4 to 8 correspond to cross sections obtained by cutting the imaging device 1 in which the substrates are stacked along the stacking direction of the substrates.
  • the comparative example means the image pickup apparatus 1 that the inventor repeatedly studied before making the embodiment of the present disclosure.
  • the semiconductor substrate 400 corresponds to the first semiconductor substrate 100 described above, or the lamination of the first semiconductor substrate 100 and the second semiconductor substrate 200 (see FIG. 3).
  • a plurality of pixels 541, pixel circuits, and the like are provided.
  • the semiconductor substrate 400 is a laminate of a semiconductor layer 400S and a wiring layer 400T (more specifically, the wiring layer 400T is made up of a wiring layer and an insulating film covering it). consists of
  • the semiconductor substrate 600 corresponds to the third semiconductor substrate 300 described above (see FIG. 3), and includes, for example, an input section 510A, a row driving section 520, a timing control section 530, a column signal processing section 550, an image signal Logic circuitry such as a processing portion 560 and an output portion 510B are provided.
  • these semiconductor substrates 400 and 600 are stacked on each other and directly connected by the contact portions 202 and 302 (see FIG. 3) made of a metal such as copper (Cu) described above. spliced. 4, illustration of the contact portions 202, 302 and the like is omitted.
  • the semiconductor substrate 600 is provided with pad portions (electrodes) 612 for electrically connecting to the outside of the imaging device 1 .
  • the pad portion 612 is made of a conductive material such as metal, and its surface is electrically connected to, for example, a bonding wire.
  • the surface of the central region of the pad section 612 is provided so as to penetrate the semiconductor substrate 400 and part of the semiconductor substrate 600 along the stacking direction of the semiconductor substrate 400 and the semiconductor substrate 600 . It is exposed by the opening H3.
  • the pad portion 612 is positioned, for example, in the outer peripheral region in a plan view of the imaging device 1 formed by stacking the two semiconductor substrates 400 and 600 (that is, when the imaging device 1 is viewed from above the semiconductor substrate 400). are doing. Note that in the comparative example and the embodiment of the present disclosure described later, the pad portions 612 and 402 (see FIG. 6) are not limited to being positioned in the outer peripheral region of the imaging device 1 .
  • the semiconductor substrate 600 is provided with a pad portion 612, wiring (not shown), and the like, which are made of aluminum (Al) or the like having a predetermined thickness (for example, a thickness of 0.1 ⁇ m or more). It is formed of a metal film. In addition, in the semiconductor substrate 600, the metal film is covered with an insulating film. When the thickness of the metal film is thick, it is possible to stack the insulating film by a technique such as HDP (High Density Plasma)-CVD (Chemical Vapor Deposition) in order to ensure coverage of the insulating film with respect to the metal film. I can think. More specifically, even if the metal film has a large step, it is possible to form an insulating film that can enter the step and cover the top and side surfaces of the metal film. HDP-CVD or the like is used for the formation of .
  • HDP High Density Plasma
  • CVD Chemical Vapor Deposition
  • the insulating film formed by HDP-CVD sometimes contains a large amount of hydrogen (H), and such hydrogen diffuses from the insulating film into the semiconductor substrate 600, causing the transistor provided in the semiconductor substrate 600 to have a threshold value (Vth ).
  • H hydrogen
  • Vth threshold value
  • ion implantation may be performed to adjust the threshold to a desired value in order to suppress the threshold fluctuation.
  • the transistor structure for example, a transistor having a Fin type FET (Field Effect Transistor) structure, etc.
  • the inventor of the present invention came up with the idea of providing the pad section 612 on the semiconductor substrate 400 side, as shown in FIG. Specifically, in the comparative example shown in FIG. 5, two semiconductor substrates 400 and 600 are stacked in the same manner as in the example of FIG. These semiconductor substrates 400 and 600 are stacked on each other and directly joined by contact portions 401 and 601 made of metal such as copper (Cu).
  • the semiconductor substrate 600 on which the logic circuit is provided consists of the wiring layer 602 and the insulating film 604 covering the wiring layer 602, and does not include the pad portion 612.
  • the semiconductor substrate 400 on which a plurality of pixels 541, pixel circuits, etc. are provided is composed of a laminate of a semiconductor layer 400S and a wiring layer 400T.
  • the semiconductor substrate 400 has a pad section (electrode) 402 for electrically connecting to the outside of the imaging device 1.
  • the pad portion 402 is made of a conductive material such as a metal film, and its surface is electrically connected to, for example, a bonding wire.
  • the surface of the central region of the pad section 402 penetrates the semiconductor layer 400S along the stacking direction of the semiconductor substrate 400 and the semiconductor substrate 600, and the wiring layer 400T (more specifically, the insulating film 414 on the pad section 402). is exposed by an opening H4 provided so as to penetrate a part of the .
  • the surface of the peripheral region of the pad section 402 is covered with an insulating film 414 forming part of the wiring layer 400T.
  • the pad portion 402 is arranged so that the area of the pad portion 402 is larger than that of the opening H4. This is because the Therefore, in the comparative example shown in FIG. 5, the peripheral region of the pad section 402 faces the semiconductor layer 400S through the insulating film 414 without the surface being exposed by the opening H4.
  • the parasitic capacitance causes delay, waveform distortion, and the like in the signal transmitted through the pad section 402. Therefore, the inventor of the present invention wanted to reduce the parasitic capacitance as much as possible. .
  • the present inventor believes that the parasitic capacitance can be reduced by reducing the area of the region where the pad portion 402 and the semiconductor layer 400S face each other in order to reduce the parasitic capacitance.
  • the idea of providing the insulating film 404 in the semiconductor layer 400S facing the peripheral region L was conceived (see FIG. 6), and the embodiment of the present disclosure was created.
  • an imaging device (semiconductor device) 1 includes a contact portion (joint electrode) 401 made of a metal such as copper (Cu). , 601 and two semiconductor substrates (first substrate) 400 and semiconductor substrate (second substrate) 600 stacked together.
  • a semiconductor substrate 600 provided with a logic circuit is composed of a wiring layer 602 and an insulating film 604 covering the wiring layer 602 .
  • the semiconductor substrate 400 on which a plurality of pixels 541, pixel circuits, etc. are provided is composed of a laminate of a semiconductor layer 400S and a wiring layer 400T.
  • the wiring layer 400T is provided with a pad section (electrode) 402 for electrically connecting to the outside of the imaging device 1 .
  • the pad portion 402 is made of a conductive material such as a metal film, and is electrically connected to a bonding wire or the like. Further, the surface of the central region (first region) of the pad section 402 penetrates the semiconductor layer 400S along the stacking direction of the semiconductor substrate 400 and the semiconductor substrate 600, and extends through the wiring layer 400T (specifically, the pad The insulating film 414 on the portion 402 is exposed through an opening H4 provided to penetrate a portion of the insulating film 414).
  • the insulating film 404 is formed in the semiconductor layer 400S facing the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. is provided.
  • the insulating film 404 is provided in the semiconductor layer 400S facing the peripheral region L of the pad section 402 to reduce the area of the peripheral region L, which is the region where the pad section 402 and the semiconductor layer 400S face each other. By doing so, the parasitic capacitance can be reduced.
  • the insulating film 404 faces the peripheral region (second region) L of the pad portion 402 that is not exposed by the opening H4. It is provided over the entire semiconductor layer 400S. Furthermore, in one embodiment of the present disclosure, in consideration of misalignment and the like in manufacturing the imaging device 1, as shown in FIG. It may be provided so as to extend in the direction opposite to the opening H4.
  • the insulating film 404 can be formed by forming a groove in the semiconductor layer 400S and embedding an insulating material in the groove. Therefore, when the insulating film 404 is provided in a wide range of the semiconductor layer 400S, the insulating material is embedded in the wide trench, which increases the time required to form the insulating film 404.
  • the insulating film 404 is provided in a part of the semiconductor layer 400S facing the peripheral region (second region) L of the pad portion 402 that is not exposed by the opening H4. can be
  • the plurality of insulating films 404 are separated from the peripheral region (second region) L of the pad section 402 not exposed by the opening H4. It is provided in the facing semiconductor layer 400S. Specifically, the insulating films 404 are alternately provided with the semiconductor layer 400S interposed therebetween. By doing so, each insulating film 404 is formed by embedding an insulating material in a narrow groove, so that the time required for the process of forming the plurality of insulating films 404 can be shortened. can be done.
  • the total volume of the plurality of insulating films 404 is equal to the opening H4. It is preferable to provide a plurality of insulating films 404 so that the volume of a portion of the semiconductor layer 400S facing the peripheral region (second region) L of the pad portion 402 that is not exposed by the film is 1/2 or more.
  • FIG. 8 which is an enlarged view of one of the plurality of insulating films 404 shown in FIG.
  • the relationship between the thickness d and the width W along the direction orthogonal to the stacking direction is preferably W/2 ⁇ d.
  • embodiments in which the embodiments of the present disclosure are applied to imaging devices will be described, but the embodiments of the present disclosure are not limited to application to imaging devices, and can be applied to semiconductor devices in general. is also possible.
  • embodiments in which the embodiments of the present disclosure are applied to an imaging device (semiconductor device) having a stacked structure of a plurality of semiconductor substrates will be described.
  • the application is not limited to an imaging device (semiconductor device) having a semiconductor substrate, but can also be applied to semiconductor devices in general that do not have a laminated structure of semiconductor substrates.
  • FIG. 9 is a schematic diagram showing the main part of the planar configuration of the first embodiment of the present disclosure. Specifically, FIG. 9 corresponds to a planar configuration of the imaging device 1 in which the semiconductor substrates 400 and 600 are stacked when viewed from above, and the imaging device 1 is cut along the line AA' shown in FIG. The cross section at the time corresponds to FIG.
  • the imaging device (semiconductor device) 1 is directly bonded by contact portions (bonding electrodes) 401 and 601 made of a metal such as copper (Cu), and laminated to each other. It has two semiconductor substrates (first substrate) 400 and a semiconductor substrate (second substrate) 600 which are separated from each other.
  • a semiconductor substrate 600 provided with a logic circuit is composed of a wiring layer 602 and an insulating film 604 covering the wiring layer 602 .
  • a semiconductor substrate 400 on which a plurality of pixels (imaging elements) 541, pixel circuits, and the like are provided is composed of a laminate of a semiconductor layer 400S and a wiring layer 400T.
  • the wiring layer 400T is provided with a pad section (electrode) 402 for electrically connecting to the outside of the imaging device 1 .
  • the pad portion 402 is made of a conductive material such as a metal film, and is electrically connected to a bonding wire or the like. Further, the surface of the central region (first region) of the pad section 402 penetrates the semiconductor layer 400S along the stacking direction of the semiconductor substrate 400 and the semiconductor substrate 600, and extends through the wiring layer 400T (specifically, the pad The insulating film 414 on the portion 402 is exposed through an opening H4 provided to penetrate a portion of the insulating film 414).
  • each insulating film 404 has a rectangular cross section and is alternately provided with the semiconductor layer 400S interposed therebetween.
  • three insulating films 404 are provided on each of the right and left sides of the opening H4.
  • the width and interval of each insulating film 404 can be, for example, about 0.1 ⁇ m or more to 1.5 ⁇ m or less.
  • the cross section of the insulating film 404 is not limited to a rectangular shape, and has a trapezoidal shape that widens upward in FIG. 7 or downward in FIG. may have a shape.
  • the cross section of the insulating film 404 may have a shape obtained by joining two trapezoids at their upper or lower bases.
  • the insulation between the wire or the like connected to the pad portion 402 and the semiconductor layer 400S can be maintained and the strength of the opening H4 can be maintained high, the opening H4 can be sandwiched.
  • the number of insulating films 404 provided on each of the right and left sides is not limited to three, either.
  • some of the plurality of insulating films 404 may be provided so as to extend in the direction opposite to the opening H4 with respect to the semiconductor layer 400S facing the peripheral region L. good.
  • the insulating film 404 is made of silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), silicon carbide (SiC), silicon carbonitride (SiCN), organic insulating metal oxides, metal oxynitrides, low dielectric constant materials (SiOC, SiOF, SiOCH, SiOCH, hydrogen silsesquioxane, methyl silsesquioxane, etc.). can do.
  • the plurality of insulating films 404 has a rectangular frame shape in plan view, and triple layers surround the pad portion 402 exposed by the opening H4. It is set up to surround the The length of one side of the rectangular pad portion 402 can be, for example, about several tens of micrometers to several hundreds of micrometers. Further, in the present embodiment, the plurality of insulating films 404 are not limited to being provided so as to surround the periphery of the pad section 402 exposed by the opening H4 in a triple manner. may be provided so as to surround the periphery of the . In addition, in the present embodiment, the widths of the plurality of insulating films 404 in plan view are not limited to being substantially the same, and may be different.
  • the shape of the opening H4 in plan view is not limited to a rectangle (square, rectangle), but may be a substantially circular shape or a rectangle having curved vertices. good too.
  • the shape of each insulating film 404 in plan view may also be a substantially circular frame shape (ring shape) or a rectangular frame shape with curved vertices.
  • the plurality of insulating films 404 are separated from the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. It is provided in the facing semiconductor layer 400S. By doing so, in this embodiment, it is possible to reduce the parasitic capacitance while avoiding an increase in the time required for the process of forming the insulating film 404 .
  • FIG. 10 is a schematic diagram showing the main part of the planar configuration of the second embodiment of the present disclosure.
  • FIG. 10 corresponds to a planar configuration of the imaging device 1 in which the semiconductor substrates 400 and 600 are stacked when viewed from above, and the imaging device 1 is cut along the line AA' shown in FIG. The cross section at the time corresponds to FIG.
  • the plurality of insulating films 404 has a rectangular shape in plan view and extends along the sides of the opening H4 extending in the vertical direction in FIG. provided in this embodiment, the plurality of insulating films 404 are not limited to extending along the sides of the opening H4 extending in the vertical direction in FIG. It may be provided so as to extend along the side extending in the horizontal direction in FIG.
  • the widths of the plurality of insulating films 404 in plan view are not limited to being substantially the same, and may be different.
  • each insulating film 404 in plan view is not limited to being rectangular, but may be elliptical or rectangular with curved vertices.
  • the plurality of insulating films 404 are limited to three insulating films 404 provided on each of the right and left sides (or upper and lower sides) of the opening H4. Instead, one or a plurality of insulating films 404 may be provided on each of the right and left sides (or upper and lower sides) of the opening H4. In addition, in the present embodiment, different numbers of insulating films 404 may be provided on the right side and left side (or upper side and lower side) of the opening H4.
  • a plurality of insulating films 404 are formed in a semiconductor film facing the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. It is provided in layer 400S.
  • FIG. 11 is a schematic diagram showing the main part of the planar configuration of the third embodiment of the present disclosure. Specifically, FIG. 11 corresponds to a planar configuration of the image pickup device 1 having the semiconductor substrates 400 and 600 stacked thereon as viewed from above, and the image pickup device 1 is cut along line AA' shown in FIG. The cross section at the time corresponds to FIG.
  • the insulating film 404 is provided in a grid pattern around the pad portion 402 exposed by the opening H4 in plan view. Note that, in the present embodiment, the width of the insulating film 404 in plan view is not limited to being substantially the same throughout, and may be different.
  • the shape of the insulating film 404 in plan view is not limited to a shape in which a plurality of rectangles are combined in a grid pattern, and may be an ellipse or a rectangle with curved vertices. It may be a shape combined in a grid.
  • the lattice-shaped insulating film 404 in plan view is formed in the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. is provided in the semiconductor layer 400S facing the .
  • FIG. 12 is a schematic diagram showing the main part of the planar configuration of the fourth embodiment of the present disclosure. Specifically, FIG. 12 corresponds to a planar configuration of the imaging device 1 in which the semiconductor substrates 400 and 600 are stacked when viewed from above, and the imaging device 1 is cut along the line AA' shown in FIG. The cross section at the time corresponds to FIG.
  • the insulating film 404 is spirally provided around the pad portion 402 exposed by the opening H4 in plan view.
  • the width of the insulating film 404 in plan view is not limited to being substantially the same throughout, and may be different.
  • the shape of the insulating film 404 in plan view is not limited to a spiral shape of a plurality of rectangles, and may be a spiral shape of an ellipse. .
  • the narrow insulating film 404 faces the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. It is provided in the semiconductor layer 400S. By doing so, in this embodiment, it is possible to reduce the parasitic capacitance while avoiding an increase in the time required for the process of forming the insulating film 404 .
  • FIG. 13 is a schematic diagram showing the main part of the planar configuration of the fifth embodiment of the present disclosure. Specifically, FIG. 13 corresponds to a planar configuration of the imaging device 1 in which the semiconductor substrates 400 and 600 are stacked when viewed from above, and the imaging device 1 is cut along the line AA' shown in FIG. The cross section at the time corresponds to FIG.
  • the plurality of insulating films 404 have a rectangular shape in plan view, and island-like (dot-like) insulating films 404 are formed around the pad portion 402 exposed by the opening H4.
  • the shape of each insulating film 404 in plan view is not limited to a rectangular shape, and may be a substantially circular shape or a rectangular shape with curved vertices.
  • the sizes of the respective insulating films 404 in plan view are not limited to being substantially the same, and may be different.
  • the small insulating film 404 is formed in the semiconductor layer facing the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. It is provided like an island in 400S. By doing so, in this embodiment, it is possible to reduce the parasitic capacitance while avoiding an increase in the time required for the process of forming the insulating film 404 .
  • FIG. 14A is a schematic diagram showing main parts of the planar configuration of the sixth embodiment of the present disclosure
  • FIG. 14B is a schematic diagram showing main parts of the cross-sectional configuration of the sixth embodiment of the present disclosure.
  • FIG. 14A corresponds to a planar configuration of the imaging device 1 in which the semiconductor substrates 400 and 600 are stacked when viewed from above, and the imaging device 1 is cut along the line AA' shown in FIG. 14A.
  • the cross section at the end corresponds to FIG. 14B.
  • each rectangular frame-shaped insulating film 404 is interrupted compared to the first embodiment shown in FIG. Therefore, in FIG. 14B showing a cross section of the imaging device 1 taken along line AA' shown in FIG. Membrane 404 is not located.
  • the widths of the plurality of insulating films 404 in plan view are not limited to being substantially the same, and may be different.
  • the shape of each insulating film 404 in plan view is not limited to being rectangular or polygonal, but may be elliptical, rectangular or polygonal with curved vertices.
  • the plurality of insulating films 404 are separated from the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. It is provided in the facing semiconductor layer 400S. By doing so, in this embodiment, it is possible to reduce the parasitic capacitance while avoiding an increase in the time required for the process of forming the insulating film 404 .
  • FIG. 15A is a schematic diagram showing main parts of the planar configuration of the seventh embodiment of the present disclosure
  • FIG. 15B is a schematic diagram showing main parts of the cross-sectional configuration of the seventh embodiment of the present disclosure.
  • FIG. 15A corresponds to a planar configuration of the imaging device 1 in which the semiconductor substrates 400 and 600 are stacked when viewed from above, and the imaging device 1 is cut along the line AA' shown in FIG. 15A.
  • the cross section at the end corresponds to FIG. 15B.
  • each rectangular frame-shaped insulating film 404 is different from that in the first embodiment shown in FIG. Therefore, the widths of the insulating films 404 are different from each other even in FIG. 15B showing the cross section of the imaging device 1 taken along the line AA' shown in FIG. 15A.
  • each insulating film 404 in plan view is not limited to a rectangular shape, and may be an elliptical shape or a rectangular shape with curved vertices.
  • a plurality of insulating films 404 having different widths are formed in the peripheral region (second region) of the pad portion 402 not exposed by the opening H4. region) is provided in the semiconductor layer 400S opposite to L.
  • FIG. 16 is a schematic diagram showing a main part of the cross-sectional configuration of the eighth embodiment of the present disclosure, and in detail, an enlarged view of one insulating film 404 out of the plurality of insulating films 404 shown in FIG. is.
  • the insulating films 404 are alternately provided with the semiconductor layer 400S interposed therebetween. Therefore, a parasitic capacitance may occur between adjacent semiconductor layers 400S with each insulating film 404 interposed therebetween.
  • a cavity (air gap) 416 may be provided in the insulating film 404 as shown in FIG. Since the air in the cavity has a lower dielectric constant than the insulating material, providing the cavity 416 in the insulating film 404 reduces the parasitic capacitance generated between the semiconductor layers 400S with the insulating film 404 interposed therebetween. can be done.
  • the cavity 416 in the insulating film 404 can be formed, for example, by stacking the insulating film 404 by CVD using TEOS (Tetra-Ethoxy Silane). Further, as described above, each insulating film 404 is formed by embedding an insulating material in the groove provided in the semiconductor layer 400S. Since it is not necessary to embed the insulating film 404 with the insulating film 404, it is possible to avoid an increase in the time required for the process of forming the insulating film 404.
  • FIGS. 17A to 17K are explanatory diagrams showing part of the manufacturing method of the imaging device 1 according to the first embodiment of the present disclosure, and are cross-sectional views corresponding to FIG.
  • a semiconductor substrate to be the semiconductor layer 400S as shown in FIG. 17A is prepared, and as shown in FIG. 17B, a mask 406 having a pattern (openings 408) is formed on the semiconductor layer 400S.
  • the semiconductor layer 400S can be etched along the openings 408 of the mask 406, and the mask 406 can be removed from the semiconductor layer 400S to form the semiconductor layer 400S having grooves 410 as shown in FIG. 17C. can.
  • an insulating film 404 is formed on the semiconductor layer 400S so as to fill the trench 410. Then, as shown in FIG. Furthermore, the insulating film 404 protruding from the trench 410 is removed by etching or CMP (Chemical Mechanical Polishing) or the like to obtain the configuration shown in FIG. 17E.
  • CMP Chemical Mechanical Polishing
  • the semiconductor substrate 400 is obtained by forming the insulating film 414 and the pad section 402, which will be part of the wiring layer 400T, on the semiconductor layer 400S. Further, as shown in FIG. 17G, a contact portion 401 for bonding with the semiconductor substrate 600 is formed on the upper surface side of the insulating film 414, and as shown in FIG. 17H, the semiconductor substrate 400 is turned upside down.
  • a semiconductor substrate 600 having a contact portion 601, a wiring layer 602, and the like formed thereon is prepared, and the semiconductor substrates 400 and 600 are stacked so that the contact portions 601 and 401 face each other, and are joined. do.
  • the semiconductor layer 400S is thinned so that the upper surface of the insulating film 404 is exposed.
  • the semiconductor layer 400S is penetrated and a part of the wiring layer 400T (specifically, the insulating film 414 on the pad section 402) is partially exposed so that the central region of the pad section 402 is exposed.
  • an opening H4 so as to penetrate, a form as shown in FIG. 17K can be obtained.
  • the present inventors considered reducing the dielectric constant ⁇ in order to reduce the capacitance C of the parasitic capacitance.
  • the wiring layer 400T between the peripheral region L of the pad portion 402 not exposed by the opening H4 and the semiconductor layer 400S facing the peripheral region L is: The idea was to provide an air gap made of air with a low dielectric constant ⁇ . Details of the tenth embodiment of the present disclosure, which is an embodiment with an air gap created by the present inventors, will be described below.
  • FIG. 18A is a schematic diagram showing the main part of the cross-sectional structure of this embodiment
  • FIG. 18B is a schematic diagram showing the main part of the planar structure of this embodiment.
  • FIG. 18A shows a cross section taken along line CC' of FIG. 18B
  • FIG. 18B shows a plane taken along line BB' of FIG. 18A.
  • FIG. 18A there is a gap between the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4 and the semiconductor layer 400S facing the peripheral region L.
  • An air gap 420 is provided in the wiring layer 400T.
  • the inside of the air gap 420 is filled with gas such as air.
  • gas such as air.
  • air or the like has a lower dielectric constant ⁇ than the insulating film 414 forming the wiring layer 400T.
  • silicon oxide (SiO 2 ) forming the insulating film 414 has a dielectric constant of 3.9, and air has a dielectric constant of 1.0.
  • the inside of the air gap 420 may be filled with a low dielectric material having a lower dielectric constant ⁇ than that of the insulating film 414 .
  • the dielectric constant of the low dielectric constant material is preferably at least less than 3.9, for example around 2.6.
  • a gas such as .
  • the air gap 420 may be a plurality of rectangular spaces arranged to surround the opening H4 that partially exposes the pad section 402. .
  • each of the four spaces forming the air gap 420 is arranged along the direction in which the four sides of the opening H4 extend, and is symmetrical with respect to the opening H4 in plan view. is provided as follows.
  • an air gap is formed in the wiring layer 400T between the peripheral region L of the pad portion 402 not exposed by the opening H4 and the semiconductor layer 400S facing the peripheral region L. 420 is provided.
  • the air filled in the air gap 420 has a lower dielectric constant ⁇ than that of the insulating film 414. It is possible to reduce the capacitance C of the parasitic capacitance that may occur with the layer 400S.
  • FIG. 19A is a schematic diagram showing the main part of the planar configuration of Modification 1-1 of the present embodiment
  • FIG. 19B is a schematic diagram showing the main part of the planar configuration of Modification 1-2 of the present embodiment. Yes, these figures correspond to FIG. 18B.
  • the air gap 420 is provided in a rectangular frame shape so as to surround the opening H4 that partially exposes the pad section 402 .
  • the air gap 420 was composed of four rectangular spaces. In other words, it constitutes one frame-shaped space.
  • the air gap 420 is provided in an annular shape so as to surround the opening H4 that partially exposes the pad section 402 .
  • the shape of the air gap 420 in plan view is not limited to a rectangular frame shape or an annular shape, and may be a polygonal frame shape, an elliptical annular shape, or the like.
  • FIG. 20A is a schematic diagram showing the main part of the cross-sectional structure of Modification 2-1 of the present embodiment
  • FIG. 20B is a schematic diagram showing the main part of the cross-sectional structure of Modification 2-2 of the present embodiment. Yes, these figures correspond to FIG. 18A.
  • a plurality of air gaps 420 having the same height are provided in the wiring layer 400T.
  • a plurality of air gaps 420 having different heights are provided in the wiring layer 400T.
  • the length of the peripheral region L of the pad section 402 is 3 ⁇ m
  • the distance between the peripheral region L and the semiconductor layer 400S facing the peripheral region L is 0.355 ⁇ m
  • the wiring layer 400T is Consider the case where the constituent insulating film 414 is made of silicon oxide.
  • the constituent insulating film 414 is made of silicon oxide.
  • the capacity is reduced by about 7.5%.
  • 120 pieces are provided, a reduction in capacity of about 47% can be expected.
  • FIG. 21A is a schematic diagram showing a main part of the cross-sectional configuration of Modification 3-1 of the present embodiment, and corresponds to FIG. 18A.
  • FIG. 21B is a schematic diagram showing a main part of the planar configuration of modification 3-1 of the present embodiment, and corresponds to FIG. 18B.
  • each of the plurality of air gaps 420 is provided in a rectangular frame shape so as to surround the opening H4.
  • FIG. 22A is a schematic diagram showing the main part of the planar configuration of Modification 3-2 of the present embodiment
  • FIG. 22B is a schematic diagram showing the main part of the planar configuration of Modification 3-3 of the present embodiment
  • FIG. 22B is a schematic diagram showing the main part of the planar configuration of Modification 3-4 of the present embodiment.
  • a plurality of rectangular air gaps 420 are connected to form a lattice shape.
  • a plurality of rectangular air gaps 420 are connected to each other to form a spiral shape.
  • each of the plurality of air gaps 420 may have a rectangular island shape and may be arranged to surround the opening H4. .
  • FIG. 23A is a schematic diagram showing a main part of the cross-sectional configuration of Modification 4 of the present embodiment, and corresponds to FIG. 18A.
  • FIG. 23B is a schematic diagram showing a main part of the planar configuration of Modification 4 of the present embodiment, and corresponds to FIG. 18B.
  • each of the air gaps 420 is partially interrupted compared to Modification 3-1 shown in FIGS. 21A and 21B.
  • FIG. 24A is a schematic diagram showing a main part of the cross-sectional configuration of Modification 5 of the present embodiment, and corresponds to FIG. 18A.
  • FIG. 24B is a schematic diagram showing a main part of the planar configuration of Modification 5 of the present embodiment, and corresponds to FIG. 18B.
  • each of the plurality of air gaps 420 has a different width.
  • the air gaps 420 located on the inside (near the pad section 402) are narrower and the air gaps 420 located on the outside (further from the pad section 402) are narrower. is wide.
  • the air gap 420 arranged on the inner side may be wide, and the air gap 420 arranged on the outer side may be narrow.
  • FIG. 25 is a schematic diagram showing a main part of the cross-sectional configuration of Modification 6 of the present embodiment, and corresponds to FIG. 18A.
  • a plurality of air gaps 420 may be provided in a houndstooth pattern or randomly in the wiring layer 400T, and is not particularly limited.
  • FIG. 26 is a schematic diagram showing a main part of the cross-sectional configuration of Modification 7 of the present embodiment, and corresponds to FIG. 18A.
  • FIG. 27 is a schematic diagram showing a main part of the cross-sectional configuration of Modification 8 of the present embodiment, and corresponds to FIG. 18A.
  • the air gap 420 is sandwiched between rectangular metal dummies 430 like the air gap 420 .
  • the metal dummy 430 is made of metal such as copper (Cu), for example.
  • Cu copper
  • the parasitic capacitance of the pad portion 402 is increased by providing the metal dummy 430 as compared with the present embodiment and the modified example described so far, but the air gap 420 is not provided at all. The parasitic capacitance can be reduced as compared with the case of the comparative example without.
  • the air gap 420 is not limited to being filled with gas such as air, and the dielectric constant is higher than that of the insulating film 414 . It may be filled with a low dielectric material with low ⁇ . In this case, the dielectric constant of the low dielectric constant material is preferably at least less than 3.9, for example around 2.6.
  • FIGS. 28A to 28G are explanatory diagrams showing part of the method for manufacturing the imaging device 1 according to the tenth embodiment of the present disclosure, and are cross-sectional views corresponding to FIG. 18A.
  • the first method is to provide an air gap 420 when forming the wiring layer 400T on the semiconductor layer 400S.
  • a plurality of air gaps 420 can be provided at the same height within the wiring layer 400T.
  • an insulating film 414 is laminated on the semiconductor layer 400S.
  • trenches 440 are formed in the surface of the insulating film 414 .
  • an insulating film 414 is laminated on the groove 440 under conditions that can avoid filling the groove 440, and an air gap 420 is formed in the insulating film 414. do.
  • pad portions 402 are formed on the insulating film 414 .
  • an insulating film 414 is laminated so as to cover the pad section 402 .
  • the semiconductor layer 400S that has been formed so far is turned upside down, and as shown in FIG.
  • FIGS. 29A to 29G are explanatory diagrams showing part of the method for manufacturing the imaging device 1 according to the tenth embodiment of the present disclosure, and are cross-sectional views corresponding to FIG. 18A.
  • an insulating film 414 is laminated on the semiconductor layer 400S.
  • slit-shaped grooves 440 are formed to penetrate the insulating film 414 .
  • an air gap 420 is formed by forming an insulating film 450 so as to cover the trench 440 while leaving a cavity.
  • pad portions 402 are formed on the insulating film 450 .
  • an insulating film 414 is laminated so as to cover the pad section 402 .
  • the semiconductor layer 400S that has been formed so far is turned upside down, and as shown in FIG.
  • the insulating film 404 is provided in the semiconductor layer 400S facing the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4. Thereby, the parasitic capacitance generated in the pad section 402 can be reduced.
  • the air gap 420 and the low dielectric are formed in the peripheral region (second region) L of the pad portion 402 not exposed by the opening H4 and the peripheral region L Parasitic capacitance generated in the pad portion 402 can be reduced by providing it between the semiconductor layer 400S facing the .
  • the imaging device 1 according to the embodiment of the present disclosure can be manufactured by using methods, devices, and conditions that are used for manufacturing general semiconductor devices. That is, the imaging device 1 according to the present embodiment can be manufactured using the existing manufacturing process of semiconductor devices.
  • PVD Physical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • ALD Atomic Layer Deposition
  • PVD method vacuum deposition method, EB (electron beam) deposition method, various sputtering methods (magnetron sputtering method, RF (Radio Frequency)-DC (Direct Current) combined bias sputtering method, ECR (Electron Cyclotron Resonance) sputtering method , facing target sputtering method, high frequency sputtering method, etc.), ion plating method, laser ablation method, molecular beam epitaxy method (MBE (Molecular Beam Epitaxy) method), and laser transfer method.
  • MBE molecular beam epitaxy
  • CVD methods include plasma CVD, thermal CVD, metal-organic (MO) CVD, and optical CVD.
  • other methods include electrolytic plating method, electroless plating method, spin coating method; immersion method; casting method; microcontact printing method; drop casting method; screen printing method, inkjet printing method, offset printing method, gravure printing.
  • Various printing methods such as printing method, flexographic printing method; stamp method; spray method; air doctor coater method, blade coater method, rod coater method, knife coater method, squeeze coater method, reverse roll coater method, transfer roll coater method, gravure coater method , kiss coater method, cast coater method, spray coater method, slit orifice coater method and calendar coater method.
  • planarization techniques include a CMP (Chemical Mechanical Polishing) method, a laser planarization method, a reflow method, and the like.
  • FIG. 30 is an explanatory diagram showing an example of a schematic functional configuration of a camera 700 to which the technology according to the present disclosure (the present technology) can be applied.
  • the camera 700 has an imaging device 1, an optical lens 710, a shutter mechanism 712, a drive circuit unit 714, and a signal processing circuit unit 716.
  • the optical lens 710 forms an image of image light (incident light) from a subject on the imaging surface of the imaging device 1 .
  • signal charges are accumulated in the pixels 541 of the imaging device 1 for a certain period of time.
  • the shutter mechanism 712 controls the light irradiation period and the light shielding period of the imaging device 1 by opening and closing.
  • the drive circuit unit 714 supplies drive signals for controlling the signal transfer operation of the imaging device 1, the shutter operation of the shutter mechanism 712, and the like.
  • the imaging apparatus 1 performs signal transfer based on the drive signal (timing signal) supplied from the drive circuit unit 714 .
  • the signal processing circuit unit 716 performs various signal processing. For example, the signal processing circuit unit 716 outputs the signal-processed video signal to a storage medium (not shown) such as a memory or to a display unit (not shown).
  • a configuration example of the camera 700 has been shown above.
  • Each component described above may be configured using general-purpose members, or may be configured by hardware specialized for the function of each component. Such a configuration can be changed as appropriate according to the technical level of implementation.
  • FIG. 31 is a block diagram showing an example of a schematic functional configuration of a smartphone 900 to which the technology (the present technology) according to the present disclosure can be applied.
  • a smartphone 900 includes a CPU (Central Processing Unit) 901, a ROM (Read Only Memory) 902, and a RAM (Random Access Memory) 903.
  • Smartphone 900 also includes storage device 904 , communication module 905 , and sensor module 907 .
  • smart phone 900 includes imaging device 1 , display device 910 , speaker 911 , microphone 912 , input device 913 and bus 914 .
  • the smartphone 900 may have a processing circuit such as a DSP (Digital Signal Processor) in place of the CPU 901 or together with it.
  • DSP Digital Signal Processor
  • the CPU 901 functions as an arithmetic processing device and a control device, and controls all or part of the operations within the smartphone 900 according to various programs recorded in the ROM 902, RAM 903, storage device 904, or the like.
  • a ROM 902 stores programs and calculation parameters used by the CPU 901 .
  • the RAM 903 temporarily stores programs used in the execution of the CPU 901, parameters that change as appropriate during the execution, and the like.
  • the CPU 901 , ROM 902 and RAM 903 are interconnected by a bus 914 .
  • the storage device 904 is a data storage device configured as an example of a storage unit of the smartphone 900 .
  • the storage device 904 is composed of, for example, a magnetic storage device such as a HDD (Hard Disk Drive), a semiconductor storage device, an optical storage device, or the like.
  • the storage device 904 stores programs executed by the CPU 901, various data, and various data acquired from the outside.
  • the communication module 905 is, for example, a communication interface configured with a communication device for connecting to the communication network 906.
  • the communication module 905 can be, for example, a communication card for wired or wireless LAN (Local Area Network), Bluetooth (registered trademark), or WUSB (Wireless USB).
  • the communication module 905 may be a router for optical communication, a router for ADSL (Asymmetric Digital Subscriber Line), a modem for various types of communication, or the like.
  • a communication network 906 connected to the communication module 905 is a wired or wireless network, such as the Internet, home LAN, infrared communication, or satellite communication.
  • the sensor module 907 is, for example, a motion sensor (eg, an acceleration sensor, a gyro sensor, a geomagnetic sensor, etc.), a biological information sensor (eg, a pulse sensor, a blood pressure sensor, a fingerprint sensor, etc.), or a position sensor (eg, GNSS (Global Navigation Satellite system) receiver, etc.) and various sensors.
  • a motion sensor eg, an acceleration sensor, a gyro sensor, a geomagnetic sensor, etc.
  • a biological information sensor eg, a pulse sensor, a blood pressure sensor, a fingerprint sensor, etc.
  • GNSS Global Navigation Satellite system
  • the imaging device 1 is provided on the surface of the smartphone 900 and can image an object or the like located on the back side or the front side of the smartphone 900 .
  • the technology (the present technology) according to the present disclosure may be applied to the imaging device 1 .
  • the imaging device 1 further includes an optical system mechanism (not shown) composed of an imaging lens, a zoom lens, a focus lens, etc., and a drive system mechanism (not shown) for controlling the operation of the optical system mechanism. can be done.
  • the image sensor collects incident light from an object as an optical image
  • the signal processing circuit photoelectrically converts the formed optical image pixel by pixel, and reads the signal of each pixel as an image signal. , a captured image can be acquired by performing image processing.
  • the display device 910 is provided on the surface of the smartphone 900 and can be, for example, a display device such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display.
  • the display device 910 can display an operation screen, captured images acquired by the imaging device 1 described above, and the like.
  • the speaker 911 can output, for example, the voice of a call, the voice accompanying the video content displayed by the display device 910 described above, and the like to the user.
  • the microphone 912 can collect, for example, the user's call voice, voice including commands for activating functions of the smartphone 900 , and ambient environment voice of the smartphone 900 .
  • the input device 913 is, for example, a device operated by a user, such as a button, keyboard, touch panel, or mouse.
  • the input device 913 includes an input control circuit that generates an input signal based on information input by the user and outputs the signal to the CPU 901 .
  • the user can input various data to the smartphone 900 and instruct processing operations.
  • a configuration example of the smartphone 900 has been shown above.
  • Each component described above may be configured using general-purpose members, or may be configured by hardware specialized for the function of each component. Such a configuration can be changed as appropriate according to the technical level of implementation.
  • a first substrate comprising a wiring layer having electrodes and a semiconductor layer laminated on the wiring layer; an opening penetrating through the semiconductor layer to expose a first region of the electrode; an insulating film provided in the semiconductor layer facing a second region of the electrode not exposed by the opening;
  • a semiconductor device comprising: (2) The semiconductor device according to (1) above, wherein the insulating film is provided so as to occupy 1/2 or more of the semiconductor layer facing the second region of the electrode. (3) The semiconductor device according to (2) above, wherein the insulating film is provided over the entire semiconductor layer facing the second region of the electrode. (4) The semiconductor device according to (2) above, wherein the insulating film is provided in a portion of the semiconductor layer facing the second region of the electrode.
  • each of the insulating films has a trapezoidal shape or a shape in which two trapezoids are joined at their upper bases or their lower bases.
  • the plurality of insulating films are provided so as to surround the opening when viewed from above the semiconductor layer.
  • the plurality of insulating films are provided so as to extend along one side of the rectangular opening when viewed from above the semiconductor layer.
  • the insulating film is provided in a grid pattern around the opening when viewed from above the semiconductor layer.
  • the plurality of insulating films are provided in a dot shape around the opening when viewed from above the semiconductor layer.
  • the insulating film is selected from the group consisting of silicon oxides, silicon nitrides, silicon oxynitrides, silicon carbides, silicon carbonitrides, organic insulating materials, metal oxides, metal oxynitrides, and low dielectric constant materials.
  • the semiconductor device comprising at least one of: (16) The semiconductor device according to any one of (1) to (15) above, wherein the insulating film includes an air gap.
  • a first substrate comprising a wiring layer having electrodes and a semiconductor layer laminated on the wiring layer; an opening penetrating through the semiconductor layer to expose a first region of the electrode; an air gap provided between a second region of the electrode not exposed by the opening and the semiconductor layer facing the second region;
  • a semiconductor device comprising: (18) The semiconductor device according to any one of (1) to (17) above, wherein the semiconductor layer includes an imaging element. (19) The semiconductor device according to any one of (1) to (18) above, wherein the electrode is electrically connected to an element located outside the semiconductor device.
  • the semiconductor device according to any one of (1) to (19) above, wherein the first substrate and the second substrate are bonded by bonding electrodes provided to each other.
  • An electronic device equipped with a semiconductor device The semiconductor device is a first substrate comprising a wiring layer having electrodes and a semiconductor layer laminated on the wiring layer; an opening penetrating through the semiconductor layer to expose a first region of the electrode; an insulating film provided on the semiconductor layer facing a second region of the electrode not exposed by the opening; comprising a Electronics.

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Abstract

電極（４０２）を有する配線層（４００Ｔ）と、前記配線層上に積層された半導体層（４００Ｓ）とからなる第１の基板（４００）と、前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部（Ｈ４）と、前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層内に設けられた絶縁膜（４０４）とを備える、半導体装置を提供する。

Description

半導体装置及び電子機器
　本開示は、半導体装置及び電子機器に関する。
　近年、撮像装置等のような半導体装置は、携帯端末装置等の小型電子機器に搭載されることから、より小型化することが強く望まれている。そこで、半導体装置の小型化のために、複数の半導体基板や、各種の層を積層する技術が数多く提案されている。
特開２０１１－１１４３２５号公報
　半導体装置においては、例えば半導体基板の外周領域に、ワイヤボンディングのための電極（パッド部）が配置される。そして、当該電極は、半導体装置の外部の電子回路等をワイヤ等によって電気的に接続されることとなる。
　しかしながら、半導体装置の積層構造によっては、上記電極に寄生容量が発生することがあり、そして、当該寄生容量が生じた場合、これに起因して、電極を介して送信される信号に、遅延や波形ひずみ等が発生することとなる。そのため、上記寄生容量をより小さくすることが求められている。
　そこで、本開示では、電極に発生する寄生容量を小さくすることが可能な、半導体装置及び電子機器を提案する。
　本開示によれば、電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層内に設けられた絶縁膜とを備える、半導体装置が提供される。
　また、本開示によれば、半導体装置を搭載する電子機器であって、前記半導体装置は、電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層に設けられた絶縁膜とを備える、電子機器が提供される。
撮像装置１の機能構成の一例を示すブロック図である。 比較例の撮像装置１の概略構成を表す平面模式図である。 図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 比較例の撮像装置１の断面構成の要部を表す模式図（その１）である。 比較例の撮像装置１の断面構成の要部を表す模式図（その２）である。 本開示の実施形態の断面構成の要部を表す模式図（その１）である。 本開示の実施形態の断面構成の要部を表す模式図（その２）である。 本開示の実施形態の断面構成の要部を表す模式図（その３）である。 本開示の第１の実施形態の平面構成の要部を表す模式図である。 本開示の第２の実施形態の平面構成の要部を表す模式図である。 本開示の第３の実施形態の平面構成の要部を表す模式図である。 本開示の第４の実施形態の平面構成の要部を表す模式図である。 本開示の第５の実施形態の平面構成の要部を表す模式図である。 本開示の第６の実施形態の平面構成の要部を表す模式図である。 本開示の第６の実施形態の断面構成の要部を表す模式図である。 本開示の第７の実施形態の平面構成の要部を表す模式図である。 本開示の第７の実施形態の断面構成の要部を表す模式図である。 本開示の第８の実施形態の断面構成の要部を表す模式図である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その１）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その２）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その３）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その４）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その５）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その６）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その７）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その８）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その９）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その１０）である。 本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図（その１１）である。 本開示の第１０の実施形態の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例１－１の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例１－２の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例２－１の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例２－２の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例３－１の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例３－１の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例３－２の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例３－３の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例３－４の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例４の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例４の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例５の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例５の平面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例６の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例７の断面構成の要部を表す模式図である。 本開示の第１０の実施形態の変形例８の断面構成の要部を表す模式図である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その１）である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その２）である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その３）である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その４）である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その５）である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その６）である。 本開示の第１０の実施形態に係る撮像装置１０の製造方法の一部を示す説明図（その７）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その１）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その２）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その３）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その４）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その５）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その６）である。 本開示の第１０の実施形態に係る撮像装置１０の他の製造方法の一部を示す説明図（その７）である。 カメラの概略的な機能構成の一例を示す説明図である。 スマートフォンの概略的な機能構成の一例を示すブロック図である。
　以下に、添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される撮像装置は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。
　以下の説明における具体的な長さや形状についての記載は、数学的に定義される数値と同一の値や幾何学的に定義される形状だけを意味するものではない。詳細には、以下の説明における具体的な長さや形状についての記載は、撮像装置（半導体装置）、その製造工程、及び、その使用・動作において許容される程度の違い（誤差・ひずみ）がある場合やその形状に類似する形状をも含むものとする。例えば、以下の説明において「円形状」又は「略円形状」と表現した場合には、真円に限定されるものではなく、楕円形等といった真円に類似する形状をも含むことを意味することとなる。
　また、以下の回路（電気的な接続）の説明においては、特段の断りがない限りは、「電気的に接続」とは、複数の要素の間を電気（信号）が導通するように接続することを意味する。加えて、以下の説明における「電気的に接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含むものとする。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．　本発明者が本開示の実施形態を創作するに至る背景
　　　　１．１　撮像装置１の機能構成
　　　　１．２　比較例の撮像装置１の概略構成
　　　　１．３　背景及び本開示の実施形態の概要
　２．　第１の実施形態
　３．　第２の実施形態
　４．　第３の実施形態
　５．　第４の実施形態
　６．　第５の実施形態
　７．　第６の実施形態
　８．　第７の実施形態
　９．　第８の実施形態
　１０．　第９の実施形態
　１１．　第１０の実施形態
　　　　１１．１　実施形態
　　　　１１．２　変形例１
　　　　１１．３　変形例２
　　　　１１．４　変形例３
　　　　１１．５　変形例４
　　　　１１．６　変形例５
　　　　１１．７　変形例６
　　　　１１．８　変形例７
　　　　１１．９　変形例８
　　　　１１．１０　製造方法
　１２．　まとめ
　１３．　適用例
　　　　１３．１　カメラへの適用例
　　　　１３．２　スマートフォンへの適用例
　１４．　補足
　＜＜１．　本発明者が本開示の実施形態を創作するに至る背景＞＞
　＜１．１　撮像装置１の機能構成＞
　まずは、本開示の実施形態の詳細を説明する前に、本発明者が本開示の実施形態を創作するに至るまでの背景について説明する。最初に、図１を参照して、本開示の実施形態が適用され得る撮像装置１の機能構成の一例を説明する。図１は、撮像装置１の機能構成の一例を示すブロック図である。
　図１に示すように、撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０及び出力部５１０Ｂを主に含むことができる。以下に、撮像装置１の各機能部について説明する。
　（画素アレイ部５４０）
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。なお、本明細書においては、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向と呼ぶ場合がある。画素５４１は、各々、フォトダイオード（光電変換素子）ＰＤを有している。さらに、撮像装置１においては、例えば、１つ又は複数の画素５４１毎に、１つの画素回路を有している。例えば、この画素回路を時分割で動作させることにより、画素５４１それぞれの画素信号を順次読み出すことができる。画素アレイ部５４０には、画素５４１とともに、複数の行駆動信号線５４２及び複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された各画素５４１を駆動する。また、垂直信号線（列読出し線）５４３により、画素５４１のそれぞれから、画素信号を読み出すことができる。
　（行駆動部５２０）
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１を駆動するための信号を発生させる行駆動回路部とを含むことができる。
　（列信号処理部５５０）
　列信号処理部５５０は、例えば、垂直信号線５４３に電気的に接続され、画素５４１とソースフォロア回路を形成する負荷回路部を有する。さらに、列信号処理部５５０は、垂直信号線５４３を介して画素５４１から読み出された信号を増幅する増幅回路部を有していてもよい。加えて、列信号処理部５５０は、ノイズ処理部を有していてもよい。当該ノイズ処理部は、例えば、光電変換の結果として画素５４１から読み出された信号から、系のノイズレベルを取り除くことができる。
　また、列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータは、画素５４１から読み出された信号もしくは上記ノイズ処理されたアナログ信号をデジタル信号に変換することができる。当該ＡＤＣは、例えば、コンパレータ部及びカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。さらに、列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　（タイミング制御部５３０）
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号に基づいて、行駆動部５２０及び列信号処理部５５０へ、タイミングを制御する信号を供給することができる。
　（画像信号処理部５６０）
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部及びデータ保持部を含んでいる。さらに画像信号処理部５６０は、プロセッサ部を含んでいてもよい。例えば、画像信号処理部５６０において実行される信号処理の一例としては、ＡＤ（アナログ－デジタル）変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理を挙げることができる。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　（入力部５１０Ａ）
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号及び特性データなどを装置外部から撮像装置１へ入力するための機能部である。タイミング制御信号は、例えば、垂直同期信号及び水平同期信号等である。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのデータである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４及び電源供給部（図示省略）等を含むことができる。
　詳細には、入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むための回路である。入力振幅変更部５１３は、入力回路部５１２で取り込まれた信号の振幅を、撮像装置１の内部で利用しやすい振幅へと変更することができる。入力データ変換回路部５１４は、入力データのデータ列の並びを変更することができる。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。当該シリアルパラレル変換回路は、入力データとして受け取ったシリアル信号をパラレル信号へと変換することができる。なお、入力部５１０Ａにおいては、入力振幅変更部５１３及び入力データ変換回路部５１４は省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源を利用して、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給することができる。また、撮像装置１が外部のメモリデバイスと電気的に接続される場合、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）及びＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等である。
　（出力部５１０Ｂ）
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、及び、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７及び出力端子５１８を含むことができる。
　詳細には、出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５は、撮像装置１内部で使用したパラレル信号をシリアル信号へと変換することができる。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更することができる。振幅を変更することにより、振幅が変更された信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７は、出力端子５１８に電気的に接続された撮像装置１外部の配線を駆動することができる。また、出力端子５１８は、撮像装置１から装置外部へとデータを出力することができる。出力部５１０Ｂにおいては、出力データ変換回路部５１５及び出力振幅変更部５１６は省略されていてもよい。また、撮像装置１が外部のメモリデバイスと電気的に接続される場合、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　＜１．２　比較例の撮像装置１の概略構成＞
　次に、図２及び図３を参照して、比較例の撮像装置１の概略構成の一例を説明する。図２は、比較例の撮像装置１の概略構成を表す平面模式図であり、３つの半導体基板（第１の半導体基板１００、第２の半導体基板２００、第３の半導体基板３００）を有する撮像装置１の第１の半導体基板１００、第２の半導体基板２００、第３の半導体基板３００のそれぞれの平面構成を模式的に表した図である。また、図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。なお、ここで、比較例とは、本発明者が本開示の実施形態をなす前に、検討を重ねていた撮像装置１のことを意味するものとする。
　詳細には、撮像装置１は、図２に示す、３つの半導体基板（第１の半導体基板１００、第２の半導体基板２００、第３の半導体基板３００）を貼り合わせて構成された３次元構造の撮像装置であり、例えば、フォトダイオードを有する第１の半導体基板１００の裏面（第２の面）（光入射面）側から光が入射する、裏面照射型撮像装置であるものとする。第１の半導体基板１００は、半導体層１００Ｓ及び配線層１００Ｔを含む。第２の半導体基板２００は、半導体層２００Ｓ及び配線層２００Ｔを含む。第３の半導体基板３００は、半導体層３００Ｓ及び配線層３００Ｔを含む。ここで、第１の半導体基板１００、第２の半導体基板２００及び第３の半導体基板３００の各半導体基板に含まれる配線とその周囲の層間絶縁膜とを併せて、便宜上、それぞれの半導体基板（第１の半導体基板１００、第２の半導体基板２００及び第３の半導体基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶものとする。図３に示すように、第１の半導体基板１００、第２の半導体基板２００及び第３の半導体基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔ及び半導体層３００Ｓの順に配置されている。第１の半導体基板１００、第２の半導体基板２００及び第３の半導体基板３００の具体的な構成については後述する。なお、図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。
　詳細には、第１の半導体基板１００には、複数の画素５４１が設けられている。そして、これらの画素５４１のそれぞれは、フォトダイオード（ＰＤ）及び転送トランジスタ（ＴＲ）を有する。また、第２の半導体基板２００には、画素回路が設けられている。画素回路は、画素５４１のそれぞれのフォトダイオードで発生した電荷を、転送トランジスタを介して画素信号として読み出し、あるいは、フォトダイオードをリセットすることができる。当該第２の半導体基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２及び列方向に延在する複数の垂直信号線５４３を有している。さらに、第２の半導体基板２００は、行方向に延在する電源線５４４を有している。
　第３の半導体基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０及び出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１の半導体基板１００、第２の半導体基板２００及び第３の半導体基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図２　参照）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図２　参照）。なお、図示を省略するが、入力部５１０Ａ及び出力部５１０Ｂは、第３の半導体基板３００以外の部分に配置されていてもよく、例えば、第２の半導体基板２００に配置されていてもよい。あるいは、入力部５１０Ａ及び出力部５１０Ｂは、第１の半導体基板１００の裏面（光入射面）側に設けてもよい。また、上記第２の半導体基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路又は読出回路と呼ばれることもある。本明細書においては、画素回路との呼称を用いるものとする。
　さらに、第１の半導体基板１００と第２の半導体基板２００とは、例えば、貫通電極により電気的に接続されている。また、図３に示すように、第２の半導体基板２００と第３の半導体基板３００とは、例えば、コンタクト部２０１、２０２、３０１、３０２を介して電気的に接続されている。より具体的には、第２の半導体基板２００にコンタクト部２０１、２０２が設けられ、第３の半導体基板３００にコンタクト部３０１、３０２が設けられている。第２の半導体基板２００のコンタクト部２０１が第３の半導体基板３００のコンタクト部３０１に接し、第２の半導体基板２００のコンタクト部２０２が第３の半導体基板３００のコンタクト部３０２に接している。第２の半導体基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３の半導体基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ、３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図３　参照）。言い換えると、コンタクト領域２０１Ｒ、３０１Ｒは、例えば、行駆動部５２０（第３の半導体基板３００）と、画素アレイ部５４０（第２の半導体基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。また、コンタクト領域２０１Ｒ、３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図２　参照）。第３の半導体基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２、図３　参照）。そして、コンタクト部２０１、３０１は、例えば、第３の半導体基板３００に設けられた行駆動部５２０と、第２の半導体基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１、３０１は、例えば、第３の半導体基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ、３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図３　参照）。言い換えると、コンタクト領域２０２Ｒ、３０２Ｒは、例えば、列信号処理部５５０（第３の半導体基板３００）と画素アレイ部５４０（第２の半導体基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ、３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図２　参照）。第３の半導体基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２、図３　参照）。コンタクト部２０２、３０２は、例えば、複数の画素５４１のそれぞれから出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３の半導体基板３００に設けられた列信号処理部５５０へと送信するために、電気的な接続を確保する。
　図３に示すように、第１の半導体基板１００、第２の半導体基板２００、及び、第３の半導体基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２の半導体基板２００と第３の半導体基板３００とを電気的に接続する電気的接続部を有する。具体的には、コンタクト部２０１、２０２、３０１、３０２は、導電材料で形成された電極により形成される。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）等の金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２の半導体基板２００と第３の半導体基板３００とを電気的に接続し、第２の半導体基板２００と第３の半導体基板３００との信号の入力、及び／又は、出力を可能にする。
　第２の半導体基板２００と第３の半導体基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図２を参照して、コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　また、図３に戻って説明を続けると、第１の半導体基板１００及び第２の半導体基板２００には、例えば、接続孔部Ｈ１、Ｈ２が設けられている。図３に示すように、接続孔部Ｈ１、Ｈ２は、第１の半導体基板１００及び第２の半導体基板２００を貫通している。そして、接続孔部Ｈ１、Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図２　参照）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３の半導体基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３の半導体基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１、Ｈ２は、空洞でもよく、一部又は全体に導電材料を含んでいても良く、例えば、導電材料が接続孔部Ｈ１、Ｈ２の側壁に形成されていても良い。
　また、撮像装置１においては、例えば、入力部５１０Ａ、及び／又は、出力部５１０Ｂとして形成された、接続孔部Ｈ１、Ｈ２の底面に設けられた電極に、ボンディングワイヤを接続する構成であってもよい。または、当該電極と、接続孔部Ｈ１、Ｈ２内に設けられた導電材料とを接続する構成であってもよい。
　なお、図３に示す例では、第３の半導体基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、後述する本開示の実施形態においてはこれに限定されるものではない。例えば、配線層２００Ｔ、３００Ｔを介して第３の半導体基板３００の信号を第２の半導体基板２００へ送ることで、入力部５１０Ａ、及び／又は、出力部５１０Ｂを第２の半導体基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２の半導体基板２００の信号を第１の半導体基板１００へ送ることで、入力部５１０Ａ、及び／又は、出力部５１０Ｂを第１の半導体基板１００に設けることもできる。
　＜１．３　背景及び本開示の実施形態の概要＞
　次に、上述した撮像装置１の構成を踏まえ、本発明者が本開示の実施形態を創作するに至った背景の詳細を、図４から図８を参照して説明する。図４及び図５は、比較例の撮像装置１の断面構成の要部を表す模式図あり、図６から図８は、本開示の実施形態の断面構成の要部を表す模式図である。なお、図４から図８は、基板が積層された撮像装置１を、基板の積層方向に沿って切断した断面に対応する。また、ここで、比較例とは、先に説明したように、本発明者が本開示の実施形態をなす前に、検討を重ねていた撮像装置１のことを意味するものとする。
　図４に示すように、比較例に係る撮像装置１においては、２つの半導体基板４００、６００が積層される。半導体基板４００は、先に説明した第１の半導体基板１００、もしくは、第１の半導体基板１００及び第２の半導体基板２００の積層に対応し（図３参照）、例えば、半導体基板４００には、複数の画素５４１や画素回路等が設けられる。より具体的には、半導体基板４００は、図４に示すように、半導体層４００Ｓと配線層４００Ｔ（より詳細には、配線層４００Ｔは、配線層とそれを覆う絶縁膜からなる）との積層からなる。
　また、半導体基板６００は、先に説明した第３の半導体基板３００に対応し（図３参照）、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０及び出力部５１０Ｂ等のロジック回路が設けられる。そして、撮像装置１をコンパクトにするために、これら半導体基板４００、６００は、互いに積層され、先に説明した銅（Ｃｕ）等の金属からなるコンタクト部２０２、３０２等（図３参照）によって直接接合される。なお、図４においては、コンタクト部２０２、３０２等の図示は省略されている。
　そして、図４に示すように、半導体基板６００には、撮像装置１の外部と電気的に接続するためのパッド部（電極）６１２が設けられている。パッド部６１２は、金属等の導電材料からなり、その表面には、例えばボンディングワイヤ等が電気的に接続される。詳細には、パッド部６１２の中央領域の表面は、半導体基板４００及び半導体基板６００の積層方向に沿って、半導体基板４００を貫通し、且つ、半導体基板６００の一部を貫通するように設けられた開口部Ｈ３により、露出している。
　なお、パッド部６１２は、２つの半導体基板４００、６００の積層からなる撮像装置１の平面視において（すなわち、撮像装置１を半導体基板４００の上方から見た場合）、例えば、その外周領域に位置している。なお、比較例及び後述する本開示の実施形態においては、パッド部６１２、４０２（図６参照）は、撮像装置１の外周領域に位置することに限定されるものではない。
　さらに、半導体基板６００には、パッド部６１２や配線（図示省略）等が設けられており、これらは、所定の膜厚（例えば、０．１μｍ以上の膜厚）を持つアルミニウム（Ａｌ）等の金属膜で形成される。加えて、半導体基板６００においては、上記金属膜は、絶縁膜で覆われている。そして、上記金属膜の膜厚が厚い場合、当該金属膜に対する絶縁膜のカバレッジを担保するために、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）－ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の手法により絶縁膜を積層することが考えらえる。詳細には、金属膜による段差が大きくても、段差部分に入り込み、金属膜の上面及び側面を覆うことが可能な絶縁膜を形成可能であることから、膜厚が厚い金属膜を覆う絶縁膜の形成の際には、ＨＤＰ－ＣＶＤ等を用いるのである。
　しかしながら、ＨＤＰ－ＣＶＤによる絶縁膜は、水素（Ｈ）を多く含むことがあり、このような水素が絶縁膜から半導体基板６００内に拡散し、半導体基板６００内に設けられたトランジスタの閾値（Ｖｔｈ）の変動を生じさせることがある。このような場合、閾値変動を抑えるためには、イオン注入を行い、閾値を所望の値に調整することも考えられる。しかし、トランジスタ構造（例えば、Ｆｉｎ型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）構造等を持つトランジスタの場合）によっては、イオン注入による閾値の調整が難しい場合もある。
　そこで、本発明者は、図５に示すように、パッド部６１２を半導体基板４００側に設けることを着想した。詳細には、図５に示す比較例では、図４の例と同様に、２つの半導体基板４００、６００が積層される。これら半導体基板４００、６００は、互いに積層され、銅（Ｃｕ）等の金属からなるコンタクト部４０１、６０１等によって直接接合される。
　図５に示す比較例においては、上記ロジック回路が設けられる半導体基板６００は、配線層６０２と当該配線層６０２を覆う絶縁膜６０４とからなり、パッド部６１２を含んでいない。また、複数の画素５４１や画素回路等が設けられる半導体基板４００は、半導体層４００Ｓと配線層４００Ｔとの積層からなる。
　そして、図５に示す比較例においては、半導体基板６００に設けられたパッド部６１２の代わりに、半導体基板４００には、撮像装置１の外部と電気的に接続するためのパッド部（電極）４０２が設けられる。パッド部４０２は、金属膜等の導電材料からなり、その表面には、例えばボンディングワイヤ等が電気的に接続される。パッド部４０２の中央領域の表面は、半導体基板４００及び半導体基板６００の積層方向に沿って、半導体層４００Ｓを貫通し、且つ、配線層４００Ｔ（詳細には、パッド部４０２上の絶縁膜４１４）の一部を貫通するように設けられた開口部Ｈ４により、露出している。一方、パッド部４０２の周辺領域の表面は、配線層４００Ｔの一部を構成する絶縁膜４１４によって覆われている。これは、撮像装置１の製造（例えば、量産）における開口部Ｈ４の形成の際の位置ズレ等を考慮して、開口部Ｈ４に対してパッド部４０２の面積が大きくなるように、パッド部４０２が設けられているためである。従って、図５に示す比較例においては、パッド部４０２の周辺領域は、開口部Ｈ４によって表面が露出することなく、絶縁膜４１４を介して半導体層４００Ｓと対向していることとなる。
　そのため、図５に示す比較例においては、パッド部４０２の周辺領域は、半導体層４００Ｓと、絶縁膜４１４を介して対向する導電体であることから、ここに寄生容量が生じ得る。また、図４に示す比較例においても、図５に示す比較例と同様に、撮像装置１の製造における位置ズレ等を考慮して、開口部Ｈ３に対してパッド部６１２の面積が大きくなるように、パッド部６１２が設けられている。そして、図４においても、パッド部６１２の周辺領域は、半導体層４００Ｓと、絶縁膜を含む配線層４００Ｔを介して対向する導電体であることから、ここにも寄生容量が生じ得る。しかしながら、図５の比較例においては、パッド部４０２と半導体層４００Ｓとの間の距離が近く、具体的には、図４の比較例におけるパッド部６１２と半導体層４００Ｓとの間の距離に比して、近い。そのため、図５の比較例における寄生容量は、図４の比較例における寄生容量に比して、大きくなる。
　そして、上記寄生容量に起因して、パッド部４０２を介して送信される信号には、遅延や波形ひずみ等が発生することから、本発明者は、当該寄生容量はできるだけ小さくしたいと考えていた。そして、本発明者は、上記寄生容量を小さくするためには、パッド部４０２と半導体層４００Ｓとが対向する領域の面積を小さくすれば、寄生容量を小さくすることができることから、パッド部４０２の周辺領域Ｌと対向する半導体層４００Ｓ内に、絶縁膜４０４を設けることを着想し（図６参照）、本開示の実施形態を創作した。
　詳細には、本発明者が創作した本開示に実施形態においては、図６に示すように、撮像装置（半導体装置）１は、銅（Ｃｕ）等の金属からなるコンタクト部（接合電極）４０１、６０１によって直接接合され、互いに積層された２つの半導体基板（第１の基板）４００、半導体基板（第２の基板）６００を有する。ロジック回路が設けられる半導体基板６００は、配線層６０２と当該配線層６０２を覆う絶縁膜６０４とからなる。また、複数の画素５４１や画素回路等が設けられる半導体基板４００は、半導体層４００Ｓと配線層４００Ｔとの積層からなる。
　そして、本開示の実施形態においては、配線層４００Ｔには、撮像装置１の外部に電気的に接続するためのパッド部（電極）４０２が設けられている。パッド部４０２は、金属膜等の導電材料からなり、ボンディングワイヤ等が電気的に接続される。さらに、パッド部４０２の中央領域（第１の領域）の表面は、半導体基板４００及び半導体基板６００の積層方向に沿って、半導体層４００Ｓを貫通し、且つ、配線層４００Ｔ（詳細には、パッド部４０２上の絶縁膜４１４）の一部を貫通するように設けられた開口部Ｈ４により、露出している。
　さらに、本開示の実施形態においては、図６に示すように、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に、絶縁膜４０４が設けられている。本開示の実施形態においては、パッド部４０２の周辺領域Ｌと対向する半導体層４００Ｓ内に絶縁膜４０４を設け、パッド部４０２と半導体層４００Ｓとが対向する領域である周辺領域Ｌの面積を小さくすることにより、寄生容量を小さくすることができる。
　より具体的には、本開示の一実施形態においては、図６に示すように、絶縁膜４０４は、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓの全体に設けられる。さらに、本開示の一実施形態においては、撮像装置１の製造における位置ズレ等を考慮して、図６に示すように、絶縁膜４０４は、周辺領域Ｌに対向する半導体層４００Ｓに対して、開口部Ｈ４と反対側の方向へ延伸するように設けられてもよい。
　ところで、図６に示すように、絶縁膜４０４が半導体層４００Ｓの広い範囲に設けられることとなると、絶縁膜４０４を形成する工程に要する時間が長くなることが考えられる。詳細には、絶縁膜４０４は、半導体層４００Ｓに溝を形成し、当該溝内に絶縁材料を埋め込むことにより形成することができる。従って、絶縁膜４０４が半導体層４００Ｓの広い範囲に設けられる場合には、幅広の溝内に絶縁材料を埋め込むこととなることから、絶縁膜４０４を形成するために要する時間が長くなる。そこで、本開示の他の実施形態においては、絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓの一部に設けるようにしてもよい。
　詳細には、本開示の他の実施形態においては、図７に示すように、複数の絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。具体的には、各絶縁膜４０４は、半導体層４００Ｓを挟んで交互に設けられている。このようにすることで、各絶縁膜４０４は、幅狭の溝内に絶縁材料を埋め込むことにより形成されることとなることから、複数の絶縁膜４０４を形成する工程に要する時間を短くすることができる。
　なお、本開示の実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けるために、複数の絶縁膜４０４の体積の総和が、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌに対向する半導体層４００Ｓの一部の体積の１／２以上となるように、複数の絶縁膜４０４を設けることが好ましい。
　さらに、本開示の実施形態においては、図７に示される複数の絶縁膜４０４のうちの１つの拡大図である図８に示すように、絶縁膜４０４の、積層方向に沿った長さ（膜厚）ｄと、積層方向と直交する方向に沿った幅Ｗとの関係は、Ｗ／２＜ｄとすることが好ましい。このようにすることで、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。以下、このような本開示の実施形態の詳細を順次説明する。
　なお、以下では、本開示の実施形態を撮像装置に適用した実施形態を説明するが、本開示の実施形態は、撮像装置に適用することに限定されるものではなく、半導体装置全般に適用することも可能である。さらに、以下では、本開示の実施形態を複数の半導体基板の積層構造を持つ撮像装置（半導体装置）に適用した実施形態を説明するが、本開示の実施形態は、複数の半導体基板の積層構造を持つ撮像装置（半導体装置）に適用することに限定されるものではなく、半導体基板の積層構造を持たない半導体装置全般に適用することも可能である。
　＜＜２．　第１の実施形態＞＞
　まずは、図７及び図９を参照して、本開示の第１の実施形態を説明する。図９は、本開示の第１の実施形態の平面構成の要部を表す模式図である。詳細には、図９は、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図９中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図７に対応する。
　詳細には、本実施形態に係る撮像装置（半導体装置）１は、図７に示すように、銅（Ｃｕ）等の金属からなるコンタクト部（接合電極）４０１、６０１によって直接接合され、互いに積層された２つの半導体基板（第１の基板）４００、半導体基板（第２の基板）６００を有する。ロジック回路が設けられる半導体基板６００は、配線層６０２と当該配線層６０２を覆う絶縁膜６０４とからなる。また、複数の画素（撮像素子）５４１や画素回路等が設けられる半導体基板４００は、半導体層４００Ｓと配線層４００Ｔとの積層からなる。
　そして、本開示の実施形態においては、配線層４００Ｔには、撮像装置１の外部に電気的に接続するためのパッド部（電極）４０２が設けられている。パッド部４０２は、金属膜等の導電材料からなり、ボンディングワイヤ等が電気的に接続される。さらに、パッド部４０２の中央領域（第１の領域）の表面は、半導体基板４００及び半導体基板６００の積層方向に沿って、半導体層４００Ｓを貫通し、且つ、配線層４００Ｔ（詳細には、パッド部４０２上の絶縁膜４１４）の一部を貫通するように設けられた開口部Ｈ４により、露出している。
　さらに、本実施形態においては、図７に示すように、複数の絶縁膜４０４が、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けられている。本実施形態においては、周辺領域Ｌの幅は、例えば数μｍ程度とすることができる。そして、当該断面においては、各絶縁膜４０４は、矩形状の断面を持ち、半導体層４００Ｓを挟んで交互に設けられている。具体的には、図７においては、開口部Ｈ４を挟んで右側及び左側のそれぞれに、３つの絶縁膜４０４が設けられている。各絶縁膜４０４の幅及び間隔は、例えば０．１μｍ以上から１．５μｍ以下程度とすることができる。なお、本実施形態においては、絶縁膜４０４の断面は、矩形状であることに限定されるものではなく、図７中上に向かって広がる、又は、図７中下に向かって広がる台形状の形状を持っていてもよい。もしくは、本実施形態においては、絶縁膜４０４の断面は、２つの台形をその上底もしくは下底どうしで接合して得られる形状であってもよい。また、本実施形態においては、パッド部４０２と接続されるワイヤ等と半導体層４００Ｓとの絶縁性を維持し、且つ、開口部Ｈ４の強度を高く維持することができれば、開口部Ｈ４を挟んで右側及び左側のそれぞれに設けられる絶縁膜４０４の数も３つであることに限定されるものではない。
　また、本実施形態においては、複数の絶縁膜４０４のうちの一部は、周辺領域Ｌに対向する半導体層４００Ｓに対して、開口部Ｈ４と反対側の方向へ延伸するように設けられてもよい。
　また、絶縁膜４０４は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、有機絶縁性材料、金属酸化物、金属酸窒化物、低誘電率材料（ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＣＨ、ＳｉＯＣＨ、水素シルセスキオキサン、メチルシルセスキオキサン等）うちから選択される１つ又は複数の材料から形成することができる。
　さらに、本実施形態においては、図９に示すように、平面視において、複数の絶縁膜４０４は、矩形の枠状の形状を持ち、開口部Ｈ４によって露出されたパッド部４０２の周囲を３重に囲むように設けられている。なお、矩形状のパッド部４０２の一辺の長さは、例えば、数１０μｍから数１００μｍ程度とすることができる。また、本実施形態においては、複数の絶縁膜４０４は、開口部Ｈ４によって露出されたパッド部４０２の周囲を３重に囲むように設けられていることに限定されるものではなく、パッド部４０２の周囲を一重又は複数で囲むように設けられていればよい。また、本実施形態においては、平面視における、複数の絶縁膜４０４の幅は、略同一であることに限定されるものではなく、異なっていてもよい。
　また、本実施形態においては、平面視における開口部Ｈ４の形状は、矩形(正方形、長方形)であることに限定されるものではなく、略円形状や、曲線状の頂点を持つ矩形であってもよい。このような場合には、平面視における各絶縁膜４０４の形状も、略円形の枠状（リング状）や、曲線状の頂点を持つ矩形の枠状であってもよい。
　以上のように、本実施形態においては、図７及び図９に示すように、複数の絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜３．　第２の実施形態＞＞
　次に、図１０を参照して、本開示の第２の実施形態を説明する。図１０は、本開示の第２の実施形態の平面構成の要部を表す模式図である。詳細には、図１０は、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図１０中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図７に対応する。
　本実施形態においては、図１０に示すように、平面視において、複数の絶縁膜４０４は、矩形状の形状を持ち、開口部Ｈ４の図１０中の縦方向に伸びる辺に沿って延伸するように設けられる。なお、本実施形態においては、複数の絶縁膜４０４は、開口部Ｈ４の図１０中縦方向に伸びる辺に沿って延伸するように設けられていることに限定されるものではなく、開口部Ｈ４の図１０中横方向に伸びる辺に沿って延伸するように設けられていてもよい。また、本実施形態においては、平面視における、複数の絶縁膜４０４の幅は、略同一であることに限定されるものではなく、異なっていてもよい。
　また、本実施形態においては、平面視における各絶縁膜４０４の形状も、矩形であることに限定されるものではなく、楕円状や、曲線状の頂点を持つ矩形であってもよい。
　さらに、本実施形態においては、複数の絶縁膜４０４は、開口部Ｈ４を挟んで右側及び左側（又は、上側及び下側）のそれぞれに、３つの絶縁膜４０４が設けられていることに限定されるものではなく、開口部Ｈ４を挟んで右側及び左側（又は、上側及び下側）のそれぞれに、絶縁膜４０４が一つ又は複数設けられていればよい。また、本実施形態においては、開口部Ｈ４を挟んで右側及び左側（又は、上側及び下側）のそれぞれに、異なる数の絶縁膜４０４が設けられていてもよい。
　以上のように、本実施形態においては、図１０に示すように、複数の絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜４．　第３の実施形態＞＞
　次に、図１１を参照して、本開示の第３の実施形態を説明する。図１１は、本開示の第３の実施形態の平面構成の要部を表す模式図である。詳細には、図１１は、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図１１中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図７に対応する。
　本実施形態においては、図１１に示すように、平面視において、絶縁膜４０４は、開口部Ｈ４によって露出されたパッド部４０２の周囲に、格子状に設けられる。なお、本実施形態においては、平面視における絶縁膜４０４の幅は、全体に亘って略同一であることに限定されるものではなく、異なっていてもよい。
　また、本実施形態においては、平面視における絶縁膜４０４の形状も、複数の矩形を格子状に組み合わせた形状であることに限定されるものではなく、楕円や、曲線状の頂点を持つ矩形を格子状に組み合わせた形状であってもよい。
　以上のように、本実施形態においては、図１１に示すように、平面視において格子状の絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜５．　第４の実施形態＞＞
　次に、図１２を参照して、本開示の第４の実施形態を説明する。図１２は、本開示の第４の実施形態の平面構成の要部を表す模式図である。詳細には、図１２は、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図１２中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図７に対応する。
　本実施形態においては、図１２に示すように、平面視において、絶縁膜４０４は、開口部Ｈ４によって露出されたパッド部４０２の周囲に、渦巻状に設けられる。なお、本実施形態においては、平面視における絶縁膜４０４の幅は、全体に亘って略同一であることに限定されるものではなく、異なっていてもよい。
　また、本実施形態においては、平面視における絶縁膜４０４の形状も、複数の矩形を渦巻状にした形状であることに限定されるものではなく、楕円を渦巻状にした形状であってもよい。
　以上のように、本実施形態においては、図１２に示すように、幅の狭い絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜６．　第５の実施形態＞＞
　次に、図１３を参照して、本開示の第５の実施形態を説明する。図１３は、本開示の第５の実施形態の平面構成の要部を表す模式図である。詳細には、図１３は、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図１３中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図７に対応する。
　本実施形態においては、図１３に示すように、平面視において複数の絶縁膜４０４は、矩形状の形状を持ち、開口部Ｈ４によって露出されたパッド部４０２の周囲に、島状（ドット状）に設けられる。なお、本実施形態においては、平面視における各絶縁膜４０４の形状も、矩形状であることに限定されるものではなく、略円形状や、曲線状の頂点を持つ矩形であってもよい。さらに、本実施形態においては、平面視における各絶縁膜４０４の大きさは、略同一であることに限定されるものではなく、異なっていてもよい。
　以上のように、本実施形態においては、図１３に示すように、小さな絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に、島状に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜７．　第６の実施形態＞＞
　次に、図１４Ａ及び図１４Ｂを参照して、本開示の第６の実施形態を説明する。図１４Ａは、本開示の第６の実施形態の平面構成の要部を表す模式図であり、図１４Ｂは、本開示の第６の実施形態の断面構成の要部を表す模式図である。詳細には、図１４Ａは、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図１４Ａ中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図１４Ｂに対応する。
　本実施形態においては、図１４Ａに示すように、図９に示す第１の実施形態と比較して、矩形の枠状の各絶縁膜４０４の一部が途切れている。そのため、図１４Ａ中に示すＡ－Ａ´線で撮像装置１を切断した際の断面を示す図１４Ｂにおいては、開口部Ｈ４を挟んで、一方には絶縁膜４０４が位置し、他方には絶縁膜４０４が位置していない。
　なお、本実施形態においても、平面視における、複数の絶縁膜４０４の幅は、略同一であることに限定されるものではなく、異なっていてもよい。さらに、本実施形態においては、平面視における各絶縁膜４０４の形状も、矩形又は多角形であることに限定されるものではなく、楕円状や、曲線状の頂点を持つ矩形や多角形状であってもよい。
　以上のように、本実施形態においては、図１４Ａ及び図１４Ｂに示すように、複数の絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜８．　第７の実施形態＞＞
　次に、図１５Ａ及び図１５Ｂを参照して、本開示の第６の実施形態を説明する。図１５Ａは、本開示の第７の実施形態の平面構成の要部を表す模式図であり、図１５Ｂは、本開示の第７の実施形態の断面構成の要部を表す模式図である。詳細には、図１５Ａは、半導体基板４００、６００が積層された撮像装置１を上方から見た場合の平面構成に対応し、図１５Ａ中に示すＡ－Ａ´線で撮像装置１を切断した際の断面が図１５Ｂに対応する。
　本実施形態においては、図１５Ａに示すように、図９に示す第１の実施形態と比較して、矩形の枠状の各絶縁膜４０４の幅が互いに異なっている。そのため、図１５Ａ中に示すＡ－Ａ´線で撮像装置１を切断した際の断面を示す図１５Ｂにおいても、複数の絶縁膜４０４の幅が互いに異なる。
　なお、本実施形態においても、平面視における各絶縁膜４０４の形状も、矩形状であることに限定されるものではなく、楕円状や、曲線状の頂点を持つ矩形状であってもよい。
　以上のように、本実施形態においては、図１５Ａ及び図１５Ｂに示すように、異なる幅を持つ複数の絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けている。このようにすることで、本実施形態においては、寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜９．　第８の実施形態＞＞
　次に、図１６を参照して、本開示の第８の実施形態を説明する。図１６は、本開示の第８の実施形態の断面構成の要部を表す模式図であり、詳細には、図７に示される複数の絶縁膜４０４のうちの１つの絶縁膜４０４の拡大図である。
　これまで説明した本開示の実施形態においては、各絶縁膜４０４は、半導体層４００Ｓを挟んで交互に設けられている。従って、各絶縁膜４０４を挟んで隣り合う半導体層４００Ｓの間に寄生容量が生じ得る。
　そこで、本実施形態においては、図１６に示すように、絶縁膜４０４内に空洞（エアーギャップ）４１６を設けてもよい。空洞内の空気は、絶縁材料に比べて誘電率が低いことから、絶縁膜４０４内に空洞４１６を設けることにより、絶縁膜４０４を挟んで各半導体層４００Ｓの間に生じる寄生容量を小さくすることができる。なお、絶縁膜４０４内の空洞４１６は、例えば、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　Ｓｉｌａｎｅ）を用いたＣＶＤによって絶縁膜４０４を積層させることにより、形成することができる。また、先に説明したように、各絶縁膜４０４は、半導体層４００Ｓに設けられた溝内に絶縁材料を埋め込むことにより形成されるが、本実施形態によれば、溝内を完全に絶縁材料で埋め込む必要がないことから、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　以上のように、本実施形態においては、図１６に示すように、絶縁膜４０４内に空洞４１６を形成することにより、絶縁膜４０４を挟んで各半導体層４００Ｓの間に生じる寄生容量を小さくしつつ、絶縁膜４０４を形成する工程に要する時間が長くなることを避けることができる。
　＜＜１０．　第９の実施形態＞＞
　次に、図１７Ａから図１７Ｋを参照して、第１の実施形態に係る撮像装置１の製造方法を説明する。図１７Ａから図１７Ｋは、本開示の第１の実施形態に係る撮像装置１の製造方法の一部を示す説明図であり、図７に対応する断面図である。
　まずは、図１７Ａに示すような半導体層４００Ｓとなる半導体基板を準備し、図１７Ｂに示すように、パターン（開口部４０８）を持つマスク４０６を当該半導体層４００Ｓ上に形成する。次に、マスク４０６の開口部４０８に沿って半導体層４００Ｓをエッチングし、マスク４０６を半導体層４００Ｓから除去することにより、図１７Ｃに示すような、溝４１０を有する半導体層４００Ｓを形成することができる。
　次に、図１７Ｄに示すように、溝４１０を埋め込むように半導体層４００Ｓ上に絶縁膜４０４を形成する。さらに、溝４１０から突出した絶縁膜４０４をエッチング又はＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等により除去し、図１７Ｅに示すような形態を得ることができる。
　そして、図１７Ｆに示すように、半導体層４００Ｓ上に、配線層４００Ｔの一部となる絶縁膜４１４とパッド部４０２とを形成することで、半導体基板４００を得る。さらに、図１７Ｇに示すように、半導体基板６００と接合するためのコンタクト部４０１を絶縁膜４１４の上面側に形成し、図１７Ｈに示すように、半導体基板４００の上下を反転させる。
　さらに、図１７Ｉに示すように、コンタクト部６０１、配線層６０２等が形成された半導体基板６００を準備し、コンタクト部６０１、４０１が互いに向かい合うように、半導体基板４００、６００を積層して、接合する。次に、図１７Ｊに示すように、絶縁膜４０４の上面が露出するように半導体層４００Ｓを薄層化する。そして、パッド部４０２の中央領域が露出するように、積層方向に沿って、半導体層４００Ｓを貫通し、且つ、配線層４００Ｔ（詳細には、パッド部４０２上の絶縁膜４１４）の一部を貫通するように、開口部Ｈ４を形成することにより、図１７Ｋに示すような形態を得ることができる。
　＜＜１１．　第１０の実施形態＞＞
　＜１１．１　実施形態＞
　先に説明したように、図５に示す比較例においては、パッド部４０２と半導体層４００Ｓとの間の距離が近く、且つ、パッド部４０２の周辺領域は、半導体層４００Ｓと、絶縁膜４１４を介して対向する導電体であることから、ここに寄生容量が生じ得る。そして、上記寄生容量に起因して、パッド部４０２を介して送信される信号には、遅延や波形ひずみ等が発生する。従って、このような遅延等の発生を防ぐために、上記寄生容量をできるだけ小さくすることが、撮像装置１に対して求められていた。
　具体的には、上記寄生容量を、平行平板型容量であるとして捉えた場合、上記寄生容量の容量Ｃは、各平板の表面積Ｓ、平板間の距離ｄ、一対の平板により挟まれた領域の誘電率εとすると、Ｃ＝（ε×Ｓ）／ｄとなる。従って、容量Ｃを小さくしようとするために、まずは、距離ｄを大きくことが考えられる。しかしながら、距離ｄを大きくしようとする場合、絶縁膜４１４の膜厚を厚くしたり、配線層４００Ｔ内の配線の積層数を増やすこととなり、製造コスト増加が避けられず、且つ、パッド部４０２へのボンディングが難しくなる。そのため、容量Ｃを小さくしようと、距離ｄを大きくする手法を選択することは難しい。
　また、容量Ｃを小さくしようとするために、表面積Ｓを小さくする、すなわち、パッド部４０２の周辺領域Ｌと半導体層４００Ｓとが向かい合う面積を小さくすることが考えられる。しかしながら、パッド部４０２の周辺領域Ｌと半導体層４００Ｓとが向かい合う面積が小さくなることにより、歩留まりの悪化や、信頼性の悪化が懸念される。そのため、容量Ｃを小さくしようと、面積Ｓを小さくする手法を選択することは難しい。
　そこで、本発明者らは、寄生容量の容量Ｃを小さくするために、誘電率εを小さくすることを検討した。そして、鋭意検討する中で、本発明者らは、開口部Ｈ４により露出されていないパッド部４０２の周辺領域Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間の配線層４００Ｔに、誘電率εが低い空気等からなるエアーギャップを設けることを着想した。以下、本発明者らが創作した、エアーギャップを設けた実施形態である、本開示の第１０の実施形態の詳細を説明する。
　まずは、図１８Ａ及び図１８Ｂを参照して、本開示の第１０の実施形態を説明する。図１８Ａは、本実施形態の断面構成の要部を表す模式図であり、図１８Ｂは、本実施形態の平面構成の要部を表す模式図である。詳細には、図１８Ａは、図１８ＢのＣ－Ｃ´線で切断した断面を示し、図１８Ｂは、図１８ＡのＢ－Ｂ´線で切断した平面を示す。
　本実施形態においては、図１８Ａに示すように、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間の配線層４００Ｔ内に、エアーギャップ４２０が設けられている。エアーギャップ４２０内は、空気等のガスで満たされている。そして、先に説明したように、空気等は、配線層４００Ｔを構成する絶縁膜４１４に比べて誘電率εが低い。具体的には、例えば、絶縁膜４１４を形成するシリコン酸化物（ＳｉＯ２）の比誘電率は、３．９であり、空気の比誘電率は、１．０である。従って、エアーギャップ４２０を設けることにより、パッド部４０２の周辺領域Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間に生じ得る寄生容量の容量Ｃを小さくすることができる。さらに、本実施形態においては、エアーギャップ４２０内を絶縁膜４１４に比べて誘電率εが低い低誘電材料で満たしてもよい。この場合、低誘電率材料の比誘電率は、少なくも３．９よりも小さく、例えば、２．６前後であることが好ましい。しかしながら、パッド部４０２と他の配線層又はパッド部４０２との間の距離が短い場合には、リークの発生する蓋然性が高まることから、本実施形態においては、このようなリークを防ぐために、空気等のガスで満たされたエアーギャップ４２０を用いることが好ましい。
　また、本実施形態においては、図１８Ｂに示すように、エアーギャップ４２０は、パッド部４０２の一部を露出させる開口部Ｈ４を取り囲むように配置された複数の矩形状の空間であってもよい。詳細には、エアーギャップ４２０を構成する４つの空間のそれぞれは、開口部Ｈ４の４つの辺の延伸する方向に沿って配置されており、平面視においては、開口部Ｈ４に対して対称になるように設けられている。
　以上のように、本実施形態においては、開口部Ｈ４により露出されていないパッド部４０２の周辺領域Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間の配線層４００Ｔ内に、エアーギャップ４２０が設けられている。本実施形態によれば、エアーギャップ４２０内に満たされた空気等は、絶縁膜４１４に比べて誘電率εが低いことから、パッド部４０２の周辺領域Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間に生じ得る寄生容量の容量Ｃを小さくすることができる。
　＜１１．２　変形例１＞
　また、本実施形態においては、エアーギャップ４２０の構成を様々に変形することができる。そこで、図１９Ａ及び図１９Ｂを参照して、本実施形態の変形例１を説明する。図１９Ａは、本実施形態の変形例１－１の平面構成の要部を表す模式図であり、図１９Ｂは、本実施形態の変形例１－２の平面構成の要部を表す模式図であり、これらの図は、図１８Ｂに対応する。
　例えば、変形例１－１においては、図１９Ａに示すように、エアーギャップ４２０は、パッド部４０２の一部を露出させる開口部Ｈ４を取り囲むように、矩形の枠状に設けられている。言い換えると、上述の本実施形態では、エアーギャップ４２０は、４つの矩形状の空間で構成されていたが、一方、本変形例では、４つの矩形状の空間が一体の空間として接続した構成となっており、すなわち、１つの枠状の空間を構成している。
　また、例えば、変形例１－２においては、図１９Ｂに示すように、エアーギャップ４２０は、パッド部４０２の一部を露出させる開口部Ｈ４を取り囲むように、円環状に設けられている。なお、本変形例においては、エアーギャップ４２０の平面視における形状は、矩形の枠状や円環状に限定されるものではなく、多角形の枠状や楕円環状等であってもよい。
　＜１１．３　変形例２＞
　また、本実施形態においては、エアーギャップ４２０は、複数個設けられていてもよい。そこで、図２０Ａ及び図２０Ｂを参照して、本実施形態に変形例２を説明する。図２０Ａは、本実施形態の変形例２－１の断面構成の要部を表す模式図であり、図２０Ｂは、本実施形態の変形例２－２の断面構成の要部を表す模式図であり、これらの図は、図１８Ａに対応する。
　例えば、変形例２－１においては、図２０Ａに示すように、エアーギャップ４２０は、配線層４００Ｔ内に同じ高さを持って複数個設けられている。また、例えば、変形例２－２においては、図２０Ｂに示すように、エアーギャップ４２０は、配線層４００Ｔ内に異なる高さを持って複数個設けられている。
　ここで、例えば、パッド部４０２の周辺領域Ｌの長さを３μｍとし、当該周辺領域Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間の距離を０．３５５μｍとし、配線層４００Ｔを構成する絶縁膜４１４がシリコン酸化物からなるとした場合を検討する。この場合、平面視において５０ｎｍ×１００ｎｍのエアーギャップ４２０を１つ設けた場合には、パッド部４０２に発生する寄生容量の容量Ｃにおいて、０．７５％程度の容量の削減を期待することができる。また、平面視において５０ｎｍ×１００ｎｍのエアーギャップ４２０を１０個設けた場合には、７．５％程度の容量の削減、さらに、上下方向にも重ねるようにして、５０ｎｍ×１００ｎｍのエアーギャップ４２０を１２０個設けた場合には、４７％程度の容量の削減を期待することができる。
　＜１１．４　変形例３＞
　また、本実施形態においては、エアーギャップ４２０を複数個設けた場合であっても、様々に変形することができる。そこで、図２１Ａ及び図２１Ｂを参照して、本実施形態の変形例３を説明する。図２１Ａは、本実施形態の変形例３－１の断面構成の要部を表す模式図であり、図１８Ａに対応する。また、図２１Ｂは、本実施形態の変形例３－１の平面構成の要部を表す模式図であり、図１８Ｂに対応する。
　例えば、変形例３－１においては、図２１Ａ及び図２１Ｂに示すように、複数のエアーギャップ４２０のそれぞれは、開口部Ｈ４を取り囲むように、矩形の枠状に設けられている。
　さらに、図２１Ａと同じ断面を持つ平面構成はさらなる変形も可能である。そこで、図２２Ａから図２２Ｃを参照して、変形例３－２から変形例３－４を説明する。図２２Ａは、本実施形態の変形例３－２の平面構成の要部を表す模式図であり、図２２Ｂは、本実施形態の変形例３－３の平面構成の要部を表す模式図であり、図２２Ｂは、本実施形態の変形例３－４の平面構成の要部を表す模式図である。
　例えば、変形例３－２においては、図２２Ａに示すように、矩形状の複数のエアーギャップ４２０は互いに接続し、格子状の形状を構成する。
　また、例えば、変形例３－３においては、図２２Ｂに示すように、矩形状の複数のエアーギャップ４２０は互いに接続し、渦巻状の形状を構成する。
　また、例えば、変形例３－４においては、図２２Ｃに示すように、複数のエアーギャップ４２０のそれぞれは、矩形の島状の形状を持ち、開口部Ｈ４を取り囲むように配置されていてもよい。
　＜１１．５　変形例４＞
　さらに、図２３Ａ及び図２３Ｂを参照して、エアーギャップ４２０のさらなる変形例を説明する。図２３Ａは、本実施形態の変形例４の断面構成の要部を表す模式図であり、図１８Ａに対応する。また、図２３Ｂは、本実施形態の変形例４の平面構成の要部を表す模式図であり、図１８Ｂに対応する。
　本変形例４においては、図２３Ａ及び図２３Ｂに示すように、図２１Ａ及び図２１Ｂに示す変形例３－１と比べて、エアーギャップ４２０のそれぞれの一部が途切れている。
　＜１１．６　変形例５＞
　また、本実施形態においては、複数のエアーギャップ４２０は、同じ幅を持っていることに限定されるものではない。そこで、図２４Ａ及び図２４Ｂを参照して、変形例５を説明する。図２４Ａは、本実施形態の変形例５の断面構成の要部を表す模式図であり、図１８Ａに対応する。また、図２４Ｂは、本実施形態の変形例５の平面構成の要部を表す模式図であり、図１８Ｂに対応する。
　例えば、変形例５においては、図２４Ａ及び図２４Ｂに示すように、複数のエアーギャップ４２０のそれぞれは、異なる幅を持つ。詳細には、図２４Ａ及び図２４Ｂに示す例では、内側（パッド部４０２の近く）に配置されるエアーギャップ４２０は、幅が狭く、外側（パッド部４０２から遠い）に配置されるエアーギャップ４２０は、幅が広い。なお、本変形例においては、内側に配置されるエアーギャップ４２０は、幅が広く、外側に配置されるエアーギャップ４２０は、幅が狭くてもよい。
　＜１１．７　変形例６＞
　また、本実施形態においては、複数のエアーギャップ４２０は、均一に設けられていることに限定されるものではない。そこで、図２５を参照して、変形例６を説明する。図２５は、本実施形態の変形例６の断面構成の要部を表す模式図であり、図１８Ａに対応する。
　例えば、変形例６においては、図２５に示すように、複数のエアーギャップ４２０は、配線層４００Ｔ内に、千鳥格子状やランダムに設けられていてもよく、特に限定されるものではない。
　＜１１．８　変形例７＞
　また、本実施形態においては、エアーギャップ４２０は、配線層４００Ｔを構成する絶縁膜４１４内に設けられることに限定されるものではない。そこで、図２６を参照して、変形例７を説明する。図２６は、本実施形態の変形例７の断面構成の要部を表す模式図であり、図１８Ａに対応する。
　例えば、変形例７においては、パッド部４０２の周辺領域（第２の領域）Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間には、配線層４００Ｔを構成する絶縁膜４１４が無く、全体が空洞４２２、すなわち、エアーギャップとなっている。
　＜１１．９　変形例８＞
　また、本実施形態においては、エアーギャップ４２０は、メタルダミーによって挟まれていてもよい。そこで、図２７を参照して、変形例８を説明する。図２７は、本実施形態の変形例８の断面構成の要部を表す模式図であり、図１８Ａに対応する。
　例えば、変形例８においては、図２７に示すように、エアーギャップ４２０は、エアーギャップ４２０と同様に矩形状のメタルダミー４３０によって挟まれている。メタルダミー４３０は、例えば、銅（Ｃｕ）等の金属からなる。本変形例においては、メタルダミー４３０の間にエアーギャップ４２０を設ける構成を採用することにより、配線間にエアーギャップを設ける既存の手法を用いて、エアーギャップ４２０を容易に形成することができる。なお、本変形例は、これまで説明した本実施形態及び変形例と比べて、メタルダミー４３０を設けることにより、パッド部４０２の寄生容量の容量値が増加するが、エアーギャップ４２０を全く設けていない比較例の場合と比べて、寄生容量の容量を低減することができる。
　なお、本実施形態及び変形例においては、先に説明したように、エアーギャップ４２０内は、空気等のガスで満たされていることに限定されるものではなく、絶縁膜４１４に比べて誘電率εが低い低誘電材料で満たされていてもよい。この場合、低誘電率材料の比誘電率は、少なくも３．９よりも小さく、例えば、２．６前後であることが好ましい。
　＜１１．１０　製造方法＞
　次に、図２８Ａから図２８Ｇを参照して、第１０の実施形態に係る撮像装置１の製造方法を説明する。図２８Ａから図２８Ｇは、本開示の第１０の実施形態に係る撮像装置１の製造方法の一部を示す説明図であり、図１８Ａに対応する断面図である。
　本実施形態における製造方法としては、主に２つの手法が考えられる。１つ目は、半導体層４００Ｓ上に配線層４００Ｔを形成する際に、エアーギャップ４２０を設ける手法である。この手法を用いた場合、複数のエアーギャップ４２０を配線層４００Ｔ内の同じ高さに設けることができる。
　例えば、図２８Ａに示すように、半導体層４００Ｓ上に絶縁膜４１４を積層する。次に、図２８Ｂに示すように、絶縁膜４１４の表面に、溝４４０を形成する。さらに、図２８Ｃに示すように、溝４４０内を埋め込むことを避けることができるような条件の下で、溝４４０の上に、絶縁膜４１４を積層し、絶縁膜４１４内にエアーギャップ４２０を形成する。
　さらに、図２８Ｄに示すように、絶縁膜４１４上に、パッド部４０２を形成する。次に、図２８Ｅに示すように、パッド部４０２を覆うように絶縁膜４１４を積層する。そして、図２８Ｆに示すように、これまで形成した半導体層４００Ｓの上下をひっくり返し、図２８Ｇに示すように、半導体層４００Ｓに、パッド部４０２の一部を露出する開口部Ｈ４を形成する。
　また、もう１つの手法としては、パッド部４０２の形成の前にスリット状にエアーギャップ４２０を形成する手法である。そこで、図２９Ａから図２９Ｇを参照して、第１０の実施形態に係る撮像装置１の他の製造方法を説明する。図２９Ａから図２９Ｇは、本開示の第１０の実施形態に係る撮像装置１の製造方法の一部を示す説明図であり、図１８Ａに対応する断面図である。
　例えば、図２９Ａに示すように、半導体層４００Ｓ上に絶縁膜４１４を積層する。次に、図２９Ｂに示すように、絶縁膜４１４を貫通するようなスリット状の溝４４０を形成する。さらに、図２９Ｃに示すように、空洞を残しつつ溝４４０に蓋をするように、絶縁膜４５０を形成することで、エアーギャップ４２０を形成する。
　さらに、図２９Ｄに示すように、絶縁膜４５０上に、パッド部４０２を形成する。次に、図２９Ｅに示すように、パッド部４０２を覆うように絶縁膜４１４を積層する。そして、図２９Ｆに示すように、これまで形成した半導体層４００Ｓの上下をひっくり返し、図２９Ｇに示すように、半導体層４００Ｓに、パッド部４０２の一部を露出する開口部Ｈ４を形成する。
　＜＜１２．　まとめ＞＞
　以上のように、本開示の各実施形態によれば、絶縁膜４０４を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと対向する半導体層４００Ｓ内に設けることにより、パッド部４０２に生じる寄生容量を小さくすることができる。
　また、以上のように、本実施形態によれば、エアーギャップ４２０や低誘電体を、開口部Ｈ４により露出されていないパッド部４０２の周辺領域（第２の領域）Ｌと、当該周辺領域Ｌと対向する半導体層４００Ｓとの間に設けることにより、パッド部４０２に生じる寄生容量を小さくすることができる。
　上述した本開示の実施形態においては、裏面照射型ＣＭＯＳイメージセンサ構造に適用した場合について説明したが、本開示の実施形態はこれに限定されるものではなく、他の半導体装置の構造に適用されてもよい。
　また、本開示の実施形態に係る撮像装置１は、一般的な半導体装置の製造に用いられる、方法、装置、及び条件を用いることで製造することが可能である。すなわち、本実施形態に係る撮像装置１は、既存の半導体装置の製造工程を用いて製造することが可能である。
　なお、上述の方法としては、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を挙げることができる。ＰＶＤ法としては、真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）－ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー法（ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法）、レーザー転写法を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属（ＭＯ）ＣＶＤ法、光ＣＶＤ法を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。さらに、パターニング法としては、シャドーマスク、レーザー転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザー等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法、レーザー平坦化法、リフロー法等を挙げることができる。
　＜＜１３．　適用例＞＞
　＜１３．１　カメラへの適用例＞
　本開示に係る技術（本技術）は、さらに様々な製品へ適用することができる。例えば、本開示に係る技術は、カメラ等に適用されてもよい。そこで、図３０を参照して、本技術を適用した電子機器としての、カメラ７００の構成例について説明する。図３０は、本開示に係る技術（本技術）が適用され得るカメラ７００の概略的な機能構成の一例を示す説明図である。
　図３０に示すように、カメラ７００は、撮像装置１、光学レンズ７１０、シャッタ機構７１２、駆動回路ユニット７１４、及び、信号処理回路ユニット７１６を有する。光学レンズ７１０は、被写体からの像光（入射光）を撮像装置１の撮像面上に結像させる。これにより、撮像装置１の画素５４１内に、一定期間、信号電荷が蓄積される。シャッタ機構７１２は、開閉することにより、撮像装置１への光照射期間及び遮光期間を制御する。駆動回路ユニット７１４は、撮像装置１の信号の転送動作やシャッタ機構７１２のシャッタ動作等を制御する駆動信号をこれらに供給する。すなわち、撮像装置１は、駆動回路ユニット７１４から供給される駆動信号（タイミング信号）に基づいて信号転送を行うこととなる。信号処理回路ユニット７１６は、各種の信号処理を行う。例えば、信号処理回路ユニット７１６は、信号処理を行った映像信号を例えばメモリ等の記憶媒体（図示省略）に出力したり、表示部（図示省略）に出力したりする。
　以上、カメラ７００の構成例を示した。上記の各構成要素は、汎用的な部材を用いて構成されていてもよいし、各構成要素の機能に特化したハードウェアにより構成されていてもよい。かかる構成は、実施する時々の技術レベルに応じて適宜変更され得る。
　＜１３．２　スマートフォンへの適用例＞
　例えば、本開示に係る技術は、スマートフォン等に適用されてもよい。そこで、図３１を参照して、本技術を適用した電子機器としての、スマートフォン９００の構成例について説明する。図３１は、本開示に係る技術（本技術）が適用され得るスマートフォン９００の概略的な機能構成の一例を示すブロック図である。
　図３１に示すように、スマートフォン９００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）９０１、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）９０２、及びＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）９０３を含む。また、スマートフォン９００は、ストレージ装置９０４、通信モジュール９０５、及びセンサモジュール９０７を含む。さらに、スマートフォン９００は、撮像装置１、表示装置９１０、スピーカ９１１、マイクロフォン９１２、入力装置９１３、及びバス９１４を含む。また、スマートフォン９００は、ＣＰＵ９０１に代えて、又はこれとともに、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等の処理回路を有してもよい。
　ＣＰＵ９０１は、演算処理装置及び制御装置として機能し、ＲＯＭ９０２、ＲＡＭ９０３、又はストレージ装置９０４等に記録された各種プログラムに従って、スマートフォン９００内の動作全般又はその一部を制御する。ＲＯＭ９０２は、ＣＰＵ９０１が使用するプログラムや演算パラメータなどを記憶する。ＲＡＭ９０３は、ＣＰＵ９０１の実行において使用するプログラムや、その実行において適宜変化するパラメータ等を一次記憶する。ＣＰＵ９０１、ＲＯＭ９０２、及びＲＡＭ９０３は、バス９１４により相互に接続されている。また、ストレージ装置９０４は、スマートフォン９００の記憶部の一例として構成されたデータ格納用の装置である。ストレージ装置９０４は、例えば、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス等により構成される。このストレージ装置９０４は、ＣＰＵ９０１が実行するプログラムや各種データ、及び外部から取得した各種のデータ等を格納する。
　通信モジュール９０５は、例えば、通信ネットワーク９０６に接続するための通信デバイスなどで構成された通信インタフェースである。通信モジュール９０５は、例えば、有線又は無線ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷＵＳＢ（Ｗｉｒｅｌｅｓｓ　ＵＳＢ）用の通信カード等であり得る。また、通信モジュール９０５は、光通信用のルータ、ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ　Ｄｉｇｉｔａｌ　Ｓｕｂｓｃｒｉｂｅｒ　Ｌｉｎｅ）用のルータ、又は、各種通信用のモデム等であってもよい。通信モジュール９０５は、例えば、インターネットや他の通信機器との間で、ＴＣＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｃｏｎｔｒｏｌ　Ｐｒｏｔｏｃｏｌ）／ＩＰ（Ｉｎｔｅｒｎｅｔ　Ｐｒｏｔｏｃｏｌ）等の所定のプロトコルを用いて信号等を送受信する。また、通信モジュール９０５に接続される通信ネットワーク９０６は、有線又は無線によって接続されたネットワークであり、例えば、インターネット、家庭内ＬＡＮ、赤外線通信又は衛星通信等である。
　センサモジュール９０７は、例えば、モーションセンサ（例えば、加速度センサ、ジャイロセンサ、地磁気センサ等）、生体情報センサ（例えば、脈拍センサ、血圧センサ、指紋センサ等）、又は位置センサ（例えば、ＧＮＳＳ（Ｇｌｏｂａｌ　Ｎａｖｉｇａｔｉｏｎ　Ｓａｔｅｌｌｉｔｅ　Ｓｙｓｔｅｍ）受信機等）等の各種のセンサを含む。
　撮像装置１は、スマートフォン９００の表面に設けられ、スマートフォン９００の裏側又は表側に位置する対象物等を撮像することができる。詳細には、撮像装置１は、本開示に係る技術（本技術）が適用され得る。さらに、撮像装置１は、撮像レンズ、ズームレンズ、及びフォーカスレンズ等により構成される光学系機構（図示省略）及び、上記光学系機構の動作を制御する駆動系機構（図示省略）をさらに有することができる。そして、上記撮像素子は、対象物からの入射光を光学像として集光し、上記信号処理回路は、結像された光学像を画素単位で光電変換し、各画素の信号を撮像信号として読み出し、画像処理することにより撮像画像を取得することができる。
　表示装置９１０は、スマートフォン９００の表面に設けられ、例えば、ＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等の表示装置であることができる。表示装置９１０は、操作画面や、上述した撮像装置１が取得した撮像画像などを表示することができる。
　スピーカ９１１は、例えば、通話音声や、上述した表示装置９１０が表示する映像コンテンツに付随する音声等を、ユーザに向けて出力することができる。
　マイクロフォン９１２は、例えば、ユーザの通話音声、スマートフォン９００の機能を起動するコマンドを含む音声や、スマートフォン９００の周囲環境の音声を集音することができる。
　入力装置９１３は、例えば、ボタン、キーボード、タッチパネル、マウス等、ユーザによって操作される装置である。入力装置９１３は、ユーザが入力した情報に基づいて入力信号を生成してＣＰＵ９０１に出力する入力制御回路を含む。ユーザは、この入力装置９１３を操作することによって、スマートフォン９００に対して各種のデータを入力したり処理動作を指示したりすることができる。
　以上、スマートフォン９００の構成例を示した。上記の各構成要素は、汎用的な部材を用いて構成されていてもよいし、各構成要素の機能に特化したハードウェアにより構成されていてもよい。かかる構成は、実施する時々の技術レベルに応じて適宜変更され得る。
　＜＜１４．　補足＞＞
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、
　前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、
　前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層内に設けられた絶縁膜と、
　を備える、半導体装置。
（２）
　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層の１／２以上を占めるように設けられる、上記（１）に記載の半導体装置。
（３）
　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層の全体に設けられる、上記（２）に記載の半導体装置。
（４）
　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層の一部に設けられる、上記（２）に記載の半導体装置。
（５）
　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層に複数個設けられる、上記（４）に記載の半導体装置。
（６）
　前記配線層及び前記半導体層の積層方向に沿って前記半導体装置を切断した断面において、複数の前記絶縁膜は、前記半導体層を挟んで交互に設けられる、上記（５）に記載の半導体装置。
（７）
　前記断面において、前記各絶縁膜は矩形状の形状を持つ、上記（６）に記載の半導体装置。
（８）
　前記断面において、前記各絶縁膜の、前記積層方向に沿った長さｄと、前記積層方向と直交する方向に沿った幅Ｗとの関係は、Ｗ／２＜ｄである、上記（７）に記載の半導体装置。
（９）
　前記断面において、前記各絶縁膜は、台形状、又は、２つの台形を上底もしくは下底どうしで接合した形状を持つ、上記（６）に記載の半導体装置。
（１０）
　前記半導体層の上方から見た場合、複数の前記絶縁膜は、前記開口部の周囲を囲むように設けられる、上記（５）に記載の半導体装置。
（１１）
　前記半導体層の上方から見た場合、複数の前記絶縁膜は、矩形状の前記開口部のいずれか辺に沿って延伸するように設けられる、上記（５）に記載の半導体装置。
（１２）
　前記半導体層の上方から見た場合、前記絶縁膜は、前記開口部の周囲に、格子状に設けられる、上記（４）に記載の半導体装置。
（１３）
　前記半導体層の上方から見た場合、前記絶縁膜は、前記開口部の周囲に、渦巻状に設けられる、上記（４）に記載の半導体装置。
（１４）
　前記半導体層の上方から見た場合、複数の前記絶縁膜は、前記開口部の周囲に、ドット状に設けられる、上記（５）に記載の半導体装置。
（１５）
　前記絶縁膜は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン炭化物、シリコン炭窒化物、有機絶縁性材料、金属酸化物、金属酸窒化物、低誘電率材料からなる群から選択される少なくとも１つからなる、上記（１）～（１４）のいずれか１つに記載の半導体装置。
（１６）
　前記絶縁膜はエアーギャップを含む、上記（１）～（１５）のいずれか１つに記載の半導体装置。
（１７）
　電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、
　前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、
　前記開口部によって露出されていない前記電極の第２の領域と、前記第２の領域と対向する前記半導体層との間に設けられたエアーギャップと、
　を備える、半導体装置。
（１８）
　前記半導体層は撮像素子を含む、上記（１）～（１７）のいずれか１つに記載の半導体装置。
（１９）
　前記電極は、前記半導体装置の外部に位置する要素と電気的に接続される、上記（１）～（１８）のいずれか１つに記載の半導体装置。
（２０）
　前記第１の基板が積層される第２の基板をさらに備え、
　前記第１の基板と前記第２の基板とは、互いに設けられた接合電極により接合される、上記（１）～（１９）のいずれか１つに記載の半導体装置。
（２１）
　半導体装置を搭載する電子機器であって、
　前記半導体装置は、
　電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、
　前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、
　前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層に設けられた絶縁膜と、
　を備える、
　電子機器。
　　１　　撮像装置
　　１００、２００、３００、４００、６００　　半導体基板
　　１００Ｓ、２００Ｓ、３００Ｓ、４００Ｓ　　半導体層
　　１００Ｔ、２００Ｔ、３００Ｔ、４００Ｔ、６０２　　配線層
　　２０１、２０２、３０１、３０２、４０１、６０１　　コンタクト部
　　２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒ　　コンタクト領域
　　４０２、６１２　　パッド部
　　４０４、４１４、４５０、６０４　　絶縁膜
　　４０６　　マスク
　　４０８、Ｈ３、Ｈ４　　開口部
　　４１０、４４０　　溝
　　４１６、４２２　　空洞
　　４２０　　エアーギャップ
　　４３０　　メタルダミー
　　５１０Ａ　　入力部
　　５１０Ｂ　　出力部
　　５１１　　入力端子
　　５１２　　入力回路部
　　５１３　　入力振幅変更部
　　５１４　　入力データ変換回路部
　　５１５　　出力データ変換回路部
　　５１６　　出力振幅変更部
　　５１７　　出力回路部
　　５１８　　出力端子
　　５２０　　行駆動部
　　５３０　　タイミング制御部
　　５４０　　画素アレイ部
　　５４１　　画素
　　５４２　　行駆動信号線
　　５４３　　垂直信号線
　　５４４　　電源線
　　５５０　　列信号処理部
　　５６０　　画像信号処理部
　　７００　　カメラ
　　７１０　　光学レンズ
　　７１２　　シャッタ機構
　　７１４　　駆動回路ユニット
　　７１６　　信号処理回路ユニット
　　９００　　スマートフォン
　　９０１　　ＣＰＵ
　　９０２　　ＲＯＭ
　　９０３　　ＲＡＭ
　　９０４　　ストレージ装置
　　９０５　　通信モジュール
　　９０６　　通信ネットワーク
　　９０７　　センサモジュール
　　９１０　　表示装置
　　９１１　　スピーカ
　　９１２　　マイクロフォン
　　９１３　　入力装置
　　９１４　　バス
　　Ｈ１、Ｈ２　　接続孔部
　　Ｌ　　周辺領域

Claims (20)

  1. 　電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、
    　前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、
    　前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層内に設けられた絶縁膜と、
    　を備える、半導体装置。
  2. 　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層の１／２以上を占めるように設けられる、請求項１に記載の半導体装置。
  3. 　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層の全体に設けられる、請求項２に記載の半導体装置。
  4. 　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層の一部に設けられる、請求項２に記載の半導体装置。
  5. 　前記絶縁膜は、前記電極の第２の領域と対向する前記半導体層に複数個設けられる、請求項４に記載の半導体装置。
  6. 　前記配線層及び前記半導体層の積層方向に沿って前記半導体装置を切断した断面において、複数の前記絶縁膜は、前記半導体層を挟んで交互に設けられる、請求項５に記載の半導体装置。
  7. 　前記断面において、前記各絶縁膜は矩形状の形状を持つ、請求項６に記載の半導体装置。
  8. 　前記断面において、前記各絶縁膜の、前記積層方向に沿った長さｄと、前記積層方向と直交する方向に沿った幅Ｗとの関係は、Ｗ／２＜ｄである、請求項７に記載の半導体装置。
  9. 　前記断面において、前記各絶縁膜は、台形状、又は、２つの台形を上底もしくは下底どうしで接合した形状を持つ、請求項６に記載の半導体装置。
  10. 　前記半導体層の上方から見た場合、複数の前記絶縁膜は、前記開口部の周囲を囲むように設けられる、請求項５に記載の半導体装置。
  11. 　前記半導体層の上方から見た場合、複数の前記絶縁膜は、矩形状の前記開口部のいずれか辺に沿って延伸するように設けられる、請求項５に記載の半導体装置。
  12. 　前記半導体層の上方から見た場合、前記絶縁膜は、前記開口部の周囲に、格子状に設けられる、請求項４に記載の半導体装置。
  13. 　前記半導体層の上方から見た場合、前記絶縁膜は、前記開口部の周囲に、渦巻状に設けられる、請求項４に記載の半導体装置。
  14. 　前記半導体層の上方から見た場合、複数の前記絶縁膜は、前記開口部の周囲に、ドット状に設けられる、請求項５に記載の半導体装置。
  15. 　前記絶縁膜は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン炭化物、シリコン炭窒化物、有機絶縁性材料、金属酸化物、金属酸窒化物、低誘電率材料からなる群から選択される少なくとも１つからなる、請求項１に記載の半導体装置。
  16. 　前記絶縁膜はエアーギャップを含む、請求項１に記載の半導体装置。
  17. 　前記半導体層は撮像素子を含む、請求項１に記載の半導体装置。
  18. 　前記電極は、前記半導体装置の外部に位置する要素と電気的に接続される、請求項１に記載の半導体装置。
  19. 　前記第１の基板が積層される第２の基板をさらに備え、
    　前記第１の基板と前記第２の基板とは、互いに設けられた接合電極により接合される、　請求項１に記載の半導体装置。
  20. 　半導体装置を搭載する電子機器であって、
    　前記半導体装置は、
    　電極を有する配線層と、前記配線層上に積層された半導体層とからなる第１の基板と、
    　前記電極の第１の領域を露出させるように前記半導体層を貫通するように設けられた開口部と、
    　前記開口部によって露出されていない前記電極の第２の領域と対向する前記半導体層に設けられた絶縁膜と、
    　を備える、
    　電子機器。
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