KR100786156B1 - 인터포저 및 인터포저의 제조 방법 - Google Patents
인터포저 및 인터포저의 제조 방법 Download PDFInfo
- Publication number
- KR100786156B1 KR100786156B1 KR1020067004600A KR20067004600A KR100786156B1 KR 100786156 B1 KR100786156 B1 KR 100786156B1 KR 1020067004600 A KR1020067004600 A KR 1020067004600A KR 20067004600 A KR20067004600 A KR 20067004600A KR 100786156 B1 KR100786156 B1 KR 100786156B1
- Authority
- KR
- South Korea
- Prior art keywords
- hole
- layer
- plating
- interposer
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 238000007747 plating Methods 0.000 claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 85
- 238000010586 diagram Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
인터포저의 제조 방법에 있어서는, 기판(10)의 이면(12)측의 관통 구멍(13)의 개구부에 시드층(14)을 형성하고, 그 시드층(14)을 기초로 도금용 전극층(15)을 형성하며, 그곳으로부터 기판(10)의 표면(11)측으로 도금층(16)을 형성하여 관통 구멍(13)을 매립한다. 그 결과, 제조 공정이 간단하고, 또한 관통 구멍의 내부에 블로우홀이 생기지 않는 인터포저의 제조 방법을 제공할 수 있다.
Description
본 발명은 인터포저 및 그 제조 방법에 관한 것이며, 특히, 관통 구멍 내에서 핀치오프가 생기지 않는 인터포저 및 그 제조 방법에 관한 것이다.
종래의 기판에 도통 구멍이 마련된 인터포저가, 예컨대 일본 특허 공개 제2004-165291호 공보에 기재되어 있다.
상기 공보에 의하면, 어떤 패턴으로 배치되어 도전성 부재가 충전된 복수의 관통 구멍을 갖는 그린 시트와, 그것과 동일한 패턴으로 배치된 직경이 다른 복수의 관통 구멍을 갖는 그린 시트를 적층한 세라믹 기판에 있어서, 도전성 부재가 한쪽 면측으로부터 다른쪽 면측을 향하여 연속적 또는 단계적으로 직경이 커지도록 또는 작아지도록 구성된 세라믹 기판을 개시하고 있다.
도 9는 실리콘 기판(80)에 도통 구멍을 마련하여 인터포저를 제조하는 경우의 종래의 문제점을 설명하기 위한 실리콘 기판(80)의 단면도이다. 도 9를 참조하여, 종래는 실리콘 기판(80)에 우선 관통 구멍(91)을 마련한다. 이 때, 관통 구멍(91)은 똑바른 원기둥 형상이 되지 않고, 도 9에 도시하는 바와 같이 중앙부가 볼록형으로 팽창된 형상이 된다.
이 관통 구멍(91)에 대하여, 기판의 표면(81)과 이면(82)에 있어서, 관통 구멍(91)의 주위에 우선 스퍼터링에 의해 시드층(83, 84)을 마련하고, 계속해서 시드층(83, 84)을 시드로 하여 전계 도금 등을 이용하여 도전층(85, 86)을 형성한다.
종래의 인터포저는 상기한 바와 같이 구성되어 있었다. 일본 특허 공개 제2004-165291호 공보에 의하면, 세라믹 기판을 이용하고 있기 때문에, 그 구멍을 내는데 드릴이나 샌드 블래스트를 이용하므로, 관통 구멍의 직경을 작게 할 수 없다는 문제가 있었다. 또, 2장의 세라믹 기판을 접합해야 하기 때문에, 제조 공정이 번거롭다는 문제가 있었다.
또, 실리콘 기판을 이용하여 관통 구멍을 형성하는 경우는, 관통 구멍의 중앙부가 볼록형이며, 표면 또는 이면으로부터 내부를 향할수록 직경이 넓어지고 있기 때문에, 시드층을 관통 구멍의 내부에 형성하도록 하여도 내부까지 충분히 시드층을 형성할 수 없었다. 그 때문에 시드층으로부터 도금 등에 의해 도전층을 성장시켜도, 도전층이 충분히 성장하지 않고, 관통 구멍(91)의 내부에 도전층이 존재하지 않는, 소위 「블로우홀(blowhole)」(92)이 형성되어, 관통 구멍(91)이 단선되거나, 가공 정밀도가 나쁘다는 문제가 있었다.
본 발명은, 상기와 같은 과제를 감안하여 이루어진 것으로, 제조 공정이 간단하고, 또한 관통 구멍의 내부에 블로우홀이 생기지 않는, 인터포저 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 인터포저는, 한쪽 면과 한쪽 면에 대향하는 다른쪽 면을 갖고, 한쪽 면으로부터 다른쪽 면으로 관통하는 관통 구멍을 갖는 기판과, 기판의 한쪽 면측의 관통 구멍의 개구부에 마련된 시드층과, 시드층을 덮어 마련된 도금용 전극층과, 도금용 전극층으로부터 다른쪽 면측으로 연장되어 관통 구멍을 매립하도록 형성된 도금층을 포함한다.
본 발명에 관한 인터포저는 관통 구멍의 한쪽 면측의 개구부에 마련된 시드층과, 시트층을 덮어 마련된 도금용 전극층과, 도금용 전극층으로부터 다른쪽 면측으로 연장되어 도금에 의해 관통 구멍을 매립하도록 형성된 도금층을 포함하기 때문에, 기판의 한쪽 면측의 시드층으로부터 다른쪽 면측을 향하여 도금층이 확실하게 형성된다.
그 결과, 제조 공정이 간단하고, 또한 관통 구멍의 내부에 블로우홀이 생기지 않는 인터포저를 제공할 수 있다.
관통 구멍은 중앙부가 팽창된 형상이어도 좋다. 또, 시드층, 도금용 전극층 및 도금층은 동일한 재질이어도 좋고, 서로 다른 재질이어도 좋다.
본 발명의 다른 국면에 있어서는, 인터포저의 제조 방법은, 한쪽 면과 한쪽 면에 대향하는 다른쪽 면을 갖는 기판을 준비하는 단계와, 기판에 관통 구멍을 형성하는 단계와, 한쪽 면측의 관통 구멍의 개구부에 시드층을 형성하는 단계와, 한쪽 면측의 시드층으로부터 다른쪽 면측으로 도금층을 형성하여 관통 구멍을 매립하는 단계를 포함한다.
인터포저의 제조 방법은 기판의 한쪽 면측의 관통 구멍의 개구부에 시드층을 형성하고, 그 시드층으로부터 기판의 다른쪽 면측으로 도금층을 형성하여 관통 구멍을 매립한다. 관통 구멍의 기판의 한쪽 면측으로부터 다른쪽 면측으로 확실하게 도금에 의한 도전층이 형성되기 때문에, 관통 구멍의 내부에 핀치오프가 생기지 않는다.
그 결과, 제조 공정이 간단하고, 또한 관통 구멍의 내부에 블로우홀이 생기지 않는 인터포저의 제조 방법을 제공할 수 있다.
바람직하게는, 한쪽 면측의 시드층으로부터 다른쪽 면측으로 도금층을 형성하여 관통 구멍을 매립하는 단계는, 한쪽 면측의 관통 구멍을 폐쇄하여 도금용 전극층을 형성하는 단계와, 전극층을 이용하여 도금층을 형성하는 단계를 포함한다.
더욱 바람직하게는, 관통 구멍을 형성하는 단계는, 중앙부가 팽창된 관통 구멍을 형성하는 단계를 포함한다.
또한, 시트층, 도금용 전극층 및 도금층은 동일한 재질로 형성하여도 좋고, 서로 다른 재질로 형성하여도 좋다.
본 발명의 또 다른 국면에 의하면, 인터포저는 한쪽측의 표면으로부터 다른쪽측의 표면에 형성된 관통 구멍을 갖고, 관통 구멍은 한쪽측의 표면에서 제1 개구 면측을 갖고 한쪽측의 표면으로부터 내부를 향하여 점차로 제1 개구 면적보다 작은 면적을 갖는 동시에, 다른쪽측의 표면에서 제2 개구 면적을 갖고 다른쪽측의 면으로부터 내부를 향하여 점차로 제2 개구 면적보다 작은 면적을 가지며, 관통 구멍에는 도전층이 마련된다.
기판의 한쪽 면 및 다른쪽 면으로부터 내부를 향하여 점차로 개구 면적이 좁아지는 관통 구멍을 갖기 때문에, 관통 구멍을 도전층으로 용이하게 매립할 수 있다.
그 결과, 제조 공정이 간단하며, 관통 구멍의 내부에 블로우홀이 생기지 않는 인터포저를 제공할 수 있다.
바람직하게는 제1 개구 면적과 제2 개구 면적은 다르다.
한쪽 면측과 다른쪽 면측에서 개구 면적을 다르게 함으로써, 양면의 배선 룰을 독립적으로 설정할 수 있고, 배선 폭이나 배선 방법의 설계 자유도를 넓게 할 수 있다.
더욱 바람직하게는, 관통 구멍은 기판의 한쪽측의 표면과 다른쪽측의 표면 사이에 개구 면적이 같은 원통형의 구멍부를 갖는다.
본 발명의 또 다른 국면에 있어서는, 인터포저는, 한쪽측의 면으로부터 다른쪽측의 면에 마련된 관통 구멍을 갖고, 관통 구멍은 한쪽측의 면에서 제1 개구 면적을 갖고 한쪽측의 면으로부터 다른쪽측의 면을 향하여 점차로 제1 개구 면적보다 작은 면적을 가지며, 관통 구멍에는 도전층이 마련된다.
본 발명의 또 다른 국면에 있어서는, 인터포저의 제조 방법은, 한쪽 면과 한쪽 면에 대향하는 다른쪽 면을 갖는 기판을 준비하는 단계와, 기판의 한쪽 면 및 다른쪽 면으로부터 내부를 향하여 점차로 개구 면적이 좁아지도록 에칭을 행함으로써 관통 구멍을 형성하는 단계와, 관통 구멍에 도전층을 형성하는 단계를 포함한다.
인터포저의 제조 방법은 기판의 한쪽 면 및 다른쪽 면으로부터 내부를 행하여 점차로 개구 면적이 좁아지도록 에칭을 행하여 관통 구멍을 형성하기 때문에, 관통 구멍에 도전층을 형성할 때에, 그 내부에 도중에 끊기는 일없이 도전층을 형성할 수 있다.
그 결과, 제조 공정이 간단하고, 또한 관통 구멍의 내부에 블로우홀이 생기지 않는, 인터포저의 제조 방법을 제공할 수 있다.
바람직하게는, 에칭을 행하는 단계는 한쪽 면에서의 개구 면적과, 다른쪽 면에서의 개구 면적의 치수가 다르도록 에칭을 행한다.
더욱 바람직하게는, 기판의 한쪽 면과 다른쪽 면 사이에 개구 면적이 같은 구멍을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 국면에 의하면, 인터포저의 제조 방법은, 한쪽 면과 한쪽 면에 대향하는 다른쪽 면을 갖는 기판을 준비하는 단계와, 기판의 한쪽 면으로부터 다른쪽 면을 향하여 점차로 개구 면적이 좁아지도록 에칭을 행함으로써 관통 구멍을 형성하는 단계와, 관통 구멍에 도전층을 형성하는 단계를 포함한다.
또한, 에칭을 행하는 단계는 드라이 에칭을 행하는 것이 바람직하다. 또한, 도전층은 증착으로 형성하여도 좋고, 전계 도금으로 형성하여도 좋으며, 무전해 도금으로 형성하여도 좋다.
도 1a는 제1 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 1b는 제1 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 1c는 제1 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 1d는 제1 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 2는 제2 실시형태에 관한 인터포저의 제조 방법을 도시한 도면.
도 3a는 본 발명의 제3 실시형태가 적용되는 관통 구멍의 형상을 도시한 도면.
도 3b는 본 발명의 제3 실시형태가 적용되는 관통 구멍의 형상을 도시한 도면.
도 4a는 제4 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 4b는 제4 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 4c는 제4 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 4d는 제4 실시형태에 관한 인터포저의 제조 방법을 단계마다 도시한 도면.
도 5는 제5 실시형태에 관한 인터포저의 관통 구멍의 단면도.
도 6은 제6 실시형태에 관한 인터포저의 관통 구멍의 단면도.
도 7은 도 6에서 도시한 단면 구조를 갖는 기판의 사시도.
도 8a는 제7 실시형태에 관한 인터포저의 관통 구멍의 단면도.
도 8b는 제7 실시형태에 관한 인터포저의 관통 구멍의 제조 단계를 도시한 도면.
도 9는 종래의 인터포저의 문제점을 도시한 도면.
(1) 제1 실시형태
이하, 도면을 참조하여 본 발명의 일실시형태를 도면을 참조하여 설명한다. 도 1a∼도 1d는 본 발명의 제1 실시형태에 따른 인터포저의 제조 공정을 단계마다 도시하는 도면이다. 도 1a∼도 1d를 참조하여, 우선, 표면(11) 및 이면(12)을 갖는 실리콘 기판(10)을 준비하고, 그것에 관통 구멍(13)을 마련한다(도 1a). 이 때, 관통 구멍(13)은 도면에 도시하는 바와 같이, 종래와 마찬가지로 중앙부가 볼록형으로 팽창하여 형성되어도 좋다. 이 상태에서, 우선, 관통 구멍(13)의 내부를 포함하여, 기판(10)에 절연막(도시 생략)이 형성된다. 이 절연막은 SiO2, SiN 등의 절연막이어도 좋으며, 스퍼터링, CVD 또는 산화에 의해 형성된다.
이어서, 기판(10) 이면(12)측의 절연막이 형성된 관통 구멍(13)의 주위에, 우선 배리어층으로서 Ti를 스퍼터링 등으로 형성한다(도시하지 않음). 그리고, 이 배리어층 상에 스퍼터링 등에 의해 Cu의 시드층(도금을 위한 전류를 흐르게 하는 전극의 기초가 되는 층)(14)을 형성한다(도 1b), 계속해서, 이 Cu의 시드층(14)을 기초로 이면(12)측으로부터 전계 도금을 행한다. 이 도금은 도금의 단부면이 접합 하여 관통 구멍(13)의 이면(12)측이 폐쇄될 때까지 행하여, Cu의 도금층(15)으로 이루어지는 도금용 전극층을 형성한다(도 1c).
다음에, 이 Cu의 도금용 전극층(15)을 전극으로 하여, 표면(11)측으로 Cu의 전계 도금을 행한다. 그렇게 하면, 도 1d에서 화살표로 도시하는 방향으로 Cu의 도금이 성장하여, 도금층(16)을 얻을 수 있다(도 1d).
이와 같이, 이 실시형태에 의하면, 관통 구멍(13)의 내부에 볼록형의 구멍이 형성되어 있어도, 내부에 블로우홀이 생기지 않고, 관통 구멍(13)을 Cu의 도전층으로 할 수 있다.
또한, 상기 실시형태에 있어서는, Ti를 배리어층으로서 이용하였지만, 이것은 생략하여도 좋다.
(2) 제2 실시형태
다음에, 제2 실시형태에 대해서 설명한다. 도 2는 이 실시형태에 있어서의 도 1d에 대응하는 도면이며, 기본적으로 동일한 구조이다. 도 2를 참조하여, 제2 실시형태에 있어서는, 실리콘 기판(20)에 관통 구멍(23)이 마련되고, 그 관통 구멍(23)이 시드층(24), 도금용 전극층(25) 및 도금층(26)으로 매립되어 있다.
제1 실시형태에 있어서는, 실리콘 기판에 Cu의 시드층 및 도금층을 마련하였지만, 이 실시형태에 있어서는 시드층(24)과, 도금용 전극층(25) 및 도금층(26)은 Cu에 한하지 않고, Ni, Cr, Au, Ag 등의 전계 도금을 행할 수 있는 것이면, 임의의 재료를 선택할 수 있다. 또한, 시드층(24), 도금용 전극층(25) 및 도금층(26)의 재질을 서로 바꾸어도 좋다. 예컨대, 시드층을 Cu로 하고, 그것을 도금용 전극층으로 하여 Au의 도금을 행하여도 좋다.
(3) 제3 실시형태
다음에, 본 발명의 제3 실시형태에 대해서 설명한다. 도 3은 이 실시형태가 적용되는 관통 구멍의 형상을 도시하는 도면이다. 제1 및 제2 실시형태에 있어서는, 중앙부가 볼록형으로 팽창된 관통 구멍에 본 발명을 적용하였지만, 본 발명은 기판(30)에 원기둥 형상의 관통 구멍(31)(도 3a)이나, 표면으로부터 이면을 향하여 점차로 구멍의 직경이 작아지는 관통 구멍(32)에도 적용할 수 있다.
상기 실시형태에 있어서는, 기판으로서 실리콘 기판을 이용한 예에 대해서 설명하였지만, 이것에 한하지 않고, 유리 기판이나 사파이어 기판과 같은 절연 기판을 이용하여도 좋다. 이 경우는 상기한 절연막의 형성은 불필요해진다.
상기 실시형태에 있어서는, 관통 구멍에의 도전성 재료의 매립을 전계 도금을 이용하여 행하는 경우에 대해서 설명하였지만, 이것에 한하지 않고, 무전해 도금으로 매립하여도 좋다.
(4) 제4 실시형태
다음에, 본 발명의 제4 실시형태를 설명한다. 도 4a∼도 4d는 본 발명의 제4실시형태에 따른 인터포저의 제조 공정을 단계마다 도시하는 도면이다. 도 4a∼도 4d를 참조하여, 이 실시형태에 있어서는, 우선, 표면(41) 및 이면(45)을 갖는 실리콘 기판(40)을 준비한다(도 4a). 계속해서, 기판(40) 표면(41)의 소정의 위치에 표면(41)측으로부터 드라이 에칭을 행하고, 표면(41)으로부터 내부를 향하여 점차로 직경이 작아지는 표면측의 구멍(42)을 형성한다. 구체적으로는, 등방성 에칭과 이 방성 에칭의 에칭 조건을 적절하게 조합하여 에칭을 행한다.
이어서, 기판(40)의 이면(45)으로부터 내부를 향해서 마찬가지로, 직경이 점차로 작아지는 이면측의 구멍(46)을 형성하고, 양쪽을 기판(40)의 대략 중앙부에서 그 중심을 거의 일치시킨다.
이와 같이 하여, 기판(40)에 있어서 표면(41) 및 이면(45)으로부터 내부를 향하여 점차로 직경이 작아지는 관통 구멍(49)을 형성한다(도 4b).
이 상태에서, 우선, 관통 구멍(49)의 내부를 포함하여, 기판(40)에 절연막(도시 생략)이 형성된다. 이 절연막은 SiO2, SiN 등의 절연막이어도 좋으며, 스퍼터링, CVD 또는 산화에 의해 형성된다.
계속해서, 절연막 상에서 관통 구멍(49, 46)의 내부 및 관통 구멍(49, 46)에 인접하는 표면(41) 및 이면(45)에 스퍼터링에 의해 도금층의 시드가 되는 시드층(43, 47)을 형성한다(도 4c). 이 때, 관통 구멍(49, 46)은 종래와 같이, 내부를 향하여 넓어지고 있지 않기 때문에, 시드층(43, 47)은 용이하게 관통 구멍(49, 46)의 내부 및 그것에 연속하는 표면(41) 및 이면(45)의 개구부 주변에 형성된다.
다음에, 이 시드층(43, 47)을 기초로 관통 구멍(49)에 대하여 전계 또는 무전해 도금을 행하여, Cu 등의 도전층(44)을 형성한다(도 4d). 그 결과, 관통 구멍(49)의 내부에 블로우홀이 생기지 않는 도전층을 갖는 인터포저를 간단한 제조 공정으로 형성할 수 있다.
상기 실시형태에 있어서는, 관통 구멍(49)이 하나인 경우에 대해서 설명하였 지만, 복수의 관통 구멍(49)이 마련되는 경우도 마찬가지이다.
또한, 마찬가지로 내부에 경사를 갖는 관통 구멍을 웨트 에칭에 의해 형성하는 것도 생각할 수 있다. 그러나, 웨트 에칭은 관통 구멍의 경사가 너무 넓어져 원하는 형상을 얻을 수 없다는 문제가 생길 수 있다. 이것에 대하여, 드라이 에칭은 관통 구멍의 경사의 제어가 용이하기 때문에 원하는 경사를 얻을 수 있다.
(5) 제5 실시형태
다음에, 본 발명의 제5 실시형태에 대해서 설명한다. 도 5는 본 발명의 제5실시형태를 도시하는 기판의 단면도이며, 제4 실시형태의 도 4b에 대응하는 도면이다. 제4 실시형태에 있어서는 실리콘 기판(20)의 양측으로부터 에칭을 행하는 경우 에 대해서 설명하였다. 이 실시형태에 있어서는, 실리콘 기판(20)의 표면측에서만 에칭을 행함으로써, 도 5에 도시하는 바와 같이 기판(50)의 표면 또는 이면의 한쪽 면측에서만 내부를 향하여 직경이 점차로 작아지는 관통 구멍(51)을 형성한다. 그리고, 관통 구멍(51)의 내부에, 도 4a∼도 4d와 같은 방법으로 도전성 재료를 채워 관통 구멍(51)을 도전성의 관통 구멍으로 한다.
이 경우도, 제4 실시형태와 마찬가지로 시드층이나 그것에 기초하는 도전층을 용이하게 형성할 수 있으며, 제4 실시형태와 동일한 효과를 발휘한다.
(6) 제6 실시형태
다음에, 본 발명의 또 다른 실시형태에 대해서 설명한다. 도 6은 본 발명의 제6 실시형태에 관한 인터포저를 도시하는 기판(60)의 단면도이며, 제4 실시형태에 있어서의 도 4b에 대응한다.
이 실시형태에 있어서는, 제4 실시형태와 마찬가지로 기판(60)의 표면(61)측과 이면(62)측으로부터 각각 내부를 향하여 직경이 작아지는 구멍(63, 64)을 형성하지만, 이들의 표면(61) 및 이면(62)에서의 직경이 다르다.
즉, 도 6을 참조하여, 기판(60)은 두께 t를 갖고, 표면(61)측의 직경은 a이며, 이면(62)측의 직경은 b이고, a<b임과 동시에, 표면(61)측의 구멍(63)은 내부 방향으로 두께 t1의 깊이를 갖고, 이면(62)측의 구멍(64)은 내부 방향으로 두께 t2의 깊이를 갖는다. 그 결과, 기판(60)의 내부에 단부(段部)(68)가 형성된다. 또한, 제4 실시형태와 마찬가지로, 표면(61)과 이면(62)으로부터 각각 다른 직경으로 내부에 에칭을 행하고, 양쪽이 임의의 위치에서 관통 구멍(69)을 형성하며, 그것에 의해 도면에서 점선으로 도시하는 바와 같이, 단부(68)를 마련하지 않는 구조로 하여도 좋다. 이와 같이 가공 후, 관통 구멍(69)의 내부를 도전층으로 채운다.
도 7은 도 6에서 도시한 단면 구조를 갖는 기판(60)의 사시도이다. 도 7을 참조하여, 이 실시형태에 있어서는, 표면(61)측과 이면(62)측에서 상기한 바와 같이 관통 구멍(69)의 직경이 정해지기 때문에, 표면(61)측에는 이면(62)측에 비해 많은 배선 영역(67)이 존재한다. 이 때문에, 표면(61)측과 이면(62)측의 배선 룰을 독립적으로 설정할 수 있고, 표면(61)측에서는 배선 폭이나 배선 방법의 설계 자유도를 넓힐 수 있다. 또, 이면(62)에서는 관통 구멍(39)의 개구부의 치수를 크게 설계할 수 있기 때문에, 도금액이 잘 퍼지거나 심굴(深堀)의 애스팩트비를 작게 할 수 있는 등, 관통 배선 프로세스 윈도우를 넓게 할 수 있다.
또한, 도 7에 있어서, 배선(65)은 구멍(63)에 매립된 도전층의 표면에 형성 된 패드(63b, 63c)에 마련된 단자(66b, 66c)를 통해 이루어진다.
(7) 제7 실시형태
다음에, 본 발명의 제7 실시형태에 대해서 설명한다. 도 8a는 이 실시형태에 있어서 기판(70)의 단면 구조를 도시하는 도면이다. 도 8a를 참조하여, 이 실시형태에 있어서는 기판(70)의 표면(71) 및 이면(75)에 있어서, 관통 구멍(76)은 반구형의 개구부(72, 74)를 갖고, 중앙부에서 원주형 구멍(73)이 마련되어 있다.
관통 구멍(76)을 이러한 형상으로 함으로써, 도금액이 퍼지는 것을 개선하고, 균일하게 부착되는 것의 개선을 기대할 수 있다. 또, 부착된 도금막 박리의 억제를 기대할 수 있다.
다음에, 앞의 실시형태와 마찬가지로, 도금 등에 의해 관통 구멍(76)을 도전성 재료로 매립하여 도통 구멍을 완성한다.
다음에, 이 실시형태에 있어서 관통 구멍(76)의 제조 방법에 대해서 설명한다. 도 8b는 도 8a에 도시한 관통 구멍(76)을 형성하기 위한 공정을 도시하는 도면이다. 도 8b를 참조하여, 기판(70)의 표면(71) 상에 레지스트(77)를 적재하고, 소정의 위치에 개구부를 마련하여, 등방성 에칭을 행한다. 그것에 의해 표면(71)측에 반구형 개구부(72)를 형성한다. 이면(75)측도 마찬가지로 하여 반구형의 개구부(74)를 형성한다. 그 후, 이방성 에칭을 행하여, 원주형 구멍(73)을 형성한다.
또한, 이 실시형태에 있어서 원통형 구멍의 형성은 앞에 도시한 각 실시형태에서 채용하여도 좋다.
상기 실시형태에 있어서는, 원형 또는 원주형의 관통 구멍을 이용한 경우에 대해서 설명하였지만, 이것에 한하지 않고, 직사각형이나 다각형 등이어도 좋다.
상기 실시형태에 있어서는, 시드층을 기초로 도금을 이용하여 도전층을 형성하는 경우에 대해서 설명하였지만, 이것에 한하지 않고, 시드층만으로 형성하여도 좋다.
상기 실시형태에 있어서는, 관통 구멍에의 도전성 재료의 매립을 전계 도금을 이용하여 행하는 경우에 대해서 설명하였지만, 이것에 한하지 않고, 무전해 도금이나 진공 증착으로 매립하여도 좋다.
상기 실시형태에 있어서는, 관통 구멍의 형성을 드라이 에칭을 이용하여 행하는 경우에 대해서 설명하였지만, 이것에 한하지 않고, 웨트 에칭을 이용하여도 좋다.
본 발명에 따른 인터포저의 제조 방법은 관통 구멍의 기판의 한쪽 면측으로부터 다른쪽 면측으로 확실하게 도금에 의한 도전층이 형성되기 때문에, 관통 구멍의 내부에 핀치 오프가 생기지 않는 인터포저의 제조 방법으로서 유리하게 이용될 수 있다.
Claims (19)
- 한쪽 면과 상기 한쪽 면에 대향하는 다른쪽 면을 갖고, 상기 한쪽 면으로부터 다른쪽 면으로 관통하는 관통 구멍을 갖는 기판과,상기 기판의 상기 한쪽 면측의 관통 구멍의 개구부에 마련된 시드층과,상기 시드층을 덮어 마련된 도금용 전극층과,상기 도금용 전극층으로부터 상기 다른쪽 면측으로 연장되어 상기 관통 구멍을 매립하도록 형성된 도금층을 포함하는 인터포저.
- 제1항에 있어서, 상기 관통 구멍은 중앙부가 팽창된 형상인 것인 인터포저.
- 제1항에 있어서, 상기 시드층, 상기 도금용 전극층 및 상기 도금층은 동일한 재질인 것인 인터포저.
- 제1항에 있어서, 상기 시드층, 상기 도금용 전극층 및 상기 도금층은 서로 다른 재질인 것인 인터포저.
- 한쪽 면과 상기 한쪽 면에 대향하는 다른쪽 면을 갖는 기판을 준비하는 단계와,상기 기판에 관통 구멍을 형성하는 단계와,상기 한쪽 면측의 관통 구멍의 개구부에 시드층을 형성하는 단계와,상기 한쪽 면측의 시드층으로부터 상기 다른쪽 면측으로 도금층을 형성하여 관통 구멍을 매립하는 단계를 포함하는 인터포저의 제조 방법.
- 제5항에 있어서, 상기 한쪽 면측의 시드층으로부터 상기 다른쪽 면측으로 도금층을 형성하여 관통 구멍을 매립하는 단계는, 상기 한쪽 면측의 관통 구멍을 폐쇄하여 도금용 전극층을 형성하는 단계와, 상기 전극층을 이용하여 도금층을 형성하는 단계를 포함하는 것인 인터포저의 제조 방법.
- 제5항에 있어서, 상기 관통 구멍을 형성하는 단계는, 중앙부가 팽창된 관통구멍을 형성하는 단계를 포함하는 것인 인터포저의 제조 방법.
- 제6항에 있어서, 상기 시드층, 상기 도금용 전극층 및 상기 도금층은 동일한 재질인 것인 인터포저의 제조 방법.
- 제6항에 있어서, 상기 시드층, 상기 도금용 전극층 및 상기 도금층은 서로 다른 재질인 것인 인터포저의 제조 방법.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 관통 구멍은 상기 한쪽측의 면에서 다른쪽측의 면을 향하여 점차로 상기 제1 개구 면적보다 작은 면적을 갖는 것인 인터포저.
- 삭제
- 삭제
- 삭제
- 제5항에 있어서, 상기 기판에 관통 구멍을 형성하는 단계는, 상기 기판의 한쪽 면으로부터 다른쪽 면을 향하여 점차로 개구 면적이 좁아지도록 에칭을 행함으로써 관통 구멍을 형성하는 단계를 포함하는 것인 인터포저의 제조 방법.
- 삭제
- 삭제
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2004-00199785 | 2004-07-06 | ||
JP2004199785A JP4298601B2 (ja) | 2004-07-06 | 2004-07-06 | インターポーザおよびインターポーザの製造方法 |
JPJP-P-2004-00199870 | 2004-07-06 | ||
JP2004199870A JP4286733B2 (ja) | 2004-07-06 | 2004-07-06 | インターポーザおよびインターポーザの製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077014093A Division KR100786166B1 (ko) | 2004-07-06 | 2005-07-05 | 인터포저 및 인터포저의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060060722A KR20060060722A (ko) | 2006-06-05 |
KR100786156B1 true KR100786156B1 (ko) | 2007-12-18 |
Family
ID=35782926
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077014093A KR100786166B1 (ko) | 2004-07-06 | 2005-07-05 | 인터포저 및 인터포저의 제조 방법 |
KR1020067004600A KR100786156B1 (ko) | 2004-07-06 | 2005-07-05 | 인터포저 및 인터포저의 제조 방법 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077014093A KR100786166B1 (ko) | 2004-07-06 | 2005-07-05 | 인터포저 및 인터포저의 제조 방법 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20080067073A1 (ko) |
EP (1) | EP1783832A4 (ko) |
KR (2) | KR100786166B1 (ko) |
TW (1) | TW200614896A (ko) |
WO (1) | WO2006004127A1 (ko) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008066481A (ja) * | 2006-09-06 | 2008-03-21 | Shinko Electric Ind Co Ltd | パッケージ、半導体装置、パッケージの製造方法及び半導体装置の製造方法 |
US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
US8248728B2 (en) * | 2010-02-01 | 2012-08-21 | Tdk Corporation | Thin-film magnetic head having a magnetic pole formed of a plating film |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8824706B2 (en) | 2011-08-30 | 2014-09-02 | Qualcomm Mems Technologies, Inc. | Piezoelectric microphone fabricated on glass |
US8724832B2 (en) | 2011-08-30 | 2014-05-13 | Qualcomm Mems Technologies, Inc. | Piezoelectric microphone fabricated on glass |
US20130062210A1 (en) * | 2011-09-13 | 2013-03-14 | Hoya Corporation | Manufacturing method of substrate and manufacturing method of wiring substrate |
US8811636B2 (en) | 2011-11-29 | 2014-08-19 | Qualcomm Mems Technologies, Inc. | Microspeaker with piezoelectric, metal and dielectric membrane |
JP2016213283A (ja) * | 2015-05-01 | 2016-12-15 | ソニー株式会社 | 製造方法、および貫通電極付配線基板 |
CN108738249B (zh) | 2015-05-31 | 2022-04-26 | 清川镀金工业株式会社 | 配线用基板的制造方法 |
JP6690142B2 (ja) * | 2015-07-09 | 2020-04-28 | 大日本印刷株式会社 | 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いたインターポーザ |
JP6341245B2 (ja) | 2016-09-05 | 2018-06-13 | 大日本印刷株式会社 | 貫通電極基板の製造方法、貫通電極基板および半導体装置 |
JP7022365B2 (ja) * | 2017-03-24 | 2022-02-18 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
US11152294B2 (en) | 2018-04-09 | 2021-10-19 | Corning Incorporated | Hermetic metallized via with improved reliability |
KR20210127188A (ko) | 2019-02-21 | 2021-10-21 | 코닝 인코포레이티드 | 구리-금속화된 쓰루 홀을 갖는 유리 또는 유리 세라믹 물품 및 이를 제조하기 위한 공정 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150701A (ja) * | 1998-11-05 | 2000-05-30 | Shinko Electric Ind Co Ltd | 半導体装置並びにこれに用いる接続用基板及びその製造方法 |
JP2003078080A (ja) * | 2001-08-30 | 2003-03-14 | Fujitsu Ltd | 薄膜回路基板およびその製造方法、ビア形成基板およびその製造方法 |
JP2004047667A (ja) * | 2002-07-11 | 2004-02-12 | Dainippon Printing Co Ltd | 多層配線基板およびその製造方法 |
JP2004158744A (ja) * | 2002-11-08 | 2004-06-03 | Fujitsu Ltd | 選択的絶縁方法及び貫通ビアを備えた実装基板 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1212073A (en) * | 1981-02-02 | 1986-09-30 | Seizo Murayama | Impregnating anodic oxide film with polymerizable compound and polymerizing and resulting wiring board |
US4847114A (en) * | 1984-01-26 | 1989-07-11 | Learonal, Inc. | Preparation of printed circuit boards by selective metallization |
US5340947A (en) * | 1992-06-22 | 1994-08-23 | Cirqon Technologies Corporation | Ceramic substrates with highly conductive metal vias |
US6828510B1 (en) * | 1999-06-02 | 2004-12-07 | Ibiden Co., Ltd. | Multilayer printed wiring board and method of manufacturing multilayer printed wiring board |
US6461493B1 (en) * | 1999-12-23 | 2002-10-08 | International Business Machines Corporation | Decoupling capacitor method and structure using metal based carrier |
US20020117399A1 (en) * | 2001-02-23 | 2002-08-29 | Applied Materials, Inc. | Atomically thin highly resistive barrier layer in a copper via |
JP3998984B2 (ja) * | 2002-01-18 | 2007-10-31 | 富士通株式会社 | 回路基板及びその製造方法 |
JP2004165291A (ja) * | 2002-11-11 | 2004-06-10 | Tokuyama Corp | ビアホール付きセラミック基板及びその製造方法 |
US7161089B2 (en) * | 2002-12-04 | 2007-01-09 | Tdk Corporation | Electronic component |
US20060289203A1 (en) * | 2003-05-19 | 2006-12-28 | Dai Nippon Printing Co., Ltd. | Double-sided wiring board, double sided wiring board manufacturing method, and multilayer wiring board |
JP2005150263A (ja) * | 2003-11-13 | 2005-06-09 | Nitto Denko Corp | 両面配線回路基板 |
US7681306B2 (en) * | 2004-04-28 | 2010-03-23 | Hymite A/S | Method of forming an assembly to house one or more micro components |
-
2005
- 2005-07-05 KR KR1020077014093A patent/KR100786166B1/ko not_active IP Right Cessation
- 2005-07-05 KR KR1020067004600A patent/KR100786156B1/ko not_active IP Right Cessation
- 2005-07-05 WO PCT/JP2005/012424 patent/WO2006004127A1/ja not_active Application Discontinuation
- 2005-07-05 EP EP05765494A patent/EP1783832A4/en not_active Withdrawn
- 2005-07-05 US US11/631,635 patent/US20080067073A1/en not_active Abandoned
- 2005-07-06 TW TW094122867A patent/TW200614896A/zh not_active IP Right Cessation
-
2011
- 2011-12-16 US US13/328,710 patent/US20120085655A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150701A (ja) * | 1998-11-05 | 2000-05-30 | Shinko Electric Ind Co Ltd | 半導体装置並びにこれに用いる接続用基板及びその製造方法 |
JP2003078080A (ja) * | 2001-08-30 | 2003-03-14 | Fujitsu Ltd | 薄膜回路基板およびその製造方法、ビア形成基板およびその製造方法 |
JP2004047667A (ja) * | 2002-07-11 | 2004-02-12 | Dainippon Printing Co Ltd | 多層配線基板およびその製造方法 |
JP2004158744A (ja) * | 2002-11-08 | 2004-06-03 | Fujitsu Ltd | 選択的絶縁方法及び貫通ビアを備えた実装基板 |
Also Published As
Publication number | Publication date |
---|---|
US20120085655A1 (en) | 2012-04-12 |
EP1783832A1 (en) | 2007-05-09 |
KR100786166B1 (ko) | 2007-12-21 |
US20080067073A1 (en) | 2008-03-20 |
EP1783832A4 (en) | 2008-07-09 |
TWI301392B (ko) | 2008-09-21 |
KR20060060722A (ko) | 2006-06-05 |
KR20070086502A (ko) | 2007-08-27 |
WO2006004127A1 (ja) | 2006-01-12 |
TW200614896A (en) | 2006-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100786156B1 (ko) | 인터포저 및 인터포저의 제조 방법 | |
JP4581864B2 (ja) | 半導体基板への貫通配線の形成方法 | |
JP5550076B2 (ja) | 低抵抗のウエハ貫通ビア | |
JP4581915B2 (ja) | 貫通孔配線の製造方法 | |
JP2006041463A (ja) | 導電性コラムの製造方法及び導電性コラムを有する回路板 | |
JP2001203316A5 (ko) | ||
CN101256999B (zh) | 互连导电层及互连导电层的制造方法 | |
JP4256603B2 (ja) | 積層配線板の製造方法 | |
EP1302954A1 (fr) | Réalisation d'inductance et de via dans un circuit monolithique | |
JP4552770B2 (ja) | 半導体基板への貫通配線の形成方法 | |
JP4286733B2 (ja) | インターポーザおよびインターポーザの製造方法 | |
US20130089982A1 (en) | Method of Fabricating a Substrate Having Conductive Through Holes | |
JP2004014657A (ja) | 半導体チップおよびその製造方法、ならびに三次元積層半導体装置 | |
JP2006222138A (ja) | 貫通電極の形成方法 | |
US7926165B2 (en) | Micro antenna and method of manufacturing the same | |
JP6528550B2 (ja) | 半導体装置およびその製造方法 | |
JP2020098874A (ja) | 配線基板およびその製造方法 | |
JP5194537B2 (ja) | 半導体装置およびその製造方法 | |
JPH07122644A (ja) | 半導体装置及びその製造方法 | |
JP4004075B2 (ja) | プリント配線基板 | |
KR100440472B1 (ko) | 반도체 소자 제조 방법 | |
JPH04320092A (ja) | 多層プリント基板 | |
JP4400408B2 (ja) | 貫通電極の形成方法 | |
JP2001007200A (ja) | 配線の形成方法 | |
JP2003017621A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
A107 | Divisional application of patent | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |