JP2004047667A - 多層配線基板およびその製造方法 - Google Patents
多層配線基板およびその製造方法 Download PDFInfo
- Publication number
- JP2004047667A JP2004047667A JP2002202123A JP2002202123A JP2004047667A JP 2004047667 A JP2004047667 A JP 2004047667A JP 2002202123 A JP2002202123 A JP 2002202123A JP 2002202123 A JP2002202123 A JP 2002202123A JP 2004047667 A JP2004047667 A JP 2004047667A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- wiring
- core substrate
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】受動部品を予め備えた多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供する。
【解決手段】多層配線基板を、コア基板上に電気絶縁層を介して形成された配線を備え、コア基板が表面に受動部品回路を備えるとともに、導電材料により表裏の導通がなされた複数のスルーホールを備えるもの、あるいは、内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含むとともに、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられたものとする。
【選択図】 図１
【解決手段】多層配線基板を、コア基板上に電気絶縁層を介して形成された配線を備え、コア基板が表面に受動部品回路を備えるとともに、導電材料により表裏の導通がなされた複数のスルーホールを備えるもの、あるいは、内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含むとともに、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられたものとする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線基板とその製造方法に係り、特に半導体チップを搭載するための高密度配線がなされた多層配線基板と、このような多層配線基板を製造するための製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップは、ますます高集積化、高性能化の一途をたどってきており、その端子数の増加も著しい。例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきた。しかし、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなって強度が低下するため、フォーミング等の後工程における外部端子のスキュー対応や、平坦性維持が難しくなり、実装に際しては、半導体パッケージの搭載精度の維持が難しくなるという問題があった。すなわち、ＱＦＰでも、更なる多端子化への対応は困難となっている。
【０００３】
これに対応するために、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に代表される多層樹脂プリント基板をインターポーザとするパッケージが開発されてきた。このＢＧＡは、通常、両面基板の片面に半導体チップを搭載し、他方の面に球状の半田ボールを外部端子として備え、半導体チップの端子と外部端子（半田ボール）との導通をとったものであり、実装性の向上を図ったパッケージである。また、最近では、パッケージを持たないチップ（ベアチップ）を直接に多層配線基板上の実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていない分、多層配線基板上の配線とチップとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上できる分、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【０００４】
【発明が解決しようとする課題】
従来の多層配線基板は、サブトラクティブ法等で作製した低密度配線を有する両面基板をコア基板とし、このコア基板の両面にビルドアップ法により高密度配線を形成して作製されたものである。そして、作製する半導体装置にキャパシターやインダクター等の受動部品が必要な場合は、半導体チップと同様に、多層配線基板に外付けで実装されている。
しかしながら、受動部品を外付けで実装する場合、１個の半導体装置に必要なコア基板の面積が大きくなり、半導体装置の小型化に支障を来たすという問題がある。
本発明は、上記のような実情に鑑みてなされたものであり、受動部品を予め備えた多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板において、前記コア基板は導電材料により表裏の導通がなされた複数のスルーホールを備え、かつ、表面に受動部品回路を備えるような構成とした。
本発明の好ましい態様として、前記コア基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるような構成とした。
また、本発明の多層配線基板は、内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含み、かつ、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられているような構成とした。
本発明の好ましい態様として、前記受動部品回路は、キャパシターおよび／またはインダクターであるような構成とした。
【０００６】
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、前記コア材の他方の面を研磨して前記微細孔を所定の開口径で露出させることによりスルーホールを形成する工程と、導電材料により前記スルーホールを介した表裏の導通をとり、その後、コア材の一方の面に受動部品回路を形成してコア基板とする工程と、該コア基板の前記受動部品回路が形成された面に電気絶縁層を介して配線を形成する工程と、を有するような構成とした。
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、少なくとも前記微細孔の内壁に導電材料により導電薄膜を形成し、その後、前記微細孔が穿設されているコア材の面に受動部品回路を形成し、次いで、電気絶縁層を介して配線を形成する工程と、前記コア材の他方の面を研磨し、該研磨面に更にサンドブラスト処理を施して前記微細孔内に形成された前記導電薄膜を露出させて表裏の導通がなされたコア基板とする工程と、を有するような構成とした。
【０００７】
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の両面を研磨して所定の厚みとする工程と、該コア材の両面からサンドブラストにより所定の大きさで微細孔を穿設してスルーホールを形成する工程と、導電材料により前記スルーホールを介した表裏の導通をとり、その後、コア材の一方の面に受動部品回路を形成してコア基板とする工程と、該コア基板の前記受動部品回路が形成された面に電気絶縁層を介して配線を形成する工程と、を有するような構成とした。
本発明の好ましい態様として、前記コア材は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるシリコン、セラミック、ガラス、ガラス−エポキシ複合材料のいずれかであるような構成とした。
【０００８】
また、本発明の多層配線基板の製造方法は、ベース基板の一方の面に金属導電層を形成する工程と、該金属導電層上に受動部品回路を形成し、さらに、前記金属導電層上に電気絶縁層を介し該電気絶縁層に形成されたビア部で必要な導通がとられた１層以上の配線を設けることにより内部端子配線を形成する工程と、前記ベース基板を除去し、前記金属導電層を露出させ、その後、前記金属導電層をパターンエッチングして外部端子配線を形成する工程と、を有するような構成とした。
本発明の好ましい態様として、前記ベース基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるような構成とした。
本発明の好ましい態様として、前記ベース基板は、シリコン、ガラス、４２合金のいずれかであるような構成とした。
本発明の好ましい態様として、前記金属導電層は、銅であるような構成とした。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
多層配線基板
図１は、本発明の多層配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の多層配線基板１は、コア基板２と、このコア基板２の一方の面２ａ上に形成された受動部品回路および配線とを備えている。
【００１０】
多層配線基板１を構成するコア基板２は、コア材２′に複数のスルーホール４が形成されたものであり、各スルーホール４には導電材料５が充填され、この導電材料５によりスルーホール４を介した表面２ａと裏面２ｂの導通がなされている。スルーホール４は内径が略同一であるストレート形状、一端の開口径が他端の開口径よりも大きいテーパー形状、中央部の内径が両端の開口径と異なる形状等、いずれであってもよい。図示例では、コア基板２に形成されたスルーホール４の半導体チップ搭載側（コア基板２の表面２ａ側）の開口径Ｒ１が、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２よりも小さく、スルーホール４はテーパーを有する形状となっている。この場合、開口径Ｒ１は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内であり、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２は、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内とすることができる。また、両者の比（Ｒ１／Ｒ２）は、０．３〜０．９５、好ましくは０．５〜０．９の多層配線基板１を構成するコア基板２の表面２ａ上には、受動部品回路６が形成されている。この受動部品回路６は、図示例では、電気絶縁層６ｃを介して電極６ａと電極６ｂとが対向するキャパシターであり、電極６ａ，６ｂはそれぞれ対応する所定のスルーホール４の導電材料５に接続されている。尚、受動部品回路６としては、キャパシター、インダクター、レジスター等が挙げられ、これらの中から必要なものを１種または２種以上の組み合わせで形成することができる。
【００１１】
多層配線基板１を構成する配線は、図示例では多層配線であり、受動部品回路６を備えたコア基板２の表面２ａ上に１層目の電気絶縁層９ａを介しビア部７ａにて所定のスルーホール４の導電材料５に接続されるように形成された１層目の配線８ａと、この１層目の配線８ａ上に２層目の電気絶縁層９ｂを介しビア部７ｂにて所定の１層目配線８ａに接続されるように形成された２層目の配線８ｂと、この２層目の配線８ｂ上に３層目の電気絶縁層９ｃを介しビア部７ｃにて所定の２層目配線８ｂに接続されるように形成された３層目の配線８ｃとからなる。
【００１２】
上述のような本発明の多層配線基板１では、コア基板上に受動部品回路６を備えるので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となる。
また、図示例のように、半導体チップ搭載側（コア基板２の表面２ａ側）の開口径Ｒ１が、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２よりも小さくテーパー形状である場合、スルーホール４の形成ピッチが小さくても、コア基板２の半導体チップ搭載側（コア基板２の表面２ａ側）の隣接するスルーホール４の間に存在するスペースが、反対側（コア基板２の裏面２ｂ側）の隣接するスルーホール４の間に存在するスペースに比べて大きなものとなる。これにより、このスペースに必要な受動部品回路６を形成することができる。
【００１３】
本発明では、コア基板２のＸＹ方向（コア基板２の表面２ａ（あるいは裏面２ｂ）に平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内であることが望ましい。このようなコア基板２は、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等のコア材２′を用いて作製することができる。また、コア基板２の各スルーホール４に充填された導電材料５としては、例えば、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペーストを用いることができる。尚、スルーホール４の内壁面、コア材２′の表面に、必要に応じて二酸化珪素、窒化珪素等の電気絶縁膜を形成してもよい。
尚、本発明では、熱膨張係数はＴＭＡ（サーマルメカニカルアナリシス）により測定するものである。
【００１４】
コア基板２の表面２ａ上の受動部品回路６の電極６ａ，６ｂ、１層目の配線８ａ、２層目の配線８ｂ、３層目の配線８ｃの材質、および、ビア部７ａ，７ｂ，７ｃの材質は、銅、銀、金、クロム、アルミニウム等の導電材料とすることができる。また、受動部品回路６の電気絶縁層６ｃの材質は、酸化珪素、窒化珪素、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁材料とすることができる。また、１層目の電気絶縁層９ａ、２層目の電気絶縁層９ｂ、３層目の電気絶縁層９ｃの材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。特に、例えば、２層目の配線８ｂがグランドであり、１層目の配線８ａと３層目の配線８ｃが信号線である場合、２層目の電気絶縁層９ｂと３層目の電気絶縁層９ｃの材質は、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂のような誘電率、誘電正接が低い絶縁材料が好ましい。
【００１５】
上述の実施形態では、コア基板２の各スルーホール４に導電材料５が充填されて表面２ａと裏面２ｂの導通がなされているが、スルーホール４の内壁に導電薄膜を形成することにより表面２ａと裏面２ｂの導通をとってもよい。図２は、このような例を示すコア基板２の部分縦断面図である。図２において、スルーホール４の内壁面には、絶縁層３、導電薄膜５ａ，５ｂがこの順に積層されており、スルーホール４内には充填材料５ｃが充填されている。絶縁層３は二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、導電薄膜５ａは銅、クロム、チタン、窒化チタン、ニッケル等の下地導電薄膜とし、導電薄膜５ｂは導電薄膜５ａ上に電解めっきにより形成された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。また、スルーホール４内に充填される充填材料５ｃは、導電性ペースト、絶縁性ペースト等の任意の充填材料を選択することができる。
【００１６】
また、上述の実施形態では、コア基板２の一方の面２ａに受動部品回路６、配線８ａ，８ｂ，８ｃが形成されているが、本発明ではコア基板の両面に受動部品回路、配線層が形成されたものであってもよい。また、コア基板に形成する配線層の積層数には制限はない。
また、本発明の多層配線基板は、最表面層の配線を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
【００１７】
図３は、本発明の多層配線基板の他の実施形態を示す部分縦断面図である。図３において、本発明の多層配線基板１１は、半導体チップの搭載位置に対応した配置で平面状に形成された複数の内部端子配線１２と、各内部端子配線１２に対応した複数の外部端子配線１６とを備えている。
多層配線基板１１を構成する複数の内部端子配線１２は、図示例では多層配線であり、配線１２ａ，１２ｂ，１２ｃ、および、受動部品回路１３からなる。
受動部品回路１３は、図示例では、電気絶縁層１３ｃを介して電極１３ａと電極１３ｂとが対向するキャパシターであり、電極１３ａ，１３ｂはそれぞれ対応する所定の外部端子配線１６に接続されている。尚、受動部品回路１３としては、キャパシター、インダクター、レジスター等が挙げられ、これらの中から必要なものを１種または２種以上の組み合わせで形成することができる。
【００１８】
また、多層配線は、上記の受動部品回路１３上に形成されており、１層目の電気絶縁層１４ａを介しビア部１５ａにて所定の外部端子配線１６と導通されるように形成された１層目の配線１２ａと、この１層目の配線１２ａ上に２層目の電気絶縁層１４ｂを介しビア部１５ｂにて所定の１層目配線１２ａと導通されるように形成された２層目の配線１２ｂと、この２層目の配線１２ｂ上に３層目の電気絶縁層１４ｃを介しビア部１５ｃにて所定の２層目配線１２ｂと導通されるように形成された３層目の配線１２ｃとからなる。そして、３層目の配線１２ｃには、半導体チップを搭載するための内部端子（図示せず）が設定されている。
このような内部端子配線１２は、半導体チップの搭載位置に対応した配置で平面状に（内部端子配線を構成する各配線層に平行な面に沿って）複数形成されている。
【００１９】
また、多層配線基板１を構成する複数の外部端子配線１６は、電気絶縁層１４ａを介しビア部１５ａにて所定の内部端子配線１２（１層目配線１２ａ）と導通され、また、受動部品回路１３を構成する電極１３ａや電極１３ｂに接続するように形成されている。この外部端子配線１６には、半導体装置に組み上げた後にプリント配線板等に実装するための外部端子（図示せず）が設定されている。このような外部端子配線１６は、各内部端子配線１２に対応するように複数形成されている。本発明では、外部端子配線１６の外部端子に半田ボールを設けてもよい。また、図４に示されるように、外部端子配線１６に凸状の外部端子１６ａを一体的に設けてもよい。
このような多層配線基板１１は、厚みが０．０５〜７００μｍ、好ましくは０．１〜０．３μｍの範囲とすることができる。
【００２０】
上述のような本発明の多層配線基板１１は、内部端子配線が受動部品回路１３を備えるので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となる。また、スルーホールを備えたコア基板が存在しないため、厚みが薄いものであり、従来の多層配線基板に比べて半導体装置の更なる薄型化を可能とするものである。
上記の受動部品回路１３を構成する電極１３ａ，１３ｂの材質は、上述の受動部品回路６の電極６ａ，６ｂと同様とすることができる。また、１層目の配線１２ａ、２層目の配線１２ｂ、３層目の配線１２ｃの材質、および、ビア部１５ａ，１５ｂ，１５ｃの材質は、上述の配線８ａ，８ｂ，８ｃ、ビア部７ａ，７ｂ，７ｃと同様とすることができる。
【００２１】
また、受動部品回路１３の電気絶縁層１３ｃの材質は、上述の受動部品回路６の電気絶縁層６ｃと同様とすることができ、１層目の電気絶縁層１４ａ、２層目の電気絶縁層１４ｂ、３層目の電気絶縁層１４ｃの材質は、上述の電気絶縁層９ａ，９ｂ，９ｃと同様とすることができる。
また、外部端子配線１６は、銅、ニッケル、金等の導電材料を用いて形成することができる。
本発明の多層配線基板は、上述の実施形態に示されるものに限定されるものではなく、内部端子配線の層構成を２層あるいは４層以上とすることができる。
【００２２】
多層配線基板の製造方法
次に、本発明の多層配線基板の製造方法を図面を参照しながら説明する。
図５および図６は、本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、コア基板用のコア材２２′の一方の面２２′ｂに所定のマスクパターン２３を形成し、このマスクパターン２３をマスクとしてサンドブラストによりコア材２２に所定の大きさで微細孔２４′を穿設する（図５（Ａ））。コア材２２′は、ＸＹ方向（コア材２２′の表面２２′ａ、裏面２２′ｂに平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内である材料、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等を使用することができる。形成する微細孔２４′の開口径Ｒは、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内で適宜設定することができ、マスクパターン２３の開口径により調整することができる。また、微細孔２４′の深さｄは、作製するコア基板の厚み（５０〜３００μｍ）を考慮して設定することができ、例えば、５０〜３００μｍの範囲内で適宜設定することができる。本発明の製造方法では、スルーホール用の微細孔２４′をサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。また、サンドブラストにより形成された微細孔２４′は、開口部側よりも底部側の径が小さいテーパー形状の内壁面を有するものとなる。
【００２３】
次に、コア材２２′からマスクパターン２３を除去し、コア材２２′の他方の面２２′ａを研磨して、微細孔２４′を所定の開口径Ｒ′で面２２ａに露出させてスルーホール２４を形成する。その後、スルーホール２４内に導電材料２５を充填して表裏の導通をとりコア基板２２とする（図５（Ｂ））。コア材２２′の研磨は、研磨装置等により行うことができる。コア基板２２の表面２２ａに露出するスルーホール２４の開口径Ｒ′は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内で適宜設定することができ、このような開口径Ｒ′は、上記の開口径Ｒよりも小さいものとなる。また、導電材料２５としては、銅粒子、銀粒子等を分散含有する導電性ペーストを用いることができる。スルーホール２４内への導電材料２５の充填は、メタルマスクを用いたスクリーン印刷等により行うことができる。
【００２４】
尚、コア基板２２の両面、および、スルーホール２４の内壁面に絶縁層を形成してもよい。例えば、コア材２２′の材質がシリコンである場合、熱酸化により導電材料２５充填前のコア材２２′の表面に二酸化珪素膜を形成することができる。また、プラズマＣＶＤ法等の真空成膜法を用いてコア材２２′の表面に二酸化珪素膜、窒化珪素等の絶縁層を形成することができる。さらに、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜をコア材２２′の表面に形成することができる。特に、真空成膜法により絶縁膜をコア材の表面に形成する場合、形成されたスルーホール２４がテーパーを有するので、開口径の大きい面（コア材２２′の裏面２２′ｂ側）からのスルーホール内壁面への材料付着が容易となり、スルーホールの導通化工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【００２５】
本発明の製造方法では、形成されたスルーホール２４がテーパーを有するので、スルーホール２４の形成ピッチが小さい場合であっても、コア基板２２の表面２２ａ側の隣接するスルーホール２４の間に存在するスペースが、反対側（コア基板２２の裏面２２ｂ側）の隣接するスルーホール２４の間に存在するスペースに比べて大きなものとなる。このため、コア基板２２の表面２２ａ側の隣接するスルーホール２４間のスペースに、後述するような受動部品回路等の必要な回路を形成することが容易となる。
【００２６】
尚、上述の例では、コア材２２′のスルーホール２４に導電材料２５が充填されてコア基板２２の表面２２ａと裏面２２ｂの導通がなされているが、スルーホール２４の内壁に導電薄膜を形成することにより表面２２ａと裏面２２ｂの導通をとってもよい。この場合、例えば、スルーホール２４の内壁面に絶縁層、下地導電薄膜、導電薄膜をこの順に積層してスルーホール２４を介した表裏の導通をとり、その後、スルーホール２４内に導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。上記の絶縁層は、二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、下地導電薄膜は銅、クロム、チタン、窒化チタン、ニッケル等の導電材料からなるものとし、導電薄膜は下地導電薄膜上に電解めっきにより形成された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。
【００２７】
次に、コア基板２２の一方の面２２ａ側に、受動部品回路２６を形成する。まず、所望の導電材料２５と接続するように所定のパターンで電極２６ａを形成する（図５（Ｃ））。この電極２６ａは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。次に、この電極２６ａを被覆し、かつ、所望の導電材料２５が露出するように電気絶縁層２６ｃを形成し（図５（Ｄ））、その後、所望の導電材料２５と接続され、かつ、電気絶縁層２６ｃを介して上記の電極２６ａと対向するように所定のパターンで電極２６ｂを形成する（図６（Ａ））。電気絶縁層２６ｃの形成は、例えば、電極２６ａを覆うようにコア基板２２の表面２２ａ上に電気絶縁層を形成し、これに炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて所望の導電材料２５が露出するように小径の穴部２６ｃ′を設けることにより形成することができる。また、電極２６ｂは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。これにより、キャパシターとしての受動部品回路２６がコア基板２２上に形成される。尚、受動部品回路２６はキャパシターに限定されるものではなく、インダクター、レジスター等であってもよい。
【００２８】
次いで、上記の受動部品回路２６を覆うように電気絶縁層を介して配線を形成することにより、多層配線基板２１が得られる（図６（Ｂ））。この配線形成は、例えば、コア基板２２の表面２２ａ上に受動部品回路２６を覆うように電気絶縁層２９ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア基板２２の導電材料２５や受動部品回路２６の所望箇所が露出するように小径の穴部を電気絶縁層２９ａ、電気絶縁層２６ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層２９ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部２７ａと１層目の配線２８ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線２８ａ上に２層目の電気絶縁層２９ｂを介しビア部２７ｂにて所定の１層目配線２８ａに接続されるように２層目の配線２８ｂを形成し、この２層目の配線２８ｂ上に３層目の電気絶縁層２９ｃを介しビア部２７ｃにて所定の２層目配線２８ｂに接続されるように３層目の配線２８ｃを形成して、３層構成の配線としている。
【００２９】
図７および図８は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材３２′の一方の面３２′ａに所定のマスクパターン３３を形成し、このマスクパターン３３をマスクとしてサンドブラストによりコア材３２′に所定の大きさで微細孔３４′を穿設する（図７（Ａ））。コア材３２′は、上述のコア材２２′と同様の材料を使用することができる。また、形成する微細孔３４′の開口径および深さも、上述の微細孔２４′の場合と同様に、作製するコア基板の厚み（５０〜３００μｍ）等を考慮して設定することができる。本発明の製造方法では、スルーホール用の微細孔３４′をサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。また、サンドブラストにより形成された微細孔３４′は、開口部側よりも底部側の径が小さいテーパー形状の内壁面を有するものとなる。
【００３０】
次に、マスクパターン３３を除去し、絶縁層３５をコア材３２′の表面３２′ａおよび微細孔３４′内壁面に成膜し、この絶縁層３５上に下地導電薄膜３６ａを形成し、この下地導電薄膜３６ａを給電層として導電薄膜３６ｂを積層する。その後、微細孔３４′内に導電性ペーストあるいは絶縁性ペースト等の充填材料３６ｃを充填し、コア材３２′の表面３２′ａに形成された絶縁層３５、下地導電薄膜３６ａ、導電薄膜３６ｂの積層膜を所望のパターンでパターニングする（図７（Ｂ））。
【００３１】
上記の絶縁層３５は、プラズマＣＶＤ法等の真空成膜法を用いて二酸化珪素膜、窒化珪素等の絶縁膜として形成することができる。また、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜として形成することができる。さらに、例えば、コア材３２′の材質がシリコンである場合、熱酸化によりコア材３２′の表面に二酸化珪素膜を形成して絶縁膜とすることができる。また、上記の下地導電薄膜３６ａは、無電解めっきによりクロム、ニッケル、銅、チタン、窒化チタン等の導電性金属の薄膜として形成することができ、また、真空成膜法により形成してもよい。さらに、上記の導電薄膜３６ｂは、下地導電薄膜３６ａを給電層として電解めっきにより銅、銀、金、ニッケル等の導電性金属からなる薄膜として形成することができる。本発明では、特に、真空成膜法により絶縁層３５、下地導電薄膜３６ａを形成する場合、微細孔３４′がテーパーを有するので、微細孔３４′の内壁面への材料付着が容易となり、成膜工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【００３２】
次に、コア材３２′の表面３２′ａ側に受動部品回路３７を形成する。まず、所望の導電薄膜３６ｂと接続するように所定のパターンで電極３７ａを形成する（図７（Ｃ））。この電極３７ａは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。次に、この電極３７ａを被覆し、かつ、所望の導電薄膜３６ｂが露出するように電気絶縁層３７ｃを形成し（図７（Ｄ））、その後、所望の導電薄膜３６ｂと接続され、かつ、電気絶縁層３７ｃを介して上記の電極３７ａと対向するように所定のパターンで電極３７ｂを形成する（図８（Ａ））。電気絶縁層３７ｃの形成は、例えば、電極３７ａを覆うようにコア材３２′の表面３２′ａ上に電気絶縁層を形成し、これに炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて所望の導電薄膜３６ｂが露出するように小径の穴部３７ｃ′を設けることにより形成することができる。また、電極３７ｂは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。これにより、キャパシターとしての受動部品回路３７がコア材３２′上に形成される。尚、受動部品回路３７はキャパシターに限定されるものではなく、インダクター、レジスター等であってもよい。
【００３３】
次いで、上記の受動部品回路３７を覆うように電気絶縁層を介して配線を形成する（図８（Ｂ））。この配線形成は、例えば、コア材３２′の表面３２′ａ上に受動部品回路３７を覆うように電気絶縁層４０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア材３２′に形成された導電薄膜３６ｂの所望箇所が露出するように小径の穴部を電気絶縁層４０ａ、電気絶縁層３７ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層４０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部３８ａと１層目の配線３９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線３９ａ上に２層目の電気絶縁層４０ｂを介しビア部３８ｂにて所定の１層目配線３９ａに接続されるように２層目の配線３９ｂが形成され、この２層目の配線３９ｂ上に３層目の電気絶縁層４０ｃを介しビア部３８ｃにて所定の２層目配線３９ｂに接続されるように３層目の配線３９ｃが形成されて３層構成の配線となっている。
【００３４】
次に、コア材３２′の裏面３２′ｂ側を微細孔３４′が露出しない程度に研磨し、その後、裏面３２′ｂ側にサンドブラスト処理を施して微細孔３４′を所定の開口径で裏面に露出させてスルーホール３４を形成するとともに、微細孔３４′内に形成されている上記の導電薄膜３６ｂを露出させてコア基板３２とし、これにより多層配線基板３１が得られる（図８（Ｃ））。コア材３２′の研磨は、ＣＭＰ（ケミカルメカニカルポリッシュ）やポリシャーのようなウエハー研磨装置等により行うことができる。また、微細孔３４′および導電薄膜３６ｂを露出させる手段として、研磨ではなく、サンドブラスト処理を採用するのは、導電薄膜３６ｂを構成する導電材料の拡散を防止するためである。サンドブラスト処理により裏面３２ｂに露出させる微細孔３４′（スルーホール３４）の開口径は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内で適宜設定することができ、この開口径は、上記の微細孔３４′の表面３２ａ側の開口径よりも小さいものとなる。
【００３５】
図９は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材４２′の両面を研磨して所定の厚みとし、その後、コア材４２′の表面４２′ａおよび裏面４２′ｂに所定のパターンでマスクパターンを形成する。次に、このマスクパターンをマスクとして両面からサンドブラストによりコア材４２′に所定の大きさで微細孔を穿設してスルーホール４４を形成する。その後、スルーホール４４内に導電材料４５を充填して表裏の導通をとり、マスクパターンを除去してコア基板４２とする（図９（Ａ））。
【００３６】
コア材４２′は、上述のコア材２２′と同様の材料を使用することができる。また、コア材４２′の研磨は、ＣＭＰ（ケミカルメカニカルポリッシュ）やポリシャーのようなウエハー研磨装置等により行うことができる。研磨後のコア材４２′の厚みは、作製するコア基板の厚みを考慮して設定することができ、例えば、５０〜３００μｍの範囲内で適宜設定することができる。また、形成するスルーホール４４の両端開口径は、５０〜２００μｍ、好ましくは２５〜１７５μｍの範囲内で適宜設定することができ、マスクパターンの開口径により調整することができる。本発明の製造方法では、スルーホール４４を両面からのサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。
【００３７】
尚、スルーホール４４を形成したコア材４２′の両面、および、スルーホール４４の内壁面に絶縁層を形成してもよい。例えば、コア材４２′の材質がシリコンである場合、熱酸化によりコア材４２′の表面に二酸化珪素膜を絶縁層として形成することができる。また、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜をコア材４２′の表面に形成することができる。
上記の導電材料４５としては、銅粒子、銀粒子等を分散含有する導電性ペーストを用いることができる。スルーホール４４内への導電材料４５の充填は、メタルマスクを用いたスクリーン印刷等により行うことができる。
【００３８】
次に、コア基板４２の表面４２ａ側に受動部品回路４７を形成する（図９（Ｂ））。この受動部品回路４７は、所望の導電材料４５と接続するように所定のパターンで形成された電極４７ａと、他の導電材料４５と接続するように所定のパターンで形成された電極４７ｂとが、電気絶縁層４７ｃを介して対向したものである。このような受動部品回路４７は、上述の受動部品回路２６，３７と同様にして形成することができる。尚、図示例では、受動部品回路４７はキャパシターであるが、これに限定されるものではなく、インダクター、レジスター等であってもよい。
【００３９】
次いで、上記の受動部品回路４７を覆うように電気絶縁層を介して配線を形成することにより、多層配線基板４１を得る（図９（Ｃ））。この配線形成は、例えば、コア基板４２の表面４２ａ上に受動部品回路４７を覆うように電気絶縁層５０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア基板４２の導電材料４５の所望箇所が露出するように小径の穴部を電気絶縁層５０ａ、電気絶縁層４７ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層５０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部４８ａと１層目の配線４９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線４９ａ上に２層目の電気絶縁層５０ｂを介しビア部４８ｂにて１層目配線４９ａの所定部位に接続されるように２層目の配線４９ｂが形成され、この２層目の配線４９ｂ上に３層目の電気絶縁層５０ｃを介しビア部４８ｃにて２層目配線４９ｂの所定部位に接続されるように３層目の配線４９ｃが形成されてなる３層構成の配線となっている。
【００４０】
尚、上述の例では、スルーホール４４に導電材料４５が充填されてコア基板４２の表面４２ａと裏面４２ｂの導通がなされているが、スルーホール４４の内壁に導電薄膜を形成することにより表面４２ａと裏面４２ｂの導通をとってもよい。この場合、例えば、スルーホール４４の内壁面に絶縁層、下地導電薄膜、導電薄膜をこの順に積層してスルーホール４４を介した表裏の導通をとり、その後、スルーホール４４内に導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。絶縁層は、二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、下地導電薄膜は銅、クロム、チタン、窒化チタン、ニッケル等の導電材料からなるものとし、導電薄膜は下地導電薄膜上に電解めっきにより形成された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。
【００４１】
図１０および図１１は、図３に示される本発明の多層配線基板１１を例とした製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、ベース基板５１の一方の面５１ａに金属導電層５６を形成する（図１０（Ａ））。ベース基板５１は、ＸＹ方向（ベース基板５１の表面５１ａに平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内である材料、例えば、シリコン、ガラス、４２合金（鉄ニッケル合金）等を使用することができる。ベース基板５１の厚みは、例えば、０．１〜０．３μｍ程度の範囲内で適宜設定することができる。また、金属導電層５６は、後述する工程でパターニングされて外部端子配線となるものであり、銅、ニッケル、金、アルミニウム等の材質とすることができる。この金属導電層５６は、エッチング、めっき等により形成することができ、厚みは、例えば、０．１〜１０μｍ程度の範囲内で適宜設定することができる。
【００４２】
次に、金属導電層５６上に、半導体チップの搭載位置に対応した配置で複数の内部端子配線１２を形成する。まず、受動部品回路１３を形成する（図１０（Ｂ））。この受動部品回路１３は、金属導電層５６上に所望のパターンで形成された電極１３ａと、この電極１３ａを覆うように形成された電気絶縁層１３ｃと、この電気絶縁層１３ｃを介して上記の電極１３ａと対向し、かつ、金属導電層５６の所望の部位に接続された電極１３ｂとからなる。このような受動部品回路１３は、上述の受動部品回路２６，３７，４７と同様にして形成することができる。尚、図示例では、受動部品回路１３はキャパシターであるが、これに限定されるものではなく、インダクター、レジスター等であってもよい。
【００４３】
次いで、上記の受動部品回路１３を覆うように電気絶縁層１４ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて金属導電層５６の所望箇所が露出するように小径の穴部を電気絶縁層１４ａ、電気絶縁層１３ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層１４ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部１５ａと１層目の配線１２ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を積層形成する。図示例では、上記の１層目の配線１２ａ上に２層目の電気絶縁層１４ｂを介しビア部１５ｂにて所定の１層目配線１２ａに接続されるように２層目の配線１２ｂを形成し、この２層目の配線１２ｂ上に３層目の電気絶縁層１４ｃを介しビア部１５ｃにて所定の２層目配線１２ｂに接続されるように３層目の配線１２ｃを形成して、３層構成の配線としている（図１１（Ａ））。
【００４４】
次いで、ベース基板５１を除去し、金属導電層５６を露出させ、この金属導電層５６をパターンエッチングして、各内部端子配線１２に対応するように複数の外部端子配線１６を形成して、多層配線基板１１を得る（図１１（Ｂ））。ベース基板５１の除去は、研削装置等による研磨、研削等により行うことができる。また、金属導電層５６のパターンエッチングは、公知の方法により行うことができる。
上述のような本発明の多層配線基板の製造方法では、金属導電層５６が用いられ、この金属導電層５６がベース基板５１の除去後にパターニングされて外部端子配線１６となり、この外部端子配線１６と内部端子配線１２は、金属導電層５６上への内部端子配線１２の形成工程で必要な導通がなされている。このため、従来の多層配線基板の製造方法で必要であったスルーホールの形成、スルーホール内導通の各工程が不要であり、工程が簡便なものとなる。
【００４５】
尚、上述のように外部端子配線１６に凸状の外部端子１６ａを一体的に設ける場合（図４参照）、外部端子配線の外部端子に対応するように凹部を予めベース基板５１の一方の面に形成し、この面に金属導電層５６を形成する。ベース基板５１への凹部の形成は、ウエットエッチングやサンドブラスト等により行うことができ、形成する凹部の大きさは、例えば、開口径２０〜５００μｍ、深さ１０〜２５０μｍ程度とすることができる。
本発明の多層配線基板の製造方法は、上述の実施形態に示されるものに限定されるものではなく、内部端子配線の層構成が２層あるいは４層以上の多層配線基板を製造する場合にも適用することができる。
【００４６】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
コア材として、厚み６２５μｍのシリコンウエハを準備し、このコア材の一方の面に感光性ドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のシリコンウエハのＸＹ方向（シリコンウエハの表面に平行な平面）の熱膨張係数は、２．５ｐｐｍであった。また、マスクパターンは、直径が１００μｍである円形開口が１５０〜５００μｍピッチで形成されたものであった。
【００４７】
次に、このマスクパターンをマスクとしてサンドブラストによりコア材に微細孔を穿設した。この微細孔は、開口径が１５０μｍ、深さが３００μｍ、底部の内径が５０μｍであり、テーパー形状の内壁面を有するものであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、コア材の他方の面を研削装置により研磨してコア材の厚みを２５０μｍにするとともに、このコア材の研磨面に微細孔を開口径５０μｍで露出させてスルーホールを形成した。
【００４８】
次いで、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。次いで、銅粒子を含有する導電性ペーストをスクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の表面に硬化突出した導電性ペーストを研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。このコア基板は、一方の開口径が１５０μｍ、他方の開口径が５０μｍであるテーパー形状のスルーホールを最小ピッチ３００μｍで備え、かつ、導電性ペーストにより表裏の導通がなされたものとなった。
【００４９】
次に、テーパー形状のスルーホールの小開口が露出しているコア基板上にアルミニウムにより導電層（厚み０．２μｍ）を形成し、この導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして導電層をアルカリ溶液によりエッチングし、その後、絶縁パターンをアセトンにより除去して、電極をコア基板上に形成した。この電極は所定のスルーホール内の導電性ペースト上に一部重なって接続されたものであり、コア基板表面を有効に利用して形成されたものであった。
次に、上記の電極を覆うように酸化珪素（ＳｉＯ２）膜をスパッタリング法により形成して、厚み１０００Åの電気絶縁層を形成した。
【００５０】
次に、水酸化カリウムを用いてウエットエッチングを行うことにより所定のスルーホール内の導電性ペーストが露出するように小径の穴部（内径３０μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりアルミニウムからなる導電層を形成し、この導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを導電層上に形成し、この絶縁パターンをマスクとして導電層をアルカリ溶液によりエッチングし、その後、絶縁パターンをアセトンにより除去して、電極を電気絶縁層上に形成した。この電極は、電気絶縁層を介して上記の電極と対向するものであり、また、穴部に形成されたビア部により所定のスルーホール内の導電性ペーストに接続されたものであった。
上述のようにして、コア基板上にキャパシターを形成した。
【００５１】
次に、上記のキャパシターを覆うようにコア基板上にベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み１０μｍの電気絶縁層を形成した。
次に、露光、現像を行って、所定のスルーホール内の導電性ペーストが露出するように小径の穴部（内径３０μｍ）を電気絶縁層の所定位置に形成ピッチ９０〜２００μｍの範囲で形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、１層目の配線形成用のフォトマスクを介し露光、現像して配線形成用のレジストパターンを形成した。このレジストパターンをマスクとして電解銅めっき（厚み４μｍ）を行い、その後、レジストパターンと導電層を除去した。これにより、電気絶縁層を介して１層目の配線をコア基板上に形成した。上記のビア部の径は、３０μｍであり、ビア部の最小形成ピッチは９０μｍであった。
更に、同様の操作を行い、電気絶縁層を介して２層目の配線を１層目配線上に形成し、電気絶縁層を介して３層目の配線を２層目配線上に形成した。
これにより、３層配線構造である配線を形成し、本発明の多層配線基板を得た。この多層配線基板が備えるキャパシターの静電容量を測定した結果、１μＦであり、十分な静電容量をもつことが確認された。
【００５２】
［実施例２］
ベース基板として、厚み２００μｍの４２合金を準備し、このベース基板の一方の面に電解銅めっきにより厚み３０μｍの金属導電層を形成した。尚、使用した４２合金のＸＹ方向の熱膨張係数は８ｐｐｍであった。
次に、上記の金属導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電解金めっきにより導電層を形成し、その後、絶縁パターンをアセトンにより除去して、電極を金属導電層上に形成した。
【００５３】
次に、上記の電極を覆うように窒化珪素（Ｓｉ３ＮＯ４）膜をスパッタリング法により形成して、厚み５００Åの電気絶縁層を形成した。
次に、ドライエッチングにより金属導電層の所望箇所が露出するように小径の穴部（内径２０μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりアルミニウムからなる導電層を形成し、この導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを導電層上に形成し、この絶縁パターンをマスクとして導電層をアルカリ溶液によりエッチングし、その後、絶縁パターンをアセトンにより除去して、電極を電気絶縁層上に形成した。この電極は電気絶縁層を介して上記の電極と対向するものであり、また、上記の穴部に形成されたビア部により金属導電層に接続されたものであった。
上述のようにして、金属導電層上にキャパシターを形成した。
【００５４】
次に、上記のキャパシターを覆うように金属導電層上に感光性ポリイミド樹脂組成物（東レ（株）製ＵＲ−３１４０）をスピンコーターにより塗布、乾燥して厚み１０μｍの電気絶縁層を形成した。
次に、露光、現像を行い金属導電層の所望箇所が露出するように小径の穴部（内径２０μｍ）を電気絶縁層の所定位置に形成ピッチ６０〜１００μｍの範囲で形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、１層目の配線形成用のフォトマスクを介し露光、現像して配線形成用のレジストパターンを形成した。このレジストパターンをマスクとして電解銅めっき（厚み４μｍ）を行い、その後、レジストパターンと無電解めっき導電層を除去した。これにより、電気絶縁層を介して１層目の配線を金属導電層上に形成した。上記のビア部の径は、２０μｍであり、ビア部の最小形成ピッチは６０μｍであった。
更に、同様の操作を行い、電気絶縁層を介して２層目の配線を１層目配線上に形成し、電気絶縁層を介して３層目の配線を２層目配線上に形成した。
これにより、キャパシターを含む３層配線構造である内部端子配線を、半導体素子の搭載位置に対応した配置（２０ｍｍ×２０ｍｍの格子状の配置）で複数形成した。
【００５５】
次に、ベース基板である４２合金を研削装置により研磨して除去し、銅層である金属導電層を露出させた。次いで、露出させた金属導電層上に感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、外部端子配線用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。このレジストパターンをマスクとして塩化銅により金属導電層をエッチングし、その後、アセトンによりレジストパターンを除去して、各内部端子配線に対応するように複数の外部端子配線を形成した。
以上により、本発明の多層配線基板を得た。この多層配線基板の厚みは５０μｍであった。また、この多層配線基板が備えるキャパシターの静電容量を測定した結果、１μＦであり、十分な静電容量をもつことが確認された。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば多層配線基板を、コア基板上に電気絶縁層を介して形成された配線を備え、コア基板が表面に受動部品回路を備えるとともに、導電材料により表裏の導通がなされた複数のスルーホールを備えるものとするので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となり、また、本発明の製造方法では、受動部品回路を同時に形成するので、半導体装置製造において外付けで受動部品を実装する工程が不要となり、また、サンドブラストにより微細孔を穿設するので、高い精度を維持しつつ加工時間の短縮が可能となり、さらに、形成されるスルーホールがテーパーを有するので、開口径の大きい面からの真空成膜方式によるスルーホール内壁面への材料付着が容易となり、スルーホールの導通化工程の歩留りが向上する。
また、本発明では、多層配線基板を、内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含み、かつ、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられたものとするので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となり、かつ、コア基板が存在せず厚みが薄いので、薄型の半導体装置の製造が可能であり、また、本発明の製造方法では、受動部品回路を同時に形成するので、半導体装置製造において外付けで受動部品を実装する工程が不要となり、また、スルーホールの形成、スルーホール内導通の各工程が不要であるため、工程が簡便である。
【図面の簡単な説明】
【図１】本発明の多層配線基板の一実施形態を示す部分縦断面図である。
【図２】本発明の多層配線基板の他の実施形態を示す部分縦断面図である。
【図３】本発明の多層配線基板の他の実施形態を示す部分縦断面図である。
【図４】本発明の多層配線基板の他の実施形態を示す部分縦断面図である。
【図５】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図６】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図７】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図８】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図９】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図１０】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図１１】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【符号の説明】
１…多層配線基板
２…コア基板
４…スルーホール
５…導電材料
６…受動部品回路
７ａ，７ｂ，７ｃ…ビア部
８ａ，８ｂ，８ｃ…配線
９ａ，９ｂ，９ｃ…電気絶縁層
１１…多層配線基板
１２…内部端子配線
１２ａ，１２ｂ，１２ｃ…配線
１３…受動部品回路
１４ａ，１４ｂ，１４ｃ…電気絶縁層
１５ａ，１５ｂ，１５ｃ…ビア部
１６…外部端子配線
１６ａ…外部端子
２１，３１，４１…多層配線基板
２２′，３２′，４２′…コア材
２４′，３４′…微細孔
２４，３４，４４…スルーホール
２５，４５…導電材料
３６ｂ…導電薄膜
２６，３７，４７…受動部品回路
２７ａ，２７ｂ，２７ｃ，３８ａ，３８ｂ，３８ｃ，４８ａ，４８ｂ，４８ｃ…ビア部
２８ａ，２８ｂ，２８ｃ，３９ａ，３９ｂ，３９ｃ，４９ａ，４９ｂ，４９ｃ…配線
２９ａ，２９ｂ，２９ｃ，４０ａ，４０ｂ，４０ｃ，５０ａ，５０ｂ，５０ｃ…電気絶縁層
５１…ベース基板
５６…金属導電層
【発明の属する技術分野】
本発明は、多層配線基板とその製造方法に係り、特に半導体チップを搭載するための高密度配線がなされた多層配線基板と、このような多層配線基板を製造するための製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップは、ますます高集積化、高性能化の一途をたどってきており、その端子数の増加も著しい。例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきた。しかし、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなって強度が低下するため、フォーミング等の後工程における外部端子のスキュー対応や、平坦性維持が難しくなり、実装に際しては、半導体パッケージの搭載精度の維持が難しくなるという問題があった。すなわち、ＱＦＰでも、更なる多端子化への対応は困難となっている。
【０００３】
これに対応するために、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に代表される多層樹脂プリント基板をインターポーザとするパッケージが開発されてきた。このＢＧＡは、通常、両面基板の片面に半導体チップを搭載し、他方の面に球状の半田ボールを外部端子として備え、半導体チップの端子と外部端子（半田ボール）との導通をとったものであり、実装性の向上を図ったパッケージである。また、最近では、パッケージを持たないチップ（ベアチップ）を直接に多層配線基板上の実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていない分、多層配線基板上の配線とチップとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上できる分、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【０００４】
【発明が解決しようとする課題】
従来の多層配線基板は、サブトラクティブ法等で作製した低密度配線を有する両面基板をコア基板とし、このコア基板の両面にビルドアップ法により高密度配線を形成して作製されたものである。そして、作製する半導体装置にキャパシターやインダクター等の受動部品が必要な場合は、半導体チップと同様に、多層配線基板に外付けで実装されている。
しかしながら、受動部品を外付けで実装する場合、１個の半導体装置に必要なコア基板の面積が大きくなり、半導体装置の小型化に支障を来たすという問題がある。
本発明は、上記のような実情に鑑みてなされたものであり、受動部品を予め備えた多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板において、前記コア基板は導電材料により表裏の導通がなされた複数のスルーホールを備え、かつ、表面に受動部品回路を備えるような構成とした。
本発明の好ましい態様として、前記コア基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるような構成とした。
また、本発明の多層配線基板は、内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含み、かつ、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられているような構成とした。
本発明の好ましい態様として、前記受動部品回路は、キャパシターおよび／またはインダクターであるような構成とした。
【０００６】
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、前記コア材の他方の面を研磨して前記微細孔を所定の開口径で露出させることによりスルーホールを形成する工程と、導電材料により前記スルーホールを介した表裏の導通をとり、その後、コア材の一方の面に受動部品回路を形成してコア基板とする工程と、該コア基板の前記受動部品回路が形成された面に電気絶縁層を介して配線を形成する工程と、を有するような構成とした。
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、少なくとも前記微細孔の内壁に導電材料により導電薄膜を形成し、その後、前記微細孔が穿設されているコア材の面に受動部品回路を形成し、次いで、電気絶縁層を介して配線を形成する工程と、前記コア材の他方の面を研磨し、該研磨面に更にサンドブラスト処理を施して前記微細孔内に形成された前記導電薄膜を露出させて表裏の導通がなされたコア基板とする工程と、を有するような構成とした。
【０００７】
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の両面を研磨して所定の厚みとする工程と、該コア材の両面からサンドブラストにより所定の大きさで微細孔を穿設してスルーホールを形成する工程と、導電材料により前記スルーホールを介した表裏の導通をとり、その後、コア材の一方の面に受動部品回路を形成してコア基板とする工程と、該コア基板の前記受動部品回路が形成された面に電気絶縁層を介して配線を形成する工程と、を有するような構成とした。
本発明の好ましい態様として、前記コア材は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるシリコン、セラミック、ガラス、ガラス−エポキシ複合材料のいずれかであるような構成とした。
【０００８】
また、本発明の多層配線基板の製造方法は、ベース基板の一方の面に金属導電層を形成する工程と、該金属導電層上に受動部品回路を形成し、さらに、前記金属導電層上に電気絶縁層を介し該電気絶縁層に形成されたビア部で必要な導通がとられた１層以上の配線を設けることにより内部端子配線を形成する工程と、前記ベース基板を除去し、前記金属導電層を露出させ、その後、前記金属導電層をパターンエッチングして外部端子配線を形成する工程と、を有するような構成とした。
本発明の好ましい態様として、前記ベース基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるような構成とした。
本発明の好ましい態様として、前記ベース基板は、シリコン、ガラス、４２合金のいずれかであるような構成とした。
本発明の好ましい態様として、前記金属導電層は、銅であるような構成とした。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
多層配線基板
図１は、本発明の多層配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の多層配線基板１は、コア基板２と、このコア基板２の一方の面２ａ上に形成された受動部品回路および配線とを備えている。
【００１０】
多層配線基板１を構成するコア基板２は、コア材２′に複数のスルーホール４が形成されたものであり、各スルーホール４には導電材料５が充填され、この導電材料５によりスルーホール４を介した表面２ａと裏面２ｂの導通がなされている。スルーホール４は内径が略同一であるストレート形状、一端の開口径が他端の開口径よりも大きいテーパー形状、中央部の内径が両端の開口径と異なる形状等、いずれであってもよい。図示例では、コア基板２に形成されたスルーホール４の半導体チップ搭載側（コア基板２の表面２ａ側）の開口径Ｒ１が、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２よりも小さく、スルーホール４はテーパーを有する形状となっている。この場合、開口径Ｒ１は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内であり、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２は、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内とすることができる。また、両者の比（Ｒ１／Ｒ２）は、０．３〜０．９５、好ましくは０．５〜０．９の多層配線基板１を構成するコア基板２の表面２ａ上には、受動部品回路６が形成されている。この受動部品回路６は、図示例では、電気絶縁層６ｃを介して電極６ａと電極６ｂとが対向するキャパシターであり、電極６ａ，６ｂはそれぞれ対応する所定のスルーホール４の導電材料５に接続されている。尚、受動部品回路６としては、キャパシター、インダクター、レジスター等が挙げられ、これらの中から必要なものを１種または２種以上の組み合わせで形成することができる。
【００１１】
多層配線基板１を構成する配線は、図示例では多層配線であり、受動部品回路６を備えたコア基板２の表面２ａ上に１層目の電気絶縁層９ａを介しビア部７ａにて所定のスルーホール４の導電材料５に接続されるように形成された１層目の配線８ａと、この１層目の配線８ａ上に２層目の電気絶縁層９ｂを介しビア部７ｂにて所定の１層目配線８ａに接続されるように形成された２層目の配線８ｂと、この２層目の配線８ｂ上に３層目の電気絶縁層９ｃを介しビア部７ｃにて所定の２層目配線８ｂに接続されるように形成された３層目の配線８ｃとからなる。
【００１２】
上述のような本発明の多層配線基板１では、コア基板上に受動部品回路６を備えるので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となる。
また、図示例のように、半導体チップ搭載側（コア基板２の表面２ａ側）の開口径Ｒ１が、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２よりも小さくテーパー形状である場合、スルーホール４の形成ピッチが小さくても、コア基板２の半導体チップ搭載側（コア基板２の表面２ａ側）の隣接するスルーホール４の間に存在するスペースが、反対側（コア基板２の裏面２ｂ側）の隣接するスルーホール４の間に存在するスペースに比べて大きなものとなる。これにより、このスペースに必要な受動部品回路６を形成することができる。
【００１３】
本発明では、コア基板２のＸＹ方向（コア基板２の表面２ａ（あるいは裏面２ｂ）に平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内であることが望ましい。このようなコア基板２は、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等のコア材２′を用いて作製することができる。また、コア基板２の各スルーホール４に充填された導電材料５としては、例えば、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペーストを用いることができる。尚、スルーホール４の内壁面、コア材２′の表面に、必要に応じて二酸化珪素、窒化珪素等の電気絶縁膜を形成してもよい。
尚、本発明では、熱膨張係数はＴＭＡ（サーマルメカニカルアナリシス）により測定するものである。
【００１４】
コア基板２の表面２ａ上の受動部品回路６の電極６ａ，６ｂ、１層目の配線８ａ、２層目の配線８ｂ、３層目の配線８ｃの材質、および、ビア部７ａ，７ｂ，７ｃの材質は、銅、銀、金、クロム、アルミニウム等の導電材料とすることができる。また、受動部品回路６の電気絶縁層６ｃの材質は、酸化珪素、窒化珪素、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁材料とすることができる。また、１層目の電気絶縁層９ａ、２層目の電気絶縁層９ｂ、３層目の電気絶縁層９ｃの材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。特に、例えば、２層目の配線８ｂがグランドであり、１層目の配線８ａと３層目の配線８ｃが信号線である場合、２層目の電気絶縁層９ｂと３層目の電気絶縁層９ｃの材質は、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂のような誘電率、誘電正接が低い絶縁材料が好ましい。
【００１５】
上述の実施形態では、コア基板２の各スルーホール４に導電材料５が充填されて表面２ａと裏面２ｂの導通がなされているが、スルーホール４の内壁に導電薄膜を形成することにより表面２ａと裏面２ｂの導通をとってもよい。図２は、このような例を示すコア基板２の部分縦断面図である。図２において、スルーホール４の内壁面には、絶縁層３、導電薄膜５ａ，５ｂがこの順に積層されており、スルーホール４内には充填材料５ｃが充填されている。絶縁層３は二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、導電薄膜５ａは銅、クロム、チタン、窒化チタン、ニッケル等の下地導電薄膜とし、導電薄膜５ｂは導電薄膜５ａ上に電解めっきにより形成された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。また、スルーホール４内に充填される充填材料５ｃは、導電性ペースト、絶縁性ペースト等の任意の充填材料を選択することができる。
【００１６】
また、上述の実施形態では、コア基板２の一方の面２ａに受動部品回路６、配線８ａ，８ｂ，８ｃが形成されているが、本発明ではコア基板の両面に受動部品回路、配線層が形成されたものであってもよい。また、コア基板に形成する配線層の積層数には制限はない。
また、本発明の多層配線基板は、最表面層の配線を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
【００１７】
図３は、本発明の多層配線基板の他の実施形態を示す部分縦断面図である。図３において、本発明の多層配線基板１１は、半導体チップの搭載位置に対応した配置で平面状に形成された複数の内部端子配線１２と、各内部端子配線１２に対応した複数の外部端子配線１６とを備えている。
多層配線基板１１を構成する複数の内部端子配線１２は、図示例では多層配線であり、配線１２ａ，１２ｂ，１２ｃ、および、受動部品回路１３からなる。
受動部品回路１３は、図示例では、電気絶縁層１３ｃを介して電極１３ａと電極１３ｂとが対向するキャパシターであり、電極１３ａ，１３ｂはそれぞれ対応する所定の外部端子配線１６に接続されている。尚、受動部品回路１３としては、キャパシター、インダクター、レジスター等が挙げられ、これらの中から必要なものを１種または２種以上の組み合わせで形成することができる。
【００１８】
また、多層配線は、上記の受動部品回路１３上に形成されており、１層目の電気絶縁層１４ａを介しビア部１５ａにて所定の外部端子配線１６と導通されるように形成された１層目の配線１２ａと、この１層目の配線１２ａ上に２層目の電気絶縁層１４ｂを介しビア部１５ｂにて所定の１層目配線１２ａと導通されるように形成された２層目の配線１２ｂと、この２層目の配線１２ｂ上に３層目の電気絶縁層１４ｃを介しビア部１５ｃにて所定の２層目配線１２ｂと導通されるように形成された３層目の配線１２ｃとからなる。そして、３層目の配線１２ｃには、半導体チップを搭載するための内部端子（図示せず）が設定されている。
このような内部端子配線１２は、半導体チップの搭載位置に対応した配置で平面状に（内部端子配線を構成する各配線層に平行な面に沿って）複数形成されている。
【００１９】
また、多層配線基板１を構成する複数の外部端子配線１６は、電気絶縁層１４ａを介しビア部１５ａにて所定の内部端子配線１２（１層目配線１２ａ）と導通され、また、受動部品回路１３を構成する電極１３ａや電極１３ｂに接続するように形成されている。この外部端子配線１６には、半導体装置に組み上げた後にプリント配線板等に実装するための外部端子（図示せず）が設定されている。このような外部端子配線１６は、各内部端子配線１２に対応するように複数形成されている。本発明では、外部端子配線１６の外部端子に半田ボールを設けてもよい。また、図４に示されるように、外部端子配線１６に凸状の外部端子１６ａを一体的に設けてもよい。
このような多層配線基板１１は、厚みが０．０５〜７００μｍ、好ましくは０．１〜０．３μｍの範囲とすることができる。
【００２０】
上述のような本発明の多層配線基板１１は、内部端子配線が受動部品回路１３を備えるので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となる。また、スルーホールを備えたコア基板が存在しないため、厚みが薄いものであり、従来の多層配線基板に比べて半導体装置の更なる薄型化を可能とするものである。
上記の受動部品回路１３を構成する電極１３ａ，１３ｂの材質は、上述の受動部品回路６の電極６ａ，６ｂと同様とすることができる。また、１層目の配線１２ａ、２層目の配線１２ｂ、３層目の配線１２ｃの材質、および、ビア部１５ａ，１５ｂ，１５ｃの材質は、上述の配線８ａ，８ｂ，８ｃ、ビア部７ａ，７ｂ，７ｃと同様とすることができる。
【００２１】
また、受動部品回路１３の電気絶縁層１３ｃの材質は、上述の受動部品回路６の電気絶縁層６ｃと同様とすることができ、１層目の電気絶縁層１４ａ、２層目の電気絶縁層１４ｂ、３層目の電気絶縁層１４ｃの材質は、上述の電気絶縁層９ａ，９ｂ，９ｃと同様とすることができる。
また、外部端子配線１６は、銅、ニッケル、金等の導電材料を用いて形成することができる。
本発明の多層配線基板は、上述の実施形態に示されるものに限定されるものではなく、内部端子配線の層構成を２層あるいは４層以上とすることができる。
【００２２】
多層配線基板の製造方法
次に、本発明の多層配線基板の製造方法を図面を参照しながら説明する。
図５および図６は、本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、コア基板用のコア材２２′の一方の面２２′ｂに所定のマスクパターン２３を形成し、このマスクパターン２３をマスクとしてサンドブラストによりコア材２２に所定の大きさで微細孔２４′を穿設する（図５（Ａ））。コア材２２′は、ＸＹ方向（コア材２２′の表面２２′ａ、裏面２２′ｂに平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内である材料、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等を使用することができる。形成する微細孔２４′の開口径Ｒは、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内で適宜設定することができ、マスクパターン２３の開口径により調整することができる。また、微細孔２４′の深さｄは、作製するコア基板の厚み（５０〜３００μｍ）を考慮して設定することができ、例えば、５０〜３００μｍの範囲内で適宜設定することができる。本発明の製造方法では、スルーホール用の微細孔２４′をサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。また、サンドブラストにより形成された微細孔２４′は、開口部側よりも底部側の径が小さいテーパー形状の内壁面を有するものとなる。
【００２３】
次に、コア材２２′からマスクパターン２３を除去し、コア材２２′の他方の面２２′ａを研磨して、微細孔２４′を所定の開口径Ｒ′で面２２ａに露出させてスルーホール２４を形成する。その後、スルーホール２４内に導電材料２５を充填して表裏の導通をとりコア基板２２とする（図５（Ｂ））。コア材２２′の研磨は、研磨装置等により行うことができる。コア基板２２の表面２２ａに露出するスルーホール２４の開口径Ｒ′は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内で適宜設定することができ、このような開口径Ｒ′は、上記の開口径Ｒよりも小さいものとなる。また、導電材料２５としては、銅粒子、銀粒子等を分散含有する導電性ペーストを用いることができる。スルーホール２４内への導電材料２５の充填は、メタルマスクを用いたスクリーン印刷等により行うことができる。
【００２４】
尚、コア基板２２の両面、および、スルーホール２４の内壁面に絶縁層を形成してもよい。例えば、コア材２２′の材質がシリコンである場合、熱酸化により導電材料２５充填前のコア材２２′の表面に二酸化珪素膜を形成することができる。また、プラズマＣＶＤ法等の真空成膜法を用いてコア材２２′の表面に二酸化珪素膜、窒化珪素等の絶縁層を形成することができる。さらに、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜をコア材２２′の表面に形成することができる。特に、真空成膜法により絶縁膜をコア材の表面に形成する場合、形成されたスルーホール２４がテーパーを有するので、開口径の大きい面（コア材２２′の裏面２２′ｂ側）からのスルーホール内壁面への材料付着が容易となり、スルーホールの導通化工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【００２５】
本発明の製造方法では、形成されたスルーホール２４がテーパーを有するので、スルーホール２４の形成ピッチが小さい場合であっても、コア基板２２の表面２２ａ側の隣接するスルーホール２４の間に存在するスペースが、反対側（コア基板２２の裏面２２ｂ側）の隣接するスルーホール２４の間に存在するスペースに比べて大きなものとなる。このため、コア基板２２の表面２２ａ側の隣接するスルーホール２４間のスペースに、後述するような受動部品回路等の必要な回路を形成することが容易となる。
【００２６】
尚、上述の例では、コア材２２′のスルーホール２４に導電材料２５が充填されてコア基板２２の表面２２ａと裏面２２ｂの導通がなされているが、スルーホール２４の内壁に導電薄膜を形成することにより表面２２ａと裏面２２ｂの導通をとってもよい。この場合、例えば、スルーホール２４の内壁面に絶縁層、下地導電薄膜、導電薄膜をこの順に積層してスルーホール２４を介した表裏の導通をとり、その後、スルーホール２４内に導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。上記の絶縁層は、二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、下地導電薄膜は銅、クロム、チタン、窒化チタン、ニッケル等の導電材料からなるものとし、導電薄膜は下地導電薄膜上に電解めっきにより形成された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。
【００２７】
次に、コア基板２２の一方の面２２ａ側に、受動部品回路２６を形成する。まず、所望の導電材料２５と接続するように所定のパターンで電極２６ａを形成する（図５（Ｃ））。この電極２６ａは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。次に、この電極２６ａを被覆し、かつ、所望の導電材料２５が露出するように電気絶縁層２６ｃを形成し（図５（Ｄ））、その後、所望の導電材料２５と接続され、かつ、電気絶縁層２６ｃを介して上記の電極２６ａと対向するように所定のパターンで電極２６ｂを形成する（図６（Ａ））。電気絶縁層２６ｃの形成は、例えば、電極２６ａを覆うようにコア基板２２の表面２２ａ上に電気絶縁層を形成し、これに炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて所望の導電材料２５が露出するように小径の穴部２６ｃ′を設けることにより形成することができる。また、電極２６ｂは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。これにより、キャパシターとしての受動部品回路２６がコア基板２２上に形成される。尚、受動部品回路２６はキャパシターに限定されるものではなく、インダクター、レジスター等であってもよい。
【００２８】
次いで、上記の受動部品回路２６を覆うように電気絶縁層を介して配線を形成することにより、多層配線基板２１が得られる（図６（Ｂ））。この配線形成は、例えば、コア基板２２の表面２２ａ上に受動部品回路２６を覆うように電気絶縁層２９ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア基板２２の導電材料２５や受動部品回路２６の所望箇所が露出するように小径の穴部を電気絶縁層２９ａ、電気絶縁層２６ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層２９ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部２７ａと１層目の配線２８ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線２８ａ上に２層目の電気絶縁層２９ｂを介しビア部２７ｂにて所定の１層目配線２８ａに接続されるように２層目の配線２８ｂを形成し、この２層目の配線２８ｂ上に３層目の電気絶縁層２９ｃを介しビア部２７ｃにて所定の２層目配線２８ｂに接続されるように３層目の配線２８ｃを形成して、３層構成の配線としている。
【００２９】
図７および図８は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材３２′の一方の面３２′ａに所定のマスクパターン３３を形成し、このマスクパターン３３をマスクとしてサンドブラストによりコア材３２′に所定の大きさで微細孔３４′を穿設する（図７（Ａ））。コア材３２′は、上述のコア材２２′と同様の材料を使用することができる。また、形成する微細孔３４′の開口径および深さも、上述の微細孔２４′の場合と同様に、作製するコア基板の厚み（５０〜３００μｍ）等を考慮して設定することができる。本発明の製造方法では、スルーホール用の微細孔３４′をサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。また、サンドブラストにより形成された微細孔３４′は、開口部側よりも底部側の径が小さいテーパー形状の内壁面を有するものとなる。
【００３０】
次に、マスクパターン３３を除去し、絶縁層３５をコア材３２′の表面３２′ａおよび微細孔３４′内壁面に成膜し、この絶縁層３５上に下地導電薄膜３６ａを形成し、この下地導電薄膜３６ａを給電層として導電薄膜３６ｂを積層する。その後、微細孔３４′内に導電性ペーストあるいは絶縁性ペースト等の充填材料３６ｃを充填し、コア材３２′の表面３２′ａに形成された絶縁層３５、下地導電薄膜３６ａ、導電薄膜３６ｂの積層膜を所望のパターンでパターニングする（図７（Ｂ））。
【００３１】
上記の絶縁層３５は、プラズマＣＶＤ法等の真空成膜法を用いて二酸化珪素膜、窒化珪素等の絶縁膜として形成することができる。また、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜として形成することができる。さらに、例えば、コア材３２′の材質がシリコンである場合、熱酸化によりコア材３２′の表面に二酸化珪素膜を形成して絶縁膜とすることができる。また、上記の下地導電薄膜３６ａは、無電解めっきによりクロム、ニッケル、銅、チタン、窒化チタン等の導電性金属の薄膜として形成することができ、また、真空成膜法により形成してもよい。さらに、上記の導電薄膜３６ｂは、下地導電薄膜３６ａを給電層として電解めっきにより銅、銀、金、ニッケル等の導電性金属からなる薄膜として形成することができる。本発明では、特に、真空成膜法により絶縁層３５、下地導電薄膜３６ａを形成する場合、微細孔３４′がテーパーを有するので、微細孔３４′の内壁面への材料付着が容易となり、成膜工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【００３２】
次に、コア材３２′の表面３２′ａ側に受動部品回路３７を形成する。まず、所望の導電薄膜３６ｂと接続するように所定のパターンで電極３７ａを形成する（図７（Ｃ））。この電極３７ａは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。次に、この電極３７ａを被覆し、かつ、所望の導電薄膜３６ｂが露出するように電気絶縁層３７ｃを形成し（図７（Ｄ））、その後、所望の導電薄膜３６ｂと接続され、かつ、電気絶縁層３７ｃを介して上記の電極３７ａと対向するように所定のパターンで電極３７ｂを形成する（図８（Ａ））。電気絶縁層３７ｃの形成は、例えば、電極３７ａを覆うようにコア材３２′の表面３２′ａ上に電気絶縁層を形成し、これに炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて所望の導電薄膜３６ｂが露出するように小径の穴部３７ｃ′を設けることにより形成することができる。また、電極３７ｂは、例えば、真空成膜法によりアルミニウム、銅等の導電性薄膜を形成し、その後、パターンエッチングにより形成することができる。これにより、キャパシターとしての受動部品回路３７がコア材３２′上に形成される。尚、受動部品回路３７はキャパシターに限定されるものではなく、インダクター、レジスター等であってもよい。
【００３３】
次いで、上記の受動部品回路３７を覆うように電気絶縁層を介して配線を形成する（図８（Ｂ））。この配線形成は、例えば、コア材３２′の表面３２′ａ上に受動部品回路３７を覆うように電気絶縁層４０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア材３２′に形成された導電薄膜３６ｂの所望箇所が露出するように小径の穴部を電気絶縁層４０ａ、電気絶縁層３７ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層４０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部３８ａと１層目の配線３９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線３９ａ上に２層目の電気絶縁層４０ｂを介しビア部３８ｂにて所定の１層目配線３９ａに接続されるように２層目の配線３９ｂが形成され、この２層目の配線３９ｂ上に３層目の電気絶縁層４０ｃを介しビア部３８ｃにて所定の２層目配線３９ｂに接続されるように３層目の配線３９ｃが形成されて３層構成の配線となっている。
【００３４】
次に、コア材３２′の裏面３２′ｂ側を微細孔３４′が露出しない程度に研磨し、その後、裏面３２′ｂ側にサンドブラスト処理を施して微細孔３４′を所定の開口径で裏面に露出させてスルーホール３４を形成するとともに、微細孔３４′内に形成されている上記の導電薄膜３６ｂを露出させてコア基板３２とし、これにより多層配線基板３１が得られる（図８（Ｃ））。コア材３２′の研磨は、ＣＭＰ（ケミカルメカニカルポリッシュ）やポリシャーのようなウエハー研磨装置等により行うことができる。また、微細孔３４′および導電薄膜３６ｂを露出させる手段として、研磨ではなく、サンドブラスト処理を採用するのは、導電薄膜３６ｂを構成する導電材料の拡散を防止するためである。サンドブラスト処理により裏面３２ｂに露出させる微細孔３４′（スルーホール３４）の開口径は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内で適宜設定することができ、この開口径は、上記の微細孔３４′の表面３２ａ側の開口径よりも小さいものとなる。
【００３５】
図９は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材４２′の両面を研磨して所定の厚みとし、その後、コア材４２′の表面４２′ａおよび裏面４２′ｂに所定のパターンでマスクパターンを形成する。次に、このマスクパターンをマスクとして両面からサンドブラストによりコア材４２′に所定の大きさで微細孔を穿設してスルーホール４４を形成する。その後、スルーホール４４内に導電材料４５を充填して表裏の導通をとり、マスクパターンを除去してコア基板４２とする（図９（Ａ））。
【００３６】
コア材４２′は、上述のコア材２２′と同様の材料を使用することができる。また、コア材４２′の研磨は、ＣＭＰ（ケミカルメカニカルポリッシュ）やポリシャーのようなウエハー研磨装置等により行うことができる。研磨後のコア材４２′の厚みは、作製するコア基板の厚みを考慮して設定することができ、例えば、５０〜３００μｍの範囲内で適宜設定することができる。また、形成するスルーホール４４の両端開口径は、５０〜２００μｍ、好ましくは２５〜１７５μｍの範囲内で適宜設定することができ、マスクパターンの開口径により調整することができる。本発明の製造方法では、スルーホール４４を両面からのサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。
【００３７】
尚、スルーホール４４を形成したコア材４２′の両面、および、スルーホール４４の内壁面に絶縁層を形成してもよい。例えば、コア材４２′の材質がシリコンである場合、熱酸化によりコア材４２′の表面に二酸化珪素膜を絶縁層として形成することができる。また、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜をコア材４２′の表面に形成することができる。
上記の導電材料４５としては、銅粒子、銀粒子等を分散含有する導電性ペーストを用いることができる。スルーホール４４内への導電材料４５の充填は、メタルマスクを用いたスクリーン印刷等により行うことができる。
【００３８】
次に、コア基板４２の表面４２ａ側に受動部品回路４７を形成する（図９（Ｂ））。この受動部品回路４７は、所望の導電材料４５と接続するように所定のパターンで形成された電極４７ａと、他の導電材料４５と接続するように所定のパターンで形成された電極４７ｂとが、電気絶縁層４７ｃを介して対向したものである。このような受動部品回路４７は、上述の受動部品回路２６，３７と同様にして形成することができる。尚、図示例では、受動部品回路４７はキャパシターであるが、これに限定されるものではなく、インダクター、レジスター等であってもよい。
【００３９】
次いで、上記の受動部品回路４７を覆うように電気絶縁層を介して配線を形成することにより、多層配線基板４１を得る（図９（Ｃ））。この配線形成は、例えば、コア基板４２の表面４２ａ上に受動部品回路４７を覆うように電気絶縁層５０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア基板４２の導電材料４５の所望箇所が露出するように小径の穴部を電気絶縁層５０ａ、電気絶縁層４７ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層５０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部４８ａと１層目の配線４９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線４９ａ上に２層目の電気絶縁層５０ｂを介しビア部４８ｂにて１層目配線４９ａの所定部位に接続されるように２層目の配線４９ｂが形成され、この２層目の配線４９ｂ上に３層目の電気絶縁層５０ｃを介しビア部４８ｃにて２層目配線４９ｂの所定部位に接続されるように３層目の配線４９ｃが形成されてなる３層構成の配線となっている。
【００４０】
尚、上述の例では、スルーホール４４に導電材料４５が充填されてコア基板４２の表面４２ａと裏面４２ｂの導通がなされているが、スルーホール４４の内壁に導電薄膜を形成することにより表面４２ａと裏面４２ｂの導通をとってもよい。この場合、例えば、スルーホール４４の内壁面に絶縁層、下地導電薄膜、導電薄膜をこの順に積層してスルーホール４４を介した表裏の導通をとり、その後、スルーホール４４内に導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。絶縁層は、二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、下地導電薄膜は銅、クロム、チタン、窒化チタン、ニッケル等の導電材料からなるものとし、導電薄膜は下地導電薄膜上に電解めっきにより形成された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。
【００４１】
図１０および図１１は、図３に示される本発明の多層配線基板１１を例とした製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、ベース基板５１の一方の面５１ａに金属導電層５６を形成する（図１０（Ａ））。ベース基板５１は、ＸＹ方向（ベース基板５１の表面５１ａに平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内である材料、例えば、シリコン、ガラス、４２合金（鉄ニッケル合金）等を使用することができる。ベース基板５１の厚みは、例えば、０．１〜０．３μｍ程度の範囲内で適宜設定することができる。また、金属導電層５６は、後述する工程でパターニングされて外部端子配線となるものであり、銅、ニッケル、金、アルミニウム等の材質とすることができる。この金属導電層５６は、エッチング、めっき等により形成することができ、厚みは、例えば、０．１〜１０μｍ程度の範囲内で適宜設定することができる。
【００４２】
次に、金属導電層５６上に、半導体チップの搭載位置に対応した配置で複数の内部端子配線１２を形成する。まず、受動部品回路１３を形成する（図１０（Ｂ））。この受動部品回路１３は、金属導電層５６上に所望のパターンで形成された電極１３ａと、この電極１３ａを覆うように形成された電気絶縁層１３ｃと、この電気絶縁層１３ｃを介して上記の電極１３ａと対向し、かつ、金属導電層５６の所望の部位に接続された電極１３ｂとからなる。このような受動部品回路１３は、上述の受動部品回路２６，３７，４７と同様にして形成することができる。尚、図示例では、受動部品回路１３はキャパシターであるが、これに限定されるものではなく、インダクター、レジスター等であってもよい。
【００４３】
次いで、上記の受動部品回路１３を覆うように電気絶縁層１４ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて金属導電層５６の所望箇所が露出するように小径の穴部を電気絶縁層１４ａ、電気絶縁層１３ｃの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層１４ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部１５ａと１層目の配線１２ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を積層形成する。図示例では、上記の１層目の配線１２ａ上に２層目の電気絶縁層１４ｂを介しビア部１５ｂにて所定の１層目配線１２ａに接続されるように２層目の配線１２ｂを形成し、この２層目の配線１２ｂ上に３層目の電気絶縁層１４ｃを介しビア部１５ｃにて所定の２層目配線１２ｂに接続されるように３層目の配線１２ｃを形成して、３層構成の配線としている（図１１（Ａ））。
【００４４】
次いで、ベース基板５１を除去し、金属導電層５６を露出させ、この金属導電層５６をパターンエッチングして、各内部端子配線１２に対応するように複数の外部端子配線１６を形成して、多層配線基板１１を得る（図１１（Ｂ））。ベース基板５１の除去は、研削装置等による研磨、研削等により行うことができる。また、金属導電層５６のパターンエッチングは、公知の方法により行うことができる。
上述のような本発明の多層配線基板の製造方法では、金属導電層５６が用いられ、この金属導電層５６がベース基板５１の除去後にパターニングされて外部端子配線１６となり、この外部端子配線１６と内部端子配線１２は、金属導電層５６上への内部端子配線１２の形成工程で必要な導通がなされている。このため、従来の多層配線基板の製造方法で必要であったスルーホールの形成、スルーホール内導通の各工程が不要であり、工程が簡便なものとなる。
【００４５】
尚、上述のように外部端子配線１６に凸状の外部端子１６ａを一体的に設ける場合（図４参照）、外部端子配線の外部端子に対応するように凹部を予めベース基板５１の一方の面に形成し、この面に金属導電層５６を形成する。ベース基板５１への凹部の形成は、ウエットエッチングやサンドブラスト等により行うことができ、形成する凹部の大きさは、例えば、開口径２０〜５００μｍ、深さ１０〜２５０μｍ程度とすることができる。
本発明の多層配線基板の製造方法は、上述の実施形態に示されるものに限定されるものではなく、内部端子配線の層構成が２層あるいは４層以上の多層配線基板を製造する場合にも適用することができる。
【００４６】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
コア材として、厚み６２５μｍのシリコンウエハを準備し、このコア材の一方の面に感光性ドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のシリコンウエハのＸＹ方向（シリコンウエハの表面に平行な平面）の熱膨張係数は、２．５ｐｐｍであった。また、マスクパターンは、直径が１００μｍである円形開口が１５０〜５００μｍピッチで形成されたものであった。
【００４７】
次に、このマスクパターンをマスクとしてサンドブラストによりコア材に微細孔を穿設した。この微細孔は、開口径が１５０μｍ、深さが３００μｍ、底部の内径が５０μｍであり、テーパー形状の内壁面を有するものであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、コア材の他方の面を研削装置により研磨してコア材の厚みを２５０μｍにするとともに、このコア材の研磨面に微細孔を開口径５０μｍで露出させてスルーホールを形成した。
【００４８】
次いで、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。次いで、銅粒子を含有する導電性ペーストをスクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の表面に硬化突出した導電性ペーストを研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。このコア基板は、一方の開口径が１５０μｍ、他方の開口径が５０μｍであるテーパー形状のスルーホールを最小ピッチ３００μｍで備え、かつ、導電性ペーストにより表裏の導通がなされたものとなった。
【００４９】
次に、テーパー形状のスルーホールの小開口が露出しているコア基板上にアルミニウムにより導電層（厚み０．２μｍ）を形成し、この導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして導電層をアルカリ溶液によりエッチングし、その後、絶縁パターンをアセトンにより除去して、電極をコア基板上に形成した。この電極は所定のスルーホール内の導電性ペースト上に一部重なって接続されたものであり、コア基板表面を有効に利用して形成されたものであった。
次に、上記の電極を覆うように酸化珪素（ＳｉＯ２）膜をスパッタリング法により形成して、厚み１０００Åの電気絶縁層を形成した。
【００５０】
次に、水酸化カリウムを用いてウエットエッチングを行うことにより所定のスルーホール内の導電性ペーストが露出するように小径の穴部（内径３０μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりアルミニウムからなる導電層を形成し、この導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを導電層上に形成し、この絶縁パターンをマスクとして導電層をアルカリ溶液によりエッチングし、その後、絶縁パターンをアセトンにより除去して、電極を電気絶縁層上に形成した。この電極は、電気絶縁層を介して上記の電極と対向するものであり、また、穴部に形成されたビア部により所定のスルーホール内の導電性ペーストに接続されたものであった。
上述のようにして、コア基板上にキャパシターを形成した。
【００５１】
次に、上記のキャパシターを覆うようにコア基板上にベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み１０μｍの電気絶縁層を形成した。
次に、露光、現像を行って、所定のスルーホール内の導電性ペーストが露出するように小径の穴部（内径３０μｍ）を電気絶縁層の所定位置に形成ピッチ９０〜２００μｍの範囲で形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、１層目の配線形成用のフォトマスクを介し露光、現像して配線形成用のレジストパターンを形成した。このレジストパターンをマスクとして電解銅めっき（厚み４μｍ）を行い、その後、レジストパターンと導電層を除去した。これにより、電気絶縁層を介して１層目の配線をコア基板上に形成した。上記のビア部の径は、３０μｍであり、ビア部の最小形成ピッチは９０μｍであった。
更に、同様の操作を行い、電気絶縁層を介して２層目の配線を１層目配線上に形成し、電気絶縁層を介して３層目の配線を２層目配線上に形成した。
これにより、３層配線構造である配線を形成し、本発明の多層配線基板を得た。この多層配線基板が備えるキャパシターの静電容量を測定した結果、１μＦであり、十分な静電容量をもつことが確認された。
【００５２】
［実施例２］
ベース基板として、厚み２００μｍの４２合金を準備し、このベース基板の一方の面に電解銅めっきにより厚み３０μｍの金属導電層を形成した。尚、使用した４２合金のＸＹ方向の熱膨張係数は８ｐｐｍであった。
次に、上記の金属導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電解金めっきにより導電層を形成し、その後、絶縁パターンをアセトンにより除去して、電極を金属導電層上に形成した。
【００５３】
次に、上記の電極を覆うように窒化珪素（Ｓｉ３ＮＯ４）膜をスパッタリング法により形成して、厚み５００Åの電気絶縁層を形成した。
次に、ドライエッチングにより金属導電層の所望箇所が露出するように小径の穴部（内径２０μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりアルミニウムからなる導電層を形成し、この導電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、キャパシター電極形成用のフォトマスクを介し露光、現像して電極形成用の絶縁パターンを導電層上に形成し、この絶縁パターンをマスクとして導電層をアルカリ溶液によりエッチングし、その後、絶縁パターンをアセトンにより除去して、電極を電気絶縁層上に形成した。この電極は電気絶縁層を介して上記の電極と対向するものであり、また、上記の穴部に形成されたビア部により金属導電層に接続されたものであった。
上述のようにして、金属導電層上にキャパシターを形成した。
【００５４】
次に、上記のキャパシターを覆うように金属導電層上に感光性ポリイミド樹脂組成物（東レ（株）製ＵＲ−３１４０）をスピンコーターにより塗布、乾燥して厚み１０μｍの電気絶縁層を形成した。
次に、露光、現像を行い金属導電層の所望箇所が露出するように小径の穴部（内径２０μｍ）を電気絶縁層の所定位置に形成ピッチ６０〜１００μｍの範囲で形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、１層目の配線形成用のフォトマスクを介し露光、現像して配線形成用のレジストパターンを形成した。このレジストパターンをマスクとして電解銅めっき（厚み４μｍ）を行い、その後、レジストパターンと無電解めっき導電層を除去した。これにより、電気絶縁層を介して１層目の配線を金属導電層上に形成した。上記のビア部の径は、２０μｍであり、ビア部の最小形成ピッチは６０μｍであった。
更に、同様の操作を行い、電気絶縁層を介して２層目の配線を１層目配線上に形成し、電気絶縁層を介して３層目の配線を２層目配線上に形成した。
これにより、キャパシターを含む３層配線構造である内部端子配線を、半導体素子の搭載位置に対応した配置（２０ｍｍ×２０ｍｍの格子状の配置）で複数形成した。
【００５５】
次に、ベース基板である４２合金を研削装置により研磨して除去し、銅層である金属導電層を露出させた。次いで、露出させた金属導電層上に感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、外部端子配線用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。このレジストパターンをマスクとして塩化銅により金属導電層をエッチングし、その後、アセトンによりレジストパターンを除去して、各内部端子配線に対応するように複数の外部端子配線を形成した。
以上により、本発明の多層配線基板を得た。この多層配線基板の厚みは５０μｍであった。また、この多層配線基板が備えるキャパシターの静電容量を測定した結果、１μＦであり、十分な静電容量をもつことが確認された。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば多層配線基板を、コア基板上に電気絶縁層を介して形成された配線を備え、コア基板が表面に受動部品回路を備えるとともに、導電材料により表裏の導通がなされた複数のスルーホールを備えるものとするので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となり、また、本発明の製造方法では、受動部品回路を同時に形成するので、半導体装置製造において外付けで受動部品を実装する工程が不要となり、また、サンドブラストにより微細孔を穿設するので、高い精度を維持しつつ加工時間の短縮が可能となり、さらに、形成されるスルーホールがテーパーを有するので、開口径の大きい面からの真空成膜方式によるスルーホール内壁面への材料付着が容易となり、スルーホールの導通化工程の歩留りが向上する。
また、本発明では、多層配線基板を、内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含み、かつ、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられたものとするので、外付けで受動部品を実装する場合に比べて、半導体装置の小型化が可能となり、かつ、コア基板が存在せず厚みが薄いので、薄型の半導体装置の製造が可能であり、また、本発明の製造方法では、受動部品回路を同時に形成するので、半導体装置製造において外付けで受動部品を実装する工程が不要となり、また、スルーホールの形成、スルーホール内導通の各工程が不要であるため、工程が簡便である。
【図面の簡単な説明】
【図１】本発明の多層配線基板の一実施形態を示す部分縦断面図である。
【図２】本発明の多層配線基板の他の実施形態を示す部分縦断面図である。
【図３】本発明の多層配線基板の他の実施形態を示す部分縦断面図である。
【図４】本発明の多層配線基板の他の実施形態を示す部分縦断面図である。
【図５】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図６】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図７】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図８】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図９】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図１０】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図１１】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【符号の説明】
１…多層配線基板
２…コア基板
４…スルーホール
５…導電材料
６…受動部品回路
７ａ，７ｂ，７ｃ…ビア部
８ａ，８ｂ，８ｃ…配線
９ａ，９ｂ，９ｃ…電気絶縁層
１１…多層配線基板
１２…内部端子配線
１２ａ，１２ｂ，１２ｃ…配線
１３…受動部品回路
１４ａ，１４ｂ，１４ｃ…電気絶縁層
１５ａ，１５ｂ，１５ｃ…ビア部
１６…外部端子配線
１６ａ…外部端子
２１，３１，４１…多層配線基板
２２′，３２′，４２′…コア材
２４′，３４′…微細孔
２４，３４，４４…スルーホール
２５，４５…導電材料
３６ｂ…導電薄膜
２６，３７，４７…受動部品回路
２７ａ，２７ｂ，２７ｃ，３８ａ，３８ｂ，３８ｃ，４８ａ，４８ｂ，４８ｃ…ビア部
２８ａ，２８ｂ，２８ｃ，３９ａ，３９ｂ，３９ｃ，４９ａ，４９ｂ，４９ｃ…配線
２９ａ，２９ｂ，２９ｃ，４０ａ，４０ｂ，４０ｃ，５０ａ，５０ｂ，５０ｃ…電気絶縁層
５１…ベース基板
５６…金属導電層
Claims (12)
- コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板において、
前記コア基板は導電材料により表裏の導通がなされた複数のスルーホールを備え、かつ、表面に受動部品回路を備えることを特徴とする多層配線基板。 - 前記コア基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であることを特徴とする請求項１に記載の多層配線基板。
- 内部端子配線と外部端子配線とを備え、内部端子配線は受動部品回路を含み、かつ、外部端子配線上に電気絶縁層を介して形成された１層以上の配線からなり、前記電気絶縁層に形成されたビア部により外部端子配線や他の層の配線との必要な導通がとられていることを特徴とする多層配線基板。
- 前記受動部品回路は、キャパシターおよび／またはインダクターであることを特徴とする請求項１乃至請求項３のいずれかに記載の多層配線基板。
- コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、
コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、
前記コア材の他方の面を研磨して前記微細孔を所定の開口径で露出させることによりスルーホールを形成する工程と、
導電材料により前記スルーホールを介した表裏の導通をとり、その後、コア材の一方の面に受動部品回路を形成してコア基板とする工程と、
該コア基板の前記受動部品回路が形成された面に電気絶縁層を介して配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。 - コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、
コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、
少なくとも前記微細孔の内壁に導電材料により導電薄膜を形成し、その後、前記微細孔が穿設されているコア材の面に受動部品回路を形成し、次いで、電気絶縁層を介して配線を形成する工程と、
前記コア材の他方の面を研磨し、該研磨面に更にサンドブラスト処理を施して前記微細孔内に形成された前記導電薄膜を露出させて表裏の導通がなされたコア基板とする工程と、を有することを特徴とする多層配線基板の製造方法。 - コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、
コア基板用のコア材の両面を研磨して所定の厚みとする工程と、
該コア材の両面からサンドブラストにより所定の大きさで微細孔を穿設してスルーホールを形成する工程と、
導電材料により前記スルーホールを介した表裏の導通をとり、その後、コア材の一方の面に受動部品回路を形成してコア基板とする工程と、
該コア基板の前記受動部品回路が形成された面に電気絶縁層を介して配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。 - 前記コア材は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるシリコン、セラミック、ガラス、ガラス−エポキシ複合材料のいずれかであることを特徴とする請求項５乃至請求項７のいずれかに記載の多層配線基板の製造方法。
- ベース基板の一方の面に金属導電層を形成する工程と、
該金属導電層上に受動部品回路を形成し、さらに、前記金属導電層上に電気絶縁層を介し該電気絶縁層に形成されたビア部で必要な導通がとられた１層以上の配線を設けることにより内部端子配線を形成する工程と、
前記ベース基板を除去し、前記金属導電層を露出させ、その後、前記金属導電層をパターンエッチングして外部端子配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。 - 前記ベース基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であることを特徴とする請求項９に記載の多層配線基板の製造方法。
- 前記ベース基板は、シリコン、ガラス、４２合金のいずれかであることを特徴とする請求項１０に記載の多層配線基板の製造方法。
- 前記金属導電層は、銅であることを特徴とする請求項９乃至請求項１１のいずれかに記載の多層配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202123A JP4043873B2 (ja) | 2002-07-11 | 2002-07-11 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202123A JP4043873B2 (ja) | 2002-07-11 | 2002-07-11 | 多層配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004047667A true JP2004047667A (ja) | 2004-02-12 |
| JP4043873B2 JP4043873B2 (ja) | 2008-02-06 |
Family
ID=31708400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002202123A Expired - Fee Related JP4043873B2 (ja) | 2002-07-11 | 2002-07-11 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4043873B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317790A (ja) * | 2004-04-28 | 2005-11-10 | Ibiden Co Ltd | インターポーザ |
| WO2006004127A1 (ja) * | 2004-07-06 | 2006-01-12 | Tokyo Electron Limited | インターポーザおよびインターポーザの製造方法 |
| JP2006080199A (ja) * | 2004-09-08 | 2006-03-23 | Ibiden Co Ltd | 電気中継板 |
| WO2006057174A1 (ja) * | 2004-11-24 | 2006-06-01 | Dai Nippon Printing Co., Ltd. | 多層配線基板およびその製造方法 |
| JP2008504700A (ja) * | 2004-07-01 | 2008-02-14 | エプコス アクチエンゲゼルシャフト | 高信頼性のはんだ付けコンタクトを備えた電気的な多層構成素子 |
| CN100413058C (zh) * | 2004-07-06 | 2008-08-20 | 东京毅力科创株式会社 | 互连导电层及互连导电层的制造方法 |
| US7517730B2 (en) | 2005-10-14 | 2009-04-14 | Samsung Electro-Mechanics Co., Ltd. | Coreless substrate and manufacturing method thereof |
| WO2009130737A1 (ja) * | 2008-04-21 | 2009-10-29 | 富士通株式会社 | 検査用基板、検査用基板の製造方法、及びその検査用基板を用いた検査方法 |
| US8907489B2 (en) | 2011-09-15 | 2014-12-09 | Shinko Electric Industries Co., Ltd. | Wiring substrate, method of manufacturing the same, and semiconductor device |
| JP2016063114A (ja) * | 2014-09-19 | 2016-04-25 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
| JP2016143813A (ja) * | 2015-02-04 | 2016-08-08 | 大日本印刷株式会社 | 貫通電極基板の製造方法 |
| CN110036699A (zh) * | 2016-12-07 | 2019-07-19 | 凸版印刷株式会社 | 芯基板、多层配线基板、半导体封装体、半导体组件、覆铜基板、及芯基板的制造方法 |
| WO2021100696A1 (ja) * | 2019-11-18 | 2021-05-27 | 凸版印刷株式会社 | ガラスコア多層配線基板及びその製造方法 |
| WO2023042544A1 (ja) * | 2021-09-15 | 2023-03-23 | 凸版印刷株式会社 | 配線基板 |
-
2002
- 2002-07-11 JP JP2002202123A patent/JP4043873B2/ja not_active Expired - Fee Related
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317790A (ja) * | 2004-04-28 | 2005-11-10 | Ibiden Co Ltd | インターポーザ |
| JP4489491B2 (ja) * | 2004-04-28 | 2010-06-23 | イビデン株式会社 | インターポーザ |
| JP2008504700A (ja) * | 2004-07-01 | 2008-02-14 | エプコス アクチエンゲゼルシャフト | 高信頼性のはんだ付けコンタクトを備えた電気的な多層構成素子 |
| JP4838795B2 (ja) * | 2004-07-01 | 2011-12-14 | エプコス アクチエンゲゼルシャフト | 高信頼性のはんだ付けコンタクトを備えた電気的な多層構成素子 |
| EP1783832A1 (en) * | 2004-07-06 | 2007-05-09 | Tokyo Electron Ltd. | Interposer and interposer producing method |
| KR100786156B1 (ko) * | 2004-07-06 | 2007-12-18 | 동경 엘렉트론 주식회사 | 인터포저 및 인터포저의 제조 방법 |
| KR100786166B1 (ko) * | 2004-07-06 | 2007-12-21 | 동경 엘렉트론 주식회사 | 인터포저 및 인터포저의 제조 방법 |
| WO2006004127A1 (ja) * | 2004-07-06 | 2006-01-12 | Tokyo Electron Limited | インターポーザおよびインターポーザの製造方法 |
| EP1783832A4 (en) * | 2004-07-06 | 2008-07-09 | Tokyo Electron Ltd | INTERPOSITION DEVICE AND METHOD FOR MANUFACTURING INTERPOSITION DEVICE |
| CN100413058C (zh) * | 2004-07-06 | 2008-08-20 | 东京毅力科创株式会社 | 互连导电层及互连导电层的制造方法 |
| JP4599121B2 (ja) * | 2004-09-08 | 2010-12-15 | イビデン株式会社 | 電気中継板 |
| JP2006080199A (ja) * | 2004-09-08 | 2006-03-23 | Ibiden Co Ltd | 電気中継板 |
| US10765011B2 (en) | 2004-11-24 | 2020-09-01 | Dai Nippon Printing Co., Ltd. | Multilayer wiring board |
| WO2006057174A1 (ja) * | 2004-11-24 | 2006-06-01 | Dai Nippon Printing Co., Ltd. | 多層配線基板およびその製造方法 |
| US7800002B2 (en) | 2004-11-24 | 2010-09-21 | Dai Nippon Printing Co., Ltd. | Multilayer wiring board |
| US9136214B2 (en) | 2004-11-24 | 2015-09-15 | Dai Nippon Printing Co., Ltd. | Method for manufacturing multilayer wiring board |
| US9659849B2 (en) | 2004-11-24 | 2017-05-23 | Dai Nippon Printing Co., Ltd. | Method for manufacturing multilayer wiring board |
| US10477702B2 (en) | 2004-11-24 | 2019-11-12 | Dai Nippon Printing Co., Ltd. | Multilayer wiring board |
| US7517730B2 (en) | 2005-10-14 | 2009-04-14 | Samsung Electro-Mechanics Co., Ltd. | Coreless substrate and manufacturing method thereof |
| US7981728B2 (en) | 2005-10-14 | 2011-07-19 | Samsung Electro-Mechanics Co., Ltd. | Coreless substrate |
| JPWO2009130737A1 (ja) * | 2008-04-21 | 2011-08-04 | 富士通株式会社 | 検査用基板、検査用基板の製造方法、及びその検査用基板を用いた検査方法 |
| US9476914B2 (en) | 2008-04-21 | 2016-10-25 | Fujitsu Limited | Interconnection card for inspection, manufacture method for interconnection card, and inspection method using interconnection card |
| US8330480B2 (en) | 2008-04-21 | 2012-12-11 | Fujitsu Limited | Interconnection card for inspection, manufacture method for interconnection card, and inspection method using interconnection card |
| WO2009130737A1 (ja) * | 2008-04-21 | 2009-10-29 | 富士通株式会社 | 検査用基板、検査用基板の製造方法、及びその検査用基板を用いた検査方法 |
| US9198290B2 (en) | 2011-09-15 | 2015-11-24 | Shinko Electric Industries Co., Ltd. | Wiring substrate, method of manufacturing the same, and semiconductor device |
| US8907489B2 (en) | 2011-09-15 | 2014-12-09 | Shinko Electric Industries Co., Ltd. | Wiring substrate, method of manufacturing the same, and semiconductor device |
| JP2016063114A (ja) * | 2014-09-19 | 2016-04-25 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
| JP2016143813A (ja) * | 2015-02-04 | 2016-08-08 | 大日本印刷株式会社 | 貫通電極基板の製造方法 |
| CN110036699A (zh) * | 2016-12-07 | 2019-07-19 | 凸版印刷株式会社 | 芯基板、多层配线基板、半导体封装体、半导体组件、覆铜基板、及芯基板的制造方法 |
| WO2021100696A1 (ja) * | 2019-11-18 | 2021-05-27 | 凸版印刷株式会社 | ガラスコア多層配線基板及びその製造方法 |
| JP2021082688A (ja) * | 2019-11-18 | 2021-05-27 | 凸版印刷株式会社 | ガラスコア多層配線基板及びその製造方法 |
| US11877394B2 (en) | 2019-11-18 | 2024-01-16 | Toppan Inc. | Glass core multilayer wiring board and method of producing the same |
| WO2023042544A1 (ja) * | 2021-09-15 | 2023-03-23 | 凸版印刷株式会社 | 配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4043873B2 (ja) | 2008-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8114714B2 (en) | Electronic device and production method thereof | |
| JP4564342B2 (ja) | 多層配線基板およびその製造方法 | |
| JP5138395B2 (ja) | 配線基板及びその製造方法 | |
| WO2004103039A1 (ja) | 両面配線基板および両面配線基板の製造方法並びに多層配線基板 | |
| WO2004006331A1 (ja) | 多層配線回路モジュール及びその製造方法 | |
| KR20010006877A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4043873B2 (ja) | 多層配線基板の製造方法 | |
| JP2005005488A (ja) | 半導体モジュールおよびそれらの製造方法 | |
| JP4268560B2 (ja) | 電子部品内蔵モジュールおよびその製造方法 | |
| JP4634735B2 (ja) | 多層配線基板の製造方法 | |
| JP4287133B2 (ja) | スルーホール配線基板の製造方法 | |
| JP4022180B2 (ja) | 多層配線基板の製造方法 | |
| JP2005236067A (ja) | 配線基板と配線基板の製造方法、および半導パッケージ | |
| JP2005064446A (ja) | 積層用モジュールの製造方法 | |
| JP3855320B2 (ja) | 半導体装置用基板の製造方法及び半導体装置の製造方法 | |
| JP4369684B2 (ja) | 多層配線基板およびその製造方法 | |
| JP4759981B2 (ja) | 電子部品内蔵モジュールの製造方法 | |
| JP4369728B2 (ja) | 電子装置の製造方法 | |
| JP4835141B2 (ja) | 多層配線基板 | |
| JP4043872B2 (ja) | 多層配線基板の製造方法および樹脂封止型半導体装置の製造方法 | |
| JP4394928B2 (ja) | 多層配線基板およびその製造方法 | |
| JP4414712B2 (ja) | 電子装置の製造方法 | |
| JP4203277B2 (ja) | 多層配線基板 | |
| JP2005236220A (ja) | 配線基板と配線基板の製造方法、および半導パッケージ | |
| JP4343777B2 (ja) | 電子部品内蔵ウエハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071016 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071114 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4043873 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |