JP5550076B2 - 低抵抗のウエハ貫通ビア - Google Patents

低抵抗のウエハ貫通ビア Download PDF

Info

Publication number
JP5550076B2
JP5550076B2 JP2010514698A JP2010514698A JP5550076B2 JP 5550076 B2 JP5550076 B2 JP 5550076B2 JP 2010514698 A JP2010514698 A JP 2010514698A JP 2010514698 A JP2010514698 A JP 2010514698A JP 5550076 B2 JP5550076 B2 JP 5550076B2
Authority
JP
Japan
Prior art keywords
wafer
via hole
wafer via
slope
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010514698A
Other languages
English (en)
Other versions
JP2010532562A (ja
Inventor
ニルソン，ピーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASTC AEROSPACE AB
Original Assignee
ASTC AEROSPACE AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASTC AEROSPACE AB filed Critical ASTC AEROSPACE AB
Publication of JP2010532562A publication Critical patent/JP2010532562A/ja
Application granted granted Critical
Publication of JP5550076B2 publication Critical patent/JP5550076B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00095—Interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09854—Hole or via having special cross-section, e.g. elliptical
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、シリコンウエハまたはガラスウエハのように電子デバイスに用いられるウエハを貫通する導電性接続に関する。
マイクロエレクトロニクスにおいて、集積回路デバイス密度が急速に増大しつつある。１９６５年において、ムーア（Ｍｏｏｒｅ）の法則はチップあたりのトランジスタの数が２年ごとに２倍になるであろうことを予測し、実際にマイクロエレクトロニクスの発展はおおよそこの予測に一致している。しかし、集積回路の更なる微細化の実現は費用がかかり、さらに複雑な回路は増大されたＩ／Ｏリード線を要し、デバイスの接続とパッケージングを複雑化させる。したがって、より高いデバイス密度を得るための他の手段が必要とされている。新たな代替手段は、複数のデバイスを互いに積重ねて、単位面積あたりのデバイス密度を増大させることである。現在では、積重ねられたデバイスは主としてワイヤボンディングで相互接続され、これはデバイス上の大きなスペースと不必要に長い接続リード線を要する複雑なプロセスである。さらに、一般にワイヤボンディングは、かなり高い抵抗を生じかつ信頼し得ない。
マイクロエレクトロニクスからの副産物はマイクロ電子機械システム（ＭＥＭＳ）であり、マイクロ電子システムの機能性または技術が高められ得る。ＭＥＭＳにおいて、集積回路は例えば機械的、化学的、生物学的機能と一体化され、またはマイクロ電子プロセシングの膨大な知識に基づいて、加速度計、センサ、またはバイオチップのようなマイクロ電子機械システムが製造される。これらのマイクロ電子機械システムの多くは、望まれる機能性を得るために、三次元全体に拡張されている。
マイクロエレクトロニクスにおけるように、ＭＥＭＳ構造は主に基板としてシリコンウエハを用いて作製されるが、例えば他の半導性材料、ポリマ、セラミックス、およびガラスも広く用いられつつある。３Ｄ（三次元）のマイクロ電子およびＭＥＭＳ構造の作製における増大する興味に伴って、基板または３Ｄ構造のウエハの前面と裏面との間に電気的接続（すなわち、いわゆる“ウエハ貫通ビア”）を形成することにおいて増大した興味が存在している。これらを利用して、高価で信用し得ないワイヤボンディングが回避され、接続密度が増大され得る。ウエハ貫通ビアはウエハ上で可能な限り小さな面積を占めるべきであり、電気的接続の抵抗は低くあるべきである。さらに、ウエハ貫通ビアの形成プロセスは、当該分野における従来のプロセスと両立し得るべきである。
異なるウエハ貫通ビア設計が開示されてきており、ビアを形成する戦略は２つのカテゴリに分けられる。第１のカテゴリにおいて、ウエハ貫通ビアは、ウエハ材料例えばドープされた半導体ビアで形成される。第２のカテゴリにおいては、ウエハ貫通ビアホールが、例えばレーザアブレーション、ドリル、ウエットエッチング、またはドライエッチングを用いてウエハ内に形成される。その後、例えば物理的蒸着（ＰＶＤ）プロセスを用いて、少なくともウエハ貫通ビアホールの側壁上に導電性材料が堆積される。導電性ウエハ貫通ビアの断面領域を増大させるために（電気抵抗を低減するために）、その導電性コーティング上に一般に金属または合金がメッキされる。第１カテゴリのウエハ貫通ビアは、金属または合金の高い導電性による第２カテゴリのウエハ貫通ビアに比べて、相対的に高い抵抗を有している。
ビアホールの形成に用いられる技術は、主としてウエハ材料に依存する。しかし、一般に、ビアホールは側壁を伴ってウエハを貫通して延びている。ＰＶＤのように視線プロセ
スを用いて側壁上に導電性材料を堆積させることは、挑戦的作業であり、特に高いアスペクト比のホールに関してそうである。なぜならば、ビアホールの縁からの陰影効果が存在するからである。
シリコンにおける従来の低抵抗ウエハ貫通ビアは、典型的にはビアホールを形成するためのウエットエッチ処理またはドライエッチ処理を用いて形成される。ウエットエッチ処理のＫＯＨエッチングまたはドライエッチ処理の深反応性エッチング（ＤＲＩＥ）のような非等方性エッチ処理が一般に用いられる。ウエットエッチングを用いれば、ビアホールの幾何形状はウエハ材料の結晶面によって限定され、そのビアホールは相対的に大きな面積を占める。その面積はウエハの両面からエッチングすることによって幾分減少可能であり、エッチされたくぼみが両面の間で出会う。しかし、エッチされたくぼみがビアホールの開口で出会うとき、他の結晶面が形成される。これらの結晶面はその後にエッチされ、ビアホールの中間部の領域を形成し、これらの領域はビアホールの開口からの視線範囲内になく、すなわちこれらの領域は影にされて、物理的蒸着プロセスを用いてコーティングされ得ない。物理的蒸着は視線プロセスであり、蒸発／スパッタリング源からの視線範囲内の表面のみがコーティングされ得る。ＤＲＩＥは、垂直壁を伴って小さな面積を占めるビアホールを可能にするので有利である。垂直ビアホールを伴うこれらのビアホールは上述の陰影効果をこうむらないが、特に細くて深いビアホールに関して垂直壁による影付け効果が依然として存在するであろう。
すなわち、従来の低抵抗のウエハ貫通ビアは、ビアホール内で導電性材料による不完全な被覆をこうむるウエハ貫通ビアホール内に形成される。これはＤＲＩＥエッチされたウエハ貫通ビアの信頼性を制限し、特に、厚い基板内に形成された細いビアに関してそうである。
先行技術は、信頼し得る低抵抗のウエハ貫通ビアを提供し得ることにおいて欠点を有しており、特に、これは適切な幾何形状のウエハ貫通ビアホールを形成することにおける欠点による。
本発明の目的は、先行技術の欠点を克服することである。これは、独立請求項において規定されているようなウエハと方法によって達成される。
本発明の第１の態様において、上面と下面を有するウエハは、側壁を有する少なくとも１つのウエハ貫通ビアホールを含んでいる。ウエハ貫通ビアホールの側壁は、上面から下面へのウエハ貫通ビアを形成する第１の導電性コーティングで被覆されている。さらに、その側壁は、実質的に垂直の側壁を備えた第１の部分と、ウエハ貫通ビアホール内に狭窄部を形成する第２の部分とを少なくとも含んでいる。その狭窄部は、上側に向かって広がっている上スロープ側壁を少なくとも含んでいる。
本発明の一実施例において、ウエハ貫通ビアホールは実質的に垂直の側壁を備えた第３の部分を含み、第１の部分と第３の部分との間に第２の部分が配置される。狭窄部は、下側に向かって広がっている下スロープ側壁をさらに含み得る。
一実施例において、ウエハは複数のウエハ貫通ビアを含み、少なくとも１つのウエハ貫通ビアは封止されており、少なくとも１つのウエハ貫通ビアは開放されている。本発明の更なる実施例は、全てが封止された複数のウエハ貫通ビアを含む電子デバイスを含んでいる。本発明のもう１つの実施例は、全てが開放された複数のウエハ貫通ビアを含むウエハ
を含んでいる。
本発明の一実施例は、本発明によるウエハ貫通ビアを含む電子デバイスを含んでいる。
第２の態様において、本発明は、本発明によるウエハを製造する方法を提供する。この方法は：ウエハ内に少なくとも１つの第１のスロープ壁を規定し、第１スロープ壁は狭窄部の上スロープ側壁の形状を決定し；非等方性エッチングでウエハ貫通ビアホールを形成し、狭窄部の上スロープ側壁は第１スロープ側壁を複製し；そしてウエハ貫通ビアホールの側壁上に第１の導電性コーティングを堆積させるステップを含んでいる。
本発明による方法の一実施例において、前記規定するステップは、ウエハの上面に第１のスロープ壁を備えた少なくとも１つの第１のくぼみをエッチングで形成するステップと、ウエハの下面に第２のスロープ側壁を備えた少なくとも１つの第２のくぼみをエッチングで形成する随意的ステップを含み、第２スロープ壁は下側に向かって広がっている狭窄部の下スロープ壁の形状を決定する。
本発明によって、マイクロエレクトロニクス、ＭＥＭＳおよナノ技術の分野における従来のプロセス技術と両立し得るプロセスを用いて、高歩留まりで信頼し得るウエハ貫通ビアを提供することが可能である。さらに、その方法は単純であり、最少のマスキングステップを要する。
本発明によって、例えばマイクロ電子要素、集積回路、ＭＥＭＳ構造およびナノ構造のような集積化された要素、ウエハ上に集積化された例えばＣＭＯＳ回路、またはウエハ表面上に配置された例えばメモリ要素、プロセッサ、ＦＰＧＡ、ＡＳＩＣ、アクチュエータ、センサ、マイクロ構造またはナノ構造を含む予め作製された電子デバイス内にウエハ貫通ビアを与えることができる。
本発明の更なる有利なことは、開放と封止が選択され得るメッキされたウエハ貫通ビアを提供することであり、すなわち、密封されたウエハ貫通ビアが可能である。
さらに有利なことは、ウエハ貫通ビアの狭窄部が導電性材料の改善された付着性を与えて、その導電性材料の機械的サポートを与え、デバイスの頑健性と信頼性を改善することである。
さらに、狭窄部は、改善された熱的特性を与える。ウエハ貫通ビアの側壁に対する導電性材料の改善された付着性は、横方向の熱伝導性を改善し、すなわちウエハ貫通ビアの横方向の冷却を改善する。さらに、開放ウエハ貫通ビアを通る冷却液流を用いる液体冷却は、狭窄部における流速の増大によって改善される。
本発明の複数の実施例が、従属請求項において規定されている。本発明の他の目的、利点および新規な特徴は、添付の図面と特許請求の範囲とともに考慮される以下の発明の詳細な説明から明らかになるであろう。
ここで、本発明の好ましい実施例が、添付図面を参照して説明される。
本発明によるウエハ貫通ビアの一実施例の模式図である。 本発明によるウエハ貫通ビアのもう１つの実施例の模式図である。 本発明による丸められた狭窄部を有するウエハ貫通ビアの一実施例の模式図である。 本発明によるウエハ貫通ビアの異なる実施例の図である。 本発明によるウエハ貫通ビアの異なる実施例の図である。 本発明によるウエハ貫通ビアの異なる実施例の図である。 本発明によるウエハ貫通ビアの異なる実施例の図である。 本発明によるウエハ貫通ビアの異なる実施例の図である。 本発明によるウエハ貫通ビアの異なる実施例の図である。 本発明による絶縁層を含むウエハ貫通ビアの一実施例の模式図である。 本発明による封止されたウエハ貫通ビアの一実施例の模式図である。 本発明による開放されたウエハ貫通ビアの図であり、第２の導電性コーティングを含んでいる。 本発明による封止されたウエハ貫通ビアの図であり、第２の導電性コーティングを含んでいる。 ビアホールを埋めてそのビアホールの外まで突出した導電性コーティングを有するウエハ貫通ビアの模式図である。 図７ｃのビアの研磨後の模式図である。 ビアホールの側壁の一部のみを覆う第１と第２の導電性コーティングを含 無ウエハ貫通ビアの模式図である。 ビアホールの狭窄部がウエハの上面に隣接して配置されているウエハ貫通 ビアの模式図である。 本発明によるウエハ貫通ビアを含むＳＯＩウエハの模式図である。 本発明による集積回路とウエハ貫通ビアを含む電子デバイスの模式図である。 本発明によるウエハ中の集積回路、ウエハ表面上に配置されたマイクロ電子要素、およびウエハ貫通ビアを含む電子デバイスの模式図である。 本発明による低抵抗ウエハ貫通ビアを含むガラスセラミックウエハの模式図である。 各々がウエハ貫通ビアを含む２つの重ねられたウエハを含む電子デバイスの模式図であり、それらのウエハは本発明によるビアによって接続されている。 各々がウエハ貫通ビアを含む２つの重ねられたウエハを含む電子デバイスの模式図であり、それらのウエハは本発明によるビアによって接続されている。 本発明によるウエハ貫通ビアの第１のグループを含むビアアレイの模式図である。 本発明によるウエハ貫通ビアの２つのグループを含むビアアレイの模式図である。 本発明によるウエハ貫通ビア内に冷却媒体を含むウエハの模式図であり、ウエハ貫通ビアは導電性コーティングを有していない。 本発明によるウエハ貫通ビア内に冷却媒体を含むウエハの模式図であり、ウエハ貫通ビアは導電性コーティングを有している。 本発明によるウエハを製造する方法の一実施例の模式図である。 本発明によるウエハを製造する方法のもう１つの実施例の模式図である。 本発明によるウエハを製造する方法のさらにもう１つの実施例の模式図である。 本発明による半導体ウエハを製造する一例の模式図である。 本発明による半導体ウエハを製造する一例の模式図である。 マスクとしてパターン化されたレジスト層を用いて形成されたウエハ貫通ビアの模式図である。 本発明によるガラスセラミックウエハを製造する方法の一実施例の模式図である。 本発明によるガラスセラミックウエハを製造する方法のもう１つの実施例の模式図である。
本願の目的に関して、“電子デバイス”の用語は、マイクロ電子デバイス、電子ＭＥＭＳデバイス、電子ナノテクノロジデバイス、およびより単純なデバイスを言及している。マイクロ電子デバイスは、ウエハ内に集積されたまたはウエハの表面上に配置された集積
回路のようなマイクロ電子要素を含み得る。ＭＥＭＳデバイスは、例えば半導体ウエハのマイクロ加工またはウエハ上の表面マイクロ加工によって形成され得る。より単純な電子デバイスは、電子要素の担体として用いられる基板または他の電子デバイス間の中間層であり得る。“ウエハ”の用語は、集積回路およびほとんどのＭＥＭＳ構造がシリコンウエハから作られるという事実に基づいている。しかし、ウエハの用語はシリコンウエハまたは典型的なシリコンウエハの形状の円状基板に限定されず、電子デバイスにおける用途に適している全ての基板を言及している。
図面におけるウエハの寸法は、必ずしも比例的ではない。一般に、横方向の寸法が、明瞭性のために拡大されている。
本発明の基礎は、形状規定ステップとそれに続いてウエハ貫通ビア中の狭窄部を形成する非等方性エッチプロセスとの組み合わせであり、それは本発明によるウエハ貫通ビアを有するウエハを含む電子デバイスのより信頼し得る製造と作動を可能にする。
図１は、本発明によるウエハの一実施例を模式的に図解している。ウエハ３は上面４と下面５を有し、側壁１１を有する少なくとも１つのウエハ貫通ビアホール９を含んでいる。ウエハ貫通ビアホール９の側壁１１は、上面４から下面５へのウエハ貫通ビア７を形成する第１の導電性コーティング２５で被覆されている。さらに、ウエハ貫通ビアホール９は、実質的に垂直な側壁１６の第１部分１３と、ウエハ貫通ビアホール９内に隆起する狭窄部２３を形成する第２部分１４とを含んでいる。図１に見られるように、狭窄部２３は、上面に向かって広がっている上スロープ側壁２０と下面５に向かって広がっている下スロープ側壁２１とを含んでいる。
図２は、本発明によるウエハ３の実施例を模式的に図解している。ウエハ３は上面４と下面５を有し、上面４から下面５へのウエハ貫通ビア７を形成する第１の導電性コーティング２５で被覆された側壁１１を有する少なくとも１つのウエハ貫通ビアホール９を含んでいる。さらに、ウエハ貫通ビアホール９は、実質的に垂直な側壁１６の第１部分１３と、ウエハ貫通ビアホール９内に隆起する狭窄部２３を形成する第２部分１４と、実質的に垂直な側壁１７の第３部分１５とを含んでいる。図２に見られるように、狭窄部２３は、上面に向かって広がっている上スロープ側壁２０と下面５に向かって広がっている下スロープ側壁２１とを含んでいる。
本発明の実施例において、図１と２に言及している上述の実施例のウエハ３は、半導体材料で造られている。好ましくは、半導体材料は単結晶シリコンである。１つの代替はいわゆる“絶縁体上シリコン（ＳＯＩ）ウエハ”であり、バルク層とデバイス層との間に例えばシリコン酸化物層を含んでいる。ＳｉＣやＧａＡｓのような他の半導体材料も可能であるが、本発明はこれらに限定されない。半導体材料に関して、図１と２に示されたスロープ側壁（２０、２１）は傾斜した平面であり、典型的には半導体ウエハの結晶面に従っている。
本発明は、シリコンまたは他の半導体材料に限定されない。本発明のもう１つの実施例では、ウエハ３は感光性ガラスまたはガラスセラミックのような感光性出発材料または感光性ポリマから造られている。例えば（Ｓｃｈｏｔｔによる）Ｆｏｔｕｒａｎ（登録商標）のような感光性ガラスまたはガラスセラミックは、除去されるべきウエハ部分を或る波長の光に露出し、そのウエハを熱処理し、そして除去されるべき部分をエッチングすることによって構造化される。最後の材料は、ガラス固有の特性（透光性、硬さ、化学的および熱的耐性など）を、厳しい許容誤差と高いアスペクト比を備えた微細構造を得る可能性に組み合わせる。レーザビームのような集光された光ビームが用いられれば、３次元的構造が形成され得る。感光性ポリマは、ガラスセラミックと同様に処理され得る。除去され
るべき部分は或る波長の光から保護されるが、ウエハの残りの部分は露出される。そうして露出された部分は重合され、除去されるべき部分は溶剤を用いて溶解され得る。
本発明のさらにもう１つの実施例では、ウエハ３は、プリント回路基板（ＰＣＢ）、フレキシブルプリント回路基板（ＦＣＢ）などで造られている。これらの場合、本発明によるウエハ貫通ビアホール９は、典型的にはドリル、レーザアブレーション、ドライエッチング、またはスタンピングによって形成される。
図３は、図２に示されたウエハ貫通ビアの変形例のウエハ貫通ビアを含むウエハの実施例を模式的に図解している。上面に向かって広がっている上スロープ面２０と下面に向かって広がっている下スロープ面２１とを有する狭窄部２３は、スロープ側壁２０、２１の交差部２２において滑らかに丸められている。
本発明によるウエハ貫通ビアホール９の設計は、側壁１１をコーティングするときに有利である。全ウエハを貫通して延びる垂直の側壁を有する従来のビアホールでは、物理的蒸着のような視線プロセスが側壁コーティングの堆積に用いられるときに、ビアホールの中間部におけるガバレッジが不十分になり得る。狭窄部２３のスロープ壁２０、２１は、それぞれ上面４と下面５の前方に配置された堆積源の視線範囲内である。したがって、スロープ壁２０、２１は、信頼し得る様式でコーティングされ得る。さらに、図３において模式的に示されているように滑らかに丸められた狭窄部２３は、ウエハ貫通ビア７を通る導電性経路中の鋭い折れ曲がりを防止する。したがって、本発明によるウエハ貫通ビアは先行技術のビアに比べて電気的および機械的優位性をもたらし、それらはプロセスにおける改善された歩留まりおよび特にＲＦ（高周波）応用における改善された電気的特性によって例示され得る。
図４ａ−ｆは例示として本発明の代替的実施例を模式的に図解しているが、本発明はこれらに限定されない。これらの代替的実施例は、概して、狭窄部２３の上と下のスロープ側壁２０、２１間に尖った交差部２２を備えて図解されている。しかし、尖った交差部は必要ではなく、交差部の或る度合いの丸めが可能である。
図４ａを参照した本発明の実施例は上面４と下面５を有するウエハ３であって、側壁１１を有する少なくとも１つのウエハ貫通ビアホール９を含んでいる。ウエハ貫通ビアホール９の側壁１１は、上面４から下面５へのウエハ貫通ビア７を形成する第１の導電性コーティング２５で被覆されている。さらに、ウエハ貫通ビアホール９は、実質的に垂直の側壁１６の第１部分と、ウエハ貫通ビアホール９内の上面近傍で突き出た狭窄部２３を形成している第２部分とを含んでいる。狭窄部２３は、上面に向かって広がった上スロープ側壁２０と、下面が水平または浅い角度（１０°以下または５°以下）のスロープの下スロープ側壁２１とを含んでいる。
図４ｂを参照した本発明の実施例はウエハ貫通ビアホール９を含んでおり、第１部分１３は上面に隣接し、狭窄部２３は下面に隣接している。狭窄部２３は、上面に向かって広がった上スロープ側壁２０と、下面が水平または浅い角度（１０°以下または５°以下）のスロープの下側壁２１とを含んでいる。
図４ｃを参照した本発明の実施例はウエハ貫通ビアホール９を含んでおり、狭窄部２３を含む第２部分１４は、実質的に垂直の側壁１６、１７を有する第１部１３と第３部１５との間でウエハ貫通ビアホール９の中間に配置されている。狭窄部２３は、上面に向かって広がる上スロープ側壁２０と、実質的に水平な下スロープ側壁２１とを含んでいる。図１−３で示された実施例において垂直側壁を伴う部分１３、１４、１５は上面４と下面５で同じ寸法を有しているが、それらの寸法は異なってもよい。図４ｄに示す実施例では、
第１部分１３と第３部分１５が異なった幅を有していて非対称の狭窄部２３を生じ、下スロープ側壁２１は上スロープ側壁２０より大きな表面を有している。さらに、前記垂直側壁１６、１７は、少し傾斜またはテーパ化されてもよい。しかし、側壁の傾斜は、ビアホールの設置面積を増大させる。その傾斜は、ウエハ貫通ビアホールを形成するために複数の異なった方法を用いることによって形成され得る。例えば、ドライエッチプロセスは、ウエハ貫通ビアホール中の傾斜したまたはテーパ化された側壁を生じ得る。
図４ｅ−ｆに示された本発明の実施例では、上と下のスロープ側壁２０、２１が、凹状にカーブしている。図４ｅに示された実施例では、狭窄部２３の上と下のスロープ側壁２０、２１間の交差部２２が点を形成している。図３中の丸められた狭窄部２３と類似して、図４ｆに示された実施例は、狭窄部２３の上と下のスロープ側壁２０、２１間において、丸められたすなわち凸状にカーブした交差部２２を有している。
図５が模式的に図解している本発明の実施例では、上と下の面４、５の少なくとも一部と側壁１１は、第１導電性コーティング２５とウエハ３との間に電気的絶縁を与えるために、連続的な絶縁層２７で覆われている。例えば、シリコンで造られ得る半導体ウエハ３はそれが導電性になるように処理されてもよく、このことによって、デバイス１の異なる要素間のクロストークや短絡を回避するためにビア７を電気的に絶縁することが必要であり得る。この実施例において、開放通路１０が、ウエハ貫通ビアホール９の中間に残されている。
図６が図解する本発明のもう１つの実施例では、ウエハ貫通ビアホール９が狭いので、第１導電性コーティング２５が狭窄部２３内の開口を橋渡しし、それによってウエハ貫通ビアホールを封止する。
好ましくは本発明によるウエハ貫通ビアホール９の横方向サイズは、５０−５００μｍの範囲内であり、より好ましくは１００−２００μｍの範囲内である。ウエハ貫通ビアホールの実際のサイズは、ウエハ３の厚さ、ウエハ材料、およびプロセス方法に依存する。１００−１５０μｍ幅のビアは３００μｍ厚のシリコンウエハに典型的であり、１５０−２００μｍ幅のビアは５００μｍ厚のシリコンウエハに典型的であって、すなわち、本発明によるシリコンウエハ中のウエハ貫通ビアホール９の幅は好ましくはシリコンウエハ３の厚さの１／３から１／２である。
図７ａは、本発明によるシリコンウエハ３の一例を模式的に図解している。シリコンウエハ３は上面４と下面５を有し、側壁１１を有する少なくとも１つのウエハ貫通ビアホール９を含んでいる。ウエハ３の下と上の面４、５の少なくとも一部および側壁１１は、シリコン酸化物の連続的な絶縁層２７でカバーされ得る。ウエハ貫通ビアホール９の側壁１１は好ましくは例えばＴｉ／Ｃｕの第１導電性コーティング２５で被覆され、上面４から下面５へのウエハ貫通ビア７が形成されている。ウエハ貫通ビアホール９は、実質的に垂直の側壁１６を有する第１部分１３、ウエハ貫通ビアホール９内で隆起した狭窄部分２３を形成している第２部分、および実質的に垂直の側壁１７を有する第３部分を含んでいる。図７ａに見られるように、狭窄部２３は、上面に向かって広がっている上スロープ側壁２０と下面に向かって広がっている下スロープ側壁２１を含んでいる。さらに、上面に向かって広がっている上スロープ側壁２０と下面に向かって広がっている下スロープ側壁２１を有する狭窄部２３は、スロープ側壁２０、２１の交差部において滑らかに丸められている。例えばＣｕの第２導電性コーティング２６が、第１導電性コーティング２５を覆っている。この実施例では、第２コーティング２６の厚さは、第１コーティングより厚いが、これは必須ではなく、ウエハ貫通ビアホール９は開放されて残されている。
図７ｂにおいて本発明のもう１つの実施例が模式的に図解されており、第１の導電性コ
ーティングと第２の導電性コーティング２６はウエハ貫通ビアホール９を閉じるに十分な厚さである。
図７ｃにおいて、本発明のさらにもう１つの実施例が模式的に図解されている。例えば第１の導電性コーティング上にメッキされた第２の導電性コーティング２６はウエハ貫通ビアホール９を埋めており、ウエハ３の少なくとも上面４上に突出している。
図７ｄは本発明の一実施例のウエハ貫通ビア７を図解しており、それは例えば図７ｃに従って埋め込まれて、その後に例えばグラインディング、ポリシングなどを用いて平坦化される。
図７ｅを参照した本発明によるウエハ３の実施例は、ウエハ貫通ビアホール９の側壁１１の一部のみを覆う第１および／または第２の導電性コーティング２５、２６を含んでいる。これは、例えば導電性コーティング２５、２６の堆積前に側壁１１上に堆積されたレジスト層のパターニングによって達成され得る。図７ｅは、狭窄部２３を含む低抵抗ウエハ貫通ビアのウエハ貫通ビアホール９を模式的に図解している。第１導電性コーティング２５は狭窄部の上と下のスロープ側壁２０、２１の少なくとも一部を覆い、第２導電性コーティング２６は第１導電性コーティング２５を覆ってウエハ貫通ビアホール９を封止するプラグを形成して、ウエハ３の上と下の面４、５の間の電気的接続を与える。この構成は、例えば、まず側壁１１上に第１導電性コーティング２５を堆積し、第１導電性コーティング２５を覆うレジスト層を堆積し、上と下のスロープ側壁２０、２１の前記部分において第１導電性コーティング２５を露出するようにレジスト層をパターニングし、第１導電性コーティング２５の露出された部分上に第２導電性コーティングを堆積することによって得られる。図７ｆが模式的に図解している本発明による電子デバイスの実施例では、狭窄部２３が、ウエハ３の上面４に隣接して配置されている。ウエハの上面に取付けられまたは一体化された要素５２に接触するために、第１および／または第２のコーティング２５、２６は、狭窄部２３によって形成された狭い通路を通って前記要素まで延びている。その狭い通路は、例えば、まずウエハ貫通ビアホール９の広い部分を下面５から形成し、ウエハ貫通ビアホールの側壁１１上にレジスト層を堆積し、そしてエッチングによって狭い通路を形成することによって形成され得る。第１および／または第２の導電性コーティング２５、２６は、上面４上の要素から下面５への電気的接続を形成するように堆積される。真直ぐなビアホールがメッキされる先行技術に対するこの種の要素の接続の一つの利点は、ボイドの負の影響が防止されることである。
上記で述べられたウエハ材料と導電性コーティングは単に例示である。当業者に理解されるように、Ｃｕ、Ｎｉ、Ａｕ、Ａｌなどのような他の金属または合金が導電性コーティングとして用いられ得て、代替的な絶縁層２７の材料はＢＣＢ、パリレン（Ｐａｒｙｌｅｎｅ）、Ｓｉ3Ｎ4などのような材料である。しかし、導電性および絶縁の材料はこれらの材料に限定されず、異なる材料の組み合わせも可能である。さらに、ウエハ貫通ビア７内に存在する第１導電性コーティング２５は、電気メッキされる第２導電性コーティング２６のためのシード層として使用され得る。当業者に理解されるように、多くのシード層材料が可能であり、例えばＴｉ／Ｃｕ、Ｔｉ／Ｎｉ、Ａｌなどである。
図７ｂから、狭窄部２３はウエハ貫通ビア７の導電性コーティングのための固定部として機能することが明らかである。それによって、デバイスの作動やハンドリングの間の信頼性が、例えば全ビアを貫通して延びる垂直側壁を有するビアに比べて改善される。後者においては、ハンドリングまたは使用の間に生じる機械的力が、ビアから導電性コーティングを引き抜きまたは押し出し得て、これが問題である。
本発明の一実施例ではウエハ３が複数のウエハ貫通ビアホールを含み、少なくとも１つ
のウエハ貫通ビアホール９が封止され、そして少なくとも１つのウエハ貫通ビアホール９が開放されている。この特徴は、同じウエハにおいてガス輸送と電気的接続の両方のためのビアが必要であり得る多くのＭＥＭＳシステムにおいて望まれ得る。
図８が図解している本発明の実施例では、ウエハ３は、そのウエハ３の上面４に隣接するデバイス層３８と、そのデバイス層３８下の絶縁層３９とを有するＳＯＩウエハである。ウエハ貫通ビア７は、ウエハ３の上面４から下面５へ延びている。デバイス層３８は、例えばＭＥＭＳ構造またはマイクロ電子要素を含む電子デバイスを形成するように使用され得る。
図９ａを参照した本発明の実施例は、ウエハ３の少なくとも上面の表面内に例えばＣＭＯＳ回路のような集積化された要素５０を含んでいる。本発明による絶縁層２７と少なくとも第１の導電性コーティング２５とを含むウエハ貫通ビア１７は、ウエハ３の上面から下面へ延びている。パッシベーション層５３は、好ましくは集積化された要素５０とウエハ表面とを覆っている。ウエハ貫通ビア７は、集積化された要素５０に電気的に接続され得る。パッシベーション層は必要ではないが、通常はある種のパッシベーション層が望まれる。本発明による電子デバイスは、以下で述べられるように、予め形成されて集積化された要素５０を含む従来の電子デバイスから出発して造られ得る。その電子デバイス上に既に存在するパッシベーション層５３は、集積化された要素５０を後のプロセスにおいて保護するために用いられ得る。また、パッシベーション層は、電子デバイスのプロセスの開始前に付加されてもよいし、仕上前に付加されてもよい。
図９ｂを参照した本発明の実施例では、ウエハ３は、集積回路のようにウエハ３内に集積化された要素５０と、受動要素、集積化されたマイクロ電子成分、ＭＥＭＳ構造、ナノ構造、センサ、アクチュエータなどのようにウエハ３の表面上に配置された要素を含んでいる。絶縁層２７、少なくとも第１の導電性コーティング２５および随意的な第２導電性コーティング１６を含むウエハ貫通ビア７は、ウエハ３の上面４から下面５へ延びている。図９ｂに示されているように、パッシベーション層５３は、集積された要素５０とウエハ表面を覆っている。ウエハ貫通ビア７は、集積された要素５０に電気的に接続され得る。
本発明は、マイクロ電子成分、ＭＥＭＳ構造、ナノ構造、センサ、アクチュエータなどのように予め造られた集積化された要素５０を含むウエハ３内におけるウエハ貫通ビア７の形成を可能にする。単なる例示として、メモリ回路、プロセッサ、ＦＰＧＡおよびＡＩＳＩＣのようにウエハ３の表面上に配置された集積回路またはマイクロ電子成分は、ウエハ貫通ビア７を造る前に作製または装着され得る。従来の技術を用いては、信頼性あるウエハ貫通ビア７は、少なくとも厚いウエハ３を有するデバイスにおいて容易に造られない。従来の技術を用いて信頼性あるビアを形成することができるためには、ビアは大きな径で形成されなければならず、または細いビアは厚いウエハ内で限定された深さに形成されてその後にビアを露出するようにウエハが薄くされなければならない。ビア優先方法では、クラック開始が生じ、そのようなデバイスの製造中のトータル歩留まりを低下させる。
図１０が示す本発明の実施例は、ガラスセラミックウエハ３を含んでいる。そのガラスセラミックは、好ましくはＦｏｔｕｒａｎ（登録商標）または類似のガラスセラミック材料である。シリコンに比べてそのような材料の異なるプロセスによって、ウエハ貫通ビアホール９の他の幾何形状が可能である。ウエハ貫通ビアホール９の第１と第２の部分１３、１４は少し凹状であり、上側と下側のスロープ側壁２０、２１はカーブしている。さらに、上側と下側のスロープ側壁２０、２１間の交差部は、滑らかに丸められている。ガラスセラミックウエハを用いる場合、交差部２２の最大半径は、シリコンウエハに比べて大きくあり得る。
図１１ａが示す本発明の実施例は、少なくとも２つの重ねられたウエハ３を含んでいる。各ウエハ３は、上面４と下面５を含み、少なくとも１つのウエハ貫通ビアホール９を含んでいる。下側ウエハ３ａの上面４は、上側ウエハ３ｂの下面に面して隣接している。ウエハ３ａ、３ｂの上面と下面４、５の少なくとも一部およびウエハ貫通ビアホール９の側壁は、連続的な絶縁層２７によって覆われている。ウエハ貫通ビアホール９の側壁１１は、例えば物理的蒸着によって形成される金属または合金のような第１の導電性コーティング２５、および例えばメッキされた金属または合金のような随意的な第２の導電性コーティング２６によって覆われ、上面４から下面５へのウエハ貫通ビア７を形成している。さらに、ウエハ貫通ビアホール９は、実質的に垂直の側壁１６、ウエハ貫通ビアホール９の中心線に向かって隆起している狭窄部２３、および基本的に垂直であり得るがこれに限定されない側壁１７を有する第３の部分を含んでいる。少なくとも第１ウエハ３ａ中の少なくとも１つのウエハ貫通ビア７は、第２ウエハ３ｂ中のウエハ貫通ビア７と整列されて、ジョイント６１によってそれに接続されている。図１１ａに示されているように、ジョイント６１は、ウエハ貫通ビア７の第２導電層２６に取付けられてウエハ貫通ビアホール９内に延びている。これは信頼し得る接続を与え、横方向と垂直方向の両方で固定される。ウエハ貫通ビア７は、開放されていてもよいし、完全に埋められていてもよい。図１１ｂに示されているように、開放ウエハ貫通ビア７では、ジョイント６１はウエハ貫通ビア７の狭窄部２３を超えて延びることが許容される。したがって、ジョイント６１の垂直方向の固定が改善される。ジョイント６１は、はんだ付け、溶接、メッキ、例えば導電性接着剤のような接着剤などで形成され得る。
図１２ａが模式的に示す本発明の実施例は、本発明によるウエハ貫通ビア７のアレイを含んでいる。連続的なウエハ貫通ビア７の少なくとも第１グループは、線４６に沿って延びている。それらのウエハ貫通ビア７は、アレイを形成するように線４６に沿って配置されている。連続的なウエハ貫通ビア７の各々は、先行するウエハ貫通ビア７に対して、線４６から垂直方向に階段状に変位させられている。
図１２ｂが模式的に示す本発明の実施例は、ウエハ貫通ビア７のアレイを含んでいる。連続的なウエハ貫通ビア７の第１と第２のグループ４７、４８は、アレイを形成するように、線４６に沿って連続的に延びて配置されている。グループ４７、４８内の連続的なウエハ貫通ビア７の各々は、先行するウエハ貫通ビア７に対して、線４６から垂直方向に階段状に変位させられている。好ましくは、第１グループ４７の最後のウエハ貫通ビア７と第２グループの最初のウエハ貫通ビア７との間の距離は、グループ４７、４８内の２つの連続するウエハ貫通ビア７の間の直交方向距離より大きい。
図１２ａと１２ｂを参照した上記の実施例は、ウエハ貫通ビア７のアレイを有する電子デバイスの信頼性を改善する。前記実施例は、本発明によるウエハ貫通ビアのために有用であるのみならず、他のビアにも有用である。一般に、ウエハ貫通ビア７は真直ぐな列に置かれる。例えば１つのウエハ貫通ビアにおいて付加された負荷によるクラック生成が存在すれば、そのクラックは１つのウエハ貫通ビア７からもう１つのものに伝播し得るであろう。具体的には、Ｓｉウエハのような単結晶ウエハが用いられて、ウエハ貫通ビア７がウエハの或る結晶面と平行で真直ぐな列に配置されれば、これは非常に起こりやすいシナリオとなる。この問題を最少にするために、ウエハ貫通ビア７のアレイが、結晶面に沿って存在しない他の方向に向けられ得る。しかし、当業者が理解するように、実質的に或る結晶面に沿ってウエハ貫通ビア７を配置することはしばしば必要であり、少なくとも有利である。図１２ａと１２ｂを参照して上述されたようにウエハ貫通ビア７を配置することによって、クラックの伝播が妨げられる。なぜならば、クラックが結晶面に沿う以外の方向に伝播しなければならず、これは遥かに多くのエネルギを要するからである。さらに、図１２ｂ中の配列は、クラックが全アレイに沿って伝播するリスクを低減させる。なぜな
らば、第１グループ４７の最後のウエハ貫通ビア７と第２グループの最初のウエハ貫通ビア７との間に長い距離が存在するからである。
図１３ａを参照した本発明の実施例は、上面４と下面５を有するウエハ３であって、上面４から下面へ延びる少なくとも１つのウエハ貫通ビアホール９を含んでいる。例示として、ウエハ貫通ビアホール９は、実質的に垂直の側壁１６、ウエハ貫通ビアホール９中で隆起している狭窄部２３を形成している第２部分１４、および実質的に垂直の側壁１７を伴う第３部分１５を含んでいる。狭窄部２３は、上面に向かって広がっている上スロープ側壁２０と下面に向かって広がっている下スロープ側壁２１を含んでいる。ウエハ、そのウエハを含む電子デバイス、またはウエハの少なくとも一部は、このようにして、ウエハ貫通ビアホール９を通る冷却媒体６０の流れで冷却されるように適合させられ得る。
図１３ｂを参照した本発明の実施例は上面４と下面５を有するウエハ３であり、本発明による狭窄部２３を含む少なくとも１つのウエハ貫通ビアホール９を含んでいる。ウエハ貫通ビアホール９の側壁１１は、上面４から下面５へのウエハ貫通ビア７を形成するために少なくとも第１の導電性コーティング２５で覆われている。例示として、ウエハ貫通ビアホール９は、実質的に垂直の側壁１６、ウエハ貫通ビアホール９の中心線に向かって隆起している狭窄部２３を形成する第２部分１４、および実質的に垂直側壁１７を伴う第３部分１５を含んでいる。狭窄部２３は、上面に向かって広がっている上スロープ側壁２０と下面に向かって広がっている下スロープ側壁２１を含んでいる。ウエハ、そのウエハを含む電子デバイス、またはウエハの少なくとも一部は、このようにして、ウエハ貫通ビアホール９内の冷却媒体６０で冷却されるように適合させられ得る。好ましくは、冷却媒体６０は、ウエハ貫通ビアホール９を通って流れる。
電子デバイスは、通常は作動中に熱せられまたは暖められる。特に、これは例えばＲＦ成分のような高周波成分に関する場合に該当する。ウエハ内に集積化され、ウエハの表面上に集積化され、またはウエハの表面上に装着された電子的要素は熱を生じ、その熱は伝導で除去されるべきである。さらに、ウエハ貫通ビアがかなりの熱を生じ、特にウエハ貫通ビアが高周波信号を伝えるときに顕著である。電子デバイスの性能は、そのデバイスを冷却することによって改善され得る。通常では、電子デバイスのウエハ３は、ヒートシンクとして用いられる。側壁１１における熱伝導特性は、ウエハからウエハ貫通ビアまたはその逆方向に熱を伝える能力のために重要である。本発明によるウエハ貫通ビア７は、第１の導電性層２５とウエハ３との間の改善された接触によって、側壁における熱伝導特性を改善する。その改善された接触は、狭窄部２３の傾斜表面による有利な堆積条件の結果である。
ウエハ貫通ビアホール９を含むウエハまたは電子デバイスの冷却は、ウエハ貫通ビアホール９を通って冷却媒体を流すことによって改善され得る。そのとき、冷却媒体は、熱を吸収して輸送し去る。ウエハ３から冷却媒体への熱伝導は、側壁１１に流れる冷却媒体中に形成される境界層によって限定される。側壁１１における流れ速度は、ウエハ貫通ビアホール９の中央に比べて遥かに小さい。しかし、本発明によるウエハ貫通ビアホール９の狭窄部２３によって、冷却媒体の流れ速度はその狭窄部で増大される。それによって、境界層が撹乱され得て、熱伝導割合が増大される。この現象は、導電性コーティング２５、２６の具備と不具備の両方のウエハ貫通ビアホール９内の冷却に利用され得る。後者の一例は本発明によるウエハ貫通ビア７に関し、ＲＦ信号のような高周波信号がウエハ貫通ビア７を通して伝えられる場合である。
図１３ａと１３ｂを参照した実施例はウエハ貫通ビアホール９の中央に狭窄部を有するとして述べられたが、ビアホール９の幾何形状はこれに限定されない。上述の実施例およびそれらの変形例の開放ウエハ貫通ビアホール形態の任意のものも熱伝導を改善し得る。
図１４を参照して、上面４と下面５を有していて側壁１１を有する少なくとも１つのウエハ貫通ビアホール９を含むウエハ３の製造方法において、ウエハ貫通ビアホール９の側壁１１は上面４から下面５へのウエハ貫通ビア７を形成する第１の導電性コーティング２５で覆われ；ウエハ貫通ビアホールは実質的に垂直の側壁１６を伴う第１部分１３および狭窄部２３を規定する第２部分１４を少なくとも含み、狭窄部２３は上面に向かって広がっている上スロープ側壁２０を少なくとも含み、上記方法は：
（１０１）ウエハ３内に少なくとも１つの第１スロープ壁１８を規定し、その第１スロープ壁１８は狭窄部２３の上スロープ壁２０の形状を決定し；
（１０２）非等方性エッチングによってウエハ貫通ビアホール９を形成し、狭窄部２３の上スロープ壁２０が第１スロープ壁１８を複製し；そして
（１０３）ウエハ貫通ビアホール９の側壁１１上に第１の導電性コーティング２５を堆積するステップを含んでいる。
本発明の方法の一実施例において、上記規定するステップは、ウエハ３の上面４上に第１のスロープ壁１８を備えた少なくとも１つの第１のくぼみ２８をエッチングで形成するステップを含んでいる。
図１５を参照した本発明の実施例においては、上記規定するステップは、ウエハ３の上面４上に第１スロープ壁１８を備えた少なくとも１つの第１くぼみ２８を形成するステップ１０４を含んでいる。好ましくは、非等方性エッチングによるその形成するステップは、ドライエッチングを含む。
図１６を参照した本発明の方法の実施例はウエハ３の下面５上に第２のスロープ側壁１９を備えた少なくとも１つのくぼみ２９を形成するステップ１０５をさらに含み、第２のスロープ壁１９は狭窄部２３の下スロープ壁２１が下面に向かって広がる形を決定する。例示として、非等方性エッチングによるその形成するステップは、ドライエッチングを含む。
図１に示されたウエハ貫通ビア７は、（１００）シリコンウエハにおいて、上面内の第１のくぼみ２８とそれに整列して実質的に同じ寸法の第２のくぼみ２９を下面内に例えばＫＯＨ溶液内の非等方性ウェットエッチングで形成することによって造り得る。それによって、第１と第２のくぼみ２８、２９の第１と第２のスロープ壁１８、１９が（１１１）面で規定される。ウェットエッチングに続いて、垂直側壁を形成するために、例えばＤＲＩＥプロセスを用いて、半導体ウエハが第２くぼみ２９内でドライエッチングされる。第２スロープ側壁１９は、そのドライエッチングプロセスの間に穴がウエハ３を通して発達するときに実質的に保存される。最後に、第２スロープ側壁１９が、狭窄部２３の下スロープ側壁２１を形成するように実質的に複製される。
本発明の一実施例において、非等方性エッチングは、ウエハ３の上面４からのドライエッチングを含む。例示として、図３に示されたウエハ貫通ビア７は、例えばＫＯＨ溶液内の非等方性ウェットエッチングによって、上面４内の第１のくぼみ２８およびそれと整列して実質的に同じ寸法の第２のくぼみ２９を下面内に形成することによって（１００）シリコンウエハ内に形成され得る。ウェットエッチングに続いて、半導体ウエハ３は、例えばＤＥＩＥプロセスを用いて第１と第２のくぼみ２８、２９内においてドライエッチングされる。それによって、第１と第２のスロープ側壁１８、１９が、狭窄部２３の上と下のスロープ側壁２０、２１をそれぞれ形成するように、実質的に複製される。ドライエッチングは、ウエハの両面４、５から同時に、または一時に一面４、５から行なわれてもよい。
ドライエッチングステップの後において、狭窄部２３では、上と下のスロープ壁２０、２１間の交差部が比較的尖っている。さらに、ドライエッチングプロセスは、スロープ壁２０、２１の表面上に、例えば“グラス（草）”と呼ばれる或る欠陥を残し得る。本発明の方法の一実施例において、その方法は、少なくともウエハ貫通ビア７の側壁１１の表面上に例えばシリコン酸化物の一時的層３６を形成するステップをさらに含む。シリコン酸化物の形成は、ウエハ３のシリコンを或る深さまで消費する。典型的には、１−３μｍのシリコンが消費される。フッ化水素酸溶液を用いるウェットエッチングプロセスにおいてシリコン酸化物を除去することによって、欠陥が除去される。なぜならば、酸化物層３６の形成によって全ての欠陥のシリコンが消費されているからである。そして、それによって、狭窄部２３が滑らかにされる。
第１と第２のくぼみは非等方性ドライエッチングプロセスを用いて形成されてもよく、そのプロセスは、スロープ側壁２０、２１の特定の傾斜を与えるように調整される。
本発明の一実施例において、ウェットエッチングのステップは等方性エッチングのステップを含んでいる。第１と第２のくぼみ２８、２９は、例えば等方性ウェットエッチングまたは等方性ドライエッチングを用いて形成され得る。等方性エッチを用いることによって、第１と第２のスロープ側壁１８、１９は凹状にカーブし、そして上と下のスロープ側壁２０、２１は後のドライエッチプロセスにおいて同じ形に複製される。
第１の導電性コーティング２５は、スパッタリングまたは蒸着のような物理的蒸着（ＰＶＤ）を用いて堆積され得る。本発明の狭窄部２３の制御された形状によって、導電性コーティング２５、２６のカバレッジは、そのような視線プロセスが用いられても完全である。
本発明の方法の一実施例において、堆積のステップは、第１の導電性コーティング２５上に第２の導電性コーティング２６を堆積するステップをさらに含んでいる。第２導電性コーティング２６は、例えばＣｕ、Ａｌ、Ｎｉ、Ａｕ、Ａｇなどの金属または合金の電解または無電解のメッキを用いて第１導電性コーティング２５をシード層として堆積される。この場合、第１導電性コーティング２５は、好ましくは湿式化学的プロセスまたは無電解メッキを用いて堆積される。メッキされた層２６の厚さは、図７ｂに示されているようにウエハ貫通ビアホール９がメッキされた金属または合金２６によって閉じられる厚さまで選択され得る。第１導電性コーティング２５はＴｉ／Ｃｕ、Ｔｉ／Ａｕ、Ｔｉ／Ｎｉ、Ｃｒ／Ｃｕ、Ｃｒ／Ａｕ、Ｃｒ／Ｎｉ、Ｐｄ／Ｎｉ、Ｐｄ／Ａｇ、Ｔｉ／Ａｇのグループから選択され得るが、これらの材料に限定されない。
本発明の方法の一実施例は、第１導電性コーティング２５を堆積する前に、少なくともウエハ貫通ビアホール９の側壁１１に絶縁層３６を堆積するステップをさらに含む。絶縁層を堆積する代わりに、絶縁層は、表面のシリコンが例えばＳｉＯ2またはＳｉ3Ｎ4に変換される熱的プロセスで形成されてもよい。
本発明によるウエハの製造方法の一実施例では、出発ウエハは集積化されたマイクロ電子要素、ＭＥＭＳ構造またはナノ構造のように予め作製された要素を含み、すなわち出発ウエハは実際には電子デバイスである。上述のように、集積化されたマイクロ電子要素５０は、例えばウエハ３の表面内に少なくとも部分的に埋め込まれたＣＭＯＳ回路、またはウエハの表面上のメモリ回路のような薄膜堆積マイクロ電子要素であり得る。従来技術において、ウエハ貫通ビアは、電子デバイスの要素の作製前または後に造られる。それらの要素の前に作製されるとき、ウエハ貫通ビアはそれらの要素の作製の典型的な高温プロセスに耐えなければならず、このことはウエハ貫通ビアにおいて金属のような高導電性材料の使用を排除する。したがって、そのようなウエハ貫通ビアは、比較的に高い抵抗を有し
ている。他方、予め作製された要素を含むウエハにウエハ貫通ビアを造るとき、ウエハ貫通ビアプロセスの信頼性と歩留まりが重要である。従来のプロセスでは、ウエハ貫通ビア内の導電性コーティング２５の不十分なカバレッジを備えたビア、大きすぎるビア、クラックに対する大きすぎる信頼性、ウエハの薄くするプロセスの大きすぎる要件の結果となる。本発明は、予め作製された要素を含むウエハ上で、高歩留まりのウエハ貫通ビアのプロセスを可能にする。さらに、ウエハの薄くすることを回避することができる。
本発明の方法の一実施例において、ウエハ貫通ビア７は、ウエハ３の下面５上のＣＭＯＳ回路５０で例示されるような予め作製された要素を含むウエハ３内に形成される。まず、第１くぼみ２８が、第１スロープ壁１８を規定するドライエッチングによって、上面４内に形成される。次に、非等方的ドライエッチングが、ウエハ貫通ビアホール９を形成するために用いられる。それによって、狭窄部２３が形成され、狭窄部２３の上スロープ側壁２０が第１スロープ側壁１８を複製する。ウエハ貫通ビアホール９の側壁１１は、好ましくは電気的絶縁を与える絶縁層で覆われる。続いて、ウエハ貫通ビアホール９は、少なくとも第１導電性コーティング２５で覆われる。もう１つの実施例においては、ウエハ貫通ビアホール９の非等方的ドライエッチングの前に、例えば非等方的ＫＯＨエッチングのウェットエッチングが、第１くぼみ２８を形成するために用いられる。これは、攻撃的なエチャントから要素を保護するために、それら要素上のパッシベーション層５３を必要とする。一般に、予め作製された要素を含むウエハはパッシベーション層で保護され、それはウエハ貫通ビアホール処理に適している。あるいは、パッシベーション層は、さらなるプロセスの前に堆積されるべきである。これらの実施例は上面４のみからのエッチングを述べているが、本発明による任意のウエハ貫通ビア７が、予め作製された要素を含むウエハ内に形成され得ることが理解されるべきである。
本発明の方法の一例が、図１７ａおよび１７ｂにおいて図解されている。５２５μｍ厚のシリコン（１００）ウエハ３が、出発材料として用いられる。当業者に理解されるように、このステップの前に、ウエハは、そのウエハ内に構造または要素を形成するように処理されていてもよい。プロセスは：
−ウエハ３の少なくとも上と下の面４、５を覆うシリコン酸化物層４１を形成し；
−将来のウエハ貫通ビアホール９の位置に開口を備えたマスクを形成するように、従来のフォトリソグラフィによってレジスト層４２を堆積してパターニングし；
−例えばＢＨＦ溶液を用いる標準的ウェットエッチングを用いて、マスクされていないシリコン酸化物４１を除去し；
−標準的方法でレジスト４２を剥し；
−ＫＯＨ（非等方的結晶面依存ウェットエッチ）を用いて、上と下の面４、５上に第１と第２のくぼみ２８、２９をそれぞれ形成し；
−ＤＲＩＥエッチングによって、ウエハ貫通ビアホール９の第１部分１３および部分的に第３部分１５を形成し；
−スパッタリングを用いて、ウエハの上面４上にＡｌ層４３を堆積し；
−ウエハ貫通ビアホール９の第３部分１５の残りの部分をＤＲＩＥエッチングで形成し、Ａｌ層４３がエッチストップ層として機能し；
−標準的プロセスによって上面上のＡｌ層４３を剥し；
−シリコン酸化物４１を除去して、ウエハの少なくとも上と下の面４、５およびウエハ貫通ビアホール９の側壁１１を覆う新たなシリコン酸化物層２７を形成し；
−酸化物層を覆う第１の導電性コーティング、すなわちＴｉ／Ｃｕのシード層を堆積し；−レジスト層４４を堆積して、それはウエハ貫通ビアホール９の周りのレジスト層４４内に開口を残すようにパターン化され；
−電解メッキによってＣｕの第２導電性コーティング２６を堆積し；
−標準的プロセスでレジスト４４を除去し；そして
−標準的プロセスを用いて、露出されたシード層２５を除去するステップを含んでいる。
図１８を参照する本発明による方法の一実施例は：
−ウエハ３内に少なくとも第１のスロープ壁１８を規定し、第１スロープ壁１８は狭窄部２３の上スロープ壁２０の形を決定し；
−非等方性エッチングによってウエハ貫通ビアホール９を部分的に形成し、狭窄部２３の上スロープ側壁２０は第１スロープ側壁１８を複製し；
−ウエハ貫通ビアホール９の側壁１１上にレジスト層３２を堆積し；
−レジスト層３２をフォトリソグラフィでパターニングし、ウエハ貫通ビアホール９の中心においてレジスト層３２の一部を除去するように現像し；そして
−レジスト層をマスクとして用いてウエハ貫通ビアホール９の残りの部分をエッチングするステップを含んでいる。
この手順は、要素がウエハ３の下面５上にあるときにも用いられ得る。これは、ある種の保護がウエハの下面に適用されることを要し得る。レジスト層３２のパターニングは高精度でなされ得るので、上面から要素への電気的接続は高い精度で達成され得る。
レジスト層のパターニングは、導電性コーティング２５、２６が適用されるところを規定するためにも用いられ得る。さらに、レジスト層のパターニングは、ウエハ貫通ビアホール９の側壁上に堆積される他の層をパターン化するためにも用いられ得る。これらの層は、ＰＥＣＶＤ（プラズマ増強化学蒸気堆積）ＳｉＯ2、ＢＣＢまたはパリレン（Ｐａｒｙｌｅｎｅ）を含み得る。当業者に理解されるように、レジスト層は異なる方法を用いて堆積されてもよく、すなわち、スピンオン・レジスト、スプレイオン・レジスト、および電解堆積レジストなどが用いられ得る。図１９は本発明の方法の一実施例の模式図であり、その方法は：
−ウエハ３内に少なくとも１つの第１スロープ壁１８を規定し、第１スロープ壁１８は狭窄部２３の上スロープ壁２０の形を決定し；
−ウエハ貫通ビアホール９の側壁の残りの部分を規定し；
−非等方性エッチングによってウエハ貫通ビアホール９を形成し、狭窄部２３の上スロープ側壁２０は第１スロープ側壁１８を複製し；そして
−ウエハ貫通ビアホール９の側壁１１上に第１の導電性コーティング２５を堆積するステップを含んでいる。
本発明の一実施例において、その方法はウエハ３内に少なくとも１つの第２スロープ壁１９を規定するステップをさらに含み、第２スロープ壁１９は狭窄部２３の下スロープ壁２１の形を決定する。
図２０を参照して、図３による形を有するウエハ３は、感光性の出発材料、例えばＦｏｒｕｒａｎ（登録商標）または他のいわゆるガラスセラミックスを用いて製造される。本発明によれば、或る波長、例えばＦｏｔｕｒａｎ（登録商標）のための約２９０−３３０ｎｍを有する光ビームが材料上でスキャンされ、上と下のスロープ側壁２０、２１、それらの上下のスロープ側壁２０、２１間の滑らかにされた交差部２２、および側壁１１の残りの部分を規定し、すなわちウエハ貫通ビアホール９の幾何形状を規定する。露出された材料はその特性を変化させ、その後の熱処理は露出された領域においてウエハ材料を結晶化させる。Ｆｏｔｕｒａｎ（登録商標）においては、銀原子が露出領域に形成され、５００℃と６００℃の間の熱処理中にこれらの銀原子の周りでガラスが結晶化する。露出領域内すなわちウエハ貫通ビアホール内の材料は、次にフッ酸溶液を用いる非等方性エッチングによって除去される。結晶領域は、室温においてフッ酸の１０％溶液でエッチされるときに、ガラス質領域に比べて２０倍まで高いエッチング速度を有している。
本発明は現在において最も実際的で好ましい実施例と考えられるものに関して述べられ
たが、本発明は開示された実施例に限定されるべきでなく、逆に添付の特許請求の範囲内の種々の変更および等価な構成をカバーすることが意図されていることが理解されるべきである。

Claims (17)

  1. ウエハ（３）の上面（４）から下面（５）へのウエハ貫通ビア（７）を含むウエハであって、前記ウエハ貫通ビア（７）は第１の導電性コーティング（２５）で少なくとも部分的に覆われた側壁（１１）を有するウエハ貫通ビアホール（９）含み、
    前記ウエハ貫通ビアホール（９）は、垂直の側壁（１６）を有する第１部分（１３）と、前記ウエハ貫通ビアホール（９）内で上面に向かって広がっている上スロープ側壁（２０）を少なくとも有する狭窄部（２３）を形成する第２部分（１４）とを含んでおり、
    前記ウエハ貫通ビアホール（９）は、前記第１部分（１３）よりも前記第２部分（１４）において狭くなっており、
    前記第２部分（１４）は前記第１部分（１３）と側壁（１１）の第３部分（１５）との間に配置されており、前記第３部分（１５）は垂直の側壁（１７）を有していることを特徴とする、ウエハ。
  2. 前記狭窄部（２３）は下面（５）に向かって広がっている下スロープ側壁（２１）をさらに含むことを特徴とする、請求項１に記載のウエハ。
  3. 前記狭窄部（２３）の上と下のスロープ側壁（２０、２１）の交差部（２２）が滑らかに丸められていることを特徴とする、請求項２に記載のウエハ。
  4. 前記ウエハ（３）が結晶質半導体材料を含むことを特徴とする、請求項１から３のいずれかに記載のウエハ。
  5. 前記ウエハ（３）が感光性ガラスからなることを特徴とする、請求項１から３のいずれかに記載のウエハ。
  6. 第２導電性コーティング（２６）が第１導電性コーティング（２５）を少なくとも部分的に覆っていることを特徴とする、請求項１から５のいずれかに記載のウエハ。
  7. 複数のウエハ貫通ビア（７）を含み、少なくとも１つのウエハ貫通ビア（７）が封止されており、少なくとも１つのウエハ貫通ビア（７）が開放されていることを特徴とする、請求項１から６のいずれかに記載のウエハ。
  8. 前記ウエハ（３）はその主面上の直線（４６）に沿って連続的に配列されたウエハ貫通ビアの少なくとも２つのグループ（４７、４８）を含み、各グループ内の各ウエハ貫通ビアは先行するウエハ貫通ビアに関して階段状に線から離れるように変位させられていることを特徴とする、請求項１から７のいずれかに記載のウエハ。
  9. 請求項１から８のいずれかに記載のウエハを含むことを特徴とする、電子デバイス。
  10. 前記ウエハ（３）の積重ねを含み、各ウエハ（３）は隣接するウエハ（３）のウエハ貫通ビアに接続されたウエハ貫通ビア（７）を含んでいることを特徴とする、請求項９に記載の電子デバイス。
  11. ウエハ（３）の上面（４）から下面（５）へ延びるウエハ貫通ビア（７）を含むウエハを製造する方法であって、
    前記ウエハ貫通ビア（７）は、側壁（１１）を有するウエハ貫通ビアホール（９）を含み、
    前記ウエハ貫通ビアホール（９）の少なくとも第１部分（１３）は、垂直の側壁（１６）を有し、
    前記ウエハ貫通ビアホール（９）の第２部分（１４）は、前記ウエハ貫通ビアホール（９）内の狭窄部（２３）を規定し、
    前記ウエハ貫通ビアホール（９）は、前記第１部分（１３）よりも前記第２部分（１４）において狭くなっており、前記方法は、
    前記ウエハ（３）内に少なくとも第１スロープ側壁（１８）を規定するステップと、
    前記ウエハ貫通ビアホール（９）を形成して、前記狭窄部（２３）の上スロープ側壁（２０）が第１スロープ側壁（１８）を複製するステップと、
    前記ウエハ貫通ビアホール（９）の側壁（１１）上に少なくとも第１導電性コーティング（２５）を堆積するステップと、
    前記ウエハ（３）内に第２スロープ側壁（１９）を規定するステップとを含み、
    前記ウエハ貫通ビアホールを形成するステップにおいて前記狭窄部（２３）の下スロープ側壁（２１）が第２スロープ側壁（１９）を複製することを特徴とする、方法。
  12. 前記ウエハ貫通ビアホール（９）を形成するステップが非等方的エッチングを含むことを特徴とする、請求項１１に記載の方法。
  13. 前記少なくとも第１スロープ側壁（１８）を規定するステップは、前記第１スロープ側壁（１８）を含む第１のくぼみ（２８）をエッチングよってウエハ（３）の上面（４）上に形成するステップを含むことを特徴とする、請求項１１または１２に記載の方法。
  14. 前記第２スロープ側壁（１９）を規定するステップは、前記第２スロープ側壁（１９）を含む第２のくぼみ（２９）をエッチングよってウエハ（３）の下面（５）上に形成するステップを含むことを特徴とする、請求項１１から１３のいずれかに記載の方法。
  15. 前記ウエハ貫通ビアホール（９）を形成するステップは、垂直の側壁（１７）を有する前記ウエハ貫通ビアホール（９）の第３の部分を形成するために上と下の面（４、５）からの２方向エッチングのステップを含むことを特徴とする、請求項１１から１４のいずれかに記載の方法。
  16. 前記規定するステップは、前記ウエハ貫通ビアホール（９）に対応する領域において前記ウエハ（３）を光に露出するステップを含み、
    前記ウエハ貫通ビアホールを形成するステップは、露出された領域をエッチングするステップを含むことを特徴とする、請求項１１に記載の方法。
  17. 前記第１導電性コーティング（２５）上に第２導電性コーティング（２６）を堆積するステップをさらに含むことを特徴とする、請求項１１から１６のいずれかに記載の方法。
JP2010514698A 2007-07-05 2008-06-27 低抵抗のウエハ貫通ビア Active JP5550076B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
SE0701657 2007-07-05
SE0701657-9 2007-07-05
SE0702047-2 2007-09-12
SE0702047 2007-09-12
SE0702403-7 2007-10-26
SE0702403 2007-10-26
PCT/SE2008/050794 WO2009005462A1 (en) 2007-07-05 2008-06-27 Low resistance through-wafer via

Publications (2)

Publication Number Publication Date
JP2010532562A JP2010532562A (ja) 2010-10-07
JP5550076B2 true JP5550076B2 (ja) 2014-07-16

Family

ID=40226335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010514698A Active JP5550076B2 (ja) 2007-07-05 2008-06-27 低抵抗のウエハ貫通ビア

Country Status (11)

Country Link
US (2) US8338957B2 (ja)
EP (1) EP2165362B1 (ja)
JP (1) JP5550076B2 (ja)
KR (1) KR101465709B1 (ja)
CN (1) CN101785103B (ja)
AT (1) ATE545152T1 (ja)
CA (1) CA2692595A1 (ja)
DK (1) DK2165362T3 (ja)
ES (1) ES2386008T3 (ja)
TW (1) TWI463629B (ja)
WO (1) WO2009005462A1 (ja)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102246299B (zh) 2008-10-15 2014-12-10 Aac微技术有限公司 用于制作通路互连的方法
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
EP2278614B1 (fr) 2009-07-21 2013-04-03 STMicroelectronics (Crolles 2) SAS Via de connexion électrique comportant des excroissances latérales
DE102010029760B4 (de) * 2010-06-07 2019-02-21 Robert Bosch Gmbh Bauelement mit einer Durchkontaktierung und Verfahren zu seiner Herstellung
TWI420641B (zh) * 2010-06-30 2013-12-21 Hk Applied Science & Tech Res 導通體及導通體形成方法及導通體填充方法
US8421193B2 (en) * 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
US20120168935A1 (en) * 2011-01-03 2012-07-05 Nanya Technology Corp. Integrated circuit device and method for preparing the same
US20120193809A1 (en) * 2011-02-01 2012-08-02 Nanya Technology Corp. Integrated circuit device and method for preparing the same
US20120235969A1 (en) * 2011-03-15 2012-09-20 Qualcomm Mems Technologies, Inc. Thin film through-glass via and methods for forming same
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
JP5763962B2 (ja) * 2011-04-19 2015-08-12 日本特殊陶業株式会社 セラミック配線基板、多数個取りセラミック配線基板、およびその製造方法
EP2632237B1 (en) 2011-07-25 2019-07-10 NGK Sparkplug Co., Ltd. Wiring substrate
US20130050226A1 (en) * 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Die-cut through-glass via and methods for forming same
SE537874C2 (sv) 2012-04-13 2015-11-03 Silex Microsystems Ab CTE-anpassad interposer och metod att tillverka en sådan
JP5753628B2 (ja) * 2012-04-24 2015-07-22 三共化成株式会社 スルーホールのめっき構造
US9214435B2 (en) * 2012-05-21 2015-12-15 Globalfoundries Inc. Via structure for three-dimensional circuit integration
JP6114527B2 (ja) * 2012-10-05 2017-04-12 新光電気工業株式会社 配線基板及びその製造方法
US10727092B2 (en) * 2012-10-17 2020-07-28 Applied Materials, Inc. Heated substrate support ring
JP6002008B2 (ja) * 2012-11-19 2016-10-05 富士電機株式会社 半導体装置の製造方法
DE102013208827A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Wafer mit einer Durchkontaktierung
CN104340951B (zh) * 2013-07-30 2016-12-28 中芯国际集成电路制造(上海)有限公司 一种运动传感器的制备方法
KR101483875B1 (ko) * 2013-07-31 2015-01-16 삼성전기주식회사 글라스 코어기판 및 그 제조방법
CN104349575B (zh) 2013-07-31 2017-12-26 鹏鼎控股(深圳)股份有限公司 柔性电路板及其制作方法
CN104519658B (zh) * 2013-09-30 2017-09-29 北大方正集团有限公司 一种电路板跳层盲孔的制作方法及电路板
JP6213143B2 (ja) * 2013-10-23 2017-10-18 富士電機株式会社 半導体基板、及び、半導体基板の製造方法
US9607890B1 (en) * 2013-11-18 2017-03-28 Amkor Technology, Inc. Stress relieving through-silicon vias
JP5846185B2 (ja) * 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP6292868B2 (ja) * 2013-12-26 2018-03-14 矢崎総業株式会社 一括成形モジュール
JP6273873B2 (ja) * 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
US9455214B2 (en) 2014-05-19 2016-09-27 Globalfoundries Inc. Wafer frontside-backside through silicon via
JP2016072433A (ja) * 2014-09-30 2016-05-09 大日本印刷株式会社 貫通電極基板及びその製造方法
US20160219704A1 (en) * 2015-01-28 2016-07-28 Rf Micro Devices, Inc. Hermetically sealed through vias (tvs)
US10593562B2 (en) 2015-04-02 2020-03-17 Samtec, Inc. Method for creating through-connected vias and conductors on a substrate
WO2016161434A1 (en) 2015-04-02 2016-10-06 Nanopac Technologies, Inc. Method for creating through-connected vias and conductors on a substrate
JP6596906B2 (ja) * 2015-04-30 2019-10-30 大日本印刷株式会社 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
JP6044697B2 (ja) * 2015-11-20 2016-12-14 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP6645173B2 (ja) * 2015-12-22 2020-02-14 セイコーエプソン株式会社 貫通配線、液体噴射ヘッド、貫通配線の製造方法、ｍｅｍｓデバイスの製造方法及び液体噴射ヘッドの製造方法
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
JP6372546B2 (ja) * 2016-11-15 2018-08-15 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US10359565B2 (en) 2017-02-07 2019-07-23 Nokia Of America Corporation Optoelectronic circuit having one or more double-sided substrates
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
DE102017213631A1 (de) * 2017-08-07 2019-02-07 Robert Bosch Gmbh Mikromechanische Vorrichtung und entsprechendes Herstellungsverfahren
JP7032148B2 (ja) * 2018-01-17 2022-03-08 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US12009225B2 (en) 2018-03-30 2024-06-11 Samtec, Inc. Electrically conductive vias and methods for producing same
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
JP6642642B2 (ja) * 2018-07-12 2020-02-05 大日本印刷株式会社 貫通電極基板
US11456234B2 (en) 2018-08-10 2022-09-27 Frore Systems Inc. Chamber architecture for cooling devices
US12089374B2 (en) 2018-08-10 2024-09-10 Frore Systems Inc. MEMS-based active cooling systems
KR20210127188A (ko) 2019-02-21 2021-10-21 코닝 인코포레이티드 구리-금속화된 쓰루 홀을 갖는 유리 또는 유리 세라믹 물품 및 이를 제조하기 위한 공정
CN113261093B (zh) * 2019-03-12 2024-04-16 爱玻索立克公司 半导体封装用基板及其制备方法以及半导体装置
US11802554B2 (en) 2019-10-30 2023-10-31 Frore Systems Inc. MEMS-based airflow system having a vibrating fan element arrangement
US11796262B2 (en) 2019-12-06 2023-10-24 Frore Systems Inc. Top chamber cavities for center-pinned actuators
JP7333417B2 (ja) 2019-12-17 2023-08-24 フロー・システムズ・インコーポレーテッド 閉じたデバイスおよび開いたデバイスのためのｍｅｍｓベース冷却システム
US12033917B2 (en) 2019-12-17 2024-07-09 Frore Systems Inc. Airflow control in active cooling systems
JP6992797B2 (ja) * 2019-12-26 2022-01-13 大日本印刷株式会社 貫通電極基板
JP7294394B2 (ja) * 2019-12-26 2023-06-20 大日本印刷株式会社 貫通電極基板
CN111960376B (zh) * 2020-07-21 2024-08-23 上海集成电路研发中心有限公司 一种mems支撑和电连接孔结构及制备方法
CN114080100A (zh) * 2020-08-21 2022-02-22 欣兴电子股份有限公司 线路板及其孔洞的形成方法
TWI756788B (zh) 2020-08-21 2022-03-01 欣興電子股份有限公司 線路板及其孔洞形成方法
TWI836267B (zh) * 2020-09-16 2024-03-21 美商弗瑞歐系統有限公司 致動器、冷卻系統及冷卻發熱結構之方法
EP4222379A1 (en) 2020-10-02 2023-08-09 Frore Systems Inc. Active heat sink

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
JPH0567024U (ja) * 1992-02-18 1993-09-03 株式会社三協精機製作所 磁電変換素子
JP2756223B2 (ja) * 1993-07-02 1998-05-25 株式会社三協精機製作所 基板の貫通電極
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP4626919B2 (ja) * 2001-03-27 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4020367B2 (ja) * 2001-04-17 2007-12-12 株式会社ルネサステクノロジ 半導体装置の製造方法
US20020190015A1 (en) * 2001-06-13 2002-12-19 Dietrich Craig J. Tool organizer
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
CN1280881C (zh) * 2002-03-25 2006-10-18 华邦电子股份有限公司 深亚微米mos装置及其制造方法
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3580803B2 (ja) * 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
JP2004289071A (ja) * 2003-03-25 2004-10-14 Seiko Epson Corp 配線基板及びその製造方法、半導体装置、電子デバイス並びに電子機器
US9530857B2 (en) 2003-06-20 2016-12-27 Tessera Advanced Technologies, Inc. Electronic device, assembly and methods of manufacturing an electronic device including a vertical trench capacitor and a vertical interconnect
TWI237884B (en) * 2004-01-09 2005-08-11 Ind Tech Res Inst Microelectronic thermoelectric device and method of manufacture
JP2006012889A (ja) * 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
JP4353861B2 (ja) 2004-06-30 2009-10-28 Ｎｅｃエレクトロニクス株式会社 半導体装置
US20060278997A1 (en) * 2004-12-01 2006-12-14 Tessera, Inc. Soldered assemblies and methods of making the same
TWI389205B (zh) * 2005-03-04 2013-03-11 Sanmina Sci Corp 使用抗鍍層分隔介層結構
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP2008153352A (ja) * 2006-12-15 2008-07-03 Seiko Epson Corp 半導体装置とその製造方法、および電子機器

Also Published As

Publication number Publication date
TWI463629B (zh) 2014-12-01
US8871641B2 (en) 2014-10-28
CN101785103A (zh) 2010-07-21
TW200910569A (en) 2009-03-01
ATE545152T1 (de) 2012-02-15
WO2009005462A1 (en) 2009-01-08
EP2165362A4 (en) 2010-12-29
US8338957B2 (en) 2012-12-25
EP2165362B1 (en) 2012-02-08
KR20100047251A (ko) 2010-05-07
ES2386008T3 (es) 2012-08-07
US20130164935A1 (en) 2013-06-27
KR101465709B1 (ko) 2014-11-27
US20100133697A1 (en) 2010-06-03
DK2165362T3 (da) 2012-05-29
CA2692595A1 (en) 2009-01-08
JP2010532562A (ja) 2010-10-07
CN101785103B (zh) 2011-12-28
EP2165362A1 (en) 2010-03-24

Similar Documents

Publication Publication Date Title
JP5550076B2 (ja) 低抵抗のウエハ貫通ビア
JP5313903B2 (ja) 誘電体薄膜を用いたウエハ貫通電気相互接続及びその他構造の形成
US8742588B2 (en) Method for making via interconnection
KR101114202B1 (ko) 도전성 비아 제조 및 충전 방법과 그렇게 형성된 도전성 비아
JP4919984B2 (ja) 電子デバイスパッケージとその形成方法
US9130016B2 (en) Method of manufacturing through-glass vias
US8080876B2 (en) Structure and method for creating reliable deep via connections in a silicon carrier
KR20230024339A (ko) 금속 도금된 관통 유리 비아의 부동태화를 위한 재료 및 방법
WO2022066250A1 (en) Wafer-level integrated micro-structured heat spreaders
JP2013051269A (ja) 貫通配線基板および貫通配線基板の製造方法
CN101207071A (zh) 制作金属互连线及其金属间介电层的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140303

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140514

R150 Certificate of patent or registration of utility model

Ref document number: 5550076

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250