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Die Erfindung betrifft einen Wafer mit einer -Durchkontaktierung, wobei der Wafer eine Haupterstreckungsebene aufweist und der Wafer zur Durchkontaktierung eine vom Wafer umschlossene Leiterbahn umfasst. Dabei erfüllt die Leiterbahn den Zweck, eine erste Kontaktstelle an der Oberfläche des Wafers mit einer zweiten Kontaktstelle an der Oberfläche des Wafers elektrisch leitend zu verbinden. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung eines Wafers mit einer Durchkontaktierung. Solch eine Durchkontaktierung ist beispielsweise aus der Druckschrift
US 2009 294 916 A1 bekannt und stellt eine vielversprechende Möglichkeit dar, übereinander angeordnete integrierte Schaltkreise bzw. Chips elektrisch leidend miteinander zu verbinden. Das platzsparende vertikale Anordnen von integrierten Schaltkreisen bildet die Grundlage neuer Verpackungsstrategien von Chips, wie z.B. der 3D-Integration (3D-IC), mit der höhere Funktionalitäten der integrierten Schaltungen bei gleicher Gehäusegrundfläche erreicht werden können. Dabei trägt die elektrisch leitende Verbindung über
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Durchkontaktierungen maßgeblich dazu bei, dass Schaltkreise aus unterschiedlichen Ebenen miteinander elektrisch leitend verbunden werden können, ohne das Ausmaß bzw. die Dimensionierung der gestapelten Chipanordnung zu vergrößern.
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Dabei kann der Wafer mit Durchkontaktierung nicht nur als passiver Wafer zur elektrischen Verbindung dienen, d.h. als Interposer fungieren, sondern es besteht auch die Möglichkeit, dass der Wafer mit der Durchkontaktierung eine oder mehrere elektrische Strukturen, insbesondere elektrische Schaltkreise, aufweist. Typischerweise bestehen Wafer und Durchkontaktierung aus verschiedenen Materialien mit unterschiedlichen Temperaturabhängigkeiten hinsichtlich ihrer räumlichen Ausdehnung. Dadurch kann es bei Temperaturwechseln zu einem partiellen bzw. vollständigen Ablösen der Leiterbahn vom Wafer kommen, wobei das vollständige Ablösen sogar dazu führen kann, dass die Leiterbahn die beiden Kontaktstellen nicht mehr leitend miteinander verbinden kann.
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Aufgabe der vorliegenden Erfindung ist es, einen Wafer mit einer Durchkontaktierung zur Verfügung zu stellen, der den genannten Nachteil nicht aufweist.
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Offenbarung der Erfindung:
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Die Aufgabe wird gelöst durch einen Wafer mit einer Durchkontaktierung, wobei der Wafer eine Haupterstreckungsebene aufweist und der Wafer zur Durchkontaktierung eine vom Wafer umschlossene Leiterbahn umfasst, wobei die Leiterbahn eine erste Kontaktstelle an der Oberfläche des Wafers leitend mit einer zweiten Kontaktstelle an der Oberfläche des Wafers verbindet, und wobei die Leiterbahn in einer senkrecht zur Haupterstreckungsebene verlaufenden Richtung formschlüssig mit dem Wafer verbunden ist. Üblicherweise besteht die Leiterbahn bevorzugt aus einem leitenden Material, während der Wafer aus einem nichtleitenden Material besteht.
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Es ist dabei insbesondere vorgesehen, dass der Wafer mit der Durchkontaktierung als passiver Wafer zur elektrischen Verbindung dient. In einer alternativen Ausführungsform umfasst der Wafer eine oder mehrere elektrische Strukturen, insbesondere elektrische Schaltkreise.
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An jeweils einem Ende der Leiterbahn befinden sich die erste Kontaktstelle bzw. die zweite Kontaktstelle. An die erste Kontaktstelle und die zweite Kontaktstelle werden üblicherweise elektrische Bauteile, insbesondere integrierte Schaltungen, angeschlossen. Es ist aber auch vorstellbar, dass ein Teil einer elektrischen Spannungsversorgung (z.B. zum Betrieb eines integrierten Schaltkreises) oder Ähnliches an die erste Kontaktstelle oder die zweite Kontaktstelle angeschlossen wird.
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Die formschlüssige Verbindung von Wafer und Durchkontaktierung entlang der senkrecht zur Haupterstreckungsebene verlaufenden Richtung, ermöglicht eine Verankerung/Verkrallung der Leiterbahn im Wafer. Durch die mechanische Verkrallung wird in vorteilhafter Weise der elektrische Kontakt verbessert. Darüber hinaus erhöhen sich die Stabilität und die Zuverlässigkeit der Durchkontakte, d.h. der Leiterbahn, gegenüber Temperaturänderungen.
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Vorzugsweis verlaufen durch einen Wafer mehrere Leiterbahnen. Dadurch können in vorteilhafterweise mehrere elektrische Bauteile (, insbesondere integrierte Schaltungen,) zwischen denen der Wafer angeordnet ist, miteinander elektrisch leitend verbunden werden.
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In einer besonderen Ausführungsform wird die Formschlüssigkeit in eine senkrecht zur Haupterstreckungsebene verlaufenden Richtung dadurch realisiert, dass der sich parallel zur Haupterstreckungsebene erstreckende Querschnitt der Leiterbahn entlang der senkrecht zur Haupterstreckungsebene verlaufenden Richtung mindestens einmal zunimmt und abnimmt.
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In einer besonders bevorzugten Ausführungsform sind die erste Kontaktstelle und die zweite Kontaktstelle sich im Wesentlichen gegenüberliegend angeordnet. Diese Ausführungsform erlaubt es, die beiden entlang der senkrecht zur Haupterstreckungsebene verlaufenden Oberflächen des Wafers mit eine möglichst kurzen Leiterbahn zu verbinden. Dadurch wird der Materialbedarf an notwendigem Leiterbahnmaterial in vorteilhafter Weise reduziert.
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In einer weiteren besonders bevorzugten Ausführungsform weist die Leiterbahn ihren größten Querschnitt parallel zur Haupterstreckungsebene an der ersten Kontaktstelle und/oder zweiten Kontaktstelle auf. Dies erleichtert in vorteilhafter Weise den Anschluss von elektrischen Bauteilen, da ihre Platzierung (entlang einer parallel zur Haupterstreckungsebene verlaufenden Richtung) dadurch ein wenig Spiel haben kann.
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In einer weiteren Ausführungsform weist die Leiterbahn ihren größten Querschnitt parallel zur Haupterstreckungsebene zwischen der ersten Kontaktstelle und der zweiten Kontaktstelle auf.
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In einer weiteren bevorzugten Ausführungsform besteht der Wafer aus Silizium und die Leiterbahn aus Kupfer. Dabei ist es von Vorteil, dass einerseits das im Wesentlichen elektrisch isolierende Silizium kompatibel ist mit den meisten Ätzverfahren und Kupfer ein Material mit einer hohen Leitfähigkeit ist.
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Ein weiterer Gegenstand der vorliegende Erfindung ist ein Verfahren zur Herstellung eines Wafers, wobei der Wafer eine Haupterstreckungsebene aufweist und der Wafer zur Substrat-Durchkontaktierung eine vom Wafer umschlossene Leiterbahn umfasst, wobei die Leiterbahn eine erste Kontaktstelle an einer ersten Seitenfläche des Wafers leitend mit einer zweiten Kontaktstelle an einer der ersten Seitenfläche gegenüberliegenden zweiten Seitenfläche des Wafers verbindet, wobei die Leiterbahn in einer senkrecht zur Haupterstreckungsebene verlaufenden Richtung formschlüssig mit dem Wafer verbunden ist, wobei in einem ersten Verfahrensschritt eine Öffnung im Wafer erzeugt wird, vorzugsweise durch ein Ätzverfahren bzw. eine Ätzstrategie, insbesondere durch ein reaktives Ionentiefätzen (d.h. Ätzprozess und Passivierung wechseln sich ab). Dabei wird eine solche Ätzstrategie, möglicherweise aus mehreren unterschiedlichen Ätzschritten bestehend, gewählt, durch die der parallel zur Haupterstreckungsebene verlaufende Querschnitt der Öffnung in einer senkrecht zur Haupterstreckungsebene verlaufenden Richtung abnimmt und zunimmt. Weiterhin ist es vorgesehen, dass in einem zweiten Verfahrensschritt, vorzugsweise in einem Galvanisierungsprozess, ein leitendes Material in der Öffnung angeordnet wird.
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Auf diese Weise lässt sich ein Wafer mit einer Durchgangskontaktierung realisieren, der die vorteilhaften Merkmale des ersten Hauptanspruchs aufweist. Dabei wird beim Verfahren zur Herstellung in vorteilhafter Weise auf einfache Mittel zurückgegriffen, die keiner (für das Verfahren benötigten) zusätzlichen Vorrichtungen bedarf.
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Zusätzlich können nach dem ersten und dem zweiten Verfahrensschritt die Oberflächen des Wafer runtergeschliffen und poliert werden, wodurch sich in vorteilhafter Weise besonders dünne Wafer ergeben.
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Kurze Beschreibung der Zeichnungen
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Es zeigen
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1 einen Ausschnitt aus einem Wafer mit zwei Durchkontaktierungen wie sie aus dem Stand der Technik bekannt sind,
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2 einen Ausschnitt aus einem Wafer mit zwei Durchkontaktierungen gemäß einer ersten erfindungsgemäßen Ausführungsvariante und
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3 einen Ausschnitt aus einem Wafer mit zwei Durchkontaktierungen gemäß einer zweiten erfindungsgemäßen Ausführungsvariante.
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Ausführungsformen der Erfindung:
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In den verschiedenen Figuren sind gleich Teile stets mit den gleichen Bezugszeichen versehen und werden daher in der Regel nur einmal benannt.
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1 zeigt einen Ausschnitt aus einem Wafer 2 mit Durchkontaktierungen 3, wobei der Ausschnitt zwei Durchkontaktierungen 3 gemäß dem Stand der Technik aufweist. Der Wafer 2, vorzugsweise eine Silizium-Wafer, weist eine Haupterstreckungsebene auf, wobei es üblicherweise vorgesehen ist, dass der Wafer zwischen mindestens zwei elektrischen Bauteilen/Teilchips angeordnet ist. Die Durchkontaktierung 3 wird durch eine Leiterbahn, vorzugsweise aus Kupfer, realisiert, die es gestattet das eine erste Kontaktstelle 4 an der Oberfläche des Wafers mit einer zweiten Kontaktstelle 5 auf der gegenüberliegenden Seite elektrisch leitend verbunden werden kann. Dadurch kann beispielsweise ein erster integrierter Schaltkreis an die erste Kontaktstelle 4 angeordnet und ein zweiter integrierter Schaltkreis an die zweite Kontaktstelle angeordnet werden. Damit wird der erste integrierte Schaltkreis mit dem zweiten integrierten Schaltkreis über die Durchkontaktierung elektrisch leitend verbunden. Die 1 zeigt, dass die Grenzfläche zwischen Leiterbahn und isolierendem Wafer im Wesentlichen senkrecht zur Haupterstreckungsebene verläuft und keine Strukturierungen aufweist.
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Eine solche Durchkontaktierung gemäß dem Stand der Technik erweist sich als nachteilhaft, weil sich die Materialien, aus denen Wafer und Leiterbahn bestehen, bei einer Temperaturerhöhung unterschiedlich stark ausdehnen. Dadurch kann es nach einem (, insbesondere nach mehreren) Temperaturwechseln, dazu kommen, dass sich die Leiterbahn vom isolierenden Wafer ablöst und damit die Zuverlässigkeit der Durchkontaktierung nicht weiter gewährleistet werden kann.
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2 zeigt einen Ausschnitt aus einem Wafer 2 mit zwei Durchkontaktierungen 3 gemäß einer zweiten erfindungsgemäßen Ausführungsvariante. Die Durchkontaktierungen d.h. die Leiterbahn zeichnet sich dadurch aus, dass die Grenzfläche zwischen Leiterbahn und isolierendem Wafer im Wesentlichen senkrecht zur Haupterstreckungsebene verläuft und eine erste Strukturierung aufweist. Dabei sorgt diese erste Strukturierung dafür, dass die Leiterbahn formschlüssig in eine senkrecht zur Haupterstreckungsebene verlaufende Richtung mit dem Wafer 2 verbunden ist, indem sich der in einer parallel zur Haupterstreckungsebene verlaufende Querschnitt der Leiterbahn 3 mehrfach seine Größe verändert. Diese Modulation des Querschnitts verankert die Leiterbahn 3 im Wafer 2 in vorteilhafter Weise.
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3 zeigt einen Ausschnitt aus einem Wafer 2 mit zwei Durchkontaktierungen 3 gemäß einer zweiten erfindungsgemäßen Ausführungsvariante. Die Durchkontaktierungen d.h. die Leiterbahn 3 zeichnet sich dadurch aus, dass die Grenzfläche zwischen Leiterbahn 3 und isolierendem Wafer 2 im Wesentlichen senkrecht zur Haupterstreckungsebene verläuft und eine zweite Strukturierung aufweist. Dabei sorgt diese Strukturierung dafür, dass die Leiterbahn 3 formschlüssig in eine senkrecht zur Haupterstreckungsebene verlaufende Richtung mit dem Wafer 2 verbunden ist. Insbesondere zeichnet sich diese Ausführungsform dadurch aus, dass sich der Querschnitt der Leiterbahn 3 in einer Ebene parallel zur Haupterstreckungsebene mehrfach ändert, wobei der Querschnitt an der ersten Kontaktstelle 4 und der zweiten Kontaktstelle 5 am größten ist. Dadurch wird in vorteilhafter Weise eine größere Kontaktfläche realisiert, so dass die Platzierung des elektrischen Bauteil hinsichtlich der Kontaktstelle auf den Wafer nicht mit allerhöchster Präzession erfolgen muss, sondere ein wenig Spiel haben kann.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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