JP4919984B2 - 電子デバイスパッケージとその形成方法 - Google Patents

Description

本発明は、一般的にはマイクロ加工技術に関し、詳しくは、電子デバイスパッケージとその形成方法に関する。本発明は、例えば、光電子デバイス、ＩＣまたはＭＥＭＳデバイスなどの電子デバイスを１つ以上含んでいる密封パッケージの電子産業に応用される。

例えば、集積回路（ＩＣ）、光電子デバイス、微小電気機械システム（ＭＥＭＳ）などの電子デバイスを含んでいる密封されたチップスケールパッケージとウエハレベルパッケージが知られている。このようなパッケージは多くの場合、ベース基体と蓋の間に形成されて密封された封入体積を包含しており、この封入体積中に電子デバイスが配置されている。このパッケージは、封入されたデバイスを閉じこめ、パッケージの外部の環境中に存在する汚染物質や水蒸気から、封入されたデバイスの保護を提供する。パッケージ中に汚染物質や水蒸気が存在すると、例えば、金属部分の腐食や、光電子デバイス、光ＭＥＭＳおよび他の光部品の場合における光学的損失などの問題が発生しかねない。加えて、このようなパッケージは時として、正しく動作させるためにまたはそのデバイスの所望の寿命を達成するために、真空または管理された環境下で密封される。

パッケージ中に封入された電子デバイスと、外界との間の電気的接続性を提供するためには、パッケージの内部と外部との間に電気的貫通接続が必要である。密封パッケージのためのさまざまなタイプの電気的貫通接続が開示されている。例えば、シェレル（Ｓｈｅｒｒｅｒ）らによる米国特許出願公開第２００５／０１１１７９７Ａ１号には、導電性のビア（ｖｉａ）を密封された光電子パッケージで用いることが開示されている。光電子デバイスは、例えばケイ素基板などの基体上に配置されて、蓋を基体に取り付けて密封体積中に同封される。導電性ビアは、該基体を突き抜けて延長し、デバイスに電気的接続性を提供する。上記の公開出願の例示されたビア形成プロセスでは、ビアを一方の側から基体の厚さ全体を突き抜けて窒化ケイ素膜までエッチングし、このビアを金属化し、該窒化物はパターニ化されかつ除去され、及びビアを最上面にまで接続して、密封した電気的ビアを作成する。ビアの達成可能な最小サイズは一般に、ビアのエッチングプロセスのアスペクト比と基体の厚さによって制限される。

電子デバイスパッケージ内に高密度で詰め込まれた金属化ビアを形成する能力を有することが望ましい。このようにすれば、縮小された形状を有するパッケージを提供することが可能である。これによって、ウエハレベルプロセス（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓ）においてウエハ上に形成され得るパッケージの数を増やすことが可能となるという付加利益がもたらされ、それにより製造コストが軽減される。その上、ビアのサイズの減少が、このビアの構造に関連する寄生インダクタンスおよび／またはキャパシタンスを減少させることに役立ち得、それによりマイクロ波周波数でのビア性能が向上される。

国際公開第２００６／０９７８４２号には、前記ウエハレベルで行われる、光電子デバイスやＭＥＭＳデバイスなどの半導体部品を収納するための比較的薄いパッケージを製造する技術が開示されている。この文献では、一実施形態において、貫通接続金属化が提供されかつ裏側にウエハ薄層化技術を含む、同じウエハ上に取り付けられたまたは同じウエハにより集積されたマイクロ部品が開示されている。ケイ素／酸化物／ケイ素型ウエハがこのプロセスでは用いられる。ウエハのデバイス側のケイ素から酸化物のエッチングがストップされる層までマイクロビアが形成される。マイクロ部品が、マイクロビア間のデバイス側上の領域に取り付けられ、半導体またはガラスの蓋ウエハが最初のウエハに結合され、これで、このマイクロ部品がこの２つのウエハにより画定される領域内に収納されるようにする。ウエハを結合した後、薄層化プロセスが最初の層の裏側のケイ素層に対して実行される。
米国特許出願公開第２００５／０１１１７９７号明細書 国際公開第２００６／０９７８４２号パンフレット

上記のデバイスと方法はさまざまな欠点を有する。ビア並びに精密マイクロ電子機器、例えば、伝送ライン、薄膜パターン化された半田やキャパシタなどの精密マイクロ電子機器を国際公開第２００６／０９７８４２号におけるようにウエハのデバイス側上に含んでいるウエハの場合、精密リソグラフィと精密パターン化が必要となる。精密リソグラフィでは、薄いフォトレジストがコーティングされ、適切に露光されかつパターン化され得る平面またはほぼ平面の表面が求められる。ウエハの前面上にマイクロ電子機器を形成するより先に、ビアを同じ前面上からエッチングする場合及び同じ前面上に作成する場合、このビアがこのウエハ上でのフォトレジストの適切なスピンコーティングの妨げとなる。その結果、多くの場合、粗末な被覆性及び不整合なパターン化をもたらすこととなる。例えばフォトレジストを噴霧する方法及びフォトレジストを電気メッキする方法などの方法が用いられてきた。しかしながら、前者の方法ではレジストの厚さに一貫性がなくなり、後者の方法では厚さが比較的大きくなってしまうため、これらの方法では、必要とされる高精度パターン化が不可能である。これは、高い産出高でＲＦ伝送ラインや抵抗体などの精密な機能物のパターン化を特に困難もしくは不可能にする。

ウエハの前面上でマイクロ電子機器を作成した後に、同じ面から、またはこの面上にビアを製造する場合、このマイクロ電子機器は、このビアを形成するために用いられる処理に耐えなければならない。異方的にエッチングされるビアの場合、これは、典型的に、２０分から数時間にわたって攻撃的なアルカリ性エッチに曝されことになり、多くの場合アルカリ性エッチは、マイクロ電子機器で用いられる物質、例えば、半田に用いられる錫、抵抗体で用いられるＮｉ−ＣｒやＴａＮ、及び接着層の形成でしばしば用いられるチタンなどの物質を攻撃する。加えて、マイクロ電子機器の生産で必要とされる多くの処理工程の後でビアを作成すると、産出高が不充分な場合に大幅なコストが生じ得る。

したがって、当該技術分野において、最新技術に伴う１以上のかかる問題を解決する改良された電子デバイスパッケージ及びその形成方法の必要性が存在する。

本発明の第１の態様による電子デバイスパッケージは、第１面と該第１面の反対側の第２面とを有する基体を含む。第２面は、その中に局所的に薄くなった領域を有する。この局所的に薄くなった領域中の導電性ビアは、基体を通って第１面まで延長している。電子デバイスは基体の第１面上に取り付けられる。この電子デバイスは、導電性ビアに電気的に接続される。フレックス回路が、局所的に薄くなった領域中に少なくとも部分的に配置され、かつ導電性ビアに電気的に接続される。

本発明のさらに別の態様によれば、電子デバイスパッケージを形成する方法は（ａ）第１面と該第１面の反対側の第２面とを有する基体を提供する工程と；（ｂ）基体の一部分を前記第２面から薄くして、第２面中に局所的に薄くなった領域を形成する工程と；（ｃ）基体を通って第１面に延長するビアを局所的に薄くなった領域中に形成する工程と；（ｄ）前記ビアを金属化する工程と；（ｅ）電子デバイスを前記基体の第１面上に取り付ける工程であって、電子デバイスが導電性のビアに電気的に接続される工程と；（ｆ）前記局所的に薄くなった領域に少なくとも部分的に配置され、かつ導電性のビアに電気的に接続されたフレックス回路を提供する工程；を含む。

この電子デバイスパッケージとその形成方法において、基体は、例えば半導体（例えば単結晶ケイ素など）を含み、及びシリコンウエハもしくはシリコン−オン−インシュレーター（ＳＯＩ）ウエハまたはその一部という形をとり得る。この電子デバイスは、電子デバイスパッケージ中に密封され得る。１以上の導電性ビア（典型的には複数の導電性ビア）は、局所的に薄くなった領域中に形成される。この局所的に薄くなった領域は、基体の第１の縁にまで延長させてもよく、こうすると、局所的に薄くなった領域中に少なくとも部分的に配置されかつ導電性ビアに電気的に接続されるフレックス回路の提供を可能となり好都合である。蓋を第１面の上に提供して、電子デバイスを封入する密閉された体積を形成してもよい。本発明の例示の態様では、ウエハを局所的に薄くして、基体の同じ側から、複数のビアがこの局所的に薄くなった領域中に形成される。電子デバイスパッケージは、ウエハレベルで形成すると利点があり得、このウエハは、電子デバイスパッケージを各々が含む複数のダイ（ｄｉｅ）を有している。

本発明の他の特徴及び利点は、以下の記載、特許請求の範囲および添付の図面を読めば当業者には明らかとなる。

本発明は、電子デバイスパッケージを形成する改良された方法並びにこれによって形成することができる電子デバイスパッケージを提供する。このパッケージは、その表面に局所的に薄くなった領域を有する基体と、局所的に薄くなった領域中の、基体を通って延長する導電性ビアとを含む。電子デバイスが導電性ビアに電気的に接続される。電子デバイスは、局所的に薄くなった領域と導電性ビアが形成される表面とは反対側の基体表面上に配置され得る。あるいは、電子デバイスは、ビアを含んでいる基体に密封する蓋を形成する別個の基体上に配置され得る。ビアは電子デバイスに電気的に接続される。

本明細書で用いる「マイクロ構造体」は、必ずしもウエハレベルではないが、マイクロ加工プロセスやナノ加工プロセスで形成される構造体のことであり、「ウエハレベル」とは複数のダイが形成される任意の基体により行うプロセスのことであるが、このようなダイには、例えば、複数のダイを同じ基体または基体部分を形成する場合には完全なウエハやその一部が含まれる。

本発明による電子デバイスパッケージを形成する方法を図１〜１４を参照して説明するが、図１〜１４は、本発明による例示の電子デバイスパッケージを形成するさまざまな段階でのその断面図を示している。

図１に示すように、基体４が提供される。この基体は、第１（デバイス面の、または表の）面８と、該第１面の反対側の第２（裏側の）面１０を有する。基体４は、電子デバイスのパッケージングで用いられるのに適した任意の材料、例えば半導体材料、金属、セラミック及びガラスなどから形成され得る。典型的に、基体の材料には、単結晶ケイ素などの単結晶半導体材料、シリコン−オン−インシュレーターまたはケイ素ゲルマニウム基体が含まれる。この基体は、単一の構成要素、または、より典型的には複数のダイのような複数の同じ構成要素を形成することが可能な寸法の基体であり得る。典型的に基体は、複数のダイを有するウエハという形態である。この例示の方法では、＜１００＞両面研磨シリコンウエハを基体として提供する。このウエハの厚さは、約５２５±２５μであれば好都合であり、かつ抵抗率は、典型的には、高周波用途の場合には１０００オーム−ｃｍより大きいが、これより低い抵抗率も用いられ得る。

ハードマスクとして用いるために、及び場合によっては基体とその上に配置される導線や電子デバイスなどの電気的構造体との間を電気的に隔離するために、基体またはその一部の前面及び裏面上に１つ以上のハードマスク層が提供され得る。典型的には、このハードマスク層は、例えば、スピンオンガラス、酸窒化ケイ素及び二酸化チタンをはじめとする、低ストレス窒化ケイ素、ドープおよび非ドープの酸化ケイ素から選ばれた誘電体層である。このような誘電体層は公知の技術、例えばプラズマ化学気相堆積（ＰＥＣＶＤ）や低圧化学気相堆積（ＬＰＣＶＤ）、スパッタリングやイオンビーム堆積法などの物理的気相堆積（ＰＶＤ）、スピンコーティング、陽極酸化、熱酸化法などの技術によって形成され得る。誘電体層の厚さは、例えば個々の材料や後続のプロセスの条件などの要因に依存する。誘電体層の典型的な厚さは、１００〜２５０ナノメートル（ｎｍ）である。この例示の方法において、低ストレスＬＰＣＶＤ窒化ケイ素層は、例えば２００〜５００ｎｍ（例えば２００〜２５０ｎｍなど）の厚さで、基体の第１と第２面上に提供される。

基体の裏面１０上に配置された第１のハードマスク層１２は、典型的に標準のリソグラフィ技術とドライエッチング技術を用いてパターン化されて、開口部を形成して下層の基体物質を露出させ、これが次に局所的に薄くされる。パターン化されたフォトレジストまたは他の好適な光画像形成可能な物質を、エッチングマスク１３として基体の裏面１０上に提供し、露光し第１のハードマスク層のこれらの領域を除去する。場合により、結晶配列（ｃｒｙｓｔａｌ ａｌｉｇｎｍｅｎｔ）工程を実行して、正確な結晶学的配列軸を決定し、これで、エッチングされるフィーチャーを要求される精度にまで結晶軸に位置合わせすることが可能となるようにしてもよい。基体の裏面上のエッチングマスク１３の間の露出された第１のハードマスク層１２の領域をドライエッチングで除去して、下層の基体材料を露出させることができる。エッチャントは、例えば、第１のハードマスク層１２の材料によって決まる。窒化ケイ素層を用いているこの例示の方法においては、例えば５０〜５００ｍＴｏｒｒの圧力での、ＣＦ_４や他の好適なフッ素含有エッチャントによるプラズマドライエッチングが典型的である。

図３を参照すると分かるように、その後、例えば、基体中にそれぞれの開口部に対して錐体状ピット１４が形成されるまで第１のハードマスク層１２中の開口部を介して異方性エッチングすることにより基体の裏面１０の露出された領域が薄くされる。図３は、第１のハードマスク層の露出された領域を除去した後で、基体４を局所的に薄くして、かつエッチングマスクを除去することを示している。この異方性エッチングは典型的には、例えば、ＫＯＨやＥＤＰを用いる結晶学エッチングである。典型的には、ピット１４は、基体の前面８から５０〜２５０ミクロンの距離まで伸ばされる。表面全体ではなくて、基体の選択された部分、すなわち部分１５だけが薄くされる。これによって、後続の処理及び取り扱いのための機械的剛性が維持され、破損を回避する助けることを可能とする。これは、例えばボールレンズや他の光学的構成要素などの構成要素を保持するために基体の前面に正確にエッチングされた構造体を作成するために十分な厚さが必要とされるマイクロ光学プラットフォームの場合には特に有益である。かかるエッチングされた構造体は、典型的にビアのためにのみ必要とされる薄くされた領域１５と同じまたはこれより深くエッチングされてもよい。

局所的に薄くされることにより形成された典型的なピット１４は、形状が四角である場合に各辺が０．５〜５ミリメートル（ｍｍ）の底面を有する。局所的に薄くされた領域は、ダイの側壁１つ以上の長さに達し得る。製造において、これらの領域が、ある寸法において、複数のダイに跨ったり、またはウエハ上の全長に渡ったりしてもよい。ピットの反対側の寸法は、必要とするマイクロビアの数と、フレックス回路および／または半田ボールもしくは半田パッドのどちらかを用いてこのマイクロビアを外部から相互接続するために必要とされるスペースとによって決定され得る。＜１００＞ケイ素の場合、錐体状ピット１４の側壁は、異方性ウエットエッチングで作成された場合には｛１１１｝結晶平面表面となる。分かっているピットの深さと側壁の角度とに基づいて、第１のハードマスク層１２中に形成される目標とする開口部のサイズを計算することが可能である。場合によっては、局所的に薄くすることは、機械的な切削もしくはダイシングによって、ドライエッチングによって、またはウエットエッチングとドライエッチングの組み合わせによって実行してもよい。

局所的に薄くする過程において、開口部に隣接している領域において第１のハードマスク層１２が、開口部の側部に窒化物の棚形状（図示せず）が形成される結果となるアンダーカットの状態になる場合がある。ピットの１４の表面を金属化する前に、この窒化物の棚形状を除去して、後続の金属化プロセスの過程におけるシャドーイング（ｓｈａｄｏｗｉｎｇ）の可能性を防止するまたは抑制することが望ましい場合がある。シャドーイングは、棚形状の下方にあるピットの表面の不連続および／または不均一な金属化を招き得る。

窒化物の棚形状は、窒化物の棚形状をエッチングするに十分な圧力（典型的には５０〜１０００ｍＴｏｒｒ）で、例えばＣＦ_４を用いるドライエッチング工程により除去することができる。窒化ケイ素は、エッチングプロセスにおいてフッ素イオン及びその他のフッ素含有種によって化学的に攻撃され得、かつこの圧力は近い範囲にわたって分子を有意に散乱させるに十分高いので、該窒化物の棚形状はその両面がエッチングされる。一方で、他のすべての表面上では窒化ケイ素の１つの表面だけが侵食される。これは、これらが基体の一方の側に結合されているかまたはそれ以外の方法、例えば、エッチングの反応器のプレート／電極に対向することによってシールドされた表面を有するからである。したがって、基体の残っている部分の窒化物を完全に除去することなく、窒化物の棚形状を除去することができる。この棚形状の除去は、他の段階、例えば、さらなる窒化ケイ素コーティングが実施される場合にはそのコーティング後などで実行することもできるが、金属化が確実に連続的に進行するように金属化の前に実施するのが望ましい。例えば、金属化プロセスの過程で有意な散乱がある場合や、窒化物の棚形状が小さ場合や、コンフォーマルな導線の堆積が用いられる場合には、たとえ棚形状が存在していてもこのプロセスは省略してもよい。

局所的に薄くする処理及び任意の棚形状除去処理の後、エッチングマスクは、例えば、エッチングマスクの材料によって決まる公知の剥離技術及び化学反応を用いて除去され得る。

図４を参照するとわかるように、局所的に薄くなった領域１５の表面を絶縁するために、絶縁性材料の第２のハードマスク層１６が基体上に形成される。第２のハードマスク層の材料は典型的には、第１のハードマスク層１２と同じであるが、別のものでもよい。好適な材料、技術および厚さは、第１のハードマスク層に関して上記したとおりである。この例示の方法では、第２のハードマスク層１６は、第１の窒化物層と同じような厚さを持った低ストレス窒化ケイ素層である。第２のハードマスク層を用いて、基体の局所的に薄くなった領域中に形成されるビアを電気的に隔離する。

本ビア形成方法は、ウエットエッチングおよび／またはドライエッチングによって実施されるかとは無関係に、基体のデバイス表面の平面性を高く維持することができ、レジストを正確にコーティングによって及び任意にコンタクトリソグラフィ（ｃｏｎｔａｃｔ ｌｉｔｈｏｇｒａｐｈｙ）によって、基体のデバイス表面上に、続いて取り付けるフィーチャー、導電性配線および配列フィーチャーのパターン化をすることが可能である。加えて、本方法では、任意の金属や半田を適用する前に第２のハードマスクをコーティングして、決まったストレス値を持つ絶縁保護コーティングを有する低ストレス窒化ケイ素及び酸化ケイ素などのＬＰＣＶＤコーティングを用いることを可能とする。

図５を参照すれば分かるように、次に、１つ以上のマイクロビア１８が、基体の局所的に薄くなった領域１５に形成される。このマイクロビアは、フォトリソグラフィによるパターン化技術とエッチング技術とによって形成することができ、ここで、フォトレジストまたは他の好適な光画像形成可能な材料（図示せず）が、第２のハードマスク層１６上の基体の裏面上に提供され、露光され、現像されエッチングマスクを形成し、ここで、局所的にエッチングされた領域中の第２のハードマスク層のビアが形成される領域は露出している。第２のハードマスク層のこの露出領域は、第１のハードマスク材料のエッチングに関して上述したようにエッチングによって除去される。これにより、この局所的に薄くなった領域中の基体の下層領域が露出され、次いで、基体の前面上の第１のハードマスク層１２に至るまでエッチングされる。この基体のエッチングは、第２のハードマスク層１６中の開口部を通じて異方性エッチングによって実行され得る。例示の実施形態における局所的に薄くされた領域の場合と同様にウエット異方性エッチングが実施されかつ＜１００＞ケイ素が基体材料であるときは、マイクロビアの側壁は、｛１１１｝結晶平面を含む。底面における典型的なマイクロビア開口部は、その形状が四角である場合に各辺は２０〜２００ミクロンであり、例えば、４０〜２００ミクロンである。

局所的に薄くさなった領域に関し上述したように、マイクロビアのための好適なマスク開口部の決定は、知られているビアの深さと側壁の角度とに基づいておこなうことができ、所望のマイクロビアディメンジョンを得ることが可能である。基体の同じ側から異方性結晶学エッチングして、局所的に薄くなった領域とマイクロビアを形成する場合、これらのフィーチャーの側壁は同じ方向に先細（ｔａｐｅｒ）にされる。ピット１４とマイクロビアの同じ側をエッチングすることは、例えば、基体の反対側で精密なフィーチャーをパターン化する際の精度をより高められるので望ましい。場合によって、局所的に薄くすることは、ドライエッチングによってまたはウエットエッチングとドライエッチングを組み合わせによって実行することができる。この段階において、マイクロビアを形成する際に用いられるエッチングマスクが、周知の材料と技術を用いてウエハから除去される。その結果、図５に示すような構造体となる。例えばウエットエッチング、例えばフッ化水素酸（ＨＦ）、緩衝ＨＦもしくは燐酸溶液によるウエットエッチング、および／またはドライエッチングによって、ハードマスク層の厚さが基体の裏面から除去される。これは、後の工程で、より大いに寸法の制御を可能にする。図示するデバイス構造体の目的上、第２のハードマスク層１６に対応する厚さを、デバイスから除去される厚さとして示す。

図６に示すように、ピット１４とマイクロビア１８の表面は、例えば第１及び第２のハードマスク層に関連して上述したような厚さで、第３のハードマスク層２０によりコーティングされる。この第３のハードマスクは、完成されたデバイスパッケージ中で電気的隔離をもたらす。この例示の方法では、この第３のハードマスク層２０は、第１及び第２のハードマスク層の厚さと同様の低ストレス窒化ケイ素層である。

マイクロビア１８を次に基体の裏面から金属化することができ、図７に示すような導体２２を形成し得る。この金属化構造体を、例えばシャドーマスク、コンフォーマルリフトオフレジスト、電着レジスト、スプレイコーティングレジストまたはラミネートパターン化レジストによりパターン化する。この金属化構造体は、マイクロビアの底部で露出しているハードマスクの部分を覆い、および基体の前面８に至るまでのマイクロビアの側壁に沿った導電性をもたらす。この金属としては、基体の前面からハードマスク材料が完全にまたは部分的に除去された後で独立して立っていられるようになるに十分な機械的強度を持った金属が選ばれる。この金属化の結果として、マイクロビアの開口を渡る導電性及び密封性が実現され得る。この金属は、例えば、Ｃｒ／Ｎｉ／Ａｕ、ＴｉＷ／ＡｕまたはＴｉ／Ｐｔ／Ａｕであり得る。例えば、２０ｎｍ厚さのＣｒの次に２００ｎｍ厚さのＮｉを積層してその上を５００ｎｍ厚さのＡｕで覆った積層層は、マイクロビアの開口を渡る例えば２０〜３５ミクロンの長さに対して十分な機械的強度を有する。しかしながら、これより薄いまたは厚い層を用いてもよい。加えて、強度を上げるために必要であれば、かかる金属を電気メッキしたり、電気メッキされた金属を蒸着された金属に追加して、より厚くし、これによって、膜を大きくしたり、電流をより増加させたりすることができる。

マイクロビアを基体の裏面から金属化した後のこの時点では、基体の表面はまだ平面状である。マイクロビアの近傍で基体を局所的に薄くすると、大きくされたビア構造体、例えば、基体の厚さ全体を貫通するように延長したビア構造体に伴う寄生による影響を最小化する効果がある。したがって、ビアは、基体の厚さ全体を完全に貫通するように延長しないことが望ましい。同じ側から基体を局所的に薄くし、ビアを微細加工することによって、基体の前面を、マイクロ電子機器フィーチャーを形成するための平面状表面に維持することができ、さらなる利益をもたらす。結果的に、より高価で複雑な処理を基体のデバイス表面上に実行する前に基体にマイクロビアを作成され得る。これは、製造デバイスの経費削減に対して大きな影響を有し得る。またさらに、平面状の基体の前面は、標準的なスピンコーティングされた薄いレジストを用いることを可能にし、かつ精密な画定を必要とするパッケージの重要なフィーチャーを形成するために用いるフォトリソグラフィ技術を用いることを可能にする。このようなフィーチャーとしては、例えば、伝送ラインや薄い膜半田が挙げられる。さらに、平面状表面は、例えばマイクロ光学構成要素、例えばボールレンズのためのピット構造などのマイクロ光学構成要素の場合において必要とされる正確な微細加工を容易にする。

基体の前面を、次に、フォトレジストまたは他の光画像形成可能な材料でコーティングし、パターン化し、平面状の前面からドライエッチングして、図８に示すようにハードマスク層１２、１６、２０を通って下層のマイクロビア金属化物２２に至る開口部２４を形成する。この金属層は、プラズマエッチング技術や他の膜除去技術に対して好適なエッチングストップとして機能することができる。例えば、円形もしくは矩形の穴、格子または他の形状などの任意のパターンを前面のハードマスク材料中に開口することができ、所望により、ハードマスクが機械的安定性をさらに提供することを可能にする。ハードマスク材料は、面及び側壁上の金属が適切にパターン化することができる場合には、マイクロビアに対して複数の導線を許容するようにパターン化されてもよい。典型的には、パターン化と間隔置きを容易にするために矩形または円形形状が用いられ得る。

図９を参照すれば分かるように、基体の平面状の前面を金属化してさまざまなフィーチャーを提供することができ、フィーチャーは例えばデバイスパッケージ内のマイクロビアの金属層２２や電子デバイス２８と電気的に通じる導電性配線２６である。適切な材料が当該技術分野において知られており、例えば、マイクロビア金属化物２２に関連して上述したような材料が含まれる。金属層を、マイクロエレクトロニクス技術分野で周知な方法のなかで、例えば、シャドーマスキング、電着されたレジストにより、またはリフトオフにより、または金属の化学的エッチングによって適用させてパターン化してもよい。金属構造体は、例えば、１以上の金属の蒸着、スパッタリング、ＣＶＤならびに電気化学的メッキおよび無電解化学的メッキなどの１以上を、例えばもし所望の場合はシードプロセス及びパターン化されたマスクを用いるなど、周知技術によって堆積することができる。メッキは、比較的厚い層に対しては特に有用であり得、この層としては、例えば、同一平面上のマイクロ波伝層ラインの作成や金の熱圧着結合のための金バンプの生成に用いられる数ミクロン厚の金層などの、厚い金含有層などが挙げられる。これらの技術の任意の組み合わせが用いられ得る。電子デバイス結合のための半田パッド２７もまた、この時点で形成されてもよい。典型的な半田パッド材料には、例えば、Ａｕ−Ｓｎ共融合金、インジウム、または、その融点と機械的プロセス特性および付着プロセス特性によって選ばれた他の合金が含まれ、かつ典型的な半田パッド材料は、他の金属フィーチャーと関連して本明細書に記載する技術のうちのどれかによって形成され得る。

この時点では、次いでデバイス表面に蓋を結合するための金属製シールリング２９を提供して、電子デバイスに対する密封筐体を提供することも望ましくあり得る。前面に結合される蓋の密封表面とその形状が相補的である金属製シールリングが典型的に用いられるが、ジプトロニクス社（Ｚｉｐｔｒｏｎｉｃｓ，Ｉｎｃ）から販売されているような半田ガラス技術や共有結合技術を用いることも想定される。この目的のため、金属を基体表面および／または蓋上に堆積してもよい。この金属製シールリングは、例えば、接着層、拡散バリアおよび可溶性の金属層を含む金属スタックから形成してもよい。例えば、クロムとチタンは一般的な接着層であり、ニッケル、プラチナおよびＴｉＷは一般的な拡散バリアであり、および金は一般的な可溶性金属である。加えて、このリングには半田が含まれてもよく、例えばこの半田は、蓋密封表面、基体表面またはその双方上での厚さが３〜８ミクロンで、約８０：２０のＡｕ−Ｓｎである。場合によっては、かかる金層をパターン化するかまたはシールリング全体をパターン化してもよく、これで、金属半田が所与の領域中を選択的に流れ、多かれ少なかれ半田を、蓋取り付け工程中に所望次第でウイッキング（ｗｉｃｋｉｎｇ）するようにしてもよい。かかる処理は、変化領域や、トポロジ領域や、表面粗さが大きい領域があり、または例えばパッケージから出ることができる電気的または光学的導波路を覆って密封するようなときに、このような領域での密封のためにより厚い金属半田層が望まれる場合には有用である。

基体の平面状の表面を金属化した後、１つ以上の電子デバイス２８を、予備加工済み電子デバイスの場合には基体表面に結合する。これらの電子デバイスは、例えば、１つ以上の光電子機器、ＩＣデバイスやＭＥＭＳデバイスであり得る。また、この電子デバイスは、少なくとも部分的には基体の一部として形成したり、または、その場で基体上に形成したりすることが可能であると予想される。これは、例えば、ＢＡＷデバイス、マイクロボロメータ焦点面アレイやＲＦスイッチなどのＭＥＭＳデバイス、または、レーザや、光ダイオードや、他の光電子デバイスの場合であり得る。さらに、以下でより詳述するように、電子デバイスをパッケージの蓋に取り付けることができることが予想される。予備加工済みの電子デバイスの場合、従来の技術と材料によって基体に対する結合を実行することができ、例えば、基体の前面上の予備形成済み半田パッド２７に結合したり、デバイスや基体の表面上の半田に取り付けたり、またはエポキシや金バンプの溶融結合を用いたりすることができる。

蓋３０を基体の上面に取り付けて、図１０に示すように電子デバイス２８が収納される密封体積３１を形成することができる。蓋３０は、パッケージの所望の特徴、例えば、気体浸透性、光学特性及び熱膨張係数（ＣＴＥ）に基づいて選択された材料から形成される。この蓋を通して光信号を送信および／受信する光電子機器または光ＭＥＭＳデバイスの場合、一般的には、材料が所望の波長で光学的に透過性であることが望ましい。このような場合に蓋基体のために好適な材料には、例えば、ＳｃｈｏｔｔＢＫ−７（アメリカ、ニューヨーク、エルムスフォード市、ショット北アメリカ社（Ｓｃｈｏｔｔ Ｎｏｒｔｈ Ａｍｅｒｉｃａ、Ｉｎｃ．））、Ｐｙｒｅｘ（アメリカ、ニューヨーク、コーニング市、コーニング社（Ｃｏｒｎｉｎｇ Ｉｎｃ．，））などのガラス、および単結晶ケイ素が挙げられる。この例示のデバイスパッケージでは、蓋は単結晶ケイ素で形成される。

この蓋は、その１以上の内部表面および／または外部表面に、１以上の反射防止用コーティング剤または他の光学的コーティング剤をコーティングすることができる。さらに、他の材料を蓋上に堆積させ、または堆積してパターン化したりすることができ、この他の材料には、例えば、非蒸着性ゲッターなどのゲッターが挙げられる。蓋が光透過性であることが望ましくない場合、非透過性の蓋材料を用いたり、基体と同じ材料を用いたりしてもよい。場合によっては、エッチングしたり、スタンプしたり、多の方法で形成したりした金属が蓋として機能することができる。蓋に用いられる例示の金属にはタンタルがあり、そのＣＴＥはケイ素のそれに近い。

この蓋は、基体の上面の所望の部分を密閉するに十分なサイズである。矩形の蓋のシーリング部分の典型的な長さと幅は、例えば、１〜１５ｍｍのオーダーである。ベース基体の場合のように、蓋の基体はウエハ形態でよく、これで、複数の蓋を同時に製造することが可能となる。その結果得られるベース基体と蓋ウエハをウエハレベルで一緒に組み立てることができ、完全にウエハレベルでの製造プロセスを可能とすることができる。適切な蓋形成技術が当該技術分野で周知であり、前述の米国特許出願広報第ＵＳ２００５０１１１７９７Ａ１号に記載されている。

蓋ウエハをプレ機械加工して、ダイシング後に追加の処理をすることなく、基体ウエハに対して電気的にコンタクトをとることが可能とすることができる。これによって、ウエハレベルでのテストを、個々のパッケージを個片切断する前に実行して、同時に、機械的ストレスと、密封作業後にこのような開口部を作成する後処理作業の経費とを最小化することが可能である。このようなプレ機械加工された蓋ウエハは、ホットモールディング、エッチングおよび／または吹き付け加工などの周知の方法で形成してもよい。これは、電気的接触を表と裏の両面でとることが望まれる場合に役に立つ。さらに、蓋をＳＯＩウエハから作成して、蓋の上面の厚さをよりよく調整することもできる。これは、ヘリウムや他の気体の圧力が密閉体積中に密封されたり、密封されたデバイスがヘリウムや他の気体中で爆破を受けたりしたときに分かる測定可能な隆起を引き起こすような厚さを選択することにより蓋が漏れ電流センサーとして働くようにするのに役立つ。このような場合、蓋は効果的に圧力ゲージと成って、内部で密封された気体に対する正確な漏洩速度や、ある時間期間にわたってパッケージの外部で印加されたヘリウムなどの気体の圧力に対するパッケージの対抗能力を測定する際に助けとなり得る。蓋の曲がり、すなわち、たわみは、例えばワイコ社（Ｗｙｋｏ）やザイゴ社（Ｚｙｇｏ）製などの干渉計で測定可能である。場合によっては、蓋の特定の領域を薄くして、たわみ膜として働くようにしたり、または、エッチングして別の膜材料となるようにしたりしてもよい。

ウエハレベルでの処理の場合、蓋を個別にデバイス基体やウエハ形態で取り付けてもよい。蓋に取り付ける場合、蓋結合材料には、半田ガラスや上述したような金属が挙げられ得る。蓋を密封するプロセスでは、管理された環境下で電子部品を結合した状態で蓋と基体を、例えば、ヘリウム、アルゴン、窒素などの不活性気体でまたは真空中でベークして、存在するあらゆる水分を除去するようにする。次に、圧力を蓋と基体の間に印加して、その部分を、金属半田のリフロー温度にまで加熱する。任意に、この圧力は、このリフロー温度に達した後で印加してもよい。冷却されたときにヘリウムの圧力下でパッケージを密封し、密封された領域の圧力が大気圧よりかなり高くなるようになり利点がある。この技術によって、密封レベルや、パッケージの漏洩速度を密封シール作成後のどの時点でも監視することが可能となる。

ウエハレベルでの製造プロセスの場合、複数のダイとして形成されたデバイスパッケージは、例えば、基体を隣り合ったパッケージ間を通してダイシングすることによって、個片切断される。図１１に示す好適なラインは、これに沿って基体をダイシングして、破線で示すようにパッケージを個片切断するラインでありえる。図示するように、ダイシングは、局所的に薄くされた領域に沿って実行すると利点があるが、その目的とするところは、外部回路、例えば、図１４に示すようなフレックス回路３２との電気的接続性を促進することにある。パッケージの縁の表面が垂直であることが望ましい場合、例えば、図１２に示す破線で示すように、さらにダイシングしてもよい。このような個片切断の結果を図１３に示すが、この図は個片切断の結果得られるパッケージを示している。

デバイスパッケージを個片切断した後、外部デバイスとの電気的接続のための接続を施すことができる。図１４は、この目的のための導電性マイクロビアに対するフレックス回路３２の接続を示す。フレックス回路は一般的にはポリイミド、ＬＣＰまたは他の適切な基体から作成される。フレキシブル回路は、１以上の金属配線（図示せず）を基体材料の上または内部に含んでいる。一般的には、フレキシブル回路は１より多い層からできている。フレックス回路は、基体の裏面から導電性ビアに容易に取り付けることができ、これは、局所的に薄くされた領域のために、そこにアクセスしやすくなっているからである。フレックス回路は、例えば、フレックス回路や基体上で錫系の半田ボールやパターン化された半田によって、半田付けなどの周知の技術によって導電性ビアに取り付けてもよい。図１５は、本発明による例示の電子デバイスパッケージのベース基体の正面図と、局所的に薄くされた領域におけるマイクロビアを上から見た図である。破線の矢印は、図１３の断面図を表している。デバイスの蓋などの基体の上面にあるフィーチャーは図示されていない。５個のマイクロビアとこのビアに至る金属配線が、局所的に薄くされた領域に見受けられるが、これは、パッケージの電子デバイスとの電気的接続をとるためである。

上記の電気パッケージ形成方法に加えて、これに対する変更例が予想される。例えば、図１６〜１９に、マイクロビアが電子デバイスの２つ以上の側面に提供されるさまざまな形成段階における例示の電子デバイスパッケージの断面図を示す。図１６で、２つのマイクロビア１８が電子デバイス取り付け領域３３の両側に示されている。周辺のマイクロビアをいくつでも、基体の上面の金属化物および／またはマイクロ電子部品に接続するように、または、基体表面上にまたは蓋表面上に取り付けられるまたは形成される１つ以上のデバイスに対して電気的接続を施すようにすることが可能であることは明らかである。

図１７に、基体の上面８に取り付けられた電子デバイス２８を示す。この電子デバイスは、例えば、デバイスもしくはウエハ表面に堆積された半田によってまたは技術上周知の他の取り付け方法によって取り付けられ得る。この電子デバイスは、基体ウエハの頂部表面上の金属製配線に対して電気的接続を施すために取り付けられたフリップフロップでもよい。代替例では、これはボールまたはウエッジワイヤで結合するかまたはその組み合わせで結合され得る。電子デバイスは１つしか図示していないが、複数個取り付けてもよいことは明らかである。加えて、このようなデバイスは、上記したように、基体表面に取り付ける代わりに、この上や内部に形成してもよい。

図１８に示すように、上記のような蓋３０を、基体の上面の金属製シールリング２９に取り付けたり、または、上述したように基体上面に別様に結合したりする。典型的には、蓋の結合を含めてこれにまで至るすべての工程は、上記したように、ウエハレベルや格子レベルで実施される。

図１９に、ウエハレベルプロセスの場合における、ダイの個片切断後の図１８のパッケージを示す。フレキシブル回路３２を、図１４を参照して上述したような仕方で、基体の裏面にパターン化された金属製配線によってマイクロビア１８に対する電気的接続を施すため、局所的に薄くされた領域で基体４に取り付ける。このフレックス回路は、図示するようにパッケージに取り付けるための切り出される領域を含んでいたり、または、複数のフレックス回路を１つのパッケージに取り付けたりしてもよい。

任意に、図１８のパッケージ済みデバイスは回路基体に取り付けてもよい。この場合、図１９に示すフレックス回路３２が回路基体材料を表す。この回路基体は、パッケージの厚い領域を含むように切り取られている領域を含んでいたり、または、半田ボールが凹部領域を回路基体に橋渡ししたりしてもよい。さらに別のパッケージ接続の選択には、例えば、リードフレーム、ガルウイングおよび類似物がある。

図２０〜２３に、本発明のさらに別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階を示す。この構造体は、図１３と１９を参照して説明したものと類似しており、基体には凹部領域３４があって、蓋ウエハの一部である蓋３０に対して取り付けられたまたはこの中もしくは上に形成された電子デバイス２８のためのクリアランスとなるようにしている。図２０に、電気配線２６と任意の外部シールリング２９を持った基体４を示す。この場合、この基体は、図２１に示すような半田３６などのパターン化済みの取り付け材料を有している。半田３６が、基体上のマイクロビア１８および配線２６と蓋３０上の電子機器２８間に電気的接続をもたらしている。外部半田３６は一般的には密封材料製のリングであり、このリングは、チップに外接していて、ベースと蓋を、一般的には両者がウエハレベルにある間に、一緒に密封する働きをする。この場合、マイクロビアを含んでいる基体４は薄くなった領域を有するが、この領域には、シールが確実に密封するようにする膜を持っている。このような構造体は、上記の曲げ／たわみ測定可能構造体に類似している。図２２に示すように、ベース基体４と蓋３０は外部シール領域に対して一緒に結合されて密封性を提供し、同時に、内部結合された領域が、基体４上の金属製配線とマイクロビアを蓋３０に取り付けられたまたはこの中もしくは上に形成された電子デバイス２８の関連の電気配線とＩ／Ｏと電気的に接続する電気的接続ポイントとなっている。図１９と類似して、図２３は、ウエハレベルから個片切断した後のパッケージ済みで、また、フレックス回路３２または回路基体に電気的に取り付けられたデバイスを示す。

図２４に、本発明のさらに別の態様に関わる例示の電子デバイスパッケージ基体の正面図を示す。基体４の局所的に薄くなった領域１５を形成する際、この領域の３つの側部上にある基体材料は除去されない。このようにして、基体に対して構造的剛性を追加することが可能である。デバイスの蓋、電子デバイス、金属製配線などの基体上面上のフィーチャーは図示されていない。この例示の基体では、４つのマイクロビア１８とこのビア用の金属製配線２２は、局所的に薄くされた領域で見受けられる。

本発明をその特定の実施形態を参照して詳細に説明したが、クレームの範囲から逸脱することなく、さまざまな変更や修正が可能であり、また、等価例も可能であることが当業者には明らかである。

本発明は、類似の参照番号が類似の特徴機能を示す以下の図面を参照して解説される：
本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の第１の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明に関わる例示の電子デバイスパッケージ基体の正面図と、この基体を部分的に上から見た図である。 本発明の別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明の別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明のさらに別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明のさらに別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明のさらに別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明のさらに別の態様に関わる、例示の電子デバイスパッケージを形成する際のさまざまな段階での断面図である。 本発明のさらに別の態様に関わる例示の電子デバイスパッケージ基体の正面図である。

符号の説明

４ 基体
８ 表面
１０ 裏面
１２ 第１のハードマスク層
１３ エッチングマスク
１４ 錐体状ピット
１５ 薄くなった領域
１６ 第２のハードマスク層
１８ マイクロビア
２０ 第３のハードマスク層
２２ 導体
２４ 開口部
２６ 導電性配線
２７ 半田パッド
２８ 電子デバイス
２９ 金属製シールリング
３０ 蓋
３１ 密封体積
３２ フレックス回路
３３ 電子デバイス取り付け領域
３４ 凹部領域
３６ 半田

Claims (11)

1. 第１面と該第１面の反対側の第２面とを有する基体であって、該第２面がその中に局所的に薄くなった領域を有する基体；
   前記局所的に薄くなった領域中の、前記基体を通って前記第１面まで延長する導電性ビアと；
   前記導電性ビアに電気的に接続される電子デバイスと；
   前記局所的に薄くなった領域中に少なくとも部分的に配置されかつ前記導電性ビアに電気的に接続されるフレックス回路；
   を備える電子デバイスパッケージ。
2. 前記導電性ビアと前記局所的に薄くなった領域のそれぞれがテーパー側壁を含み、前記導電性ビアの側壁のテーパーと前記局所的に薄くなった領域の側壁のテーパーが同じ方向である請求項１に記載の電子デバイスパッケージ。
3. 前記基体が単結晶ケイ素を含む請求項１または２に記載の電子デバイスパッケージ。
4. 前記電子デバイスを密閉する密封体積を形成するための、前記第１面上の蓋をさらに含む、請求項１から３のいずれか一項に記載の電子デバイスパッケージ。
5. 前記電子デバイスが前記蓋に取り付けられる請求項４に記載の電子デバイスパッケージ。
6. 前記電子デバイスが前記電子デバイスパッケージ中に密封される請求項１から５のいずれか一項に記載の電子デバイスパッケージ。
7. 前記局所的に薄くなった領域が前記基体の縁まで延長する請求項１から６のいずれか一項に記載の電子デバイスパッケージ。
8. 前記電子デバイスが光電子デバイスである請求項１から７のいずれか一項に記載の電子デバイスパッケージ。
9. 複数のダイを有する基体を含むウエハレベル電子デバイスパッケージであって、それぞれの前記ダイが、請求項１から８のいずれか一項に記載の電子デバイスパッケージを含む、ウエハレベル電子デバイスパッケージ。
10. 電子デバイスパッケージを形成する方法であって：
    （ａ）第１面と該第１面の反対側の第２面とを有する基体を提供する工程と；
    （ｂ）前記基体の一部分を前記第２面から薄くして、前記第２面中に局所的に薄くなった領域を形成する工程と；
    （ｃ）前記基体を通って前記第１面に延長するビアを前記局所的に薄くなった領域中に形成する工程と；
    （ｄ）前記ビアを金属化する工程と；
    （ｅ）導電性のビアに電気的に接続される電子デバイスを提供する工程と；
    （ｆ）前記局所的に薄くなった領域に少なくとも部分的に配置され、かつ導電性のビアに電気的に接続されたフレックス回路を提供する工程；
    を含む方法。
11. 前記（ｄ）工程は、導電性のビアと前記局所的に薄くなった領域のそれぞれが、テーパー側壁を含み、ここで導電性ビアの側壁のテーパーと前記局所的に薄くなった領域の側壁のテーパーが同じ方向である工程を含む請求項１０に記載の電子デバイスパッケージを形成する方法。

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