KR20080078784A - 전자 장치 패키지들 및 형성 방법들 - Google Patents

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제임스 더블유. 게츠
데이비드 더블유. 셰러
존 제이. 피셔
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롬 앤드 하스 일렉트로닉 머트어리얼즈, 엘.엘.씨.
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Abstract

전자 장치 패키지들 및 그들의 형성 방법들이 제공된다. 전자 장치 패키지들은 기판, 전도성 비아 및 기판 내의 국부적으로 얇아진 영역 상에 장착된 전자 자치를 포함한다. 본 발명은, 예를 들어, IC, 광전자 또는 MEMS 장치와 같은 전자 장치를 포함하는 밀폐적인 패키지들을 위한 전자 산업에서 제품을 발견한다.
전자 장치 패키지, 형성방법

Description

전자 장치 패키지들 및 형성 방법들{ELECTORONIC DEVICE PACKAGES AND METHODS OF FORMATION}
본 발명은 일반적으로 마이크로 가공기술에 관한 것으로서, 특히, 전자 장치 패키지들 및 그것들의 형성 방법들에 관한 것이다. 본 발명은, 예를 들어, 광전자, IC 및 MEMS 장치와 같은 하나 이상의 전자 장치를 포함하는 밀폐적인 패키지들을 위한 전자공학 산업에서 적용을 발견한다.
전자 장치들을, 예를 들어, 집적 회로들(ICs), 광전자 장치들 및 마이크로 기전 시스템들(MEMS), 포함하는 밀폐적으로 밀봉된 칩-스케일(chip-scale) 및 웨이퍼-레벨(wafer-level) 패키지들은, 알려져 있다. 이러한 패키지들은, 둘러싸인 체적(volume)에 위치되어 있는 전자 장치와 함께, 종종 밀폐적으로 밀봉되고, 베이스 기판 및 리드(lid) 사이에 형성된 둘러싼 체적을 포함한다. 이들 패키지들은 패키지의 대기 바깥쪽에 존재하는 수증기 및 오염으로부터 둘러싼 장치들의 억제 및 보호를 제공한다. 패키지에서 오염 및 수증기의 존재는 금속 부분들의 부식뿐 아니라 광전자 장치들, 광학 MEMS 및 다른 구성요소들의 경우에서 광학 손실과 같은 문제들을 발생시킨다. 게다라, 이들 패키지들은 때때로 장치를 위한 원하는 수명을 만 족시키거나 적절한 작동을 허락하는 것 중 어느 하나를 위하여 진공 또는 제어된 대기 하에서 밀봉된다.
패키지에서 둘러싼 전자 장치와 바깥쪽 세상 사이의 전기적 연결성을 제공하는 것의 목적을 위하여, 패키지 내부와 외부 사이의 전자 피드스루(feedthrough)들은 요구된다. 다양한 형태의 밀폐적인 패키지들을 위한 전자 피드스루들은 개시되어져 왔다. 예를 들어, 미국 공개 특허 제20050111797A1호(Sherrer 등)는 밀폐적으로 밀봉된 광전자 패키지에서 전도성 비아들(conductive vias)의 사용을 개시한다. 광전자 장치는 실리콘 기판과 같은, 기판상에 위치되고, 기판에 부착된 리드에 의해 밀폐적인 체적에 둘러싸인다. 전도성 비아들 장치의 전기적인 연결성을 제공하기 위하여 기판을 통하여 연장된다. 전술한 공개된 출원의 형성 공정에 걸쳐 예시된 것에서, 비아들은 하나의 면으로부터 기판의 전체 두께를 통해 실리콘 나이트라이드 멤브레인(silicon nitride membrane)까지 에칭되고(etched), 상기 비아들은 메탈라이징되고(metallized), 상기 나이트라이드는 패터닝되고(patterned) 제거되고 비아들은 밀폐적인 전자 비아를 생성하기 위하여 꼭대기(top) 면상에 연결된다. 비아들을 위한 도달할 수 있는 최소한의 크기는 일반적으로 비아 에칭 공정의 종형비 및 기판의 두께에 의해 제한된다.
전자 장치 패키지들에서 밀집하여 팩킹되어(packed) 메탈라이징된 비아들을 형성하기 위하여 능력을 가지는 것이 바람직하다. 이 방법에서, 감소된 형상을 가지는 패키지를 제공하는 것이 가능할 수 있다. 이것은, 이에 대하여 제조 비용을 감소시키는, 웨이퍼-레벨 공정에서 웨이퍼 상에 형성될 수 있는 패키지의 수의 증 가를 허용하는 추가된 이익을 제공할 수 있다. 더욱이, 비아들의 크기 감소는 이에 의하여 마이크로파 주파수들에서 비아 성능을 향상시키는 비아 구조물에 조합된 파라시틱 인덕턴스(parasitic inductance) 및/또는 캐패시턴스(capacitnace)를 감소시키기 위하여 도움을 준다.
국제 공개 특허 제2006/097842 A1호는 광전자 및 MEMS 장치와 같은, 반도체 구성요소를 수용하기 위한 상대적으로 얇아지게하는(thinnig) 패키지를 가공하기 위한 기술들을 개시하고, 그것은 웨이퍼-레벨 상에서 전도될 수 있다. 이 문서는 일 실시예에서 피드스루 메탈라이제이션(metallization)가 제공되고 후면 웨이퍼를 얇아지게하는 기술을 포함하는 동일한 웨이퍼에 일체화되거나 장착된 마이크로-구성요소를 개시한다. 실리콘/옥사이드/실리콘(silicon/oxide/silicon) 웨이퍼는 공정에서 사용된다. 마이크로-비아들은 웨이퍼의 장치 면상에서 옥사이드 에치-스탑 레이어(oxide etch-stop layer)로 실리콘을 통해 형성된다. 마이크로-구성요소는 마이크로-비아들 사이의 장치 면상에 영역으로 장착되고, 반도체 및 유리 리드 웨이퍼는 제1 웨이퍼에 접착되어 마이크로 구성요소는 두 개의 웨이퍼들에 의해 정의된 영역 내에 수용된다. 웨이퍼들이 접착된 다음에, 얇아지게 하는 공정은 제1 레이어의 후면 표면 실리콘 레이어 상에서 수행된다.
상기 개시된 장치 및 방법은 다양한 결함들을 가진다. 국제특허 '842에서와 같은 웨이퍼의 장치면 상에, 비아들 뿐만 아니라 전달 라인들, 땜납(solder)들 또는 캐패시터(capacitor)들이 패터닝된 얇은 필름과 같은, 정밀 마이크로전자부품(microelectronics)을 포함하는 웨이퍼들을 위한, 정밀 석판 인쇄(lithography) 및 패터닝(pattening)이 요구된다. 정밀 석판 인쇄 코팅되고 적당하게 노출되고 패터닝된 얇은 포토레지스트(photoresist)를 허용하기 위하여 평평하거나 거의 평평한 표면을 요구한다. 비아들이 동일한 표면 상에 마이크로전자부품의 형성에 앞서 웨이퍼의 전면 표면 상에 에칭되고 생성된다면, 비아들은 웨이퍼 상에서 포토레지스트의 적당한 스핀-코팅을 간섭한다. 결과는 종종 약한 적용 범위 및 조화되지 않은 패터닝이 존재한다. 스프레이하는 포토레지스트 및 전기도금하는 포토레지스트와 같은 방법들은 사용되어져 왔다. 그러나, 이들 방법들은 전자의 경우에서의 조화되지 않은 저항 두께 및 후자의 경우에서의 상대적으로 큰 두께로 인해 요구된 높은 정밀 패터닝의 능력이 없다. 이는 특히 문제점이 있거나 불가능한 높은 산출들(yields)를 갖는 레지스터(resistor)들 및 RF 전달 라인들과 같은 패터닝하는 정밀 구조체들을 만든다.
비아들이 동일한 표면 상에 마이크로전자부품의 생성 후에 웨이퍼의 전면 표면 상에 가공된다면, 마이크로전자부품은 비아들을 형성하기 위하여 사용된 공정들을 견뎌야만 한다. 이방성으로 에칭된 비아들에 대하여, 이것은 일반적으로 종종 부착 레이어 형성에 사용된 티타늄, 레지스터들에 사용된 Ni-Cr 및 TaN, 및 땜납들에 사용된 주석과 같은, 마이크로전자부품에 사용된 물질들을 종종 침범하는(attack) 적극적인 알칼리성 에칭들에 20분 내지 수 시간의 시간 동안의 노출을 의미한다. 게다가, 마이크로전자부품을 생산하기 위하여 요구된 수많은 공정 단계들 후에 비아들을 생성하는 것은 산출량 실패들의 사건에서 상당한 비용을 유발시킬 수 있다.
따라서 당업계에서의 요구는 당업계의 상태에 관련된 하나 이상의 문제를 제기한 향상된 전자 장치 패키지들 및 그것들의 형성 방법들에 대한 것이다.
본 발명의 제1 견지에 따라, 전자 장치 패키지들이 제공된다. 전자 장치 패키지들은 제1 표면 및 제1 표면의 반대편의 제2 표면을 갖는 기판을 포함한다. 제2 표면은 표면 내에 국부적으로 얇아지는 영역을 가진다. 국부적으로 얇아진 영역 내의 전도성 비아(conductive via)는 기판을 통과해 제1 표면까지 연장된다. 전도성 비아 및 국부적으로 얇아진 영역 각각은 테이퍼링된(tappered) 측벽을 포함하고, 전도성 비아의 측벽 및 국부적으로 얇아진 영역 측벽의 테이퍼는 동일한 방향이다. 전자 장치는 기판의 제1 표면 상에 장착된다. 전자 장치는 전기적으로 전도성 비아에 연결된다.
본 발명의 제2 견지에 따라 전자 장치 패키지는 제1 표면 및 제1 표면의 반대편의 제2 표면을 갖는 기판을 포함한다. 제2 표면은 표면 내에 국부적으로 얇아진 영역을 가진다. 국부적으로 얇아진 영역은 기판을 통과해 제1 표면까지 연장된다. 전자 장치는 기판의 제1 표면에 장착된다. 전자 장치는 전기적으로 전도성 비아에 연결된다. 플렉스 회로는 국부적으로 얇아진 영역 내에 적어도 부분적으로 위치되고 전도성 비아에 전기적으로 연결된다.
본 발명의 또다른 견지에 따라, 전자 장치 패키지 형성 방법들이 제공된다. 방법들은 포함한다: (a) 제1 표면 및 제1 표면의 반대편의 제2 표면을 가지는 기판을 제공하는 단계; (b) 제2 표면 내의 국부적으로 얇아진 영역을 형성하기 위하여 제2 표면으로부터 기판의 일부를 얇아지게 하는(thinnig) 단계; (c) 기판을 통과하여 연장되는 국부적으로 얇아진 영역 내의 비아를 에칭하되, 에칭은 국부적으로 얇 아진 표면으로부터 제1 표면까지 방향으로 수행되는 단계; (d) 비아를 메탈라이징(metalilzing)하되, 전도성 비아 및 국부적으로 얇아진 영역 각각은 테이퍼링된(tapered) 측벽을 포함하고, 전도성 비아 및 국부적으로 얇아진 영역의 측벽 테이퍼들은 동일한 방향인 단계; 및 (e) 전자 장치를 기판의 제1 표면 상에 장착하되, 전자 장치는 전기적으로 전도성 비아에 연결되는 단계.
본 발명의 또다른 견지에 따라, 전자 장치 패키지 형성 방법들은 포함한다: (a) 제1 표면 및 제1 표면의 반대편의 제2 표면을 가지는 기판을 제공하는 단계; (b) 제2 표면 내의 국부적으로 얇아진 영역을 형성하기 위하여 제2 표면으로부터 기판의 일부를 얇아지게 하는(thinnig) 단계; (c) 기판을 통과하여 연장되는 국부적으로 얇아진 영역 내의 비아를 형성하는 단계; (d) 비아를 메탈라이징하는 단계; (e) 전자 장치를 제1 표면 상에 장착하되, 전자 장치는 전도성 비아에 전기적으로 연결되는 단계; 및 (f) 국부적으로 얇아진 영역 내에 부분적으로 위치되고 전도성 비아에 전기적으로 연결된 플렉스 회로를 제공하는 단계.
전자 장치 패키지들 및 형성 방법들에서, 기판은, 예를 들어, 단일-크리스탈-실리콘(single-crystal-silicon)과 같은 반도체를 포함하고, 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 웨이퍼 또는 그의 일부의 형성을 수행한다. 전자 장치는 전자 장치 패키지 내에서 밀폐적으로 밀봉된다. 하나 이상의 전도성 비아들은, 일반적으로 복수 개의 전도성 비아들, 국부적으로 얇아지는 영역 내에 형성된다. 국부적으로 얇아진 영역 내에 적어도 부분적으로 위치되고 전도성 비아에 전기적으로 연결된 플렉스 회로의 제공을 허용하여, 국부적으로 얇아 진 영역은 기판의 제1 엣지까지 연장할 수 있다. 리드는 전자 장치를 둘러싸는 밀봉된 체적을 형성하기 위하여 제1 표면 상에 제공될 수 있다. 본 발명의 예시적인 견지에서, 웨이퍼는 국부적으로 얇아지고 비아들은 기판의 동일한 면으로부터 국부적으로 얇아진 영역 내에 형성된다. 유리하게, 전자 장치 패키지는 각각 전자 장치 패키지를 포함하는 복수 개의 다이를 가진 웨이퍼, 웨이퍼-레벨 상에 형성될 수 있다.
본 발명의 다른 특성들 및 장점들은 다음의 상세한 설명, 청구항들 및 이것에 첨부된 도면들의 검토로서 당업계의 당업자에게 명백할 것이다.
본 발명은 전자 장치 패키지들을 형성하는 향상된 방법들뿐만 아니라, 이에 의해 형성될 수 있는 전자 장치 패키지들을 제공한다. 패키지들은 표면 내의 그것에 의해 국부적으로 얇아진 영역을 가지는 기판 및 기판을 통과하여 국부적으로 얇아진 영역 내에서 연장되는 전도성 비아를 포함한다. 전자 장치는 전도성 비아에 전기적으로 연결된다. 전자 장치는 국부적으로 얇아진 영역 및 전도성 비아가 형성된 표면으로부터 기판의 반대편의 표면상에 위치될 수 있다. 대안적으로 전자 장치는 비아-포함하는 기판을 밀봉하는 리드를 형성하는 분리된 기판상에 위치될 수 있다. 비아는 전자 장치에 전기적으로 연결된다.
여기에서 사용된 대로, "a" 및 "an"라는 용어들은 하나 이상을 의미하고; "마이크로구조물"은 마이크로가공 또는 나노가공 공정들에 의해 형성된 구조물들에 관련되고, 일반적으로 웨이퍼-레벨 상에서 필수적이지 않다; 및 "웨이퍼-레벨"은 예를 들어, 다중 다이(die)가 동일한 기판 또는 기판 일부로부터 형성된다면, 완전한 웨이퍼 및 그것의 일부를 포함하는 복수 개의 다이가 형성된 어떠한 기판과 함께 발생한 공정들에 관련된다.
본 발명에 따라 전자 장치 패키지들을 형성하는 방법들은 지금 도 1 내지 도 14에 개시될 것이고, 그것은 본 발명에 따른 그것의 다양한 형성 단계들에서 예시적인 전자 장치 패키지의 단면도를 도시한다.
도 1에 도시된 대로, 기판(4)이 제공된다. 기판은 제1(장치 또는 전면) 표면(8) 및 제1 표면 반대편의 제2(후면) 표면(10)을 가진다. 기판(4)은 반도체 물질들, 금속들, 세라믹들 및 유리들과 같은 전자 장치의 팩킹(packing)에서의 사용을 위한 적절한 어떠한 재료로 형성될 수 있다. 일반적으로 기판 물질은 단일-크리스탈 실리콘, 실리콘-온-인슐레이터 또는 실리콘-게르마늄 기판과 같은 단일 크리스탈 반도체 물질을 포함한다. 기판은 단일 구성요소 또는, 보다 일반적으로, 다중 다이로서 복수 개의 동일한 구성요소들의 형성을 허용하여 치수(dimension)에서 존재할 수 있다. 일반적으로, 기판은 다중 다이를 가진 웨이퍼의 형성에 존재할 수 있다. 예시적인 방법에서, <100> 양면 실리콘 웨이퍼는 기판으로써 제공된다. 웨이퍼의 두께는 편리하게 두께에서 약 525±25 마이크론으로 존재할 수 있고, 비록 보다 낮아진 고유저항(resistivity)이 사용될 수 있지만, 고유저항은 일반적으로 높은 주파수 적용들을 위한 1000 Ω/㎝이상이다.
하나 이상의 하드 마스크 레이어(hard mask layer)들은 그 위에 위치된 전기 장치들 및 전도체(conductor)들과 같은 전기적인 구조물 및 기판 사이의 선택적으 로 전기적인 절연 및 하드 마스크로써 사용을 위한 기판 또는 그것의 일부의 전면 및 후면 표면 상에 제공된다. 일반적으로, 하드 마스크 레이어는 스핀-온-유리들(spin-on-glasses), 실리콘 옥시나이트라이드들(silicon oxynitrides) 및 티타늄 다이옥시드(titanium dioxide)을 포함하는, 예를 들어, 낮은 응력 실리콘 나이트라이드들(stress silicon nitrides), 도핑되고(doped) 도핑되지않은(undopped) 실리콘 옥시드들(silicon oxides)로부터, 선택된 유전체(dielectric) 레이어이다. 이러한 유전체들은 플라즈마-향상된 또는 낮은-압력 화학기상침적법(chemical vapor deposition)(PECVD or LPCVD), 스터퍼링(sputtering) 또는 이온빔침적법(ion beam deposition)과 같은 물리기상침적법(physical vapor deposition; PVD), 스핀-코팅, 양극산화법(anodization) 또는 열 산화법(thermal oxidation)과 같은 알려진 기술들에 의해 형성될 수 있다. 유전체 레이어의 두께는 특정한 물질 및 연속적인 공정 상태들과 같은 요인들에 의존할 것이다. 유전체 레이어에 대한 일반적인 두께는 100 내지 250나노미터(㎚)이다. 예시된 방법에서, 낮은 응력 LPCVD 실리콘 나이트라이드 레이어는, 예를 들어, 200㎚부터 250㎚까지와 같은 200㎚부터 500㎚까지, 두께에서 기판의 제1 및 제2 표면들 상에 제공된다.
제1 하드 마스크 레이어(12)는 국부적으로 얇아진 것인 근원적인(underlying) 기판 물질을 개방 노출하는 것을 제공하기 위하여 일반적으로 표준 사진 석판 인쇄(photolithography) 및 드라이-에칭 기술들을 사용하여, 패터닝된(patterned) 기판의 후면 표면(10) 상에 위치된다. 패터닝된 포토레지스트 또는 다른 적절한 사진이미지를 형성하는(photoimageable) 물질은 제거되기 위하여 제1 하드 마스크 레이어의 그 영역들을 노출하는, 에치(etch) 마스크로서 기판 후면 표면 상에 제공된다. 선택적으로, 크리스탈 정렬 단계는 정확한 축을 결정하기 위하여 미리 형성될 수 있어, 에칭되기 위한 구조물들은 요구된 정확도로 크리스탈 축에 정렬된다. 기판의 후면 표면 상의 에치 마스크(13)를 통하여 노출된 제1 하드 마스크 레이어(12)의 영역들은 근원적인 기판 물질을 노출하기 위하여 드라이-에칭에 의해 제거될 수 있다. 에천트(etchant)는, 예를 들어, 제1 하드 마스크 레이어(12)의 물질에 의존한다. 실리콘 나이트라이드 레이어를 채용하는 예시된 방법에서, CF4 또는 다른 적절한 플루오르(fluorine)를 포함하는 에천트를 가지는 플라즈마 드라이-에칭은, 예를 들어 50 내지 500mTorr의 압력에서 일반적이다.
도 3의 참조와 같이, 기판 후면 표면의 노출된 영역들은 이어서, 예를 들어 이방성 에칭에 의해 제1 하드 마스크 레이어(12)에서 개구(opening)들을 통하여 기판에 형성된 각각의 개구를 위한 피라미드 피트(pit)(14)까지 얇아진다. 도 3은 국부적으로 얇아지게 하고 에칭 마스크의 제거를 수행하여, 제1 하드 마스크 레이어의 노출된 영역들의 제거 다음에서의 기판을 예시한다. 이방성 에치는 일반적으로, 예를 들어, KOH 또는 EDP를 사용하는 결정학적 에치이다. 일반적으로, 피트(14)는 기판 전면 표면(8)로부터 50 내지 250마이크론 거리로 연장된다. 단지 기판의 선택 영역 또는 영역들(15)은 전체적인 표면보다 보다 얇아진다. 이는 파손을 막는 것을 돕기 위하여 취급 및 연속적인 공정을 위한 기계적인 강성의 유지를 허용한다. 그것은 마이크로-광학 플랫폼에서 부분적으로 유리하고, 여기에서 상당한 두께는 볼 렌즈들 및 다른 광학 구성요소들과 같은 요소들을 고정하기 위하여 기판 전면 표면에서 정밀 에칭된 구조물들을 생성하기 위하여 요구된다. 이러한 에칭된 구조물들은 얇아진 영역(15)과 같거나 보다 깊어질 수 있고, 그것은 일반적으로 단지 비아들을 위하여 요구된다.
국부화된(localized) 얇아지게 하는 것에 의해 형성된 일반적인 피트(14)는 사각 형상의 경우에는, 에치 면을 따라 0.5 내지 5밀리미터의 바닥 표면을 가진다. 국부화된 얇아진 영역들은 다이의 하나 이상의 측벽들의 길이에 이를 수 있다. 제조에서, 이들의 영역들은 하나의 치수에서 웨이퍼의 전체 길이 또는 다중 다이에 만날 수 있다. 피트의 반대편 치수는 요구된 마이크로-비아들의 수 또는 플렉스 회로 및/또는 땜날 볼들 또는 패드들 중 어느 하나를 사용하여 외부적으로 마이크로-비아들을 상호 연결하기 위하여 필요하게 된 공간 및 요구된 마이크로 비아들의 수에 의해 결정될 수 있다. <100> 실리콘을 위하여, 이방성 웨트(wet) 에칭에 의해 생성된 때 피라미드 피트(14)의 측벽들은 {111} 크리스탈 플레이트(plate) 표면들이다. 알려진 피트 깊이 및 측벽 각도에 기초하여, 하나는 제1 하드 마스크 레이어(12)에 제공되기 위하여 타겟(target) 개구의 크기를 계산할 수 있다. 선택적으로, 국부화된 얇아지게 하는 것은 기계적인 커팅(cutting) 또는 다이싱(dicing), 드라이 에칭에 의하거나 웨트 및 드라이-건조의 조합에 의해 수행될 수 있다.
국부화된 얇아지게 하는 것 동안에, 개구에 인접한 영역들에서 제1 하드 마스크 레이어(12)는 개구의 면들 상에 나이트라이드 쉘프들(shelves)(도시되지 않음)을 생성하는 경향이 있는 언더컷(undercut)이 될 수 있다. 피트(14)의 표면들의 메탈라이제이션 이전에, 연속적인 메탈라이제이션 공정 동안에 쉐도우잉(shadowing)의 가능성을 줄이거나 방지하기 위하여 나이트라이드 쉘프들을 제거하는 것이 바람직할 수 있다. 쉐도우잉은 쉘프들 하에서 피트 표면들의 불연속적인 및/또는 비균일한 메탈라이제이션로 인도할 수 있다.
나이트라이드 쉘프들은, 예를 들어, 나이트라이드 쉘프들을 에칭하기 위하여 상당한 압력에서의, 일반적으로 50 내지 1000mTorr, CF4를 사용하여 드라이-에칭 단계에 의해 제거될 수 있다. 실리콘 나이트라이드는 에칭 공정에서 플루오르 이온들 및 다른 플루오르를 포함하는 종(species)에 의해 화학적으로 침범되고, 압력이 짧은 거리를 넘어 분자들의 현저한 스캐터링을 허용하기 위하여 충분하게 높기 때문에, 나이트라이드 쉘프들의 양면들은 에칭되고, 반면에 단지 실리콘 나이트라이드의 하나의 표면은, 그것들이 예를 들어, 에칭 리액터(reactor) 플레이트/전극을 대면함으로써, 다른 방법으로 보호된 표면을 갖거나 하나의 면 상에 기판에 결합되는 것 중 어느 하나이기 때문에, 모든 다른 표면들 상에 침범된다. 따라서, 나이트라이드 쉘프들은 기판의 나머지 상에 나이트라이드를 완전하게 제거함이 없이 제거될 수 있다. 쉘프 제거는, 이러한 코팅이 사용되었다면 더 앞에 실리콘 나이트라이드 코팅 다음과 같은, 다른 단계에서 수행될 수 있으나, 메탈라이제이션의 연속성을 지키기 위하여 메탈라이제이션 이전에 수행되어야 한다. 이같은 공정은, 예를 들어, 메탈라이제이션 공정 동안에 현저한 스캐터링이 있는 곳, 나이트라이드 쉘프들이 작은 곳 또는 등각 전도체 침적법이 사용된 곳에서, 비록 쉘프들이 존재하더라 도 생략될 수 있다.
국부화된 얇아지게 하는 것 및 선택적인 쉘프 제거 공정들 다음에, 에칭 마스크는, 예를 들어, 에칭 마스크 물질에 의존할 수 있는 잘 알려진 스트라이핑(stripping) 기술들 및 화학적 작용(chemistry)를 사용하여 제거될 수 있다.
도 4의 참조와 같이, 단열(insulating) 물질의 제2 하드 마스크 레이어(16)은 국부적으로 얇아진 영역(15)의 표면들을 단열하기 위하여 기판에 걸쳐 형성된다. 제2 하드 마스크 레이어를 위한 물질은 일반적으로 제1 하드 마스크 레이어(12)와 동일하나 다를 수 있다. 적절한 물질들, 기술들 및 두께들은 제1 하드 마스크 레이어에 관련하여 상기에 개시된 대로이다. 예시된 방법에서, 제2 하드 마스크 레이어(16)는 제1 나이트라이드 레이어에 유사한 두께의 낮은 응력 실리콘 나이트라이드 레이어이다. 제2 하드 마스크 레이어는 기판의 국부적으로 얇아진 영역들에 형성되기 위한 비아들을 전기적으로 절연하기(isolate) 위하여 사용된다.
웨트 에칭 및/또는 드라이-에칭을 수행할지 하는 현재의 비아 형성 방법들은, 절연 도료(resist)의 정밀 코팅 및 선택적으로 기판의 장치 표면 상에 연속적인 장착 구조체들, 전도성 트레이스들(traces) 및 정렬 구조체들을 패터닝하기 위하여 접촉 석판인쇄를 허용하여, 높은 평탄도를 유지하기 위하여 기판의 장치 표면을 허용한다. 게다가, 현재의 방법들은, 결정된 응력들의 등각 코팅들을 갖는 옥시드들 및 낮은 응력 실리콘 나이트라이드들과 같은 LPCVD 코팅들의 사용을 허용하여, 어떠한 금속들 또는 땜납들이 적용되기 전에 제2 하드 마스크 코팅을 수행하기 위하여 하나를 허용한다.
도 5의 참조와 같이, 하나 이상의 마이크로-비아들(18)은 기판의 국부적으로 얇아진 영역(15)에서 다음으로 형성될 수 있다. 마이크로-비아들은 비아들이 형성된 곳에서 국부적으로 에칭된 영역에서 제2 하드 마스크의 그 영역들을 노출하는 에치 마스크를 형성하기 위하여 노출되고 발달된, 제2 하드 마스크 레이어(16)을 걸쳐 기판 후면 표면 상에 제공되는 것에서, 사진석판인쇄 패터닝 및 에칭 기술들에 의하여 형성될 수 있다. 제2 하드 마스크의 노출된 영역들은 제1 하드 마스크 물질의 에칭에 관하여 상기에 개시된 대로 에칭에 의해 제거된다. 국부적으로 얇아진 영역들에서 기판의 근원직인 영역들은 이에 의하여 노출되고 연속적으로 기판의 전면 표면 상에 제1 하드 마스크 레이어(12)로 에칭된다. 기판 에칭은 제2 하드 마스크 레이어(12)에서 개구들을 통과하여 이방성 에칭으로 수행될 수 있다. 예시적인 실시예에서 국부적으로 얇아진 영역을 가지는 것으로, 웨트 이방성 에칭이 완료되고 <100>실리콘이 기판 물질일 때 마이크로-비아들의 측벽은 {111} 크리스탈 평면 표면들을 포함한다. 사각 형상의 경우에는, 그것의 바닥 표면에서 일반적인 마이크로-비아 개구는 각각의 면을 따라 20 내지 200마이크론, 예를 들어, 40 내지 200마이크론이다.
국부적으로 얇아진 영역들에 대하여 개시된 대로, 마이크로-비아들을 위한 적절한 마스크 개구의 결정은 원하는 마이크로-비아 치수에 이르기 위하여 측벽 각도 및 비아의 알려진 깊이를 기초로 만들어질 수 있다. 국부적으로 얇아진 영역 및 마이크로-비아를 형성하기 위하여 기판의 동일한 면으로부터 이방성 결정학적 에치들의 경우에, 저같은 구조체들의 측벽들은 동일한 방향으로 테이퍼링한다. 피 트(14)들 및 마이크로-비아들의 동일-면 에칭은, 예를 들어, 기판의 반대편의 면 상에 정밀구조체들을 패터닝하는 것에서 더 높은 정확성을 허용하기 위하여, 바람직하다. 선택적으로, 국부적으로 얇아지게 하는 것은 드라이-건조에 의하거나 웨트 및 드라이-에칭의 조합에 의해 수행될 수 있다. 이 단계에서, 마이크로-바이스를 형성에서 사용된 에치 마스크는 잘 알려진 물질들 및 기술들로 웨이퍼로부터 제거된다. 결과적인 구조물은 도 5에 예시된다. 하드 마스크 레이어의 두께는, 예를 들어, 예를 들어, 하이드로플루오릭 액시드(hydrofluoric acid; (HF)), 버퍼링된(buffered) HF, 또는 포스포릭 액시드 솔루션들(phosphoric acid solutions)인 웨트-에칭 및/또는 드라이 에칭에 의해 기판 후면 표면으로부터 제공될 수 있다. 이는 더 뒤의 단계들에서 보다 큰 치수 제어를 허용한다. 예시된 장치 구조물의 목적들을 위하여, 제2 하드 마스크 레이어(16)에 상응하는 두께는 장치로부터 제거되는 대로 도시된다.
도 6에 도시된 대로, 마이크로-비아들(18) 및 피트(14)들의 표면들은 제1 및 제2 하드 마스크 레이어들에 대하여 상기에 개시되는 것과 같은 두께 및 제3 하드 마스크 레이어(20)와 함께 코팅된다. 제3 하드 마스크는 완성된 장치 패키지에서 전기적인 절연을 제공한다. 예시된 방법에서, 제3 하드 마스크 레이어(20)는 제1 및 제2 마스크 레이어들과 유사한 두께의 낮은-응력 실리콘 나이트라이드 레이어이다.
마이크로-비아들(18)은 도 7에 예시된 대로 전도체들(22)을 형성하기 위하여 기판 후면 표면으로부터 다음에 메탈라이징될 수 있다. 메탈라이제이션 구조물들 은, 예를 들어, 쉐도우 마스크, 등각 리프트-오프(life-off) 절연 도료, 전착된(electrodeposited) 절연 도료, 스프레이 코팅된 절연 도료 및 라이네이팅된(laminated) 패터닝된 절연 도료와 함께, 패터닝될 수 있다. 메탈라이제이션 구조물들은 마이크로-비아들의 바닥에서 노출된 하드 마스크의 그 일부분들을 감싸고, 기판 전면 표면(8)으로 마이크로-비아 측벽을 따르는 전도성을 제공한다. 금속은 기판의 전면 표면으로부터 하드 마스크 물질의 부분적인 제거 또는 완료한 후에 프리 스탠딩(free standing)이 되기 위하여 상당한 기계적인 강도를 가지기 위하여 선택된다. 금속은, 예를 들어, Cr/Ni/Au, TiW/Au 또는 Ti/Pt/Au일 수 있다. 예를 들어, 200나노미터 두께의 Ni를 이어서, 500나노미터 두께의 Au로 감싸여지는, 20나노미터 두께의 Cr의 적층된(stacked) 레이어는, 예를 들어, 마이크로-비아 애퍼처(aperture)를 따르는 20 내지 35 마이크론에 이르게 하기 위하여 상당한 기계적인 강도를 가진다. 보다 얇거나 두꺼운 메탈 레이어들은, 그러나, 사용될 수 있다. 게다가, 보다 큰 멤브레인들을 만들기 위하여, 보다 큰 강도 또는 보다 높은 전류들이 요구된다면 하나는 보다 큰 두께들로 기상침적된 금속들에 전기도금된 금속을 추가하거나 이러한 금속들을 전기 도금할 수 있다.
기판 후면 표면으로부터 마이크로-비아들의 메탈라이제이션 후에, 이 지점에서 기판 전면 표면은 여전히 평면이다. 마이크로-비아들의 근처에서 기판의 국부화된 얇아지게 하는 것은 보다 큰 비아 구조물들, 예를 들어, 기판의 최대한의 두께를 통과하여 연장된 비아 구조물들과 조합하여 파라시틱(parasitic) 효과들을 최소화의 효과를 가진다. 따라서 비아가 기판의 최대 두께를 통과하여 완전하게 연장되 는 것이 바람직하다. 기판을 국부적으로 얇아지게 하는 것 및 동일한 면으로부터 비아들을 마이크로머시닝(micromachining)하는 것은 평면 표면이 마이크로전자 구조물들을 형성하기 위한 기판 전면 표면을 위하여 유지될 수 있는 추가된 유익을 제공한다. 결과적으로, 마이크로-비아들은 기판의 장치 표면 상에서 수행된 보다 비싸고 복잡한 공정 이전에 기판 내에 생성될 수 있다. 이는 산출된 장치의 비용을 감소하는 것에서 현저한 충격을 가진다. 여전히 더욱이, 평면 기판 전면 표면은 정밀한 디피니션(definition)을 요구하는 패키지의 중요한 구조체들을 형성하는 것에 사용되기 위하여 사진석판인쇄 기술들 및 표준 스핀-코팅된 얇은 절연 도료들의 사용을 허용한다. 이러한 구조체들은, 예를 들어, 전달 라인들 및 얇은 필름 땜납들을 포함한다. 평면 표면은 더욱이, 예를 들어, 볼 렌즈들 배치를 위한 피트 형성과 같은 마이크로-광학 구성요소들의 경우에서, 요구된 정밀 마이크로머시닝을 용이하게 한다.
도 8에 도시된 대로, 기판 전면 표면은 개구들(24)을 형성하기 위하여 평면 전면 표면들로부터 하드 마스크 레이어들(12, 16, 20)을 통과하여 근원적인 마이크로-비아 메탈라이제이션(22)까지 포토레지스트 또는 다른 포토이미지를 형성하는 물질과 함께 코팅된 다음에, 패터닝되고, 드라이-에칭된다. 금속 레이어는 플라즈마 에칭 또는 다른 필름 제거 기술을 위한 적절한 에치 스탑으로써 작용한다. 원한다면, 추가된 기계적인 안정성을 제공하기 위하여 하드 마스크를 허용하여, 어떠한 패턴은, 예를 들어, 원형 또는 직사각형 홀들, 그리드(grid)들 또는 다른 형상들로 전면 표면 하드 마스크 물질에서 개방될 수 있다. 면들 및 측벽들 모두 상에 금속 이 정확하게 패터닝될 수 있다면 하드 마스크 물질은 마이크로-비아를 위한 다중 전도체들을 허용하는 방법에서 패터닝될 수 있다. 일반적으로 직사각형 또는 원형 형상은 보다 쉬운 패터닝 및 스페이싱(spacing)을 만들기 위하여 사용될 수 있다.
도 9를 참조하여, 기판 평면 전면 표면의 메탈라이제이션은 장치 패키지에서 전자 장치 및 마이크로-비아들의 금속 레이어(22)들과 전기적으로 통신하는 전도성 트레이스(26)들과 같은, 다양한 구조체들을 제공하기 위하여 수행될 수 있다. 적절한 물질들은 당업계에서 알려지고, 예를 들어, 마이크로-비아 메탈라이제이션(22)에 관하여 상기에 개시된 것을 포함한다. 메탈 레이어는, 예를 들어, 쉐도우 마스킹, 전착된 절연 도료에 의해, 리프트 오프에 의해 또는 금속의 화학적 에칭에 의해, 마이크로전자공학의 당업계에서 알려진 다른 방법들 사이에서, 부착되거나 패터닝될 수 있다. 금속 구조물은, 예를 들어, 원한다면 시드(seed) 공정 및 패터닝된 마스크를 사용하는, 하나 이상의 금속들의 전해-화학 및 무전해 화학 도금(electoless chemical plating), 증발, 스퍼터링 및 CVD와 같은, 잘 알려진 기술에 의해 침적될 수 있다. 도금(plating)은 특히 상대적으로 두꺼운 레이어들, 예를 들어, 장치들의 금 열 압축 결합을 위한 금 범프(bump)들을 생성하거나 마이크로파 전달 라인들을 만들기 위하여 사용된 몇몇 마이크론 두꺼운 금 레이어들과 같은 두꺼운 금-코팅하는 레이어들을 위하여 유용할 수 있다. 이들의 기술들의 어떠한 조합은 채용될 수 있다. 전자 장치들의 결합을 위한 땜납 패드(27)들은 또한 이러한 시점에서 형성될 수도 있다. 일반적인 땜납 패드 물질들은, 예를 들어, 그것들의 용융점들 및 기계적 및 부착 공정 성질들을 위하여 성질들을 위하여 선택된 인듐 또는 다른 합금들, 또는 Au-Su 공융혼합물들(eutectics)을 포함하고, 다른 금속 구조체들에 관하여 여기에서 개시된 기술들 중어 어떠한 것에 의해 형성될 수 있다.
이 시점에서, 전자 장치를 위한 밀폐적으로 밀봉된 인클로저(encloser)를 제공하기 위하여 장차 표면에 걸쳐 리드의 연속적인 결합을 위한 금속 씰링 링(sealing ring)(29)을 제공하는 것 또한 바람직할 수 있다. 비록 Ziptronics, Inc에 의해 판매된 것 같은 공유 결합 기술들 또는 땜납 유리의 사용 또한 계획되지만(envisioned), 전면 표면에 결합되기 위하여 리드의 씰링 표면으로 형상에서 상호 보완적인(complementary) 금속 씰링 링은 일반적으로 채용된다. 이 목적을 위하여 금속은 기판 표면 및/또는 리드에 침적될 수 있다. 금속 씰링 링은, 예를 들어, 부착 레이어, 확산 배리어 및 웨트가능한(wettable) 금속 레이어를 포함하는 금속 스택에 형성될 수 있다. 예를 들어 크롬 및 티타늄은 일반적 부착 레이어들이고, 니켈, 플래티늄 및 TiW는 알반적인 확산 배리어들이고, 금은 일반적인 웨트가능한 금속이다. 게다가 링은, 예를 들어, 리드 씰링 표면 상에서 3 내지 8 아미크론 두께에서의 대략 80:20인 Au-Su인 땜납, 기판 표면, 또는 모두를 포함할 수 있다. 선택적으로, 리드 부착 단계 동안에 원하는 얼마간의 땜납을 위킹(wicking)하는, 주어진 영역들에서 금속 땜납이 선택적으로 유동하는 것을 야기하기 위하여 이러한 방법에서, 이러한 금 레이어는 패터닝될 수 있거나 전체적 씰링 링은 패터닝될 수 있다. 이러한 배열은 트랜지션(transition) 또는 토폴로지(topology) 또는 보다 높은 표면 거칠기의 영역들이 존재한다면 유용할 수 있고, 보다 두꺼운 땜납 레이어는, 예를 들어, 패키지를 배출할 수 있는 전기 또는 광학 도파관들을 걸처 밀봉할 때, 그 영역에서 밀봉을 위하여 바람직하다.
기판 평면 표면의 메탈라이제이션 후에, 하나 이상의 전자 장치(28)들은 사전 가공된 전자 장치의 경우에서 기판 표면에 결합된다. 전자 장치는, 예를 들어, 하나 이상의 광전자, IC 및 MEMS 장치일 수 있다. 전자 장치가 기판의 일부로써 적어도 부분적으로 형성되거나 본래의 방법에서 기판 상에서 형성된다는 것은 또한 계획된다. 이는, 예를 들어, BAW 장치, 마이크로볼로미터 포컬 플레인 어레이(microbolometer fical plane array) 또는 RF 스위치와 같은 MEMS 장치들을 위하거나, 레이저 및 포토 다이오드들 및 다른 광전자 장치들을 위하는 경우일 수 있다. 보다 큰 아래의 상세한 설명에 개시될 것이기 때문에 전자 장치는 패키지 리드 상에 장착될 수 있다는 것이 더욱이 계획된다. 미리 가공된 전자 장치의 경우에는, 기판을 결합하는 것은 예를 들어, 전면 표면 상에 미리-형성된 땜납 패드(27)에의 결합, 장치 또는 기판 표면 상에 땜납들에의 부착 또는 금 범프 퓨전(bump fusion) 결합 또는 에폭시의 사용, 종래의 기술들 또는 물질들에 의해 수행될 수 있다.
리드(30)는 도 10에 도시된 대로 전자 장치(28)가 포함되는 것에서 밀폐적으로 둘러싸인 체적(31)을 형성하기 위하여 기판 상부 표면에 부착될 수 있다. 리드(30)는 패키지의 원하는 특성들, 예를 들어, 가스 투과성, 광학 성능들 및 열 팽창 계수(CTE)를 기초로 선택된 물질을 형성하는 것이다. 리드를 통하여 광학 신호를 송신 및/또는 수신하는 광전자 또는 광학 MEMS 장치의 경우에는, 물질은 원하는 파장(들)에서 광학적으로 투명한 것이 일반적으로 원하여진다. 이러한 경우에서 리드 기판을 위한 적절한 물질들은, 예를 들어, Schott BK-7(Schott North America, Inc., Elmsford, NY USA), Pyrex(Corning Inc., Corning, NY USA) 및 단일 크리스탈 실리콘과 같은 유리들을 포함한다. 예시된 장치 패키지에서, 리드는 단일-크리스탈-실리콘으로 형성된다.
리드는 하나 이상의 비반사 또는 다른 광학 코팅들을 가지는 하나 이상의 외부 및/또는 내부 표면들 상에 코팅된다. 게다가 다른 물질들은 리드, 예를 들어, 비-증발성 게터(getter)들과 같은 게터들, 상에 침적되거나 침적되고 패터닝될 수 있다. 리드의 광학 투명성이 요구되지 않는 곳에서, 불-투명한 리드 물질은 사용될 수 있고, 기판의 그것으로써 동일한 것일 수 있다. 선택적으로, 에칭된, 스탬핑된(stamped) 또는 다른 방법으로-형성된 물질들은 리드로써 작용한다. 리드에서의 사용을 위한 예시적인 금속은 탄탈(tantalum)이고, 그것은 실리콘의 그것에 근접한 CTE를 가진다.
리드는 기판 상부 표면의 원하는 일부를 둘러싸기 위하여 충분한 크기이다. 직사각형 리드 실링 부분(rectangular lid ceiling portion)을 위한 일반적인 길이 및 폭은, 예를 들어, 1 내지 50 ㎜ 사이에 속한다. 베이스 기판과 같이, 리드 기판은 다중 리드들의 동시적인 제조를 가능하게 하는, 웨이퍼-폼(wafer-form)에 존재할 수 있다. 결과적인 베이스 기판 및 리드 웨이퍼들은 완전하게 웨이퍼-레벨 제조 공정을 허용하는, 웨이퍼-레벨 상에서 함께 조립될 수 있다. 적절한 리드 형성 기술들은 당업계에서 알려져 있고, 전술한 미국 공개 특허 제20050111797A1호에서 개시된다.
리드 웨이퍼들은 다이싱 후에 추가된 머시닝없이 기판 웨이퍼에 전기적 접촉 을 허용하기 위하여 프리-머시닝될(pre-machined) 수 있다. 이는 밀봉하는 작동 후에 이러한 개구들을 생성하기 위하여 기계적인 응력 및 후-머시닝 작동들을 최소화하는 동시에 개별적인 패키지들의 싱귤레이션(singulation) 전에 웨이퍼-레벨 테스팅을 허용할 수 있다. 이러한 미리-머시닝된 리드 웨이퍼들은 열-주조(hot-molding), 에칭 및/또는 마모 블라스팅과 같은 알려진 방법들에 의해 형성될 수 있다. 이는 전면 및 후면 모두 전기적인 접촉을 원하는 곳에서 유용할 수 있다. 게다가 리드들은 제어된 두께를 가지기 위하여 리드 꼭대기(top) 표면을 보다 낮게 허용하기 위하여 SOI 웨이퍼로부터 만들어진다. 헬륨 또는 다른 가스의 압력이 둘러싸인 체적 내부에 밀봉되거나 밀봉된 장치가 헬륨 또는 다른 가스에서 폭발될 때, 이는 알려지고 측정가능한 벌지(bulge)를 야기할 수 있는 두께를 선택함으로써 누설 센서(leak sensor)로서 작용하기 위하여 리드를 허용하는 것이 유용하다. 이러한 경우에서, 리드는 기간 동안 패키지의 외부로 적용된 헬륨과 같은 가스의 압력을 저항하기 위하여 패키지의 능력 또는 내부에 밀봉된 가스들에 반대하는 정확한 누설율(leak rate)를 결정을 촉진할 수 있는 효율적으로 압력 게이지(guage)가 된다. 리드에서, 보우(bow) 또는 편차(deflection)는, Wyko and Zygo Corporation에 의해 만들어진 것과 같은 간섭계로 측정될 수 있다. 선택적으로, 리드의 특정한 영역은 편차 멤브레인으로써 작용하기 위하여 얇아지거나 또다른 멤브레인 물질로 에칭될 수 있다.
웨이퍼-레벨 공정을 위하여, 리드들은 개별적으로 장치 기판 또는 웨이퍼 폼에 부착될 수 있다. 리드 부착을 위하여, 물질을 결합하는 리드는 상기의 설명된 대로 금속 또는 땜납 유리를 포함할 수 있다. 리드를 밀봉하는 공정은 예를 들어, 현재 어떠한 수증기를 제거하기 위하여, 헬륨, 아르곤 또는 질소와 같은 비활성 가스를 가지거나 진공 하에서, 제어된 환경에서 결합된 전자 구성요소를 가지는 리드 및 기판을 베이킹(baking)하는 것을 포함할 수 있다. 압력은 이어서 리드 및 기판 사이에 적용될 수 있고, 그 일부는 금속 땜납의 리플로우(reflow) 온도로 가열된다. 선택적으로, 압력은 리플로우 온도에 도달한 후에 적용될 수 있다. 냉각되고, 밀봉된 영역이 대기 압력보다 현저하게 보다 높은 압력을 가질 때와 같은 헬륨의 압력 아래에서 패키지를 밀봉하는 것이 유리할 것이다. 이 기술은 밀폐적 밀봉을 만들기 위한 연속적인 어떠한 시간에서 패키지의 누설율 및 밀폐성의 레벨을 모니터링(monitoring) 하는 것을 허용할 것이다.
웨이퍼-레벨 제조 공정의 경우에는, 다중 다이로써 형성된 장치 패키지들은, 예를 들어, 인접한 패키지들 사이에서 기판을 통하여 다이싱함으로써 싱귤레이팅된다(singulated). 도 11은 파선된(dashed) 라인들에 의해 나타난 대로, 기판이 패키지의 싱귤레이션을 허용하기 위하여 다이싱될(diced) 수 있는 것을 따르는 적절한 라인들을 예시한다. 예시된 대로, 다이싱은, 예를 들어, 도 14에 예시된 것과 같은 플렉스 회로(32)를 가지는, 외부 회로에 전기적인 연결성을 용이하게 하는 목적을 위한 국부적으로 얇아진 영역을 따라 유익하게 수행될 수 있다. 수직 표면들이 패키지 엣지(edge)들에서 원한다면, 추가적인 다이싱은, 예를 들어, 도 12에서의 파선된 라인들에 의해 예시된 대로, 수행될 수 있다. 이러한 싱귤레이션의 결과는 도 13에 도시되고, 그것은 싱귤레이션으로부터 유발하는 패키지를 예시한다.
장치 패키지의 싱귤레이션 후에, 전기적인 연결은 외부 장치들과의 전기적인 연결성을 위하여 제공될 수 있다. 도 14는 이 목적을 위한 전도성 마이크로비아로 플렉스 회로(32)의 연결을 예시한다. 플렉스 회로들은 일반적으로 폴리마이드들, LCP 또는 다른 적절한 기판들로 만들어진다. 플렉스 회로는 기판 물질 상 또는 내에 하나 이상의 금속 트레이스(trace)들(도시되지 않음)을 포함한다. 일반적으로, 플렉스 회로들은 하나 이상의 레이어로부터 만들어진다. 국부적으로 얇아진 영역이 그것에 편리한 접속을 제공하기 때문에, 플렉스 회로는 기판 후면 표면으로부터 전도성 비아에 손쉽게 부착될 수 있다. 플렉스 회로는, 예를 들어, 주석-기반의 땜납 볼들을 가지거나 플렉스 또는 기판 상에 패터닝된 땜납들을 가지는, 땜납하는 것과 같은 알려진 기술들에 의해 전도성 비아에 부착될 수 있다. 도 15는 본 발명에 따른 예시적인 전자 장치 패키지 베이스 기판의 상승도 및 국부적으로 얇아진 영역에서 마이크로-비아들의 저면도를 예시한다. 파선된 화살표는 도 13을 위한 단면도를 나타낸다. 장치 리드와 같은 기판 상부 표면 상에 구조체들은 도시되지 않는다. 5개의 마이크로-비아들 및 비아들을 위한 금속 트레이스들은 패키지의 전자 장치들에 전기적인 연결성을 제공하기 위한 국부적으로 얇아진 영역에서 보여질 수 있다.
전자 패키지들을 형성하기 위한 상기 개시된 방법들의 추가에서, 그것의 다양성들은 계획된다. 예를 들어, 도 16 내지 도 19는 마이크로-비아들(18)이 전자 장치의 두 개이상의 면들에 제공된 곳에서 형성의 다양한 단계들에서 예시적인 전자 장치 패키지의 단면도를 예시한다. 도 16에서, 두 개의 마이크로-비아들(18)은 전자 장치 장착(mounting) 영역(33)의 반대편의 면들 상에 도시된다. 주변 마이크 로-비아들의 어떠한 수는 기판의 상부 표면 상에 마이크로 전자공학 및/또는 메탈라이제이셔에 연결하고, 기판 표면 또는 리드 표면 상에 형성되거나 장착된 하나 이상의 장치들로 전기적인 연결을 허용하기 위하여 만들어질 수 있다는 것이 명확해야 한다.
도 17은 기판 상부 표면(8)에 장착된 전자 장치(28)를 예시한다. 전자 장치는, 예를 들어, 장치 상에 또는 웨이퍼 표면 상에 침적된 땜납들 또는 당업계에서 알려진 다른 부착 방법들에 의해, 부착될 수 있다. 전자 장치들은 기판 웨이퍼의 꼭대기 표면상에 금속 트레이스들에 전기적인 연결을 만들기 위하여 플립-칩(flip-chip) 부착될 수 있다. 대안적으로, 그것들은 볼 또는 결합된 쐐기 와이어(wegde wire bonded), 또는 그것의 조합일 수 있다. 비록 단일 전자 장치가 도시되었지만, 다중 전자 장치들이 부착될 수 있다는 것이 명확할 것이다. 게다가, 이러한 장치들은 상기에 개시된 대로, 그것에 부착되는 것 대신에 기판 표면 상 또는 내에 형성될 수 있다.
도 18에 도시된 대로, 상기에 개시된 것과 같은 리드(30)는 기판 상부 표면 상에 금속 씰링 링(29)에 부착되거나, 그렇지 않으면 상기에 도시된 대로 기판 상부 표면에 결합된다. 상기에 개시된 대로, 일반적으로 리드 결합까지 포함하는 모든 단계들은 웨이퍼 및 그리드 레벨에서 완료될 수 있다.
웨이퍼-레벨 공정의 경우에서, 도 19는 다이의 싱귤레이션 후에 도 18의 패키지를 개시한다. 도 14와 참조와 같이 상기에 개시된 방법에서, 플렉시블(flexible) 회로(32)는 기판의 후면 표면 상에 패터닝된 금속 트레이스들에 의해 마이크로-비아들(18)로의 전기적인 연결을 위한 국부적으로 얇아진 영역들에서 기판(4)에 부착된다. 플렉스 회로는 도시된 대로 패키지를 부착하기 위하여 절단된 영역을 포함하거나, 복수 개의 플렉스 회로들은 하나의 패키지들에 부착될 수 잇다.
선택적으로, 도 18의 패키지 장치는 회로 보드에 장착될 수 있다. 이 경우에서 도 19에 도시된 플렉스 회로(32)는 회로 보드 물질을 나타낼 수 있다. 회로 보드는 패키지의 보다 두꺼운 영역을 포함하기 위하여 절단된 영역을 포함할 수 있고, 땜납 볼들은 회로 보드로 리세싱된(recessed) 영역을 연결할 수 있다. 여전히 더욱이 패키지의 연결을 위한 선택들은, 예를 들어, 납 프레임들(lead frames), 걸 윙들(gull wings) 등과 같은 것을 포함한다.
도 20 내지 도 23은 본 발명의 다른 견지에 따른 형성의 다양한 단계들에서 예시적인 전자 장치 패키지를 예시한다. 이 구조물은 리드(30) 내 또는 상에 부착되거나 형성된 전자 장치(28)을 위한 클리어런스(clearance)를 허용하기 위하여 리세싱된 영역(34)을 포함하는 기판을 가지고, 도 13 및 도 19에 참조와 같이 개시된 것과 유사하고, 그것은 리드 웨이퍼의 부분일 수 있다. 도 20은 전기적인 트레이스(26)들 및 선택적인 외부 씰 링(29)을 가지는 기판을 예시한다. 이 경우에서 기판은 도 21에 도시된 대로 땜납(36)과 같은 패터닝된 부착 물질을 가진다. 땜납(36)은 기판 상의 마이크로-비아들(18) 및 트레이스들(26) 및 리드(30) 상의 전자 장치(28) 사이에 전기적인 연결을 제공한다. 일반적으로 모두가 웨이퍼-레벨에 존재하는 동시에, 가장 바깥쪽의 땜납(36)은 일반적으로 칩을 경계 짓 는(circumscribe) 씰링 물질의 링일 수 있고, 베이스 및 리드를 함께 밀폐적으로 밀봉하기 위하여 적용된다. 이러한 구조물은 상기에 개시된 보우/편차-측정가능한 구조물과 유사하다. 안쪽 결합된 영역들이 리드 내 또는 상에 형성되거나 장착된 전자 장치의 관련된 전자 트레이스들 및 I/O를 가지는 기판(4) 상에 금속 트레이스들 및 마이크로-비아들을 전기적으로 연결하기 위하여 전기적인 연결 지점들 있는 동시에, 도 22에 예시된 대로, 베이스 기판(4) 및 리드(30)는 밀폐적인 밀봉을 생성하는 바깥쪽 밀봉된 영역과 함께 결합한다. 도 23은, 도 19와 유사한, 웨이퍼-레벨로부터 싱귤레이션 후에 패키지된 장치를 도시하고, 전기적으로 플렉스 회로(32) 또는 회로 보드에 부착된다.
도 24는 본 발명의 다른 견지에 따른 예시적인 전자 장치 패키지 베이스 기판의 상승도를 예시한다. 기판(4)의 국부적으로 얇아진 영역(15)을 형성하는 것에서, 기판 물질은 영역의 세 개의 면들에서 제거되지 않는다. 이 방법에서 추가적인 구조 강도는 기판에 제공될 수 있다. 장치 리드, 전자 장치 및 금속 트레이스들과 같은 기판 상부 표면 상에 구조체들은 도시되지 않는다. 이 예시적인 기판에서, 네 개의 마이크로-비아들(18) 및 비아들을 위한 금속 트레이스(22)들은 국부적으로 얇아진 영역들에세 보여질 수 있다.
본 발명은 그것의 특정한 실시예를 참조하여 상세한 설명에 개시되는 동시에, 만들어질 수 있는 다양한 변경들 및 변형들 및 청구항들의 범위로부터 분리됨없이, 채용된 균등성들은 당업계에서 당업자에게는 명백할 것이다.
형상들과 같이 표시된 참조 번호들과 같은 것에서, 본 발명은 다음의 도면들에 참조하여 언급될 것이고, 다음에는:
도 1 내지 도 14는 본 발명의 제1 견지에 따른 그것의 다양한 형성 단계들에서 예시적인 전자 장치 패키지의 단면도를 도시한다.
도 15는 본 발명에 따른 예시적인 전자 장치 패키지의 상승도 뿐만 아니라 기판의 부분적인 저면도를 도시한다.
도 16 내지 도 19는 본 발명의 다른 견지에 따른 그것의 다양한 형성 단계들에서 예시적인 전자 장치 패키지의 단면도를 도시한다.
도 20 내지 도 23은 본 발명의 다른 견지에 따른 그것의 다양한 형성 단계들에서 예시적인 전자 장치 패키지의 단면도를 도시한다.
도 24는 본 발명의 다른 견지에 따른 예시적인 전자 장치 패키지 기판의 상승도를 도시한다.

Claims (11)

  1. 제 1 표면 및 상기 제 1 표면의 반대편의 제 2 표면을 가지되, 상기 제 2 표면은 표면 내에 국부적으로 얇아진 영역을 가지는 기판;
    상기 기판을 통과해 상기 제 1 표면까지 연장된 상기 국부적으로 얇아진 영역 내의 전도성 비아(conductive via); 및
    상기 전도성 비아에 연결된 전자 장치를 포함하되,
    상기 전도성 비아 및 상기 국부적으로 얇아진 영역 각각은 테이퍼링된(tapered) 측벽을 포함하고,
    상기 전도성 비아의 측벽 및 상기 국부적으로 얇아진 영역의 측벽의 테이퍼는 동일한 방향인 것을 특징으로 하는 전자 장치 패키지.
  2. 제 1 표면 및 상기 제 1 표면의 반대편의 제 2 표면을 가지되, 상기 제 2 표면은 표면 내에 국부적으로 얇아진 영역을 가지는 기판;
    상기 기판을 통과해 상기 제 1 표면까지 연장된 상기 국부적으로 얇아진 영역 내의 전도성 비아;
    상기 전도성 비아에 전기적으로 연결된 전자 장치; 및
    상기 국부적으로 얇아진 영역 내에 적어도 부분적으로 위치되고 상기 전도성 비아에 전기적으로 연결된 플렉스 회로(flex circuit)를 포함하는 것을 특징으로 하는 전자 장치 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 기판은 단일-크리스탈-실리콘(single-crystal-silicon)을 포함하는 것을 특징으로 하는 전자 장치 패키지.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 전자 장치 패키지는 상기 전자 장치를 둘러싸는 밀봉된 체적(volume)을 형성하기 위하여 상기 제 1 표면 상에 리드(lid)를 더 포함하는 것을 특징으로 하는 전자 장치 패키지.
  5. 제 4 항에 있어서, 상기 전자 장치는 상기 리드에 장착된 것을 특징으로 하는 전자 장치 패키지.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 전자 장치는 상기 전자 장치 패키지 내에 밀폐적으로 밀봉된 것을 특징으로 하는 전자 장치 패키지.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 국부적으로 얇아진 영역은 상기 기판의 제 1 엣지까지 연장되는 것을 특징으로 하는 전자 장치 패키지.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 전자 장치는 광전자 장치인 것을 특징으로 하는 전자 장치 패키지.
  9. 복수 개의 다이(die)들을 가지는 기판을 포함하되, 상기 다이의 각각은 청구항 제 1 항 내지 제 8 항 중 어느 한 항의 전자 장치 패키지를 포함하는 것을 특징으로 하는 웨이퍼-레벨(wafer-level) 전자 장치 패키지.
  10. (a) 제 1 표면 및 상기 제 1 표면의 반대편의 제 2 표면을 가지는 기판을 제공하는 단계;
    (b) 상기 제 2 표면 내의 국부적으로 얇아진 영역을 형성하기 위하여 상기 제 2 표면으로부터 상기 기판의 일부를 얇아지게 하는(thinning) 단계;
    (c) 상기 기판을 통과하여 연장되는 상기 국부적으로 얇아진 영역 내의 비아를 에칭하되, 상기 에칭은 상기 국부적으로 얇아진 표면으로부터 상기 제 1 표면까지의 방향으로 수행되는 단계;
    (d) 상기 비아를 메탈라이징(metallizing)하되, 상기 전도성 비아 및 상기 국부적으로 얇아진 영역 각각은 테이퍼링된(tapered) 측벽을 포함하고, 상기 전도성 비아 및 상기 국부적으로 얇아진 영역의 측벽 테이퍼들은 동일한 방향인 단계; 및
    (e) 상기 전도성 비아에 전기적으로 연결된 전자 장치를 제공하는 단계를 포함하는 것을 특징으로 하는, 전자 장치 패키지를 형성하는 방법.
  11. (a) 제 1 표면 및 상기 제 1 표면의 반대편의 제 2 표면을 가지는 기판을 제공하는 단계;
    (b) 상기 제 2 표면 내의 국부적으로 얇아진 영역을 형성하기 위하여 상기 제 2 표면으로부터 상기 기판의 일부를 얇아지게 하는 단계;
    (c) 상기 기판을 통과하여 연장되는 상기 국부적으로 얇아진 영역 내의 비아를 형성하는 단계;
    (d) 상기 비아를 메탈라이징하는 단계;
    (e) 상기 전도성 비아에 전기적으로 연결된 전자 장치를 제공하는 단계; 및
    (f) 상기 국부적으로 얇아진 영역 내에 적어도 부분적으로 위치되고 상기 전도성 비아에 전기적으로 연결된 플렉스 회로를 제공하는 단계를 포함하는 것을 특징으로 하는, 전자 장치 패키지를 형성하는 방법.
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