CN101261977A - 电子器件的封装和形成的方法 - Google Patents

Abstract

提供电子器件的封装和形成它们的方法。电子器件的封装包括固定在衬底上的电子器件、导电通路和衬底中局部变薄的区域。本发明提供例如在电子工业中用于容纳一个或多个诸如IC、光电子的、或MEMS元件的电子器件的密封封装的申请。

Description

电子器件的封装和形成的方法

本申请要求了根据35U.S.C.§119(e)的2007年2月25日提交的、申请号为No.60/903,490的U.S.临时申请的优先权的权益，该申请的全部内容在此被合为一体作为参考。

本发明总的涉及微型组装技术，尤其是，涉及电子器件的封装和它们的形成方法。例如，本发明提供例如在电子工业中用于容纳一个或多个诸如光电子的、IC或MEMS器件的电子器件的密封封装的申请。

已知的是，被密封的芯片级和晶片级封装包括电子器件，例如，集成电路(ICs)、光电子器件和微电子机械系统(MEMS)。这样的封装通常包括密闭的容积，其被完全密封，并形成在底部衬底和盖罩之间，在密闭的容积中布置有电子器件。这些封装收容和保护被密封的元件，使其与存在于封装外侧的大气中的污染物和水蒸汽隔离。污染物和水蒸汽的存在可以增加诸多问题，例如金属部分的腐蚀和光电子器件、光学MEMS和其它光学部件的光损耗。此外，这些封装有时可以在真空中或在可控制的环境中被密封，从而使元件得以正确操作或达到预期的寿命。

为了提供密闭在封装中的电子器件和外界的电连接，在封装内部和外部之间的电引线是必需的。用于密封的封装的各种类型的电引线已经被公开，例如，Sherrer等人的公开号为US20050111797A1的美国专利申请公开了在密封的光电子封装中采用导电通路。光电子器件被配置在衬底上，例如硅衬底，并通过附接到衬底的盖罩而被密闭在密封的容积中。导电通路延伸穿过衬底，从而提供了与元件的电连接。在上述公开的申请的示例的通路形成过程中，通路从一侧被蚀刻贯穿衬底的整个厚度，而到达氮化硅膜，通路被金属化，氮化物被图形化，并被除去，通路被连接到顶面，从而产生密封的电通路。可得到的通路的最小尺寸通常被通路蚀刻过程的纵横比和衬底的厚度限制。

理想的是具有在电子器件封装中形成密集装配的金属化的通路的能力。这样，将有可能提供具有减小的几何形状的封装。这样将提供一个附带的好处，即增加了形成在晶片级过程中的晶片上的封装的数量，从而降低制造花费。最好的是，通路尺寸的减小有助于减小与通路结构有关的寄生电感和/或电容，从而，提高微波频率下的通路性能。

公开号为WO2006/097842A1的国际申请公开了用于制造收容例如光电子或MEMS元件的半导体元件的相对薄的封装的技术，其可以在晶片级上实施。该文件在一个实施例中公开了固定在或集成在同一晶片上的微型元件，其中，提供引线的金属化，并且其包括后侧晶片变薄技术。在操作中采用了硅/氧化物/硅晶片。形成的微型通路贯穿晶片的元件侧面的硅而进入氧化物蚀刻终止层。微型元件被固定到微型通路之间的元件的侧面的区域，半导体或玻璃盖罩被焊接到第一晶片，从而微型元件被收容在由两个晶片限定的区间内。焊接晶片之后，在第一层的后表面的硅层执行一个变薄的操作。

上述的元件和方法具有各种缺点。对于包含通路的晶片和精确的微电子电路，诸如传输线、薄膜式模压焊料或电容器，在有WO’842的晶片的元件的侧面上，需要精确的平版印刷和图形化。精确的平版印刷需要平坦的或近似平坦的表面，从而使稀薄的光致抗蚀剂能被涂敷和彻底地暴露和图形化。如果在同一表面上的微电子电路形成之前通路被蚀刻并到达晶片的前表面，通路将干扰晶片上的光致抗蚀剂的彻底的旋涂。结果通常是覆盖不足以及图形化不一致。各种方法已经被采用，诸如喷涂光致抗蚀剂和电镀光致抗蚀剂。然而，由于在前一个的例子中的不一致的抗蚀剂的厚度和在后一个例子中的相对较大的厚度，这些方法并不具备必需的高精度图形化。这使得图形化的精度特性，例如RF传输线和高产频的电阻器面临挑战或变为不可能。

如果在同一表面生成微电子电路后从晶片的前表面或在晶片的前表面制造通路，微电子电路必须经受用于形成通路的压力。对于各向异性被蚀刻的通路，典型的是，这意味着暴露20分钟到几个小时的时间来进行侵蚀性的碱性蚀刻，其通常会侵蚀用于微电子电路中的材料，例如用在焊料中的锡、用在电阻器中的Ni-Cr和TaN和通常用于形成粘附层的钛。此外，在产生微电子电路所必需的大量步骤之后形成通路，如果屈服损坏，将会付出很大的花费。

因此，在本领域需要改进的电子器件封装和形成它们的方法，其能解决与技术状态有关的一个或多个问题。

根据本发明的第一方面，提供电子器件的封装。电子器件的封装包括具有第一表面和与第一表面相对的第二表面的衬底。第二表面具有在其中变薄的区域。位于局部变薄的区域中的导电通路延伸穿过衬底并到达第一表面。导电通路和局部变薄的区域中的每一个都包括倾斜的(tapered)侧壁，其中导电通路的侧壁和局部变薄的区域的侧壁在同一方向上倾斜。电子器件被固定在衬底的第一表面上。电子器件电连接到导电通路。

根据本发明的第二方面的电子器件的封装包括具有第一表面和与第一表面相对的第二表面的衬底。第二表面具有在其中局部变薄的区域。位于局部变薄的区域中的导电通路延伸穿过衬底并到达第一表面。电子器件被固定在衬底的第一表面上。电子器件电连接到导电通路。柔性电路被至少部分地配置在局部变薄的区域中，并电连接到导电通路。

根据本发明的另一个方面，提供形成电子器件的封装的方法。该方法包括：(a)提供具有第一表面和与第一表面相对的第二表面的衬底；(b)从第二表面开始使衬底的一部分变薄，从而形成位于第二表面的局部变薄的区域；(c)在局部变薄的区域蚀刻通路，其延伸穿过衬底，其中以从局部变薄的表面到第一表面的方向进行蚀刻；(d)金属化通路，其中导电通路和局部变薄的区域中的每一个都包括倾斜的侧壁，其中导电通路的侧壁和局部变薄的区域的侧壁在同一方向上倾斜；和(e)将电子器件固定在衬底的第一表面上，其中电子器件电连接到导电通路。

根据本发明的另一个方面，形成电子器件的封装的方法包括：(a)提供具有第一表面和与第一表面相对的第二表面的衬底；(b)从第二表面开始使衬底的一部分变薄，从而位于第二表面的局部变薄的区域；(c)在局部变薄的区域形成通路，其延伸穿过衬底，并到达第一表面；(d)金属化通路；(e)将电子器件固定在衬底的第一表面上，其中电子器件电连接到导电通路；和(f)提供至少部分地配置在局部变薄的区域中的并且电连接到导电通路的柔性电路。

在电子器件的封装和形成方法中，衬底可以包括，例如，诸如单晶硅的半导体，并取硅或绝缘体上的硅结构(SOI)的晶片或它的一部分的形式。电子器件在电子器件的封装中被密封。一个或多个导电通路，典型的是许多导电通路，形成在局部变薄的区域中。局部变薄的区域延伸到衬底的第一边缘，便于提供至少部分地配置在局部变薄的区域中和电连接到导电通路的柔性电路。一盖罩被提供在第一表面上，从而形成了一密封容积，其密闭电子器件。在本发明的一示例的方面，晶片被局部变薄，并且通路在衬底的同一侧形成在局部变薄的区域中。有利的是，电子器件的封装可以在晶片级上进行，晶片具有大量的模，每一个模包含有电子器件的封装。

本发明的其它特点和优点在本领域技术人员阅读了下面的描述、权利要求和在此随附的附图后会变得显而易见。

参照下面的附图描述本发明，其中，同样的参考标记表示同样的特征，其中：

图1-14示出了根据本发明的第一方面的形成电子器件的封装的各个阶段的示例的电子器件的封装的横截面视图；

图15示出了根据本发明的示例的电子器件的封装的衬底的正面视图，和衬底的部分自底向上的视图；

图16-19示出了根据本发明的另一个方面的形成电子器件的封装的各个阶段的示例的电子器件的封装的横截面视图；

图20-23示出了根据本发明的另一个方面的形成电子器件的封装的各个阶段的示例的电子器件的封装的横截面视图；

图24示出了根据本发明的另一个方面的示例的电子器件的衬底的正面视图。

本发明提供了改进的形成电子器件的封装的方法和由此形成的电子器件的封装。该包括一个衬底，其在它的一个表面上具有局部变薄的区域和在该局部变薄的区域内贯穿该衬底的导电通路。电子器件电连接到该导电通路。电子器件可以被配置在衬底的与局部变薄的区域和导电通路所在的表面相对的表面上。可选择的是，电子器件可以被配置在单独的衬底上，其构成了密封包含通路的衬底的盖罩。该通路电连接到电子器件。

在此所采用的，术语“一”表示一个或更多；“微结构”指的是通过微型品制造或纳米级制造工艺形成的结构，典型的是在晶片级(wafer-level)上并不是必要的；而“晶片级”指的是与构成了很多模的任一衬底产生的过程，例如，如果复合模由同样的衬底或衬底的一部分构成，该衬底包括全部的晶片或它的一部分。

现在参照图1-14描述根据本发明的形成电子器件的封装的方法，图1-14示出了根据本发明的示例的电子器件的封装在形成其的不同阶段的横截面视图。

如图1所示，提供一个衬底4。该衬底具有一第一(元件或前)表面8和一与第一表面相对的第二(后)表面10。衬底4可以由适合用于电子器件的封装的任意材料如半导体材料、金属、陶瓷和玻璃形成。典型的是，衬底材料包括单晶半导体材料，如单晶硅、绝缘体上硅结构或硅锗衬底。衬底可以具有一使得形成一单一元件或，典型的是，如复合模的多个同样的元件的尺寸。典型的是，衬底是具有复合模的晶片的形式。在示例的方法中，提供了一<100>双面抛光的硅晶片作为衬底。晶片的厚度合适地可以是约525±25微米厚，而电阻系数典型地是大于1000欧姆/厘米，用于高频应用，然而，也可以采用更低的电阻系数。

在衬底的前和后表面或是其的一部分上可以提供一个或多个硬掩模层，用来作为硬掩模和可选择地用于衬底和如导体和配置在其上的电子器件的电结构之间的电绝缘。典型的是，硬掩模层是从例如低应力氮化硅、掺了杂质和不掺杂质的二氧化硅中选择的绝缘层，其包括旋涂玻璃、氮氧化硅和二氧化钛。这样的绝缘层可以通过已知的技术例如强化的等离子体或低压化学蒸涂(PECVD或LPCVD)、诸如喷涂或离子束淀积的物理蒸镀(PVD)、旋涂、阳极电镀或热氧化来形成。绝缘体的厚度依赖于诸如特殊的材料和后续的操作条件。典型的绝缘体的厚度从100纳米到250纳米(nm)。在示例的方法中，在衬底的第一和第二表面在一厚度范围内提供了低应力LPCVD氮化硅层，例如，从200到500nm，诸如从200到250nm。

配置在衬底的后表面10的第一硬掩模层12是图形化的，典型的是，采用标准的影印石版术和干法刻蚀技术来提供一暴露局部变薄的底部衬底材料的开口。在衬底后表面10上提供作为蚀刻掩模13的图形化的光致抗蚀剂或其它适合的光成像材料，暴露将要被去除的第一硬掩模层的那些区域。可选的是，可以执行晶体排列步骤来确定结晶排列的准确的轴线，以便将被蚀刻的形状可以与需要精确的角度的晶轴线对准。通过衬底的后表面的蚀刻掩模13被暴露的第一硬掩模层的12的区域将采用干法刻蚀而被去除，从而暴露底部衬底材料。例如，蚀刻剂将取决于第一硬掩模层12的材料。在示例的方法中，其采用氮化硅层，用CF₄的等离子干法刻蚀或其它合适的含氟蚀刻剂通常具有例如50到500毫托(mTorr)的压力。

参照图3，通过在第一硬掩模层12的开口进行各向异性蚀刻，直到在衬底中的每一个开口都形成了一个锥形凹陷14，于是，衬底后表面10的被暴露的区域变薄。图3示出了第一硬掩模层的被暴露的区域去除后的衬底4，该第一硬掩模层进行了蚀刻掩模的局部变薄和去除。各向异性蚀刻通常是采用例如KOH或EDP的结晶蚀刻。典型的是，凹陷14从衬底的前表面8开始延伸50到250微米的距离。衬底的精选部分或部分15是变薄的，而不是整个表面。这样为随后的操作和处理保留了机械刚度，从而有助于避免破损。就微光学的平台而言是特别有利的，其中需要足够的厚度来建立衬底的前表面的被蚀刻的结构的精度，从而支撑诸如球形透镜和其它光学组件的元件。这种被蚀刻的结构可以与变薄的区域15一样深或比变薄的区域15深，其通常仅对于通路是必需的。

由局部变薄形成的典型的凹陷14具有一底表面，就方形的几何形状而言，其沿每一侧从0.5到5毫米(mm)。局部变薄的区域可以贯穿模的一个或多个侧壁的长度。在制造中，这些区域可以在一个尺寸上贯穿复合模或晶片的整个长度。凹陷的相对的尺寸可以根据需要的微型通路的数量和外形上采用柔性电路和/或焊球或衬垫的微型通路的互连需要的空间来确定。对于<100>硅，当进行各向异性的湿法刻蚀时，锥形凹陷14的侧壁是{111}晶面表面。基于已知的凹陷深度和侧壁角度，可以计算出提供在第一硬掩模层12中的目标开口的大小。可选择的是，可以通过机械切削或切割、干法刻蚀或通过湿法和干法刻蚀的组合来执行局部变薄。

局部变薄期间，临近开口的第一硬掩模层12的区域可以变得下陷，其有助于在开口的侧面建立氮化物支架(未示出)。在凹陷14的表面金属化之前，合适的是去除氮化物支架，从而防止或减少随后的金属化操作期间屏蔽的可能性。屏蔽可以导致支架的下面的凹陷表面的金属化不连续和/或不均匀。

可以通过干法刻蚀的步骤除去氮化物架，例如采用具有一定压力的CF₄足以蚀刻氮化物支架，典型的是从50到1000毫托。因为在蚀刻过程中通过氟离子和其它含氟品种可以化学地侵蚀氮化硅，并因为压力高得足以使分子在一个短的距离上散射，因此，氮化物支架的两侧都被蚀刻，但是，在所有其它表面上氮化硅只有一个表面被侵蚀，这是因为它们既在一侧被接合的衬底又具有以其它方式被屏蔽了的表面，例如，通过面向蚀刻反应器的板极/电极。因此，可以除去氮化硅支架而无需完全除去衬底的剩余部分的氮化物。可以在其它阶段执行支架的去除，例如在进一步的氮化硅涂敷之后，如果采用这样的涂敷的话，但是，其应该在金属化之前进行，从而确保金属化的连续性。即使支架存在，这个过程也可以省略，例如，在金属化过程中存在有效的散射，氮化物支架是小的或采用共形的导体沉积。

在局部变薄和可选择的支架去除过程之后，蚀刻掩模可以采用非常公知的脱模技术和化学反应被除去，例如，其将依赖于蚀刻掩模的材料。

参照图4，绝缘材料的第二硬掩模层16形成在衬底上，以便将局部变薄的区域15的表面绝缘。用于第二硬掩模层的材料典型的是与第一硬掩模层12相同，但是也可以不同。适合的材料、技术和厚度是相应于第一硬掩模层如上所述的。在示例的方法中，第二硬掩模层16是与第一氮化物层的厚度相似的低应力氮化硅层。第二硬掩模层用于使将形成在衬底的局部变薄的区域中的通路电绝缘。

现有的通路形成方法，无论是用湿法刻蚀和/或干法刻蚀进行的，都使得衬底的元件表面保持了极高的平面性，为抗蚀剂的涂敷和可选择的接触式光刻的准确提供可能，从而在衬底的元件表面图形化随后的安装部件、导电线路和对准部件。此外，现有的方法允许在施加金属和焊料之前执行第二硬掩模的涂敷，允许使用LPCVD涂层，例如具有确定的应力的共形涂层的低应力氮化硅和氧化物。

参照图5，一个或多个微型通路18随后被形成在衬底的局部变薄的区域15中。通过光刻印制和蚀刻技术可以形成这些微型通路，其中在第二硬掩模层16上的衬底后表面上提供光致抗蚀剂或其它适合的光成像材料(未示出)，其被暴露并发展，从而形成在局部被蚀刻的区域中暴露第二硬掩模的将要形成通路的那些区域的蚀刻掩模。第二硬掩模的被暴露的区域通过与第一硬掩模材料相关的如上所述的蚀刻而被除去。因此，衬底的局部变薄的区域的下层区域被暴露并随后被蚀刻而通达位于衬底的前表面的第一硬掩模层12。衬底的蚀刻可以采用通过第二硬掩模层16的开口的各向异性的蚀刻。与示例的实施例中的局部变薄的区域一样，当执行湿法各向异性蚀刻并且衬底的材料使<100>硅时，微型通路的侧壁包括{111}结晶表面。在底表面的典型的微型通路开口是从20到200微米，例如，就方形的几何形状而言，沿每一侧从40到200微米。

如上所述的关于局部变薄的区域，微型通路的适合的掩模的开口的尺寸可以基于通路的已知深度和侧壁的角度来确定，从而获得预期的微型通路尺寸。在为了形成局部变薄区域和微型通路而从衬底的同一侧进行各向异性的结晶的蚀刻的情况下，这些侧壁具有在相同的方向倾斜的特征。例如，为了在衬底的相对侧获得更大的印制精度特征的精确性，凹陷14和微型通路的同一侧的蚀刻是可取的。可选择的是，通过干法刻蚀或通过湿法和干法刻蚀的组合来完成局部的变薄。在这个阶段，以公知的材料和技术将用于形成微型通路的蚀刻掩模从晶片去除。因而所得到的结构如图5所示。例如，通过湿法刻蚀、例如氢氟酸(HF)、含有缓冲剂的HF、或磷酸、和/或干法刻蚀，可以将一定厚度的硬掩模层从衬底的后表面除去。这样在随后的步骤中获得更大的尺寸控制。对示例的元件结构来说，所示的相应于第二硬掩模层16的厚度从元件中被除去。

如图6所示，凹陷14和微型通路18的表面被第三硬掩模层20覆盖，并且，厚度与所述上述的相应于第一和第二硬掩模层的厚度一样。第三硬掩模层在成品的元件封装中提供电绝缘。在示例的方法中，第三硬掩模层20是低应力氮化硅层，其具有第一和第二掩模层相似的厚度。

随后微型通路18从衬底后表面被金属化，从而形成如图7所示的导体22。金属化结构可以被图形化，例如，用荫罩、共性的剥离抗蚀剂、电淀积抗蚀剂、喷涂抗蚀剂或叠层制模抗蚀剂。金属化的结构覆盖了硬掩模的暴露在微型通路底部的那些部分，并沿微型通路的侧壁到衬底前表面8提供了导电性。选择的金属具有足够的机械强度，从而在硬掩模材料全部或部分从衬底的前表面除去后可以自立。金属化的结构是，实现了穿过微型通路的孔的导电和密封。金属可以是，例如，Cr/Ni/Au，TiW/Au或Ti/Pt/Au。例如，20nm厚的Cr覆盖200nm厚的Ni，再覆盖500nm厚的Au形成的层叠层具有足够的机械强度，从而跨例如20到35微米穿过微型通路的孔。然而，也可以采用更薄或更厚的金属层。此外，如果需要更大的强度、制作更大的膜或用于更高的电流，可以电镀这些金属或将被电镀的金属加到被蒸涂的金属而得到更大的厚度。

从衬底的后表面金属化微型通路之后，该点的衬底的前表面仍然是平坦的。微型通路附近的局部变薄的衬底具有与更大通路结构例如，延伸穿过衬底结构的全部厚度的通路结构有关的极小的寄生效应。因此，理想的是通路并不是完全穿过衬底的全部厚度延伸。在同一侧局部变薄衬底和微切削加工通路提供了附加的好处，即可以将衬底的前表面保持为一个平坦的表面，从而形成微电子的特征。结果是，在衬底的元件表面执行更加昂贵和复杂的操作之前就可以在衬底中形成微型通路。这对于降低制造元件的花费具有重大的影响。还进一步，平坦的衬底前表面允许采用标准的旋涂的稀薄的抗蚀剂和光刻技术来形成需要精确定义的关键的封装的特征。这些特征包括，例如，传输线和稀薄的光敏焊料。平坦的表面还利于微切削加工所需要的精确度，例如，在诸如用于球形透镜配置的凹陷结构的微光学零件中。

衬底前表面随后被光致抗蚀剂或其它光成像材料覆盖、图形化、和从平坦的前表面干法刻蚀从而穿过硬掩模层12、16、20到达下面的微型通路的金属层22形成开口24，如图8所示。金属层可以作为等离子蚀刻或其它除膜技术的相配的蚀刻的终点。任何图形化都可以在前表面硬掩模材料中展现，例如，圆形的或矩形的孔、格子、或其它几何形状，从而，如果需要，使硬掩模提供附加的机械稳定性。如果两侧的金属和侧壁可以被适当地图形化，硬掩模材料可以以为微型通路留出多重导体的方式图形化。典型的是，矩形或圆形的形状用来使图形化和调整间距更容易。

参照图9，可以实施衬底的平坦的前表面的金属化，从而提供各种特征，例如导电线路26，其与微型通路的金属层22和器件封装中的电子器件28电连接。适合的材料在本领域是已知的，并包括，例如关于微型通路金属层22的上述提及的那些材料。金属层可以被应用，并例如，由荫罩、电解沉积抗蚀剂、剥离、或金属的化学蚀刻、微电子学领域中已知的其它方法图形化。金属结构可以由已知的技术来布置，例如一种或多种金属的汽化、喷镀、CVD和电化学的和无电的化学的镀敷中的一种或多种，例如，如果需要，采用晶种加工和图形掩模。镀敷对于相对较厚的层特别有用，例如诸如用于产生共面微波传输线或因为元件的金的热压接合而产生金的突起的几微米厚的金层的厚的含金的层。这些技术的任意组合都可以应用。用于接合电子器件的焊盘27也可以在这时形成。典型的焊盘材料包括，例如，Au-Sn共结体、或铟或为适合它们的熔点和化学的和所附的工艺特性而选择的其它合金，并可以通过在此描述的与其它金属部件有关的任何技术而形成。

这时，为了向电子器件提供密封的罩，为随后的器件表面上的盖罩的接合而提供金属密封环29也是可取的。典型的是，采用的金属密封环在几何形状上与被焊到前表面的盖罩的密封表面是互补的。然而，焊接用的金属和共价键技术诸如由Ziptronics公司销售的那些技术的采用也可以预见到。为此，金属可以被配置在衬底的表面和/或盖罩上。金属密封环可以由例如包含粘附层、扩散式叠层和可附着的金属层的金属组形成。例如铬和钛是常见的粘附层，镍、铂和TiW是常见的扩散式叠层，而金是常见的可附着的金属。此外，环可以包括焊料，例如，盖罩密封表面、衬底表面或两者上的3到8微米厚的大约80∶20的Au-Sn。可选择的是，这样的金层可以被图形化、或整个密封环可以被图形化，以这样的方式来促使在盖罩附着阶段金属焊料在给定的区域选择性地流动，其中需要的芯吸或多或少的焊料。如果存在过渡的或布局的或更高的表面粗糙度的区域，这样的布置是有用的，并且更厚的金属焊料层对于该区域的密封是可取的，例如，当密封可能离开封装的电气或光学波导管时。

衬底的平坦的表面金属化之后，就预装配式电子器件而言，一个或多个电子器件28被接合在衬底表面。电子器件可以是，例如，一个或多个光电子的、IC或MEMS元件。还可以预见的是，电子器件至少部分地形成部分衬底或以在原处的方式形成在衬底上。这样的情形，例如，用于MEMS元件，诸如BAW元件、微辐射计焦平面阵列或RF开关、或激光和光电二极管和其它光电元件。还可以预见的是电子设备可以被固定在封装的盖罩上，如下面更详细地描述的。就预装配式电子器件而言，与衬底接合可以通过常规的技术和材料来完成，例如，与衬底前表面上的预先形成的焊盘27接合、在元件或衬底表面上附着焊料、或采用环氧的或金的突出熔焊。

盖罩30可以被附接到衬底的上表面，从而形成密闭的容积31，其中如图10所示收容有电子器件28。盖罩30由基于封装的预期的特性，例如气体的导磁率、光学性能和热膨胀率(CTE)而选择的材料形成。就通过盖罩发送和/或接收光学信号的光电或光学MEMS设备而言，具有预期波长的光学上透明的材料通常是可取的。这种情况下适合用作盖子基板的材料包括，例如，诸如肖特(Schott)BK-7(北美肖特公司，艾姆斯佛德(Elmsford)，美国纽约)、派热克斯(Pyrex)(康宁(Corning)公司，康宁，美国纽约)的玻璃和单晶硅。在示例的电子封装中，盖罩由单晶硅形成。

盖罩可以覆盖在具有一个或多个抗反射的或其它的光学的涂层的内部的和/或外部的表面。此外，其它材料也可以被布置或沉积和图形化在盖罩上，例如，诸如不易挥发的吸气剂的吸气剂。但是，盖罩的光学透明度并不是必需的，也可以采用不透明的盖罩材料和采用与衬底相同的材料。可选择的是，蚀刻、模压或其它方式形成的金属也可以充当盖罩。示例的用于盖罩的金属是钽，它的CTE与硅的接近。

盖罩具有足够的大小，从而将衬底的上表面的需要的部分密封起来。矩形的盖罩顶板部分的典型的长度和宽度是，例如，大约1到50mm。如底部的衬底，盖罩基板可以是晶片形式，从而使同时生产多个盖罩变为可能。因而所得到的底部的衬底和盖罩的晶片可以在晶片级组装在一起，从而获得一个完整的晶片级制造过程。适合的盖罩形成技术在本领域是已知的，在前述的公开号为US20050111797A1的美国专利申请中对其进行了描述。

盖罩晶片可以预先被机械加工，从而使其电连接到衬底晶片而无需在切割之后附加机械加工。在使机械应力和在密封操作之后生成这样的开口的后续加工操作的花费最小化时，这样使得可以在独立封装的去框前进行晶体级测试。这样预先机械加工的盖罩晶片可通过已知的方法形成，例如加热模压法、蚀刻、和/或喷砂法。期望得到前侧和后侧的电连接时，这可能是有用的。此外，盖罩可以由SOI晶片制成，从而更好地使盖罩的顶表面具有一个受控制的深度。这对于通过选择厚度使盖罩用作泄漏传感器是有用的，当在密闭容积中密封一定压力的氦或其它气体，或当密封的元件高压贮存了氦或其它气体时，盖罩将产生一个已知的、可测量的凸起。在这种情况下，盖罩有效地变成了压力计，其能帮助测量密封在内部的气体的准确的泄漏率或帮助测量封装的性能，从而保护气体的压力，诸如一段时间用在封装的外侧的氦。盖罩的弯曲或变形用干涉计测量，如由Wyko和Zygo公司制造的干涉计。可选择的是，盖罩的特殊区域可以变薄，从而用作变形膜或其被蚀刻为另外的膜材料。

对于晶片级加工，盖罩可以被单独附接到元件的衬底或以晶片形式。对于盖罩的附接，盖罩的焊接材料可以包括如上所述的焊接玻璃或金属。密封盖罩的过程可以包括在可控的环境中焙干带有焊接的电子元件的盖罩和衬底，例如，用惰性气体，诸如氦、氩或氮或在真空中，从而除去存在的任何水蒸汽。接着，在盖罩和衬底之间施加压力，并且这部分被加热到金属焊料的软熔温度。可选择的是，可以在达到软熔温度后施加压力。有利的是在具有一定压力的氦气中密封封装，从而，当冷却时，被密封的区域具有显著大于大气压的压力。这样的技术将使得在密封后的任何时候都能检测封装中的密封性水平或泄漏率。

就晶片级的制造过程来说，作为复合模形成的元件封装是去框的，例如，通过切割穿相邻封装之间的衬底。图11示出了沿适合的线衬底可以被切割，从而使封装去框，如所示的虚线。如所示的，为了促进与外部电路的电的连通性，例如，与图14所示的柔性电路32，沿局部变薄的区域便于执行切割。如果在封装的边缘想要得到垂直的表面，可以执行另外的切割，例如，通过图12所示的虚线。如此去框的结果如图13所示，其示出了去框所产生的封装。

在器件封装的去框(singulation)之后，为了与外部元件的电连通，可以提供电连接。图14示出了为此目的的柔性电路32与导电的微型通路的连接。柔性电路典型的是由聚酰亚胺、LCP或其它适合的基片制成。该柔性电路包含一个或多个位于基片材料上或位于基片材料中金属线路(未示出)。典型的是，柔性电路由大于一个的层制成。因为局部变薄的区域提供了通向导线通路的便捷的路径，柔性电路可以容易地从衬底的后表面附接到导电通路。柔性电路可以用已知的技术附接到导电通路，诸如用例如锡基焊球或模式焊料在柔性电路或衬底上焊接。图15示出了根据本发明的示例的电子器件封住底部衬底的正面视图，和局部变薄区域中的微型通路的自底向上的视图。虚线箭头表示用作图13的横截面视图。衬底上表面的部件，如元件的盖罩没有显示。五个微型通路和用于通路的金属线路可以被看到位于局部变薄的区域中，从而提供与封装的电子器件的电连通。

除上述提及的形成电子封装的方法之外，它们的变形也可以被预见。例如，图16-19示出了在形成的各个阶段的示例的电子器件封装的横截面视图，其中微型通路被提供在电子器件的两侧或多侧。图16中，显示了两个微型通路18位于电子器件固定区域33的相对侧。明确的是可以制作任何数量的外围微型通路，用来连接到衬底的上表面的金属层和/或微电子电路，并电连接到固定或形成在衬底表面或盖罩表面的一个或多个元件。

图17示出了固定到衬底上表面8上的电子器件28。电子器件可以通过例如配置在器件或晶片表面上的焊料或其它本领域已知的附接方法来被附接。电子器件可以是倒装式地被附接，从而电连接到衬底晶片的上表面上的金属线路。可选择的是，它们也可以是被焊接的球或楔形线，或它们的组合。尽管示出的是单独的电子器件，应该明确的是可以附接多个电子器件。此外，这样的器件可以形成在衬底表面上或衬底表面中，而不是如上所述的与其附接。

如图18所示，例如如上所述的盖罩30被附接到在衬底上表面上的金属密封环29上，或如上所述以其它方式结合到衬底上表面上。一般来说，如上所述，所有达到盖罩粘结和包括盖罩粘结的步骤都以晶片级或格子级进行。

图19示出了模的去框之后图18的封装，就晶片级加工而言。柔性电路32在局部变薄的区域被附接到衬底4，从而通过图形化在衬底的后表面上的金属线路而电连接到微型通路18，参照图14如上所述。

柔性电路可以包含切掉的区域，从而如图所示附接到封装上，或大量的柔性电路可以被附接到一个封装上。

可选择的是，图18的被封装的元件可以被固定到电路板上。这样，如图19所示的柔性电路32表示电路板材料。电路板可以包含被切掉的区域，以便容纳封装的更厚的区域或焊球可以桥接电路板的凹进的区域。用于封装的电连接的进一步选择包括，例如，引线框、翼形引线和其类似物。

图20-23示出了根据本发明的另一个方面的形成的各个阶段的示例的电子器件封装。这个结构与参照图13和19所述的相似，具有包含凹进的区域34的衬底，从而得到使电子器件28附接或形成在盖罩30中或形成在盖罩30上的间隙，其可以是盖罩晶片的一部分。图20示出了具有电气线路26和可选择的外部密封环29的衬底4。这样的衬底具有被模压的附接材料，例如，如图21所示的焊料36。焊料36提供了衬底上的微型通路18和线路26和盖罩30上的电子器件28之间的电连接。典型的是，当两者都是在一晶片级时，最外部的焊料36典型的是密封材料的环，其围绕芯片并用来将底部和盖罩密封在一起。这样，包含微型通路的衬底4可以具有带膜的变薄的区域，从而确保密封是完全密封的。这样的结构类似于上述的可测量的弯曲/变形的结构。如图22所示，底部衬底4和盖罩30被一起焊接到起密封作用的外部密封区域，然而，内部的被焊接的区域是将衬底4上的金属线路和微型通路连接到固定到盖罩30上或形成在盖罩30中或形成在盖罩30上的相关电气线路和I/O的电气连接点。图23类似于图19，显示了从晶片级去框之后的被封装的元件，和被电连接到柔性电路32或电路板。

图24示出了根据本发明的另一方面的示例的电子器件封装底部衬底的正面视图。在形成衬底4的局部变薄的区域1 5中，衬底材料在区域的三个侧面上没有被除去。这样，附加的结构硬度可以被提供给衬底。衬底上表面的部件，例如器件盖罩、电子器件和金属线路没有示出。在这个示例的衬底中，四个微型通路18和用于通路的金属线路22可以看到位于局部变薄的区域中。

虽然参照本发明的具体的实施例已经详细地描述了本发明，但是，对本领域的技术人员来说，可以在不超过权利要求的范围内作出各种变化和修改，以及使用等同物。

Claims (11)

1. 一种电子器件的封装，包括：

具有第一表面和与第一表面相对的第二表面的衬底，其中第二表面具有位于其中的局部变薄的区域；

位于局部变薄的区域中的导电通路，其延伸穿过衬底，并到达第一表面，其中导电通路和局部变薄的区域中的每一个都包含倾斜的侧壁，其中，导电通路的侧壁和局部变薄的区域的侧壁在同一方向倾斜；和

连接到导电通路的电子器件。

2. 一种电子器件的封装，包括

具有第一表面和与第一表面相对的第二表面的衬底，其中第二表面具有位于其中的局部变薄的区域；

位于局部变薄的区域中的导电通路，其延伸穿过衬底，并到达第一表面；

电连接到导电通路的电子器件；和

至少部分布置在局部变薄的区域的柔性电路，其电连接到导电通路。

3. 根据权利要求1或2所述的电子器件的封装，其中，衬底包括单晶硅。

4. 根据权利要求1-3的任意一项所述的电子器件的封装，所述封装还包括位于第一表面上的盖罩，用于形成密闭电子器件的封闭容积。

5. 根据权利要求4所述的电子器件的封装，其中，电子器件被固定到盖罩。

6. 根据权利要求1-5的任意一项所述的电子器件的封装，其中电子器件被密封在电子器件的封装中。

7. 根据权利要求1-6的任意一项所述的电子器件的封装，其中，局部变薄的区域延伸到衬底的第一边缘。

8. 根据权利要求1-7的任意一项所述的电子器件的封装，其中，电子器件是光电子器件。

9. 一种晶片级电子器件的封装，包括具有大量模的衬底，其中，每一个所述的模包括权利要求1-8的任意一项所述的电子器件的封装。

10. 一种形成电子器件的封装的方法，包括：

(a)提供具有第一表面和与第一表面相对的第二表面的衬底；

(b)从第二表面使衬底的一部分变薄，形成位于第二表面中的局部变薄的区域；

(c)在局部变薄的区域中蚀刻通路，其延伸穿过衬底，其中，蚀刻以从局部变薄的表面到第一表面的方向进行；

(d)使通路金属化，其中，导电通路和局部变薄的区域中的每一个都包括倾斜的侧壁，其中，导电通路的侧壁和局部变薄的区域的侧壁在同一个方向倾斜；和

(e)提供电子器件，其电连接到导电通路。

11. 一种形成电子器件的封装的方法，包括：

(a)提供具有第一表面和与第一表面相对的第二表面的衬底；

(b)从第二表面使衬底的一部分变薄，形成位于第二表面中的局部变薄的区域；

(c)在局部变薄的区域中形成通路，其延伸穿过衬底而到达第一表面；

(d)使通路金属化；

(e)提供电子器件，其电连接到导电通路；和

(f)提供至少部分地配置在局部变薄的区域中的柔性电路，其电连接到导电通路。

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