DE68910327T2 - Halbleiteranordnung. - Google Patents

Halbleiteranordnung.

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Vorrichtung, welche beispielsweise hohe Integrationsdichte und eine verbesserte Zuverlässigkeit aufweist.
  • Aus der EP-A-0 154 431 ist eine integrierte Schaltungschipanordnung bekannt geworden, bei der zumindest ein integrierter Schaltungschip auf einem Substrat aus einem Einkristallmaterial angebracht ist, wobei der zumindest eine Chip elektrisch mit einem lithographisch verbundenen Schaltkreis auf dem Substrat verbunden ist. Die Chips sind entweder oberhalb oder unterhalb des Substrates, oder beides, angeordnet, und können innerhalb Wannen oder Vertiefungen in dem Substrat oder oberhalb oder unterhalb der Wannen oder Vertiefungen über eine Randverbindung der Chips angeordnet sein. Die Wände der Wannen oder Vertiefungen erlauben eine Justierung durch Anpassung mit abgeschrägten Kanten einiger Chips.
  • Aus IEEE Journal of Solid State Circuits, Vo1. SC-21, Nr. 5, Oktober 1986, S. 845-851, New York, USA ist es bekannt geworden, IC-Chips in Öffnungen zu befestigen, die durch Siliziumwafer geätzt wurden. Die Chips sind über den Wafer unter Verwendung von Standard-Mehrfachlagen-Metallisierungsprozesse miteinander verbunden.
  • Aus IEEE Transactions on Components, Hybrides and Manufacturing Technology, Vol. CHMT-10, Nr. 1, März 1987, s. 111-121, New York, USA ist es bekannt geworden, eine Chip- Schablone vorzusehen, die auf einem Hybridsubstrat ausgerichtet und permanent befestigt ist. Die Schablonen sind auf zwei Seiten geätzt mit einer minimalen Öffnung in der Mitte einer Höhlung.
  • Entsprechend der herkömmlichen Mikro-Miniaturisierung der Verdrahtungsstrukturen in integrierten Hybridschaltungen weist eine derartige Mikro-Miniaturisierung die folgenden Vorteile auf:
  • 1. Integration der Schaltkreise mit hoher Dichte
  • 2. Hochgeschwindigkeitsbetrieb der Schaltkreise durch Kürzen der Schaltungslängen
  • 3. Verbesserung der Zuverlässigkeit durch eine Reduktion der Anzahl der Kontaktelemente
  • Es ist an sich bekannt, daß bei einer integrierten Hybridschaltung vom Flip-Chip-Typ eine Lötstelle auf einem Verdrahtungspad eines Halbleiter-Chips oder auf einem Substrat, auf dem die Verdrahtung ausgebildet ist, gebildet ist, so daß der Halbleiter-Chip mit dem Substrat durch die Lötstelle verbunden ist. Da jedoch bei diesem Flip-Chip-Typ die Haftfläche die Lötstellenfläche ausmacht und eine große Fläche benötigt, so daß der Verdrahtungsabstand zwischen 150 und 200 um zur Verbesserung der Haftstärke ausmacht, war einen Mikro-Miniaturisierung des Verdrahtungsabstandes schwierig. Auf der anderen Seite wurde eine integrierte Hybrid-Schaltung vom Vergrabungstyp vorgeschlagen. Aufgrund des Vergrabungstyps wird nach dem Vergraben eines Halbleiter-Chips durch ein Epoxy-Harz in einer auf dem Substrat gebildeten Öffnung die Kontaktverdrahtung ausgebildet. Da jedoch die Position des vergrabenen Halbleiter-Chips ungenau ist, ist die Mikro-Miniaturisierung des Verdrahtungsabstandes bei dem Verfahren der Bildung der Kontaktverdrahtung schwierig.
  • Demgemäß liegt der vorliegenden Erfindung die Aufgabe zugrunde, die Genauigkeit der Position des Halbleiter-Chips auf leichte Weise zu verbessern, und die Verdrahtungsabstände bis zu einem erheblichen Ausmaß zu verringern.
  • Diese Aufgabe wird gelöst durch eine Halbleiter-Vorrichtung mit den Merkmalen nach Anspruch 1.
  • Eine Halbleiter-Vorrichtung gemäß der vorliegenden Erfindung zeichnet sich durch die folgenden Elemente aus, nämlich: eine Halbleiter-Vorrichtung weist ein Substrat auf, auf dem eine Kopplungsöffnung mit einem sich verjüngenden Abschnitt ausgebildet ist. Die Kopplungsöffnung stellt eine Durchgangsöffnung dar, die durch das Substrat geht. Die Kopplungsöffnung weist einen ersten und einen zweiten sich verjüngenden Abschnitt auf. Der erste sich verjüngende Abschnitt ist auf der Hauptoberfläche des Substrates derart ausgebildet, daß die Öffnungsgröße der Hauptoberfläche des Substrates größer ist als die Größe des inneren Abschnittes des Substrats. Auf der anderen Seite ist der zweite sich verjüngende Abschnitt auf der entgegengesetzten Seite der Hauptoberfläche des Substrates derart ausgebildet, daß die Öffnungsgröße der entgegengesetzten Seite größer ist als die Größe des inneren Abschnittes des Substrates. Entsprechend dieser Anordnung, selbst falls eine Lücke zwischen der Hauptoberfläche des Substrates und der Oberfläche des Halbleiter-Chips auftritt, kann ein nachteiliger Einfluß einer derartigen Lücke durch den ersten sich verjüngenden Abschnitt verringert werden, und demgemäß kann ein Lösen der Verbindung der Verdrahtung verhindert werden. Die Halbleiter-Vorrichtung weist ferner auf: einen Halbleiter-Chip, auf dem ein Element ausgebildet ist, welcher einen sich verjüngenden Abschnitt entsprechend der Kopplungsöffnung aufweist; ein Kopplungsteil zum Koppeln des Substrates mit dem Halbleiter-Chip derart, daß der sich verjüngende Abschnitt der Kopplungsöffnung dem sich verjüngenden Abschnitt des Halbleiter-Chips entspricht; eine Nivellierschicht, welche über das Substrat und den Halbleiter-Chip gebildet ist; und eine Verdrahtung, die elektrisch mit dem Element verbunden ist, wobei zumindest ein Teil hiervon auf der Nivellierschicht ausgebildet ist.
  • Durch Verwenden der vorstehend genannten Anordnung kann die Genauigkeit des Chips in horizontaler Richtung auf einfache Weise verbessert werden, da der sich verjüngende Abschnitt des Halbleiter-Chips mit dem sich verjüngenden Abschnitt der Kopplungsöffnung gekoppelt ist und bei dem Prozeß zum Vergraben des Halbleiter-Chips in die Kopplungsöffnung aneinander reiben. Eine derartige Verbesserung ergibt eine Reduzierung der Kosten hinsichtlich der Steuerung der Produktionsgenauigkeit bis zu einem erheblichen Ausmaß und des weiteren eine außerordentliche Verringerung der Verdrahtungsabstände.
  • Sowohl das Substrat, als auch der Halbleiter-Chip sind aus Silizium hergestellt, welches eine Kristallorientierung von (100) aufweist. Da die sich verjüngenden Abschnitte der Kopplungsöffnung und des Halbleiter-Chips durch ein anisotropes Ätzen des Siliziums gebildet werden können, kann der Winkel jedes sich verjüngenden Abschnittes auf leichte und genaue Weise derart gebildet werden, daß der sich verjüngende Abschnitt des Halbleiter-Chips parallel verläuft zu demjenigen der Kopplungsöffnung bei dem Prozeß zum Vergraben des Halbleiter-Chips in die Kopplungsöffnung. Als Ergebnis hiervon wird der Halbleiter-Chip kaum an eine falsche Stelle verschoben. Mit anderen Worten, die Genauigkeit der Position und die Produktivität können verbessert werden.
  • Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.
  • Es zeigt:
  • Fig. 1 eine Schnittansicht einer integrierten Hybrid- Schaltungsvorrichtung gemäß einem ersten Beispiel, welches von den Ansprüchen nicht umfaßt ist;
  • Fig. 2(a)-(j) Schnittansichten eines Herstellungsverfahrens des ersten Beispiels, welches nicht durch die Ansprüche umfaßt ist;
  • Fig. 3 eine Schnittansicht eines zweiten Beispiels, welches nicht durch die Ansprüche umfaßt ist;
  • Fig. 4 eine Schnittansicht eines dritten Beispiels, welches nicht durch die Ansprüche umfaßt ist;
  • Fig. 5 eine Schnittansicht eines Ausführungsbeispieles der vorliegenden Erfindung;
  • Fig. 6 eine schematische Ansicht zur Erweiterung der charakteristischen Anordnung des Ausführungsbeispieles gemäß der vorliegenden Erfindung;
  • Fig. 7(a) und (b) Schnittansichten zur Erläuterung eines Herstellungsverfahrens des Substrates;
  • Fig. 8 eine schematische Ansicht zur Erläuterung eines Effektes eines Ausführungsbeispieles gemäß der vorliegenden Erfindung; und
  • Fig. 9 eine Schnittansicht eines weiteren Ausführungsbeispieles gemäß der vorliegenden Erfindung.
  • Fig. 1 zeigt eine Schnittansicht einer integrierten Hybrid- Schaltungsvorrichtung gemäß Fig. 1, welche nicht durch die Ansprüche umfaßt ist, und die Fig. 2(a)-(j) zeigen Schnittansichten zur Erläuterung des zugehörenden Herstellungsverfahrens. In Fig. 1 bezeichnet die Bezugsziffer 1 einen Halbleiter-Chip, der ein Siliziumsubstrat mit einer Kristallorientierung von (100) aufweist. Ein sich verjüngender Abschnitt 8 ist auf der oberen Endfläche durch anisotropes Ätzen ausgebildet. Die Bezugsziffer 2 bezeichnet ein Haftteil (beispielsweise Glas mit niedrigem Siedepunkt, Harz wie beispielsweise Polyimid und Epoxy, und Eutektikum). Die Bezugsziffer 3 bezeichnet ein Siliziumsubstrat mit einer Kristallorientierung von (100). Eine Chip-Kopplungsöffnung 3a ist auf der entgegengesetzten Seite des Substrats durch anisotropes Ätzen derart gebildet, daß ihre Größe die gleiche ist, wie diejenige des Halbleiter-Chips 1.
  • Falls eine Unebenheit von ± Δt auf der Dicke des Substrates vorliegt (± Δt betruagt ungefuahr 15 um), entspricht die Oberfläche des Halbleiter-Substrates 1 nicht mit derjenigen des Substrates 3 überein. Da es schwierig ist, den Halbleiter-Chip 1 mit dem Substrat 3 in diesem Fall durch Filmverdrahtung zu verbinden, oder falls die Oberfläche des Halbleiter-Chips 1 nicht nach oben aus der Oberfläche des Substrates 3 hervorsteht, ist es notwendig, eine Maßnahme zu treffen, daß die Oberfläche des Halbleiter-Chips 1 nicht niedriger liegt als diejenige des Substrates 3.
  • Bei diesem Beispiel ist angenommen, daß die Vorrichtung so entworfen ist, daß die Oberfläche des Halbleiter-Chips 1 derjenigen des Substrates 3 entspicht, wenn die Dicke des Substrates 3 maximal ist, wenn die Abweichung + Δt beträgt. Somit betrüge die maximale Lücke, welche zwischen dem Halbleiter-Chip 1 und dem Substrat 3 auftreten könnte, 2 Δt. Demgemäß ist es notwendig, damit der halbleiter-Chip 1 von der Oberfläche des Substrates 3 hervorsteht, diesen zuvor so zu entwerfen, daß die Oberfläche des Halbleiter-Chips 1 um 2 Δt hervorsteht. Die Nivellierschicht 4 ist über den Halbleiter-Chip und das Substrat derart gebildet, daß die Lücke, welche auftritt, nivelliert ist. Auf das Material der Nivellierschicht 4 wird ein Polyimidharz oder SOG (spin-on glas) gelegt.
  • Die Bezugsziffer 5 bezeichnet eine aus Aluminium hergestellte Verdrahtung, die mit dem Halbleiter-Chip 1 elektrisch verbunden ist. Die Bezugsziffer 6 bezeichnet einen Passivierungsfilm des Halbleiter-Chips 1. Die Bezugsziffer 7a bezeichnet eine beispielsweise aus Aluminium hergestellte Elektrode, welche auf der Oberfläche des Halbleiter-Chips 1 ausgebildet ist. Die Bezugsziffer 7b bezeichnet eine Elektrode, welche auf der Oberfläche des Substrates 3 ausgebildet ist. Die Bezugsziffern 8 und 9 bezeichnen sich verjüngende Abschnitte, welche durch anisotropes Ätzen ausgebildet sind. Die Bezugsziffern 10a und 10b bezeichnen einen Passivierungsfilm des Substrates 3. Die Bezugsziffer 11 bezeichnet eine Plositionsanzeigeöffnung zur Bezeichnung der Beziehung zwischen der Hauptoberfläche des Substrates 3 und der entgegengesetzten Seite des Substrates 3. Der Halbleiter-Chip 1 und das Substrat 3 weisen weitere Elemente wie beispielsweise Transistoren und Widerstände auf, welche in den Fig. nicht näher dargestellt sind, die jedoch mit den Elektroden 7a und 7b, sowie der Verdrahtung 5 elektrisch verbunden sind.
  • Unter Bezugnahme auf die Fig. 2(a)-(j) wird des Herstellungsverfahren der in Fig. 1 dargestellten integrierten Hybrid-Schaltung erläutert.
  • Zunächst wird eine Elektrode 7a auf dem Halbleiter-Chip 1 gebildet, nachdem die Elemente wie beispielsweise Transistoren und Widerstände auf dem Halbleiter-Chip 1 durch herkömmliche Verfahren wie beispielsweise Dotieren von Verunreinigungen gebildet wurden. Daran anschließend wird der Passivierungsfilm 6 aus Nitridsilizium auf dem Halbleiter- Chip 1 gebildet, wie es in Fig. 2(a) dargestellt ist. Daran anschließend wird gemäß Fig. 2(b) ein V-förmiger Graben durch anisotropes Ätzen gebildet, wobei der teilweise geöffnete Passivierungsfilm 6 als Maske verwendet wird. Der Winkel "A" des V-förmigen Grabens beträgt ungefähr 54,7º. Da die Oberfläche des V-förmigen Grabens zu einer Kontaktoberfläche ausgebildet wird, ist es notwendig, diesen tief auszubilden, um die Kopplungsstärke zu verbessern. Der Halbleiter-Chip 1 wird entlang des V-förmigen Grabens geschnitten, wie es in Fig. 2(c) dargestellt ist, um einen Einheitschip zu erhalten.
  • Auf der anderen Seite werden beide Seiten des Substrates 3 mit den Passivierungsfilmen 10a und 10b bedeckt, wie es in Fig. 2(d) dargestellt ist, nachdem die Elektrode 7b auf dem Substrat 3 ausgebildet wurde. Daran anschließend wird die Positionsanzeigeöffnung 11 ausgebildet, wie es in Fig. 2(e) gezeigt ist, durch anisotropes Ätzen, welches den teilweise geöffneten Passivierungsfilm 10a als eine Maske verwendet. Der Unterschied zwischen der Position der Elektrode 7b und der Rückseite des Substrates 3 wird durch das Vorhandensein der Positionsanzeigeöffnung 11 deutlich gemacht.
  • Im nächsten Schritt wird der Passivierungsfilm 10b bezüglich der Position der Positionsanzeigeöffnung 11 geätzt, wie es in Fig. 2(f) dargestellt ist. Anschließend wird die Chip-Kopplungsöffnung 3(a) durch anisotropes Ätzen gebildet, welche den teilweise geöffneten Passivierungsfilm 10b als Maske verwendet, wie es in Fig. 2(g) dargestellt ist. Der Winkel "B" zwischen dem sich verjüngenden Abschnitt und der Hauptoberfläche des Substrates 3 wurde auf etwa 54,7º eingestellt. Bei diesem Prozess wird die Länge "L" derart bestimmt, daß die Oberflächenlänge "L2" der Chip-Kopplungsöffnung 3a.
  • Der vorstehend verarbeitete Halbleiter-Chip 1 wird mit dem vorstehend verarbeiteten Substrat 3 über das Haftteil 2 gekoppelt, wie es in Fig. 2(h) dargestellt ist Bei diesem Schritt wird das Haftteil 2 einer Wärmebehandlung unterzogen, welche keinen nachteiligen Einfluß auf die Elemente ausübt (beispielsweise unterhalb 500ºC, falls in den Elementen Aluminiumverdrahtung verwendet ist). Zusätzlich zu diesem Erfordernis muß das Haftteil 2 der Wärmebehandlung bei dem nächsten Prozess zur Bildung der Nivellierschicht 4 widerstehen können, wie es in Fig. 2(i) gezeigt ist.
  • Bei dem Schritt zur Bildung der Nivellierschicht 4 wird ein Polyimidharz als Nivellierschicht 4 verwendet und bei einer Maximaltemperatur von 350ºC behandelt.
  • Aus diesem Grund wird ein Glas mit niedrigem Siedepunkt oder Polyimidharz als Haftteil 2 verwendet.
  • Nach dem vorstehend beschriebenen Nivellierschritt wird eine Kontaktöffnung 12 beispielsweise durch O&sub2;-Plasma-Ätzen gebildet, wie es in Fig. 2(j) dargestellt ist. Daran anschließend wird ein Aluminiumfilm durch Dampfabscheidung oder Sputtern ausgebildet. Dieser Aluminiumfilm wird in einer Strukturierung geätzt, welche die Verdrahtung 5 ausbildet, die die Elektrode 7a auf dem Halbleiter-Chip 1 mit der Elektrode 7b auf dem Substrat 3 verbindet. Selbst falls diese vorstehend beschriebene Nievellierung unzureichend ist, kann ein Lösen der Verdrahtung 5 verhindert werden, da der Lückenabschnitt einen Verjüngungswinkel von 125º aufweist und die Chip-Oberfläche nach oben aus der Oberfläche des Substrates 3 hervorsteht.
  • In dem Fall, daß zuvor weitere Elemente auf dem Substrat 3 gebildet wurden, kann eine Integration mit noch größerer Dichte erzielt werden. Beispielsweise kann in dem Fall, bei dem die vorliegende Erfindung auf einer LSI-Vorrichtung angewendet wird, die in einer Fuzzy-Logik verwendet ist, deren CPU auf dem Substrat 3 und ihr Speicher wie beispielsweise EEPROM auf dem Halbleiter-Chip 1 gebildet sein. Falls ein derartiger Speicher und eine derartige CPU in einer einzelnen Chip integriert sind, werden zusätzliche Masken benötigt. Falls jedoch derartige Element auf dem Substrat 3 bzw. dem Halbleiter-Chip 1 gebildet sind, kann die Anzahl der Masken verringert sein.
  • Entsprechend dem dargestellten Beispiel weist der Halbleiter-Chip 1 bzw. das Substrat 3 sich verjüngende Abschnitte 8 bzw. 9 auf, wobei diese miteinander derart gekoppelt sind, daß jeder sich verjüngende Abschnitt dem anderen entspricht. Auf diese Weise kann die Genauigkeit der Chip-Position in horizontaler Richtung verbessert werden, da der sich verjüngende Abschnitt 8 mit dem sich verjüngenden Abschnitt 9 über das Haftteil 2 mit einer Reibbewegung koppelt. Beide sich verjüngenden Abschnitte 8 und 9 sind auf genaue Weise durch anisotropes Ätzen gebildet. Bei dem Ätzverfahren des Siliziums mit der Kristallorientierung von (100), da die Ätzmaske eine quadratische Öffnung besitzt, schreitet deren Ätzung unter Freilegung einer äquivalenten Fläche entlang der quadratischen Öffnung fort. Als Ergebnis hiervon sind die Verjüngungswinkel der sich verjüngenden Abschnitte gleich (54,7º), und der sich verjüngende Abschnitt 8 wird parallel zu den sich verjüngenden Abschnitten 9 ausgebildet.
  • Da die Genauigkeit der Positionen des Halbleiter-Chips 1 und des Substrates 3 verbessert ist, tritt keine ungenaue Verschiebung zwischen den Elektroden 7a, 7b und der Verdrahtung 5 auf, und es kann der Verdrahtungsabstand beträchtlich verringert werden.
  • Unter Bezugnahme auf Fig. 3 wird ein zweites Beispiel, welches nicht von den Ansprüchen umfaßt ist, erläutert. Bei diesem Beispiel wird der sich verjüngende Abschnitt 9 des Halbleiter-Chips 1 in seiner Rückseite durch anisotropes Ätzen gebildet, und der sich verjüngende Abschnitt 8 des Substrates 3 wird in seiner Hauptoberfläche in derselben Ätztechnik gebildet. Der sich verjüngende Abschnitt 9 ist mit dem sich verjüngenden Abschnitt 8 durch eine selbstjustierende Kopplung gekoppelt. Die Chip-Kopplungsöffnung 3a des zweiten Beispieles ist keine Durchgangsöffnung. Entsprechend dem zweiten Beispiel, da die Tiefe und das Intervall des Halbleiter-Chips 1 unabhängig vom Substrat 3 bestimmt werden kann, kann eine weitere Erhöhung der Integrationsdichte erzielt werden. Da jedoch der Halbleiter-Chip 1 nach oben von der Oberfläche des Substrates 3 entsprechend seiner Tiefe hervorsteht, muß ein derartiger vorstehender Abschnitt durch eine Polyimidharzschicht 4 nivelliert werden.
  • Unter Bezugnahme auf Fig. 4 wird ein drittes Beispiel erläutert, welches nicht von den Ansprüchen umfaßt ist. Die meisten der Strukturen des dritten Beispieles sind dieselben wie bei dem ersten Beispiel. Bei dem dritten Beispiel ist jedoch eine Vielzahl von Halbleiter-Chips 1 miteinander durch die Verdrahtung 5 verbunden, während bei dem ersten Beispiel die Halbleiter-Chips 1 mit dem Substrat 3 durch die Verdrahtung 5 verbunden sind. Unter Bezugnahme auf die weitere Struktur in den zweiten und dritten Beispielen bezeichnen identische Bezugsziffern bei dem ersten Beispiel dieselben Elemente wie bei dem ersten Beispiel. Es ist offensichtlich, daß derartige Elemente dieselbe Wirkung wie bei dem ersten Beispiel zeigen.
  • Unter Bezugnahme auf die Fig. 5 bis 9 wird ein Ausführungsbeispiel gemäß der vorliegenden Erfindung erläutert. Das Ausführungsbeispiel ist geeignet zur effektiven Verringerung der maximalen Lücke zwischen dem Halbleiter-Chip 1 und dem Substrat 3, welche von der zufälligen Dicke des Substrates 3 herrührt. Demgemäß wird eine derartige Verringerung bei dem letzteren Verfahren, wie beispielsweise das Nivellierverfahren bevorzugt, und verhindert eine Lösung der Verdrahtung. Fig. 5 veranschaulicht die grundsätzliche Struktur der vorliegenden Erfindung. Fig. 6 veranschaulicht einen charakteristischen Abschnitt des vorliegenden Ausführungsbeispieles, nämlich eine Schnittansicht einer in einem Verdrahtungssubstrat 40 angeordneten Öffnung. Die Fig. 7(a) und (b) zeigen ein Verfahren der in Fig. 6 dargestellten Öffnung.
  • Gemäß Fig. 5 stellt ein Substrat 20 ein flaches Board dar, beispielsweise einen Siliziumwafer, ein Keramikboard, ein Metallboard oder ein Glasboard. Die Bezugsziffer 30 bezeichnet einen aus Silizium mit einer Kristallorientierung von (100) hergestellten Halbleiter-Chip. Ein sich verjüngender Abschnitt 30 ist auf dem oberen Teil des Halbleiter- Chips 30 durch anisotropes Ätzen (alkalisches Lösungsmittel) gebildet. Die Bezugsziffer 40 bezeichnet ein Siliziumsubstrat mit einer Kristallorientierung von (100). Dieses Siliziumsubstrat 40 wird zur Bildung der Verdrahtung verwendet. Die Bezugsziffer 50 bezeichnet ein Haftteil zum Koppeln des Halbleiter-Chips und des Substrates 40 mit einem flachen Substrat 20 (beispielsweise Glas mit einem niedrigen Siedepunkt oder Polyimidharz, usw.). Die Bezugsziffer 41 bezeichnet eine Kopplungsöffnung, welche durch anisotropes Ätzen gebildet ist. Die Kopplungsöffnung 41 weist einen ersten sich verjüngenden Abschnitt 43, der von der Hauptoberfläche 42 gebildet ist, wie es durch einen Kreis A gemäß Fig. 6 angedeutet ist, und einen zweiten sich verjüngenden Abschnitt 45, der in einem Substrat 40 gebildet ist, auf. Somit ist die Öffnungsgröße der Innenseite der Kopplungsöffnung 41 kleiner als diejenige auf der Hauptoberfläche des Substrates 40, und die Öffnungsgröße der Innenseite der Kopplungsöffnung 41 ist kleiner als diejenige auf der entgegengesetzten Seite 44 des Substrats 40. Gemäß Fig. 5 bezeichnen die Bezugsziffern 60 und 70 Elektroden, und 80 bzw. 90 bezeichnet eine Nivellierschicht bzw. eine Verdrahtung.
  • Fig. 7 veranschaulicht das Verfahren zur Herstellung der Kopplungsöffnung 41. Die Längen "B" und "C" gemäß Fig. 8(a) können durch die folgenden Ausdrücke bestimmt werden:
  • B = L&sub1; + 2 Δt/tanΘ (1)
  • C = L&sub1; + 2ts.tan(90º-Θ) (2)
  • Bei den obigen Ausdrücken bezeichnet L&sub1;, ts, bzw. ± Δt die Länge des oberen ebenen Abschnittes des Halbleiter-Chips 30, eine Dicke des Substrates 40 bzw. eine Unebenheit. Die Größe Θ bezeichnet einen Winkel (54,7º bei Silizium (100)) einer Verjüngung, welche bei einer anisotropen Ätzung gebildet wird.
  • Bei dem in Fig. 7(a) dargestellten Verfahren werden Ätzmaskenfilme 46 und 47 aus SiO&sub2; oder Si&sub3;N&sub4; auf entgegengesetzten Seiten des Substrates 40 derart gebildet, daß eine sich verjüngende Öffnung 41a mit der Größe B gebildet wird. Daran anschließend besitzt, wie es in Fig. 7(b) dargestellt ist, der Ätzmaskenfilm 47 auf der entgegengesetzten Seite des Substrates 40 eine geätzte sich verjüngende Öffnung 41b mit der Länge C durch anisotropes Ätzen. Bei diesem Verfahren können beide Ätzmaskenfilme 46 und 47 durch anisotropes Ätzen zur selben Zeit geätzt werden.
  • Durch Verwendung der vorstehend beschriebenen Struktur in der sich verjüngenden Öffnung 41b können die in den Fig. 8(a)-(c) dargestellten späteren Prozesse unabhängig von der Dicke des Halbleiter-Chips 30 erhalten werden. Die Fig. 8 (a), Fig. 8(b) und Fig. 8(c) zeigen einen Fall, bei dem die Dicke des Halbleiter-Chips 30 gleich ist zu derjenigen des Substrates 40, und einen Fall, bei dem der Halbleiter-Chip 30 dünner ist als das Substrat 50. Die Lücke, welche bei einem Kopplungsabschnitt auftritt, wenn der sich verjüngende Abschnitt des Halbleiter-Chips 30 mit der sich verjüngenden Öffnung des Substrates 40 gekoppelt ist, kann durch das Haftteil 50 unter Verwendung eines weiteren Materials wie beispielsweise Harz absorbiert werden (d.h. ein Haftmittel, welches durch eine Wärmebehandlung gehärtet wird). Entsprechend dem vorliegenden Ausführungsbeispiel wird ein zwischen der Hauptoberfläche 42 des Substrates 40 und dem ersten sich verjüngenden Abschnitt 43 gebildeter Winkel "D" stets ein stumpfer Winkel, unabhängig vom Vorhandensein der Lücke, welche auftritt aufgrund der Unebenheit zwischen der Dicke des Halbleiter-Chips 30 und derjenigen des Substrates 40, da der erste sich verjüngende Abschnitt 43 in der Kopplungsöffnung 41 zusätzlich zu dem zweiten sich verjüngenden Abschnitt 45 gebildet ist. Als Ergebnis wird, selbst falls das Substrat 40 dicker ist als der Halbleiter-Chip 30, ein Abschnitt oberhalb des ersten sich verjüngenden Abschnitts 43 eine glatte Oberfläche, wie es in Fig. 8(b) dargestellt ist, so daß eine Ablösung der Verdrahtung 90 auf wirksame Weise verhindert werden kann.
  • Bei diesem Ausführungsbeispiel gibt es weitere Verfahren zum Koppeln des Halbleiter-Chips 30 mit dem Substrat 40, ohne das Substrat 20 zu verwenden. Eines dieser Verfahren besteht darin, das Haftteil 50 in eine Lücke zwischen der sich verjüngenden Oberfläche des Halbleiter-Chips 30 und derjenigen des Substrats 40 zu füllen, wie es in Fig. 9(a) dargestellt ist.
  • Ein weiteres besteht darin, den Halbleiter-Chip 30 mit dem Substrat durch das Haftteil 50 zu koppeln, wie es in Fig. 9(b) dargestellt ist. Diese Verfahren verringern die Produktionsskosten, da das Substrat 20 bei diesem Verfahren nicht benötigt wird.
  • Obwohl die vorliegende Erfindung entsprechend dem dargestellten Ausführungsbeispiel beschrieben wurde, ist sie nicht auf das Ausführungsbeispiel beschränkt, sondern es können insbesondere folgende Modifizierungen vorgenommen werden.
  • (1) Das Substrat und der Halbleiter-Chip sind nicht auf solche unter Verwendung von Silizium mit einer Kristallorientierung von (100) begrenzt. Genausogut kann Silizium mit einer anderer Kristallorientierung oder ein anderes Halbleitermaterial verwendet werden.
  • (2) Es kann ferner sein, daß das Material des Halbleiter- Chips unterschiedlich ist zu demjenigen des Substrates. Im Falle der Verwendung von Silizium mit einer Kristallorientierung (100) als Substrat und Galliumarsenid mit einer Kristallorientierung von (111), (111) oder (111) als Halbleiter-Chip, sollte das Galliumarsenid mit einer Ätzflüssigkeit geätzt werden, welche die folgenden Komponenten bei einer Temperatur von 21 +2ºC aufweist:
  • H&sub2;SO&sub4; : H&sub2;O&sub2; : H&sub2;O = 4:1:90
  • Bei diesem Ätzverfahren ist der Verjüngungswinkel des Galliumarsenids gleich dem Verjüngungswinkel des Siliziums (54,7º).
  • Falls das Material des Halbleiter-Chips unterschiedlich ist von demjenigen des Substrates, kann eine komplexe integrierte Schaltung wie beispielsweise ein Hall-Effekt-IC erhalten werden, der auf Galliumarsenid ausgebildet ist.
  • (3) Entsprechend dem vorstehenden Ausführungsbeispiel ist der sich verjüngende Abschnitt des Halbleiter-Chip lediglich auf dem oberen Teil hiervon vorgesehen. Der sich verjüngende Abschnitt kann jedoch auch auf sämtlichen Seiten des Chips gebildet sein, um einen Pyramidenstumpf auszubilden.
  • (4) Der sich verjüngende Abschnitt kann unter Verwendung einer Dicing-Säge-Klinge ausgebildet werden, welche einen vorbestimmten Winkel aufweist, um einen gewünschten Winkel zu erhalten.
  • (5) Der Winkel des sich verjüngenden Abschnittes ist nicht begrenzt auf 54,7º.
  • (6) Halbleiter-Elemente können sowohl auf der Unterseite des Halbleiterchips ausgebildet sein, als auch auf der Oberseite des Chips.
  • (7) Die vorliegende Erfindung kann bei einer sogenannten Waferintegrationstechnik angewendet werden, welche Schaltungselemente auf sämtlichen Oberflächen des Wafers zur Verfügung stellt. In diesem Fall würde es unnötig sein, eine längliche Verdrahtung für ein Laserschneiden zu einem Defektabschnitt vorzusehen, da es möglich sein würde, lediglich einen hochqualitativen Chip mit keinerlei Defekten vorzusehen.
    • GEWERBLICHE ANWENDBARKEIT
  • Die vorliegende Erfindung kann für eine Halbleitervorrichtung unter Verwendung eines Halbleiter-Chips angewendet werden, der direkt mit einem Substrat gekoppelt ist, und insbesondere wirksam mit einer integrierten Schaltung mit hoher Integrationsdichte oder einer Halbleiter-Vorrichtung angewendet werden, wobei sich ein Material des Halbleiter- Chips sich von demjenigen des Substrates unterscheidet.

Claims (4)

1. Halbleitervorrichtung, welche aufweist:
ein aus einem Halbleiterkristallniaterial hergestelltes Substrat (40) mit einer vorbestimmten Kristallorientierung, in welchem eine Kopplungsöffnung (41) derart ausgebildet ist, daß die Kopplungsöffnung (41) durch das Substrat (40) ausgehend von einer Hauptseitenoberfläche (42) des Substrates (40) bis zu einer entgegengesetzten Seitenoberfläche (44) des Substrates (40) angeordnet ist, wobei eine Öffnungsgröße (C) der Kopplungsöffnung (41) bei der entgegengesetzten Seitenoberfläche (44) größer ist als eine Öffnungsgröße (B) der Kopplungsöffnung (41) bei der Hauptseitenoberfläche (42); wobei die Kopplungsöffnung (41) einen ersten, sich verjüngenden Abschnitt (43) aufweist, der auf der Hauptoberfläche (42) des Substrates (40) derart ausgebildet ist, daß die Fläche der Öffnungsgröße (B) der Kopplungsöffnung (41) bei der Hauptoberfläche des Substrates (40) größer ist als eine Fläche eines inneren Abschnittes des Substrates (40), und einen zweiten, sich verjüngenden Abschnitt (45) aufweist, der auf der entgegengesetzten Seite (44) der Hauptoberfläche (42) des Substrates (40) derart ausgebildet ist, daß die Fläche der Öffnungsgröße (C) der Kopplungsöffnung (41) der entgegengesetzten Seitenoberfläche (44) größer ist als die Fläche des inneren Abschnitt des Substrates (40);
einen Halbleiterchip (30), der aus einem Halbleiterkristallmaterial hergestellt ist und einen sich verjüngenden Abschnitt (31) mit einer Form derart aufweist, daß der Halbleiterchip (30) paßgenau in der Kopplungsöffnung (41) des Substrates (40) anordenbar ist;
ein Kopplungsteil (50) zum Koppeln des Halbleiterchip (30) an das Substrat (40) derart, daß sich der zweite, sich verjüngende Abschnitt (45) des Substrates (40) und der sich verjüngende Abschnitt (31) des Halbleiterchips (30) gegenseitig entsprechen;
eine Nivellierschicht (80), welche über das Substrat (40) und den Halbleiterchip (30) gebildet ist;
eine Verdrahtung (90), die elektrisch mit einem auf dem Halbleiterchip (30) gebildeten Element verbunden ist, wobei zumindest ein Teil der Verdrahtung (90) auf der Nivellierschicht (80) gebildet ist.
2. Halbleitervorrichtung nach Anspruch 1, bei dem die Hauptseitenoberfläche des Halbleiterchips (30) sich nach oben von der Hauptseitenoberfläche (42) des Substrates (40) erhebt.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei dem das Substrat (40) und der Halbleiterchip (30) aus Silizium hergestellt sind.
4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (30) dieselbe Kristallorientierung wie das Substrat (40) aufweist.
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