DE10250636A1

DE10250636A1 - Übertragungsverkapselung auf Waferebene

Info

Publication number: DE10250636A1
Application number: DE10250636A
Authority: DE
Inventors: Harry Hedler; Thorsten Meyer; Barbara Vasquez
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-10-31
Filing date: 2002-10-30
Publication date: 2003-05-28
Anticipated expiration: 2022-10-31
Also published as: DE10250636B4; US6727576B2; US20030080399A1

Abstract

Bei einer Halbleiterstruktur und einem Verfahren für das Bilden der Halbleiterstruktur, die einen Halbleiterchip und eine leitende Schicht einschließt, die über einem Abschnitt des Chips angeordnet ist, weist die leitende Schicht einen Abschnitt auf, der sich über einen Rand des Chips erstreckt. Der Chip schließt ein Bauelement ein, welches ein integrierter Schaltkreis bzw. ein mikro-mechanisches Bauelement sein kann. Die Struktur kann ebenfalls eine Frontschicht enthalten, die sich über den Rand des Chips erstreckt, wobei die leitende Schicht auf der Frontschicht angeordnet ist.

Description

TECHNISCHES GEBIET

Diese Erfindung betrifft die Verarbeitung von Halbleiterwafern und insbesondere das Verkapseln von Halbleiterwafern auf Waferebene.

ALLGEMEINER STAND DER TECHNIK

In Wafer-Level-Packaging-Prozessen (Prozesse zur Verkapselung auf Waferebene) werden Chips vor der Vereinzelung gehäust. Diese Prozesse sind gegenwärtig auf das Fan-in-Packaging begrenzt, d. h. alle Verpackungselemente eines Chips müssen innerhalb der Fläche des Chips liegen. Alle Elemente, die außerhalb der Fläche des Chips gebildet werden, werden nicht unterstützt und nach der Vereinzelung des Chips zerstört. Die Anforderung, daß die Verpackungselemente innerhalb der Fläche des Chips liegen, stellt eine Herausforderung dar, da sich die Bauelementgeometrien verkleinern.

Die Verwendung einer Zwischenplatine zwischen einem Chip und einer Leiterplatte ermöglicht es, die Querverbindungen außerhalb des Randes eines Chips hinauszuführen. Ein Chip wird mit der Zwischenplatine in der Fläche des Chips verbunden und die Zwischenplatine führt die Verbindungen im gewünschten Raster nach außen. Die Zwischenplatine fügt jedoch einen Grad von Komplexität hinzu, wodurch die Zuverlässigkeit verringert und die Kosten erhöht werden. Die Zwischenplatine fügt ebenfalls Volumen zu der Plazierung eines Chips auf einer Leiterplatte hinzu.

Die Ausrüstung für das Altern (Burn-in) auf Waferebene von Halbleiterbauelementen, d. h. das Testen von Bauelementen unter Wärme über längere Zeitperioden, muß robust genug mit ausreichendem Schutz sein, um mit großen Abweichungen zwischen funktionierenden und nicht funktionierenden Bauelementen umzugehen.

KURZE DARSTELLUNG

Gemäß einem Gesichtspunkt der Erfindung umfaßt eine Halbleiterstruktur einen Halbleiterchip und eine leitende Schicht, die auf einem Abschnitt des Chips angeordnet ist, wobei die leitende Schicht einen Abschnitt aufweist, der sich über einen Rand des Chips erstreckt.

Die Ausführungsformen können folgendes einschließen. Die leitende Schicht umfaßt eine Metalleiterbahn. Der Chip umfaßt ein Bauelement. Das Bauelement umfaßt einen integrierten Schaltkreis. Das Bauelement umfaßt ein mikro-elektromechanisches Bauelement. Die Halbleiterstruktur schließt ebenfalls eine Kontaktstelle ein, die auf einer Oberfläche des Bauelements angeordnet ist, und ein Abschnitt der leitenden Schicht steht in elektrischer Verbindung mit der Kontaktstelle. Die Struktur weist eine Frontschicht mit einem ersten Abschnitt, der auf einer ersten Oberfläche des Halbleiterchips angeordnet ist, und einem zweiten Abschnitt auf, der sich über den Rand des Chips erstreckt, wobei die leitende Schicht auf der Frontschicht angeordnet ist. Die Frontschicht ist eine dielektrische Schicht. Die Frontschicht ist nachgiebig. Die Frontschicht schließt einen Höcker ein.

Gemäß einem anderen Gesichtspunkt der Erfindung schließt eine Halbleiterstruktur einen Halbleiterchip und eine Frontschicht ein. Die Frontschicht weist einen ersten Abschnitt, der auf einer ersten Oberfläche eines Halbleiterchips angeordnet ist, und einen zweiten Abschnitt auf, der sich über einen Rand des Chips erstreckt.

Gemäß einem anderen Gesichtspunkt der Erfindung schließt ein Verfahren für die Herstellung einer Halbleiterstruktur das Bereitstellen eines Halbleiterchips ein, der ein Bauelement aufweist, das darauf gebildet ist, und das Ausbilden einer Schicht auf einem Abschnitt des Bauelements, so daß sich ein Abschnitt der Schicht über einen äußeren Rand des Bauelements erstreckt.

Ausführungsformen können folgendes einschließen. Die Schicht ist eine leitende Schicht. Eine Leiterbahn ist in der leitenden Schicht definiert. Eine Frontschicht wird gebildet, die einen ersten Abschnitt, der auf einer ersten Oberfläche des Bauelements angeordnet ist, und einen zweiten Abschnitt aufweist, der sich über den Rand des Bauelements erstreckt, wobei die leitende Schicht auf der Frontschicht angeordnet ist. Das Bauelement wird direkt auf einer ersten Oberfläche des Chips gebildet und eine Verkapselungsschicht wird direkt auf einer zweiten Oberfläche des Chips gebildet, so daß sich der Abschnitt der Frontschicht über den äußeren Rand des Bauelements über die Verkapselungsschicht erstreckt.

Ein anderer Gesichtspunkt der Erfindung schließt ein Verfahren für die Herstellung einer Halbleiterstruktur durch Bereitstellen einer Vielzahl von Halbleiterchips und Bilden einer ersten Verkapselungsschicht zwischen jedem der Halbleiterchips ein, so daß die Verkapselungsschicht die Chips zusammenbondet. In einigen Ausführungsformen wird eine zweite Verkapselungsschicht über der Rückseite der Chips gebildet.

Ein Vorteil eines Gesichtspunktes des erfinderischen Gedankens ist, daß die Schritte des Wafer-Level-Packaging auf Substraten durchgeführt werden, die größer als die Größe eines handelsüblichen Halbleiterwafers sind. Typischerweise wird das Wafer-Level-Packaging mit z. B. Siliziumwafern durchgeführt, die maximale Durchmesser von 300 mm aufweisen. Drucktechnologie ist jedoch bereits für die Verarbeitung von Substraten mit Abmessungen bis zu 600 mm verfügbar. Die Drucktechnologie ist folglich ein kosteneffizientes Verfahren für das gleichzeitige Verarbeiten von vielen Chips.

Ein anderer Vorteil eines Gesichtspunktes des erfinderischen Gedanken ist die Möglichkeit, die Chips durch Trennen nur des weichen Verkapselungsmaterials statt des harten Siliziums zu vereinzeln. Die erstere Prozedur ist schneller und folglich billiger als die letztere.

Ein anderer Vorteil eines Gesichtspunktes des erfinderischen Gedanken ist, daß das Burn-in von Bauelementen auf einem wiederhergestellten Wafer durchgeführt werden kann, der nur die als funktionsfähig bekannten Chips aufweist. Die Burn-in- Ausrüstung kann folglich weniger komplex sein.

Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung sind in den zugehörigen Zeichnungen und der Beschreibung unten dargelegt. Andere Merkmale, Aufgaben und Vorteile der Erfindung werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen offensichtlich.

BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A bis 8 sind Querschnittsansichten und Draufsichten, die Halbleiterchips in verschiedenen Stufen während einer Ausführung eines Verfahrens für deren Verkapselung veranschaulichen;
Fig. 9 bis 16 sind Querschnittsansichten und Draufsichten, die Halbleiterchips in verschiedenen Stufen während einer Ausführung eines alternativen Verfahrens für deren Verkapselung veranschaulichen; und
Fig. 17 bis 23 sind Querschnittsansichten und Draufsichten, die Halbleiterchips in verschiedenen Stufen während einer Ausführung eines anderen alternativen Verfahrens für deren Verkapselung veranschaulichen.
Gleiche Bezugszeichen in den verschiedenen Zeichnungen bezeichnen gleiche Elemente.

AUSFÜHRLICHE BESCHREIBUNG

Unter Bezugnahme auf Fig. 1A und 1B ist in einer ersten Ausführungsform ein ebenes Übertragungssubstrat 10 aus einem steifen Material, zum Beispiel, Glas hergestellt. Das Substrat 10 weist Seiten 11, 13 auf, die jeweilig eine Breite W₁ von z. B. 300 mm und eine Länge L₁ von z. B. 300 mm aufweisen. Ein dielektrisches Material, z. B. Silikon, wird auf einer Oberseite 12 des Glas-Übertragungssubstrates 10 abgeschieden und strukturiert, um eine Vielzahl von dielektrischen Bereichen 14a bis 14d zu bilden. Das dielektrische Material wird durch Dickschichtdrucken unter Verwendung zum Beispiel eines P5-Systems abgeschieden und strukturiert, das von EKRA mit einem Fertigungszentrum in Bönningheim (Deutschland) hergestellt. Eine monoatomare Schicht 13 aus Polypropylen wird auf der Oberseite 12 vor dem Abscheiden der dielektrischen Schicht abgeschieden, um die Adhäsion der dielektrischen Schicht am Substrat 10 zu verringern. Die dielektrischen Bereiche 14a bis 14d definieren die Zwischenräume 23a bis 23c.
Unter Bezugnahme auf Fig. 2A und 2B werden ein erster, zweiter und dritter vereinzelter Halbleiterchip 16a bis 16c, im weiteren bezeichnet als "Chips" oder "Halbleiterchips", aus einem halbleitenden Material wie Silizium hergestellt. Die Chips 16a bis 16c schließen Bauelemente wie integrierte Schaltkreise ein. Der erste, zweite und dritte Chip 16a bis 16c sind alle funktionsfähige Chips, die bereits getestet wurden und die Anforderungen der Funktionalität erfüllen. Der erste Halbleiterchip 16a wird umgedreht und auf den Oberseiten 18a und 18b der dielektrischen Bereiche 14a und 14b angeordnet, überbrückt dadurch die dielektrischen Bereiche 14a und b. Die Oberseite 20a von Chip 16a berührt dadurch die Oberseiten 18a und 18b. Der zweite und der dritte vereinzelte Chip 16b, 16c werden entsprechend auf den Oberseiten 18b bis 18d der dielektrischen Bereiche 14b bis 14d positioniert. Die Halbleiterchips 16a bis 16c werden auf den dielektrischen Bereichen 14a bis 14d in einer Bondanlage angeordnet, z. B. Chipbonder 2200 apm, der von Datacon mit Sitz in Österreich hergestellt wird. Die Chips 16a bis 16c haften an den dielektrischen Bereichen 14a bis 14d, weil sie noch nicht ausgehärtet sind, und sind deshalb nach dem Auftragen immer noch klebrig. Der Chip 16a weist eine erste Metallkontaktstelle 22a mit einer Breite W₂ von z. B. 50 µm auf, der zweite und der dritte Chip 16b, 16c weisen ebenfalls eine zweite und dritte Metallkontaktstelle 22b bzw. 22c auf. Die Metallkontaktstellen 22a bis 22c sind direkt an den Zwischenräumen 23a bis 23c positioniert, die die dielektrischen Bereiche 14b bis 14d trennen. Die Metallkontaktstellen 22a bis 22c bleiben dadurch unbedeckt. Um die späteren fotolithografischen Schritte zu erleichtern, wird der Chip 16a auf dem Substrat 10 im Abstand D₁ vom Chip 16b innerhalb einer Genauigkeit von 20 µm angeordnet. D₁ ist zum Beispiel 50 µm bis 200 µm. Die gewünschte Genauigkeit ist mit einer Bondanlage, z. B. Chipbonder 2200 apm, erzielbar.
Im Anschluß an das Bestücken der Chips 16a bis 16c auf dem Übertragungssubstrat 10 wird das Übertragungssubstrat 10 in einem Ofen angeordnet. Die dielektrischen Bereiche 14a bis 14d werden anschließend in dem Ofen bei einer Aushärtungstemperatur für Silikon von 150°C für ungefähr 30 Minuten ausgehärtet.
Unter Bezugnahme auf Fig. 3A bis 3C werden die Halbleiterchips 16a bis 16c mit dem Verkapselungsmaterial 24 verkapselt. Das Verkapselungsmaterial 24 ist z. B. Hysol®, das von der Dexter Corporation, Windsor Locks, Connecticut, hergestellt wird. Das Verkapselungsmaterial 24 wird auf den Chips 16a bis 16c nach einem Dickschicht-Druckverfahren unter Verwendung zum Beispiel eines P5-Systems bzw. nach einem Flüssigkeitsdosierverfahren unter Verwendung zum Beispiel eines SMT-Systems C-718 aufgetragen, das von Asymtek aus Carlsbad in Kalifornien hergestellt wird. Während seines Auftragens füllt das Verkapselungsmaterial 24 zuerst die Räume 26a, 26b zwischen den Halbleiterchips 16a bis 16c. Innerhalb der Räume 26a, 26b weist das Verkapselungsmaterial eine Dicke T₁ von z. B. 50 µm bis 600 µm auf, die gleich einer Höhe H₃ der Chips 16a bis 16c ist, z. B. 50 µm bis 500 µm. Das Verkapselungsmaterial 24 wird in einem Ofen wie einem Inertgasofen der Baureihe Blue M 146, der von Lindberg mit Sitz in Watertown, Wisconsin, hergestellt wird, bei 150°C für 30 bis 60 Minuten ausgehärtet. Anschließend wird eine Beschichtung 28 des Verkapselungsmaterials 24 auf den Rückseiten 30a bis 30c der Chips 16a bis 16c gebildet. Die Beschichtung 28 ist hinsichtlich der Höhe H₃ der Chips 16a bis 16c, die eine Dicke von T₂ von z. B. 5 µm bis 200 µm aufweisen, relativ dünn. Das Verkapselungsmaterial 24 weist einen thermischen Ausdehnungskoeffizienten (CTE) nahe dem von Silizium auf, d. h. ungefähr 3 × 10^-6/K. Die Beschichtung 28 wird bei 150 bis 180°C für 30 bis 60 Minuten ausgehärtet. Das Verkapselungsmaterial 24 kann in zwei getrennten Schritten ausgehärtet werden, um eine Fehlanpassung zwischen den Schichten zu minimieren.
Unter Bezugnahme ebenfalls auf Fig. 4A und 4B wird das Verkapselungsmaterial 24 nach seiner Aushärtung steif. Diese Steifigkeit erlaubt es, das Übertragungssubstrat 10 von den dielektrischen Bereichen 14a bis 14d in einer Bondanlage zu trennen. Das Entfernen des Übertragungssubstrates 10 läßt einen freistehenden wiederhergestellten Wafer 32 zurück, der als funktionsfähig bekannte Chips 16a bis 16c einschließt, wobei dielektrische Bereiche 14a bis 14d eine Frontschicht auf den Chips 16a bis 16c bilden. Die dielektrischen Bereiche 14a bis 14d erstrecken sich über die Ränder 36a bis 36f der Chips 16a bis 16c. Die dünne Beschichtungsdicke T₂ und die Ähnlichkeit zwischen dem thermischen Ausdehnungskoeffizienten (CTE) des Verkapselungsmaterials 24 und dem des Siliziums, das die Chips 16a bis 16c umfaßt, minimieren die Biegung zwischen den Chips 16a bis 16c. Der wiederhergestellte Wafer 32 ist für die Handhabung mit automatischen Handhabesystemen ausreichend eben.
Unter Bezugnahme auf Fig. 5 A wird eine leitende Metallisierungsschicht 33, im weiteren bezeichnet als "Metallisierungsschicht", auf den dielektrischen Bereichen 14a bis 14d auf dem wiederhergestellten Wafer 32 durch Sputtern in einer Clusterline abgeschieden, die von Unaxis mit Sitz in der Schweiz hergestellt wird. Die Metallisierungsschicht 33 schließt eine untere Schicht aus Titan mit einer Dicke von 50 nm ein. Titan sorgt für eine gute Haftung an den dielektrischen Bereichen 14a bis 14d. Die Metallisierungsschicht 33 weist ebenfalls eine Kupferschicht auf, die über der Titanunterschicht abgeschieden wird. Die Metallisierungsschicht 33 weist eine Gesamtdicke T₃ von 3 µm bis 6 µm auf.
Unter Bezugnahme ebenfalls auf Fig. 5B und 5C wird die Metallisierungsschicht 33 unter Verwendung fotolithografischer Verfahren und Trockenätzverfahren strukturiert, um leitende Metalleiterbahnen 34a bis 34c zu bilden, im weiteren bezeichnet als "Metalleiterbahnen". Die Verwendung der standardmäßigen Wafer-Level-Strukturierungstechnologien ist infolge der Ebenheit des wiederhergestellten Wafers 32 möglich. Die Metalleiterbahnen 34c, 34i, 34o stehen in elektrischer Verbindung mit den Metallkontaktstellen 22a bis 22c. Die Metalleiterbahnen 34c, 34i, 34o dienen als ein Umverteilungsnetzwerk für die Kontaktstellen 22a bis 22c. Einige Metalleiterbahnen 34a, 34f, 34g, 34l, 34m erstrecken sich über die Ränder 36a bis 36e der Chips 16a bis 16c. Jede dieser Metalleiterbahnen 34a, 34f, 34g, 341, 34m ist ebenfalls mit einer Kontaktstelle 22 verbunden (Kontaktstellen 22 sind nur auf Chip 16a gezeigt). Die Ausdehnung von Metalleiterbahnen 34a, 34f, 34g, 34l, 34m über die Chipränder 36a bis 36f hinaus, bezeichnet als Fan-out, wird durch das Vorhandensein von dielektrischen Bereichen 14a bis 14d ermöglicht. Die dielektrischen Bereiche 14a bis 14d erstrecken sich ebenfalls über die Chipränder 36a bis 36f hinaus und stellen somit eine ebene Oberfläche für die Metallisierungsschicht 33 bereit. Die Ausdehnung der dielektrischen Bereiche 14a bis 14d über die Chipränder 36a bis 36f verringert ebenfalls die Spannung an den Rändern 36a bis 36f durch Bereitstellen einer zusätzlichen spannungsabsorbierenden Schicht.
Unter Bezugnahme auf Fig. 5D wird eine Lötstoppmaske 37 aufgebracht und strukturiert. Standardmäßige fotolithografische Verfahren werden verwendet, um die Lötstoppmaske 37 zu strukturieren. Die Lötstoppmaske 37 ist aus einem Polyimid hergestellt und füllt die Zwischenräume zwischen den Metalleiterbahnen 34a bis 34q.
Unter Bezugnahme auf Fig. 6 werden Verbindungselemente, wie Löthöcker 40a bis 40q, auf Metalleiterbahnen 34a bis 34q gebildet. Die Löthöcker 40a bis 40r sind aus einem lötbaren Material hergestellt, wie Blei-Zinn-Legierung, und werden z. B. in einem P5-System gebildet. Die Löthöcker 40a bis 40r weisen ein Rastermaß P₁ zum Beispiel von 800 µm auf. Ein Rastermaß P₁ des Löthöckers von 800 µm erlaubt es, Halbleiterchips 16a bis 16c auf Standard-Leiterplatten zu verwenden. Dadurch läßt sich die Größe und Geschwindigkeit von Halbleiterchips 16a bis 16c verringern, ohne teurere, komplexe Leiterplatten mit kleineren Rastermaßen zu erfordern.
Unter Bezugnahme auf Fig. 7 wird der wiederhergestellte Wafer 32 in Einzelchips 44a bis 44c getrennt. Das Trennen des Wafers 32 in Einzelchips 44a bis 44c erfordert das Trennen nur durch das Verkapselungsmaterial 24 hindurch, wie durch die Pfeile A, B angegeben. Das Trennen des wiederhergestellten Wafers 32 ist leichter als das herkömmliche Trennen von Siliziumchips, weil letzteres das Durchtrennen eines weichen Polymers und des harten Siliziums erfordert. Das Trennen nur des Polymers, wie des Verkapselungsmaterials 24, ermöglicht es, Chips 44a bis 44c unter Verwendung einer Schneidklinge schnell zu trennen.
Unter Bezugnahme auf Fig. 8 können nach der Vereinzelung des wiederhergestellten Wafers 32 die Einzelchips 44a bis 44c von dem Chipbonder aufgenommen und auf einer Anwendungsplatine, wie einer Leiterplatte 50, abgesetzt werden, auf welcher eine Lötpaste bereits aufgedruckt ist. Die Leiterplatte 50 weist Metallkontakte 52a bis 52h auf, ist aus einem Polymer hergestellt und enthält Kupferleitungen. Die Lötkugeln 40a bis f des Halbleiterchips 16a werden an die Metallkontakte 52b bis 52g gelötet. Die Leiterplatte 50 wird anschließend in einem herkömmlichen Reflow-Ofen aufgeschmolzen, wie dem der Baureihe V6, die von rehm Anlagenbau GmbH (Deutschland) hergestellt wird.
Das Hinausführen von Metalleiterbahnen 34a bis 34c über die Chipränder 36a bis 36b erlaubt es, die Größe des Chips 16a zu verringern, ohne daß eine Änderung der Abmessungen der Metallkontakte 52a bis 52h auf der Leiterplatte 50 erforderlich ist. Die Standardisierung wird durch das Konstanthalten eines Flächenrasters des Chips 44a erleichtert, d. h. einer Länge L₁ zwischen den Lötkugeln 44a bis 44f.
In einer zweiten Ausführungsform wird eine nachgiebige Zwischenschicht bereitgestellt. Hier weist unter Bezugnahme auf Fig. 9 ein Übertragungssubstrat 110 eine Vielzahl von halbkugelförmigen Vertiefungen 112 auf. Jede halbkugelförmige Vertiefung 112 weist einen Durchmesser d₁ von z. B. ungefähr 50 µm bis 500 µm auf. Die halbkugelförmigen Vertiefungen 112 werden durch Fotolithografie und Naßätzen gebildet. Jede der halbkugelförmigen Vertiefungen 112 wird mit einem nachgiebigen Material 114 gefüllt. Das nachgiebige Material 114 ist z. B. Silikon. Das nachgiebige Material 114 wird auf die Vertiefungen 112 mit einer Dickschicht-Druckanlage, wie dem P5- System, aufgetragen.
Unter Bezugnahme auf Fig. 10 wird eine Kleberschicht 116, die in adhäsive Bereiche 116a bis 116d strukturiert ist, auf der Oberseite 118 des Übertragungssubstrates 110 aufgetragen. Die Kleberschicht 116 ist zum Beispiel ein druckbares Polymid, das mit einer Dickschicht-Druckanlage, wie dem P5-System, aufgetragen wird.
Unter Bezugnahme auf Fig. 11 wird der vereinzelte Halbleiterchip 16a umgedreht und auf den Oberseiten 120a bis 120b der adhäsiven Bereiche 116a und 116b angeordnet und überbrückt dadurch die angrenzenden adhäsiven Bereiche 116a-b. Die Oberseite 20a des Chips 16a berührt dadurch die Oberfläche der adhäsiven Bereiche 120a und 120b. Der zweite und der dritte Chip 16b, 16c sind entsprechend über die Oberfläche der adhäsiven Bereiche 120b bis 120d hinweg positioniert. Die Vielzahl von Chips 16a bis 16c wird über die Oberfläche der adhäsiven Bereiche 120a bis 120d hinweg in einer Bondanlage positioniert, wie dem System 2200 apm, das von Datacon mit Sitz in Österreich hergestellt wird. Die Chips 16a bis 16c haften an den Oberflächen des adhäsiven Bereiches 120a bis 120d, weil die adhäsiven Bereiche 116a bis 116d, die noch nicht ausgehärtet sind, nach dem Abscheiden immer noch klebrig sind. Die Metallkontaktstellen 22a bis 22c werden direkt an den Zwischenräumen 122a bis 122c zwischen den adhäsiven Bereichen 116a bis 116d positioniert. Die Metallkontaktstellen 22a bis 22c bleiben dadurch unbedeckt.
Im Anschluß an die Bestückung der Chips 16a bis 16c auf den adhäsiven Bereichen 116a bis 116d werden die Kleberschicht 116a bis 116d und das nachgiebige Material 114 zusammen in einem Ofen bei ungefähr 200°C für 30 bis 60 Minuten ausgehärtet.
Unter Bezugnahme auf Fig. 12 werden die Chips 16a bis 16c mit einem ersten Verkapselungsmaterial 124 und einem zweiten Verkapselungsmaterial 126 verkapselt. Das erste Verkapselungsmaterial 124 füllt die Zwischenräume 128a und 128b zwischen den Chips 16a bis 16c. Das zweite Verkapselungsmaterial 126 wird nach dem Aushärten des ersten Verkapselungsmaterials 124 aufgebracht. Das zweite Verkapselungsmaterial 126 weist eine Dicke T₂ von z. B. ungefähr 5 µm bis 200 µm auf und bildet eine dünne Beschichtung 127 auf dem ersten Verkapselungsmaterial 124 und den Rückseiten 30a bis 30c der Chips 16a bis 16c. Das erste und das zweite Verkapselungsmaterial 124, 126 werden so ausgewählt, daß sich die Spannung zwischen den Chips 16a bis 16c verringert. Das erste und das zweite Verkapselungsmaterial 124, 126 sind ein nachgiebiges Material, wie Silikon, das von Wacker-Chemie mit Sitz in Deutschland hergestellt werden. Alternativ kann das erste und das zweite Verkapselungsmaterial relativ hart sein, wie Hysol®, das von Dexter, Windsor Locks, Connecticut, hergestellt wird. Wenn das zweite Verkapselungsmaterial 126 einen thermischen Ausdehnungskoeffizienten (CTE) nahe dem von Silizium aufweist bzw. sein Elastizitätsmodul sehr klein ist, wird keine Spannung an den Materialgrenzflächen erzeugt, wie dem Rand 36b von Chip 16a und dem ersten Verkapselungsmaterial 124.
Unter Bezugnahme auf Fig. 13 werden das erste und das zweite Verkapselungsmaterial 124, 126 nach deren Aushärtung steif. Diese Steifigkeit erlaubt es, das Übertragungssubstrat 110 vom nachgiebigen Material 114 und den adhäsiven Bereichen 116a bis 116d in einer Bondanlage zu trennen. Das Entfernen des Übertragungssubstrates 110 läßt einen freistehenden wiederhergestellten Wafer 130 zurück, der als funktionsfähig bekannte Chips 16a bis 16c umfaßt. Der wiederhergestellte Wafer 130 weist eine Frontschicht 131 auf, einschließlich nachgiebigen Materials 114 und adhäsive Bereiche 116a bis 116d. Der wiederhergestellte Wafer 130 bleibt infolge der Verringerung der Spannung durch das erste und das zweite Verkapselungsmaterial 124, 126 eher eben als gebogen. Das nachgiebige Material 114 bildet eine Vielzahl von nachgiebigen Höckern 132 auf dem wiederhergestellten Wafer 130.
Unter Bezugnahme auf Fig. 14A, 14B und 14C wird Metall auf den nachgiebigen Höckern 132 und der Kleberschicht 116a bis 116d durch Sputtern in einer Sputteranlage abgeschieden, wie der Clusterline, die von Unaxis mit Sitz in der Schweiz hergestellt wird. Die resultierende Metallisierungsschicht 134 schließt eine untere Schicht aus Titan und eine Kupferschicht ein. Die Metallisierungsschicht 134 wird unter Verwendung einer speziellen Resist-Beschichtungstechnologie aufgrund der Ausgleichsstruktur auf dem Wafer strukturiert, d. h. der nachgiebigen Höcker 132 und der Kleberschicht 116a bis 116d, welche die standardmäßige Beschichtung ähnlich der Schleuderbeschichtung nicht erlauben. Das Galvanisieren des Fotoresistes ist ein Verfahren, welches die Steuerung der Schichtdicke erlaubt. Es ermöglicht daher das Bilden einer Resistschicht, die in jedem Punkt der Ausgleichsstruktur die gleiche Dicke aufweist. Ein geeignetes Resist ist PEPR 2200 von Shipley, das in einem ED-Coater Equinox™ aufgebracht wird, der von Semitool mit dem Sitz in Kalispell, Montana, hergestellt wird. Ein Naßätzverfahren definiert die Metalleiterbahnen 135a bis 135c.
Die Metalleiterbahnen 135a bis 135c stehen in elektrischer Verbindung mit den Metallkontaktstellen 22a bis 22c. Einige der vielen Metalleiterbahnen 135, z. B. die Bahnen 135d, 135e, erstrecken sich über die Ränder 36a bis 36f der Chips 16a bis 16c hinaus. Entsprechend erstrecken sich die Abschnitte der Frontschicht 131, einschließlich der nachgiebigen Höcker 132 und adhäsiven Bereiche 116a bis 116d, über die Ränder 36a bis 36f der Chips 16a bis 16c hinaus.
Unter Bezugnahme auf Fig. 15 wird der wiederhergestellte Wafer 130 in Einzelchips 140a bis 140c getrennt. Um die Chips 140a bis 140c zu vereinzeln, durchtrennt eine Polymer- Schneidklinge das erste und das zweite Verkapselungsmaterial 124, 126.
Unter Bezugnahme auf Fig. 16 weist eine Leiterplatte 150 eine Vielzahl von Metallkontakten 152 auf. Die Metallkontakte 152 werden an die Vielzahl von Metalleiterbahnen 135 des Chips 16a gelötet. Der Chip 140a ist dadurch angeschlossen und in elektrischer Verbindung an die bzw. mit der Leiterplatte 150.
Unter Bezugnahme auf Fig. 17 füllt in einer dritten Ausführungsform eine nachgiebige Ausgleichs-Frontschicht 210 die halbkugelförmigen Vertiefungen 112 des transparenten Übertragungssubstrates 110. Die nachgiebige Ausgleichs-Frontschicht 210 ist ein nachgiebiges Material, wie Silikon. Die nachgiebige Ausgleichs-Frontschicht 210 erstreckt sich über die Oberseite 118 des Substrates 110. Die nachgiebige Ausgleichsschicht 210 weist eine Dicke T₃ von z. B. 10 bis 200 µm auf. Die nachgiebige Ausgleichs-Frontschicht 210 wird in Übereinstimmung mit einer vorbestimmten Struktur durch eine Dickschicht-Druckanlage abgeschieden.
Unter Bezugnahme auf Fig. 18 wird der vereinzelte Halbleiterchip 16a umgedreht und auf einer Oberseite 212a und 212b der nachgiebigen Ausgleichs-Frontschicht 210 angeordnet. Die Oberseite 20a des Chips 16a berührt dadurch die nachgiebige Ausgleichs-Frontschicht 210. Der zweite und der dritte Chip 16b, 16c sind entsprechend auf den Oberseiten 212b bis 212d der nachgiebigen Ausgleichs-Frontschicht 210 positioniert. Die Vielzahl von Chips 16a bis 16c wird auf der nachgiebigen Ausgleichs-Frontschicht 210 in einer Bondanlage positioniert.
Unter Bezugnahme auf Fig. 19 werden die Chips 16a bis 16c mit dem ersten Verkapselungsmaterial 124 und zweiten Verkapselungsmaterial 126 verkapselt, wie oben in Verbindung mit Fig. 12 beschrieben.
Unter Bezugnahme auf Fig. 20 wird nach dem Aushärten des ersten und zweiten Verkapselungsmaterials 124, 126 das Übertragungssubstrat 110 entfernt, ein freistehender wiederhergestellter Wafer 220 zurückgelassen, der eine nachgiebige Ausgleichs-Frontschicht 210 aufweist.
Unter Bezugnahme auf Fig. 21 werden die Metalleiterbahnen 135 in einer Metallisierungsschicht definiert, wie oben in Verbindung mit Fig. 14A und 14B beschrieben.
Unter Bezugnahme auf Fig. 22 wird der wiederhergestellte Wafer 220 in Einzelchips 222a bis 222c getrennt.
Unter Bezugnahme auf Fig. 23 wird der Chip 222a an die Leiterplatte 150 gelötet, wie oben in Verbindung mit Fig. 16 beschrieben.
Eine Anzahl von Ausführungsformen der Erfindung wurde beschrieben. Nichtsdestoweniger wird man verstehen, daß verschiedene Modifikationen vorgenommen werden können, ohne von dem Sinn und dem Anwendungsbereich der Erfindung abzuweichen. Zum Beispiel kann das Übertragungssubstrat aus einem Metall hergestellt sein. Es kann eine runde Form mit einem Durchmesser von z. B. 300 mm haben. Die Vertiefungen in dem Übertragungssubstrat können langgestreckte Vertiefungen sein. Die monoatomare Schicht kann Polyethylen bzw. Teflon® sein. Die dielektrische Schicht kann eine weiche Schicht wie Silikon oder eine harte Schicht wie Polyimid bzw. ein Epoxidharz bzw. ein anderes Polymer sein. Letzteres kann in der Größenordnung von 1.000mal weniger nachgiebig als Silikon sein. Die Auswahl des Materials für die dielektrische Schicht basiert mindestens zum Teil auf dem Typ der Querverbindungen, die verwendet werden. Die Nachgiebigkeit sollte durch mindestens die dielektrische Schicht bzw. die Querverbindungen bereitgestellt sein. Zum Beispiel kann ein härteres Dielektrikum verwendet werden, wenn die Querverbindungen nachgiebig sind. Wenn die Querverbindungen hart sind, sollte die dielektrische Schicht flexibel sein. Wenn ein Chip nicht extrem groß ist, d. h. wenn der Abstand der Lötkugeln zu einem Nullpunkt kleiner als ungefähr 5 mm ist, ist eine nachgiebige Zwischenschicht für das Erfüllen der standardmäßigen Zuverlässigkeitsforderungen nicht notwendig. Ein Nullpunkt auf dem Chip ist der Bereich auf dem Chip, wo die Spannung Null ist, d. h. das Symmetriezentrum des Chips.
Die dielektrische Schicht kann in dem Chipbonder ausgehärtet werden.
Im Fall sehr dünner Chips, d. h. mit einer Dicke von weniger als 100 µm, kann ein zweites Übertragungssubstrat auf der Verkapselungsschicht verwendet werden, um die mechanische Stabilität während der nachfolgenden Schritte der Dickschichtverarbeitung zu erhöhen. Das Verkapselungsmaterial kann Polyimid, BCB, JSR, Porbelec oder Silikon sein.
Das Bauelement, das in dem Halbleiterchip gebildet wird, kann ein mikro-elektromechanisches Bauelement sein.
Die Metallisierungsschicht kann eine Gesamtdicke im Bereich von 2 bis 5 µm aufweisen.
Wenn der Chip mit einer Leiterplatte durch Löten verbunden wird, kann eine Lötstoppmaske durch Drucken mit einem P5- System gebildet werden. Eine Lötstopmaske kann aus fotoempfindlichem Benzocyclobuten (BCB) bzw. Polybenzoxazol (PBO) hergestellt sein.
Die Verbindungselemente können Lötkontakthügel sein, können aus Lot, einem leitenden Kleber bzw. metallüberzogenen Höcker hergestellt sein.
Das Rastermaß für Anordnungen mit Lötkontakthügeln kann von 500 µm bis 800 µm reichen.
Die Kleberschicht ist typischerweise aus einem harten Epoxidharz hergestellt. Wenn größere Auflösung erforderlich ist als die, die durch Drucken erhalten werden kann, dann die Kleberschicht mit standardmäßigen Mikroelektronikprozessen wie Schleuderbeschichtung oder Sprühbeschichtung und Lithografie aufgetragen werden.
Vor der Vereinzelung kann die Funktionalität von einzelnen Chips getestet werden. Vor der Vereinzelung wiederhergestellter Wafer kann das Burn-in durchgeführt werden. Die Chips können durch Zertrennen oder Stanzen vereinzelt werden. Demgemäß sind andere Ausführungsformen innerhalb des Rahmens der folgenden Ansprüche.

Claims

1. Halbleiterstruktur, umfassend:
einen Halbleiterchip und
eine leitende Schicht, die auf einem Abschnitt des Chips angeordnet ist, wobei die leitende Schicht einen Abschnitt aufweist, der sich über einen Rand des Chips erstreckt.

2. Struktur nach Anspruch 1, wobei die leitende Schicht eine Metalleiterbahn umfaßt.

3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei der Chip ein Bauelement umfaßt.

4. Halbleiterstruktur nach Anspruch 3, wobei das Bauelement einen integrierten Schaltkreis umfaßt.

5. Halbleiterstruktur nach Anspruch 3, wobei das Bauelement ein mikro-elektromechanisches Bauelement umfaßt.

6. Halbleiterstruktur nach Anspruch 3, außerdem umfassend:
eine Kontaktstelle, die auf einer Oberfläche des Bauelements angeordnet ist, wobei ein Abschnitt der leitenden Schicht in elektrischer Verbindung mit der Kontaktstelle steht.

7. Halbleiterstruktur nach einem der Ansprüche 1 bis 6, außerdem umfassend:
eine Frontschicht mit einem ersten Abschnitt, der auf einer ersten Oberfläche des Halbleiterchips angeordnet ist, und mit einem zweiten Abschnitt, der sich über den Rand des Chips erstreckt, wobei die leitende Schicht auf der Frontschicht angeordnet ist.

8. Halbleiterstruktur nach Anspruch 7, wobei die Frontschicht eine dielektrische Schicht ist.

9. Halbleiterstruktur nach Anspruch 7, wobei die Frontschicht nachgiebig ist.

10. Halbleiterstruktur nach Anspruch 7, wobei die Frontschicht einen Höcker einschließt.

11. Halbleiterstruktur, umfassend:
einen Halbleiterchip und
eine Frontschicht mit einem ersten Abschnitt, der auf einer ersten Oberfläche des Halbleiterchips angeordnet ist, und einem zweiten Abschnitt, der sich über einen Rand des Chips erstreckt.

12. Verfahren zur Herstellung einer Halbleiterstruktur, umfassend:
Bereitstellen eines Halbleiterchips mit einem Bauelement, das darauf gebildet ist, und
Bilden einer Schicht über einem Abschnitt des Bauelements, wobei sich ein Abschnitt der Schicht über einen äußeren Rand des Bauelements erstreckt.

13. Verfahren nach Anspruch 12, wobei die Schicht eine leitende Schicht ist.

14. Verfahren nach Anspruch 12 oder 13, außerdem umfassend:
Definieren einer Leiterbahn in der leitenden Schicht.

15. Verfahren nach einem der Ansprüche 12 bis 14, außerdem umfassend:
Bilden einer Frontschicht mit einem ersten Abschnitt, der auf einer ersten Oberfläche des Bauelements angeordnet ist, und mit einem zweiten Abschnitt, der sich über den Rand des Bauelements erstreckt, wobei die leitende Schicht auf der Frontschicht angeordnet ist.

16. Verfahren nach einem der Ansprüche 12 bis 15, wobei das Bauelement direkt auf einer ersten Oberfläche des Chips gebildet wird, außerdem umfassend:
Bilden einer Verkapselungsschicht direkt auf einer zweiten Oberfläche des Chips, wobei sich der Abschnitt der Frontschicht über den äußeren Rand des Bauelements über die Verkapselungsschicht erstreckt.

17. Verfahren für die Herstellung einer Halbleiterstruktur, umfassend:
Bereitstellen einer Vielzahl von Halbleiterchips, und
Bilden einer ersten Verkapselungsschicht zwischen jedem der Halbleiterchips, wobei die Verkapselungsschicht die Chips zusammenbondet.

18. Verfahren nach Anspruch 17, außerdem umfassend:
Bilden einer zweiten Verkapselungsschicht über der Rückseite der Chips.