JP6213143B2 - 半導体基板、及び、半導体基板の製造方法 - Google Patents

Description

本発明は、３次元実装デバイスチップに用いられる半導体基板、及び、その製造方法に関する。

３次元実装による電子デバイスチップの搭載は、ＬＳＩ配線の小型化などを目的に、エレクトロニクス分野で広く利用されている。これまでの３次元実装は、ワイヤボンディングにより行われていたが、電子部品の小型化に対応すべく、ワイヤボンディングの配線スペースを無くし、より短い配線で電子デバイスチップを３次元実装する方法が検討されている。このような方法の一つとして、電子デバイスチップの半導体基板に、半導体基板を貫通する縦配線となる電極を形成し、該電極により、積層した電子デバイスチップどうしを接続する方法がある。

このような電極の形成方法として、次のような方法が知られている。まず、半導体基板の一方の面に、有底の盲穴からなるビアホールを形成し、次いで、ビアホールの内壁面を無機絶縁膜で被覆し、次いで、盲穴内に導電体を充填し、次いで、半導体基板の他方の面を研削して導電体を他方の面から露出させ、半導体基板を貫通する電極を形成する方法がある。

特許文献１には、半導体基板の上面に盲穴からなるビアホールを形成する工程と、ビアホールの内壁面を被覆する無機絶縁膜を形成する工程と、無機絶縁膜の表面に脱水縮合により一端が結合され、他端にメルカプト基又は含硫黄芳香族複素環式基を有するカップリング剤からなるカップリング層を形成する工程と、メルカプト基又は前記含硫黄芳香族複素環式基に触媒金属を結合させた後、触媒金属を活性化する工程と、無電解めっきを用いて、活性化された触媒金属上に金属薄膜からなるシード層を形成する工程と、シード層を一方の電極とする電解めっきを用いて、シード層上に前記ビアホールを埋め込む電解めっき金属からなるビアを形成する工程と、半導体基板の下面を前記ビアが表出するまで研削して、半導体基板を貫通する前記ビアを形成する工程と、を有する半導体装置の製造方法が開示されている。

しかしながら、この方法の場合、半導体基板の盲穴が形成された面とは反対側の面を研削加工する必要がある。かかる研削加工は技術的に難しいため、生産性が低下したり、量産時の品質に大きく影響する傾向にあった。また、特許文献１では、半導体基板とカップリング層との密着性を、化学的結合により確保しているが、密着性は十分とは言えなかった。また、カップリング層を形成する工程が必要となるので、工数が増え、生産性が低下し易かった。

また、半導体基板を貫通する電極の他の形成方法として、次の方法がある。まず。半導体基板に貫通孔を形成し、次いで、スパッタを行って貫通孔内壁にスパッタ層を形成し、次いで、スパッタ層をシード層として電解めっきを行って貫通孔内を電解めっき層で埋め込んで、半導体基板を貫通する電極を形成する方法がある。

特許文献２には、半導体基板の一表面側にＣＶＤ法やスパッタリング法により第１の金属層を形成する第１の金属層形成工程と、第１の金属層をシード層として電解めっき法により貫通孔の内側を埋め込む貫通配線材料からなる第１の金属部を半導体基板の厚み方向の途中まで析出させる第１の電解めっき工程と、第１の電解めっき工程の後で半導体基板の他表面側および貫通孔の内側で露出している部位の表面と貫通孔の内側で露出している第１の金属部の表面とに跨ってＣＶＤ法やスパッタリング法により第２の金属層を形成する第２の金属層形成工程と、第２の金属層をシード層として電解めっき法により貫通孔の内側の充足されていない空間を埋め込むように貫通配線材料からなる第２の金属部を析出させる第２の電解めっき工程とを備える半導体基板への貫通配線の形成方法が開示されている。

しかしながら、この方法の場合、半導体基板の厚みが厚くなり、貫通孔が深さ方向に長くなると、貫通孔内壁をＣＶＤ法やスパッタリング法により金属層で完全に被覆することが困難となる。その結果、その後の電解めっきの工程で形成される電解めっき層の内部にボイドが発生し易くなり、貫通孔内を電解めっき層で隙間なく埋め込むことが困難となる傾向にあった。

特開２０１２−１４６７８４号公報 特開２００７−５４０４号公報

本発明の目的は、半導体基板を貫通する縦配線となる電極が密着性よく形成された半導体基板、及び、その製造方法を提供することにある。

本発明の半導体基板は、３次元実装デバイスチップに用いられる半導体基板であって、前記半導体基板に形成された、両面の開口部から次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径を有する貫通孔と、前記半導体基板の両面及び前記貫通孔内壁を被覆する無機絶縁膜と、前記無機絶縁膜上であって、前記半導体基板の両面及び前記貫通孔内壁の少なくとも前記半導体基板の厚さ方向の途中まで形成されたスパッタ層と、前記スパッタ層及び前記無機絶縁膜の上から、少なくとも前記貫通孔内壁を被覆するように形成された無電解めっき層と、前記無電解めっき層上に、前記貫通孔内を埋め込むように形成された電解めっき層とを備えることを特徴とする。

本発明の半導体基板において、前記半導体基板の厚みが２５０μｍ以上であり、前記貫通孔の最大内径が６０〜２５０μｍであることが好ましい。

本発明の半導体基板において、前記スパッタ層は、Ｃｕ、Ｎｉ、Ｔｉ、Ａｌ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成されていることが好ましい。

本発明の半導体基板において、前記スパッタ層は、単層膜、又は、２層以上の積層膜であることが好ましい。

本発明の半導体基板において、前記無電解めっき層は、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成されていることが好ましい。

本発明の半導体基板において、前記半導体基板がＳｉ基板であり、前記無機絶縁膜がＳｉＯ_２膜であることが好ましい。

また、本発明の半導体基板の製造方法は、３次元実装デバイスチップに用いられる半導体基板の製造方法であって、半導体基板の両面から孔開け加工を行って、両面の開口部から次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径を有する貫通孔を形成する貫通孔形成工程と、前記半導体基板の両面及び前記貫通孔内壁に無機絶縁膜を形成する絶縁膜形成工程と、前記半導体基板の両面からスパッタを行い、前記半導体基板の両面及び前記貫通孔内壁の少なくとも前記半導体基板の厚さ方向の途中まで、スパッタ層を形成するスパッタ工程と、無電解めっき処理を行って、前記スパッタ層及び前記無機絶縁膜の上から、少なくとも前記貫通孔内壁を被覆するように無電解めっき層を形成する無電解めっき工程と、前記スパッタ層及び前記無電解めっき層をシード層として、電解めっき処理を行って、前記貫通孔内を電解めっき層で埋め込む電解めっき工程とを含むことを特徴とする。

本発明の半導体基板の製造方法において、前記半導体基板の厚みが２５０μｍ以上であり、前記貫通孔の最大内径が６０〜２５０μｍであることが好ましい。

本発明の半導体基板の製造方法において、前記半導体基板としてＳｉ基板を用い、前記絶縁膜形成工程において、熱酸化処理を行って、前記無機絶縁膜としてＳｉＯ_２膜を形成することが好ましい。

本発明の半導体基板の製造方法において、前記無電解めっき工程は、脱脂工程と、エッチング工程と、触媒付与工程と、無電解めっき液による無電解めっき層を析出させる工程とを含み、前記エッチング工程を、アルカリ系水溶液で、５〜３０秒処理して行うことが好ましい。

本発明の半導体基板によれば、両面の開口部から次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径を有する貫通孔を有するので、スパッタ層を孔の内部に形成しやすくなる。また、スパッタ層上に無電解めっき層を形成することにより、貫通孔内壁の一部にスパッタ層が形成されずに無機絶縁膜が露出している部分が存在していても、無電解めっき層によって完全に覆うことができ、このスパッタ層及び無電解めっき層をシード層にして電解めっきすることにより、貫通孔全体にボイドなく充填された電解めっき層を形成することができる。
そして、貫通孔を埋設する電解めっき層は、貫通孔内部の縮径した部分によってくさび効果が得られるため、電解めっき層と半導体基板との熱応力差等の要因により、半導体基板に応力が生じても、電解めっき層が貫通孔から抜け落ち難く、電解めっき層を貫通孔内にしっかりと保持できる。

また、本発明の半導体基板の製造方法によれば、厚さ方向の途中で最も縮径した内径を有する貫通孔及び無機絶縁膜を形成した半導体基板に対し、半導体基板の両面からスパッタを行うので、半導体基板の両面及び貫通孔内壁の少なくとも半導体基板の厚さ方向の途中まで、平滑度が高い表面においても優れた密着性を有するスパッタ層を形成できる。
そして、スパッタ層を形成したのち、無電解めっき処理を行うので、貫通孔内壁の一部にスパッタ層が形成されずに無機絶縁膜が露出している部分が存在していても、無電解めっき層によって完全に覆うことができる。また、貫通孔内壁は、貫通孔の形成加工により粗面化されているので、アンカー効果によって無電解めっき層を貫通孔内壁の無機絶縁膜上に密着性よく形成できる。更に、スパッタ層上には、無電解めっき層を密着性よく形成することができる。
そして、スパッタ層及び無電解めっき層をシード層にして電解めっきすることにより、貫通孔内壁に電解めっき層を形成していくと、貫通孔の内部の最も縮径した部分でめっき層がつながって孔が塞がり、後は、孔を埋めるようにめっき層が形成されて、貫通孔全体にボイドなく充填された電解めっき層を形成することができる。

本発明の半導体基板の概略図である。 本発明の半導体基板の製造工程を示す説明図である。

本発明の半導体基板は、デバイスチップを積層して３次元実装する、３次元実装デバイスチップに用いられるものである。図１を用いて本発明の半導体基板について説明する。

図１に示されるように、半導体基板１には、両面の開口部１０ａから次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径Ｌ３を有する貫通孔１０が形成されている。

半導体基板１の材質としては、特に限定は無い。例えば、Ｓｉ基板、ＳｉＣ基板、ＳｉＯ_２基板、ＧａＮ基板、ＡｌＮ基板、ダイヤモンド基板等が挙げられる。

半導体基板１の厚み、すなわち、貫通孔１０の半導体基板１の厚み方向の長さＬ１は、２５０μｍ以上が好ましく、２５０〜７００μｍがより好ましく、２５０〜４５０μｍが特に好ましい。本発明では、貫通孔のＬ１が２５０μｍ以上であっても貫通孔１０の内壁に無電解めっき層を密着性よく形成できる。

半導体基板１両面の開口部１０ａ、すなわち、貫通孔１０の最大内径Ｌ２は、６０〜２５０μｍが好ましく、８０〜１５０μｍがより好ましい。貫通孔のＬ２が６０μｍ未満であると、太鼓型の貫通孔形成が困難になる傾向にあり、２５０μｍを超えるとめっき層で埋め込む際にボイドの形成が出来易くなる傾向にある。

貫通孔１０の最小内径Ｌ３は、好ましくは５５〜２４５μｍの範囲、より好ましくは７５〜１４５μｍの範囲で、最大内径Ｌ２よりも短いことが好ましい。貫通孔１０のＬ３が、５０μｍ未満であると、最大内径Ｌ２に対し、加工困難な範囲となる傾向にあり、２４５μｍを超えると、貫通孔１０内を後述する電解めっき層で埋め込むのに時間を要する傾向にあり、生産性が低下することがある。

貫通孔１０の表面粗さＲａは、０．１μｍ以上が好ましく、１．０〜５．０μｍがより好ましい。貫通孔１０の表面粗さＲａが０．１μｍ以上であれば、貫通孔内壁の一部にスパッタ層が形成されずに無機絶縁膜が露出している部分が存在していても、無電解めっき層で貫通孔内壁を密着性よく被覆できる。

半導体基板１の両面及び貫通孔１０内壁は、ＳｉＯ_２、Ａｌ_２Ｏ_３等の無機絶縁膜２０で被覆されている。

無機絶縁膜２０の膜厚は１．０μｍ以上が好ましく、２．０〜５．０μｍがより好ましい。無機絶縁膜２０の膜厚が１．０μｍ未満であると、絶縁性を確保することが困難となる傾向にある。

無機絶縁膜２０上であって、半導体基板１の両面、及び、貫通孔１０内壁には、Ｃｕ、Ｎｉ、Ｔｉ、Ａｌ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成されたスパッタ層３０が形成されている。スパッタ層３０は、単層膜であってもよいし、２層以上の積層膜であってもよい。

スパッタ層３０の膜厚は、０．０１〜１．０μｍが好ましく、０．０５〜０．２μｍがより好ましい。スパッタ層３０の膜厚が０．０１μｍ未満であると、後述する無電解めっき層４０との密着性が不足する傾向にある。スパッタ層３０の膜厚が大きくなると、成膜に時間を要し、生産性が低下するので、上限は１．０μｍが好ましい。

なお、図１では、貫通孔１０内壁には、半導体基板１の厚さ方向の少なくとも途中までスパッタ層３０が形成されている。貫通孔１０内壁の全体がスパッタ層３０で完全に被覆されていることが好ましいが、スパッタ層３０が形成されていない部分があってもよい。貫通孔１０のＬ１が大きくなるに伴い、貫通孔１０内壁にスパッタ層３０が形成され難くなる。特に、貫通孔１０のＬ１が２５０μｍを超えると、貫通孔１０内壁をスパッタ層３０で完全に被覆することが困難となる。

貫通孔１０内壁の、スパッタ層３０の表面及び無機絶縁膜２０が露出した表面には、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成された無電解めっき層４０が形成されており、貫通孔１０内壁の全面が無電解めっき層４０で被覆されている。また、半導体基板１の両面のスパッタ層３０上にも無電解めっき層４０が形成されている。

無電解めっき層４０の膜厚は、０．１〜１０．０μｍが好ましく、１．０〜５．０μｍがより好ましい。無電解めっき層４０の膜厚が０．１μｍ未満であると、めっき未付着部が発生する傾向にある。無電解めっき層４０の膜厚が１０．０μｍを超えるとめっき残留応力が大きくなり、密着不良となる傾向にある。

貫通孔１０内壁の、無電解めっき層４０上には、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成された電解めっき層５０が形成されており、貫通孔１０内が電解めっき層５０で埋め込められている。また、半導体基板１の両面の無電解めっき層４０上にも電解めっき層５０が形成されている。なお、半導体基板１の両面に形成された、スパッタ層３０、無電解めっき層４０及び電解めっき層５０からなる金属層は、所望のパターンとなるようにエッチングされて、パターン電極となる。

電解めっき層５０の膜厚は、貫通孔１０のサイズにより異なるが、例えば、貫通孔の最大内径Ｌ２が６０〜２５０μｍである場合は、３０〜２００μｍが好ましく、丁度貫通孔１０を埋めることを考えると、３０〜１２５μｍがより好ましい。

本発明の半導体基板１によれば、貫通孔１０を埋設する電解めっき層５０等の金属層に対して、貫通孔１０内部の縮径した部分によってくさび効果が得られるため、金属層と半導体基板１との熱膨張差等の要因により、両者の間で熱応力が生じても、金属層が貫通孔から抜け落ち難く、金属層を貫通孔１０内にしっかりと保持できる。

次に、本発明の半導体基板の製造方法について説明する。

まず、図２（ａ）に示すように、半導体基板１の両面から孔開け加工を行って、両面の開口部１０ａから次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径Ｌ３を有する貫通孔１０を形成する。

このような貫通孔は、例えば、半導体基板の両面に、貫通孔形成箇所に開口が設けられたマスクを形成し、半導体基板１の両面から従来公知の方法で異方性エッチングを行って形成する方法が挙げられる。

次に、図２（ｂ）に示すように、半導体基板１の両面及び貫通孔１０内壁に無機絶縁膜２０を形成する。無機絶縁膜２０の形成方法は特に限定は無い。熱酸化処理、オゾン酸化、プラズマ酸化、ラジカル酸化、陽極酸化等の方法で形成できる。例えば、半導体基板１がＳｉ基板の場合、酸素雰囲気下で９６０〜１１００℃で熱酸化処理を行うことで、半導体基板１の両面及び貫通孔１０内壁に、ＳｉＯ_２膜からなる無機絶縁膜２０を形成できる。

次に、図２（ｃ）に示すように、半導体基板１の両面からスパッタを行って、半導体基板１の両面及び貫通孔１０内壁の少なくとも半導体基板１の厚さ方向の途中まで、スパッタ層３０を形成する。スパッタ条件は、特に限定は無い。ターゲット材としては、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｇ、Ａｕ及びこれらの合金が好ましく用いられる。スパッタは、片面ずつ交互に行っても良く、両面同時に行ってもよい。

次に、図２（ｄ）に示すように、無電解めっき処理を行って、スパッタ層３０及び無機絶縁膜２０の上から、貫通孔１０内壁を被覆するように無電解めっき層４０を形成すると共に、半導体基板１の両面に形成されたスパッタ層３０上に無電解めっき層４０を形成する。

無電解めっき処理は、従来公知の方法で行うことができる。例えば、脱脂工程と、エッチング工程と、触媒付与工程と、無電解めっき液による無電解めっき層を析出させる析出工程とを経て無電解めっき処理を行う方法が挙げられる。

上記脱脂工程では、表面の油脂成分などを除去するために、洗浄効果を有する脱脂洗浄液で処理する。脱脂洗浄液としては、例えば、塩酸、硫酸、りん酸、硝酸、水酸化ナトリウム、けい酸ナトリウム、りん酸ナトリウム、有機溶剤、界面活性剤等が挙げられる。処理条件は特に限定は無いが、例えば、２０〜８０℃の脱脂洗浄液に、０．１〜１０分間接触させて浸漬して処理する方法等が挙げられる。

上記エッチング工程では、シアン化ナトリウムやフッ化アンモン等のアルカリ系水溶液を、上記脱脂工程後の半導体基板１に接触させて、半導体基板１の表面を処理する。処理条件は、２０〜８０℃のアルカリ系水溶液に、５〜３０秒接触させて処理することが好ましい。処理時間が５秒未満であると、次工程での触媒の付着性が低下する傾向にある。処理時間が３０秒を超えると、貫通孔１０の内壁や半導体基板１の両面に形成されたスパッタ層３０が剥離する恐れがある。

上記触媒付与工程では、Ｐｄ、Ｐｔ、Ｒｕ、Ａｇ等の触媒を含む溶液を、上記エッチング工程後の半導体基板１に接触させて、半導体基板１の表面に触媒を吸着させる。処理条件は特に限定は無く、従来公知の方法で行うことができる。

上記析出工程では、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｇ及びＡｕから選ばれる元素を含む無電解めっき液を、上記触媒付与工程後の半導体基板１に接触させて、半導体基板１の表面に金属を析出させ、無電解めっき層を形成する。無電解めっき液には、上記元素の他に、Ｐ、Ｂ等のその他合金化可能な金属等を含んでいてもよい。析出条件は、特に限定ない。例えば、Ｎｉを８８〜９４質量％、Ｐを６〜１２質量％含有する無電解めっき液を用いて、無電解Ｎｉめっき層を形成する場合を例に挙げて説明すると、無電解めっき浴に、８０〜９５℃で、５〜２５分間浸漬して形成する方法が挙げられる。他の金属の場合においても同様にして形成できる。

次に、図２（ｅ）に示すように、スパッタ層３０及び無電解めっき層４０をシード層として、電解めっき処理を行って、貫通孔１０内を電解めっき層５０で埋め込むと共に、半導体基板１の両面にも電解めっき層５０を形成する。

電解めっき処理は、従来公知の方法で行うことができる。例えば、電解めっき層５０として、電解Ｃｕめっき層を形成する場合、シード層を酸等で洗浄し、硫酸銅を含有する溶液中で、銅をカソード電極として用いて、０．５〜１０．０Ａ／ｄｍ^２の電流密度で電解銅めっきを行なうことで、貫通孔１０内を電解Ｃｕめっき層で埋め込むことができる。

本発明によれば、貫通孔１０及び無機絶縁膜２０を形成した半導体基板１に対し、半導体基板１の両面からスパッタを行うので、半導体基板１の両面及び貫通孔１０内壁の少なくとも半導体基板の厚さ方向の途中まで、平滑度が高い表面においても優れた密着性を有するスパッタ層３０を形成できる。そして、スパッタ層３０を形成したのち、無電解めっき処理を行うので、半導体基板の両面には、スパッタ層３０上に無電解めっき層４０が形成され、貫通孔１０内壁には、スパッタ層３０上、もしくは、無機絶縁膜２０上に無電解めっき層４０が形成される。無電解めっき層４０は、スパッタ層３０上に密着性よく形成できる。また、貫通孔１０内壁は、貫通孔１０の形成加工により粗面化されているので、貫通孔１０内壁の一部が、スパッタ層が形成されずに無機絶縁膜２０が露出している部分が存在していても、アンカー効果によって、貫通孔１０内壁の無機絶縁膜２０上に無電解めっき層４０を密着性よく形成できる。そして、このように形成したスパッタ層３０及び無電解めっき層４０をシード層として、電解めっき処理を行うことで、貫通孔１０の内部の最も縮径した部分でめっき層がつながって孔が塞がり、後は、孔を埋めるようにめっき層が形成されて、貫通孔１０全体にボイドなく充填された電解めっき層５０を形成することができる。

厚さ３５０μｍのＳｉ基板の両面に、レジストを形成し、パターニングを行って、レジストの貫通孔形成箇所に開口を形成した。次に、エッチング液としてＫＯＨ溶液を用い、基板の両面から異方性エッチングを行って孔開け加工を行い、両面の開口部から次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径を有する貫通孔を形成した。貫通孔は、開口部の直径が１２０μｍであり、最も縮径した部分の直径が１１５μｍであった。孔開け加工を行ったのち、Ｓｉ基板の両面からレジストを除去した。

次に、１０００℃で１０時間加熱処理を行い、半導体基板の両面及び貫通孔内壁に、ＳｉＯ_２膜を形成した。

次に、ターゲットとしてＣｕを用い、半導体基板の一方の面に、出力０．６ｋＷ、時間７分、Ａｒガス流量２０ｓｃｃｍ、圧力０．８Ｐａの条件でスパッタを行い、次いで、他方の面にも、同条件でスパッタを行った。半導体基板の両面及び貫通孔内壁の開口部から深さ約１２５μｍまでは、スパッタ層が形成されていたが、貫通孔内部の約１００μｍはスパッタ層が形成されていなかった。

次に、無電解めっき処理を行って無電解めっき層を形成した。無電解めっき処理は、界面活性剤で脱脂を行い、次いで、フッ化アンモニウム水溶液を用いて５秒間エッチングを行い、次いで、３０℃のＳｎ置換の後、３０℃のＰｄ触媒溶液に２分間浸漬してＰｄを吸着させ、次いで、８５℃のＮｉ−Ｐ無電解浴に５分間浸漬して行った。貫通孔内壁は、無電解めっき層で被覆されていた。

次に、スパッタ層及び無電解めっき層をシード層として電解Ｃｕめっき処理を行い、貫通孔内を電解Ｃｕめっき層で埋め込むと共に、半導体基板の両面にも電解Ｃｕめっき層を形成した。電解Ｃｕめっき層は、半導体基板に対して密着性よく形成されていた。

１：半導体基板
１０：貫通孔
２０：無機絶縁膜
３０：スパッタ層
４０：無電解めっき層
５０：電解めっき層

Claims (10)

1. ３次元実装デバイスチップに用いられる半導体基板であって、
   前記半導体基板に形成された、両面の開口部から次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径を有する算術平均の表面粗さが１．０〜５．０μｍの貫通孔と、
   前記半導体基板の両面及び前記貫通孔内壁を被覆する無機絶縁膜と、
   前記無機絶縁膜上であって、前記半導体基板の両面及び前記貫通孔内壁の少なくとも前記半導体基板の厚さ方向の途中まで形成されたスパッタ層と、
   前記スパッタ層及び前記無機絶縁膜の上から、少なくとも前記貫通孔内壁を被覆するように形成された無電解めっき層と、
   前記無電解めっき層上に、前記貫通孔内を埋め込むように形成された電解めっき層とを備えることを特徴とする半導体基板。
2. 前記半導体基板の厚みが２５０μｍ以上であり、前記貫通孔の最大内径が６０〜２５０μｍである請求項１に記載の半導体基板。
3. 前記スパッタ層は、Ｃｕ、Ｎｉ、Ｔｉ、Ａｌ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成されている請求項１又は２に記載の半導体基板。
4. 前記スパッタ層は、単層膜、又は、２層以上の積層膜である請求項１〜３のいずれか１項に記載の半導体基板。
5. 前記無電解めっき層は、Ｃｕ、Ｎｉ、Ａｌ、Ｓｎ、Ａｇ及びＡｕから選ばれる元素を１種類以上含む金属層で構成されている請求項１〜４のいずれか１項に記載の半導体基板。
6. 前記半導体基板がＳｉ基板であり、前記無機絶縁膜がＳｉＯ₂膜である請求項１〜５のいずれか１項に記載の半導体基板。
7. ３次元実装デバイスチップに用いられる半導体基板の製造方法であって、
   半導体基板の両面から孔開け加工を行って、両面の開口部から次第に縮径して内部に伸びて連通し、厚さ方向の途中で最も縮径した内径を有する算術平均の表面粗さが１．０〜５．０μｍの貫通孔を形成する貫通孔形成工程と、
   前記半導体基板の両面及び前記貫通孔内壁に無機絶縁膜を形成する絶縁膜形成工程と、
   前記半導体基板の両面からスパッタを行い、前記半導体基板の両面及び前記貫通孔内壁の少なくとも前記半導体基板の厚さ方向の途中まで、スパッタ層を形成するスパッタ工程と、
   無電解めっき処理を行って、前記スパッタ層及び前記無機絶縁膜の上から、少なくとも前記貫通孔内壁を被覆するように無電解めっき層を形成する無電解めっき工程と、
   前記スパッタ層及び前記無電解めっき層をシード層として、電解めっき処理を行って、前記貫通孔内を電解めっき層で埋め込む電解めっき工程とを含むことを特徴とする半導体基板の製造方法。
8. 前記半導体基板の厚みが２５０μｍ以上であり、前記貫通孔の最大内径が６０〜２５０μｍである請求項７に記載の半導体基板の製造方法。
9. 前記半導体基板としてＳｉ基板を用い、前記絶縁膜形成工程において、熱酸化処理を行って、前記無機絶縁膜としてＳｉＯ₂膜を形成する請求項７又は８に記載の半導体基板の製造方法。
10. 前記無電解めっき工程は、脱脂工程と、エッチング工程と、触媒付与工程と、無電解めっき液による無電解めっき層を析出させる工程とを含み、前記エッチング工程を、アルカリ系水溶液で、５〜３０秒処理して行う請求項７〜９のいずれか１項に記載の半導体基板の製造方法。