TWI391061B - Wiring substrate and manufacturing method thereof - Google Patents

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Shushi Morimoto
Takahiro Ishizaki
Hisamitsu Yamamoto
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Uyemura C & Co Ltd
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Description

配線基板及其製造方法
本發明係關於配線基板之製造方法，尤其係關於當藉由層積法形成印刷基板或半導體封裝體中之多層配線基板等配線基板時進行通孔之埋設的配線基板之製造方法。
本案係以在日本於2007年6月29日提出申請之日本專利申請案號2007－172133為基礎而主張優先權者，藉由參照該申請案，而在本申請案中沿用。
隨著電子產業的飛躍發展，印刷配線基板亦提高高密度化、高性能化的要求，而使需求大幅擴大。其中針對多層印刷配線基板(PCBs：Printed Circuit Boards)的製造技術，係進行供高密度化之用的各種配合。
尤其在PCBs的製造製程中，使用銅作為配線材料，在層間連接使用通孔(via hole)的層積法在目前備受矚目。
所謂層積法(build up)係指交替層積導電層與絕緣層，藉由通孔進行層間連接的PCBs的製造方法。藉由該通孔，在配線高密度化的目的下，為了在通孔之上堆積上層的通孔，在通孔內部使用電鍍而以金屬予以填充，進行導電層間之層間連接的方法。
目前，以使用該電鍍的層積法而言，大多使用半加成法與全加成法。
在第3圖顯示藉由半加成法(semi－additive)所形成的配線基板的剖面圖。該半加成法係在形成有通孔47的基材供予觸媒之後，作為電解鍍敷的通電用底層而形成無電解鍍敷被膜44，將使作為配線圖案的部位露出的鍍敷阻劑45形成為遮罩，藉由電鍍，進行通孔47之埋設及作為配線圖案之電解鍍敷被膜46之形成的方法。
此外，在第4圖係顯示藉由全加成法(full－additive)所形成的配線基板的剖面圖。該全加成法係在形成有通孔54的基材供予觸媒之後，藉由鍍敷阻劑55而使作為配線圖案的部位露出，僅藉由無電解銅鍍敷，進行由無電解鍍敷被膜56所構成之電路之形成的方法。
(非專利文獻1)阿部真二，藤波知之，青野隆之，本間英夫，「對於微小通孔之無電解銅鍍敷的均一析出性」，表面技術協會，Vol.48，No.4，p433－p438(1997)
(專利文獻1)日本特公平4－3676號公報(專利文獻2)日本特開平5－335713號公報
但是，如第3圖所示，在半加成法中，係在電解鍍敷時產生因電氣流動方式而引起之電路膜厚不均，所形成之金屬電路會變粗糙，因此必須進行經常考慮到電流分布之調整的電鍍處理。此外，在電鍍後，必須藉由蝕刻去除在通電用作為電鍍之底層所形成的無電解鍍敷，藉由該蝕刻處理，容易產生所需的電路部分的斷線。該問題係隨著細 線化的進展而逐漸明顯化。
另一方面，全加成法係僅藉由無電解鍍敷而形成電路的方法，因此確實無須考慮到電鍍時所受到重視的電流分布，使得在半加成法中因電氣流動方式而引起的電路厚度產生差異的情形消失，而可形成具有均一膜厚分布的配線基板，此外亦沒有因蝕刻所造成之電路斷線的問題。但是，如第4圖所示，在全加成法中，配線基板的鍍敷膜厚分布成為均一，但是通孔54內亦包含有鍍敷被膜56a的鍍敷膜厚整體會變為均一，因此無法完全埋設通孔54，在通孔54產生凹陷57，而無法堆積上層的通孔。可完全埋設通孔54的無電解鍍敷雖亦已被提出報告，但是可埋設的通孔係超微米(submicron)(例如直徑0.5μm)以下，而受限於半導電晶圓，相對於通孔直徑為數μm至100μm左右的印刷配線基板，並無法埋設通孔。
在全加成法中，亦會有若加厚鍍敷厚度即可埋設通孔54的情形，但是在目前的印刷配線基板所要求的數μm至十數μm的厚度無論如何也無法埋設通孔，如上所示藉由加厚膜厚，會產生在被膜膜厚出現不均的問題。
再者，在該全加成法中，係在已供予觸媒的基板上藉由無電解鍍敷形成被膜，藉此由已被供予觸媒的通孔內壁亦發生鍍敷被膜的成長，在通孔的開口部附近，疊合已成長的鍍敷被膜，在通孔54開口部附近發生孔洞，造成導通不良或斷線的原因，而亦會有降低連接可靠性的問題。本發明係鑑於上述情形而研創者，目的在提供一種不會發 生孔洞，可利用鍍敷金屬完全埋設通孔，此外具有均一膜厚分布的配線基板之製造方法。
本發明之配線基板之製造方法為了解決上述課題，係將形成配線圖案的複數導電層包夾絕緣層而予以層積，藉由填孔材而以可導通的方式連接上述導體層間的配線基板之製造方法，其特徵為具有：使無電解鍍敷液接觸形成在上述絕緣層之通孔的底部所露出的配線圖案表面，由上述通孔底部朝上述通孔開口部層積鍍敷金屬被膜，而形成上述填孔材的填孔材形成步驟；以及在形成有上述填孔材的基板上形成作為配線圖案的無電解鍍敷金屬被膜的配線圖案形成步驟。
本實施形態之配線基板之製造方法係將形成配線圖案的複數個導電層包夾絕緣層而予以層積，藉由填孔材而以可導通的方式連接上述導體層間之配線基板之製造方法，其中，使無電解鍍敷液接觸露出於形成在絕緣層之通孔底部的配線圖案表面，由通孔底部朝通孔開口部層積鍍敷金屬被膜，形成填孔材，在形成有填孔材的基板上析出作為配線圖案的無電解鍍敷金屬被膜，而形成配線圖案。
以下一面參照圖示，一面詳加說明本發明之較佳實施形態。
第1圖係藉由本實施形態之製造方法所形成之配線基板之剖面圖之一例。如該圖所示，配線基板係由第1絕緣 層1S、第1導電層2S、第2絕緣層3S、及第2導電層8S所構成，將各層交替層積所構成。接著，第1絕緣層1S係由作為基底的內層樹脂1所構成，第1導電層2S係由：形成配線圖案的內層金屬電路(金屬連接盤(land))2、將形成配線基板之配線圖案的導體層間予以絕緣的絕緣樹脂3、及為內層金屬電路(金屬連接盤)2之露出表面且成為無電解鍍敷之開始點的活性化區域4所構成。此外，第2絕緣層3S係由將導體層間予以絕緣的絕緣樹脂3、及在通孔5內被埋設有鍍敷金屬的填孔材6所構成，而第2導電層8S係由使成為配線圖案的部位在基板上露出的鍍敷阻劑7、及形成藉由無電解鍍敷所形成之配線圖案的無電解鍍敷金屬被膜8所構成。
內層樹脂1係由具有電氣絕緣性的樹脂所構成，形成為作為配線圖案之內層金屬電路(金屬連接盤)2貼附在其表面的構造，構成第1絕緣層1S。貼附有該內層金屬電路(金屬連接盤)2的內層樹脂1係成為印刷配線基板的基底基板。其中，可將該內層樹脂1作為底面(基底)，僅在單面層積各層，而形成多層配線基板，但是亦可由內層樹脂1的兩面，另外層積絕緣層及導電層，而形成多層配線基板。在該內層樹脂1所使用的樹脂亦可使用周知者，而非特別有所限定，可與後述之絕緣樹脂3的樹脂相同地使用各種樹脂。
內層金屬電路(金屬連接盤)2係形成多層配線基板之內層配線圖案的金屬層，構成第1導電層2S，且利用 貼附或鍍敷在基底層的內層樹脂1而形成。以該內層金屬電路(金屬連接盤)2所使用的金屬層而言，係可使用將銅、鋁、鐵、鎳、鉻、鉬等金屬箔、或該等之合金箔、例如鋁青銅、磷青銅、黃青銅等銅合金、或不銹鋼、因瓦合金(INVAR)、鎳合金、錫合金等層積成單層或複數層者，但是由鍍敷密接性、導電率、成本的觀點來看，以使用銅或銅合金為佳。
絕緣樹脂3係位於被夾在形成多層配線基板之配線圖案的導電層，構成第1絕緣層及第2絕緣層3S而將導體層間予以絕緣。該絕緣樹脂3係可使用周知者，而非特別有所限定。可使用例如環氧樹脂(EP樹脂)、屬於熱硬化性樹脂薄膜的聚醯亞胺樹脂(PI樹脂)、雙馬來醯亞胺一三嗪樹脂(BT樹脂)、聚苯醚樹脂(PPE樹脂)等、另外屬於熱可塑性樹脂薄膜之液晶聚合物(LCP)、聚醚醚酮樹脂(PEEK樹脂)、聚醚醯亞胺樹脂(PEI樹脂)、聚醚碸(PES樹脂)等各種樹脂。或者，亦可使用由在連續多孔質PTFE等三次元網眼狀氟系樹脂基材含浸有EP樹脂等熱硬化性樹脂之樹脂－樹脂複合材料所構成的板材等。此外，亦可使用可撓性薄膜等。在其中，以尤佳的樹脂而言，在進行無電解鍍敷處理時，不會有對鍍敷液有害的溶出物，不會發生界面剥離等對於製程具有耐性，並且在進行硬化而形成電路後，與電路面及上下面的層具有充分的密接性，在冷熱循環等試驗中不會發生剝離或裂痕等的材料乃極為重要。
活性化區域4係藉由形成內層金屬電路2的通孔5而露出的表面區域。該活性化區域4成為用以形成填孔材6之無電解鍍敷析出的開始點，由作為通孔5之底部的活性化區域4，朝向通孔5的開口部予以層積而被埋設鍍敷金屬。在本實施形態之製造方法中，在通孔5之鍍敷埋設，亦即在形成填孔材6時，對於亦包含有底部及內壁的通孔5整體並未供予觸媒，僅有該通孔5底部的活性化區域4被活性化處理，而藉由無電解鍍敷予以充填。其中，該通孔5的底部係指露出內層金屬電路2的部位。
對於該活性化區域4的活性化處理方法係使酸性溶液與基板相接觸來進行。以酸性溶液而言，係可使用硫酸、硝酸、鹽酸等酸性溶液，但是當將銅箔作為內層金屬電路2加以使用時，以使用過硫酸鹽、或包含硫酸與過氧化氫水溶液之混合溶液之類之氧化性高的溶液為佳。再者，亦可加上使用10%左右的硫酸而將氧化物的殘渣予以去除的步驟。其中，活性化處理亦可使用含有福馬林等還原劑及含有聚乙醚之化合物等界面活性劑的處理液來進行。
填孔材6係將鍍敷金屬被膜層積形成在第2絕緣層3S所形成的通孔5，用以導通形成被埋設於內層之樹脂層的配線圖案的內層金屬電路2、及藉由後述之鍍敷金屬被膜所形成的配線圖案的導體間連接材料。該填孔材6係如上所述，在通孔5未供予觸媒，亦即僅藉由無電解鍍敷液而將通孔5底部的活性化區域4作為開始點，由通孔5底部朝向開口部，以使無電解鍍敷金屬被膜進行層積的方式 予以埋設而形成。以用以形成該填孔材6之無電解鍍敷而言，由電傳導度及鍍敷密接性的觀點來看，係以採用無電解銅鍍敷為佳，但是並非侷限於此。例如，亦可使用在鍍敷液中之樹脂的安定性高、且操作性佳的無電解鎳鍍敷而形成。如上所示，填孔材6並未供予觸媒，僅將通孔5底部的活性化區域4進行酸處理等而使其活性化，藉此使鍍敷金屬以由通孔5底部朝向開口部層積的方式充填而形成，因而與在亦包含通孔5壁面的全體供予觸媒所形成的填孔材相比，在填孔材上部不會發生因鍍敷金屬的重疊所造成的膨脹，亦不會發生因導通不良所引起的孔洞。關於該點，容後詳述。
鍍敷阻劑7係在第2導電層8S中，存在於形成配線圖案的無電解鍍敷金屬被膜8之間，使作為配線圖案的部位露出的阻劑。該鍍敷阻劑7係在填孔材6形成之後、無電解鍍敷處理之前，作為用以遮蔽不會使鍍敷金屬析出的部分的遮蔽劑(masking agent)所形成者。該鍍敷阻劑7係在電路形成後，發揮作為阻焊劑的功能，以不會焊接在不需要焊接的部分的方式發揮功能。該鍍敷阻劑7亦可使用周知者，而非特別有所限定。
無電解鍍敷金屬被膜8係在填孔材6形成後，在形成有鍍敷阻劑7之圖案的基板上，藉由無電解鍍敷所形成的金屬被膜。該無電解鍍敷金屬被膜8係在第2導電層8S中，由被析出在形成有鍍敷阻劑7之部位以外的部位的鍍敷金屬所構成，而形成配線圖案。該無電解鍍敷金屬被膜 8並不會伴隨著電解鍍敷而造成基於電流分布的相異所引起的鍍敷膜厚不均的情形，由具有均一膜厚的金屬被膜所形成，而形成有不會導通不良且已提升連接可靠性的電路。
以下參照第2A圖至第2E圖，說明配線基板之製造方法之各步驟。第2A圖至第2E圖係概略說明本實施形態之配線基板之製造步驟的圖。其中，在各圖中，雖僅圖示其中一面，但是並非意指除了對兩側之面進行處理的情形以外。此外，在以下具體說明在成為第1導電層2S的內層金屬電路2，使用鍍敷密接性佳的銅箔作為內層銅電路(銅連接盤)，藉由無電解銅鍍敷，形成銅電路的實施形態。其中，如上所述，以金屬而言，並非侷限於銅，亦可使用金或鎳等各種金屬來實施。
(樹脂層形成步驟)
首先，就形成本實施形態之多層印刷配線基板之層的各樹脂層的形成步驟加以說明。如第2A圖至第2E圖所示，本實施形態中的基板10係具備有樹脂基材作為芯材，且將銅箔作為金屬層而形成在內部。具體而言，在作為基底的內層樹脂表面重疊具有數μm至25μm之厚度的銅箔，形成貼附有形成配線圖案之銅連接盤13的覆銅層積板11，在該覆銅層積板11之上疊合將導電層間予以絕緣的樹脂基材12，藉由加溫、加壓等，或藉由使用接著材等而使其固接，而形成樹脂層。以形成絕緣層的樹脂基材12 而言，係可使用環氧樹脂、作為樹脂薄膜的聚醯亞胺樹脂(PI樹脂)、雙馬來醯亞胺一三嗪樹脂樹脂(BT樹脂)、液晶聚合物(LCP)、PEEK樹脂、聚醚醯亞胺樹脂(PEI樹脂)、醯胺樹脂等、甚至可撓性薄膜等作為基材。其中，上述的覆銅層積板11亦可藉由在作為基底的內層樹脂鍍敷銅箔而形成。
(通孔形成及鍍敷前處理)
接著，將作為配線圖案的銅連接盤13作為內層，相對於將樹脂基材12層積而形成的基板10，如第2A圖所示，在樹脂基材12形成通孔14。該通孔14係作為配線圖案而以使設在基板內層的銅連接盤13露出的方式所形成，為了填充用以導通連接於該銅連接盤13的金屬鍍敷所形成的有底通孔。通孔14的大小係關於縱橫比、直徑大小、深度的各個並非侷限於特定的範圍者，但在本實施形態之配線基板之製造方法中，亦可與具有較大直徑的通孔相對應，對於例如在習知方法中並無法完全填充鍍敷金屬之直徑1μm至100μm之大小的通孔，尤其發揮有利效果者。藉由本實施形態之製造方法，由於具有首先藉由無電解鍍敷，以在通孔14層積銅鍍敷的方式進行埋設的填孔材17形成步驟，因此即使為具有直徑1μm至100μm左右之較大直徑的通孔14，亦可完全地埋設銅鍍敷，而可形成不會引起導通不良或斷線的配線基板。
該通孔14係可使用雷射15來形成。以雷射15的種 類而言，係可使用二氧化碳雷射或YAG雷射。此外，亦可使用屬於氣體雷射的氬雷射或氦一氖雷射、屬於固體雷射的藍寶石雷射、其他還有準分子雷射、色素雷射、半導體雷射、自由電子雷射等。該等雷射係以依所形成通孔的大小而變更為宜，例如，當形成微細孔時，係以使用屬於400nm以下之短波長雷射的YAG第3高次諧波、第4高次諧波及準分子雷射為佳。其中，亦可使用鑽孔器而非雷射來形成通孔。
藉由雷射15，使通孔14形成在基板10上，接著進行去污跡處理。該去污跡處理係以去除在形成通孔14時所發生的污跡(smear)或殘留樹脂的目的而進行。以去污跡處理溶液而言，係使用例如由過錳酸鉀、氫氧化鈉、離子交換水所構成的鹼性過錳酸鹽的混合液等周知的處理液，在50至80℃的溫度條件下，使基板10浸漬在去污跡處理溶液中10至20分鐘而進行。如上所示，藉由去除在形成通孔14時所發生的污跡或殘留樹脂，可防止填充在通孔14內的銅鍍敷與銅連接盤13的導通不良或連接性惡化，甚至防止斷線等。其中，該去污跡處理亦可為使用電漿或準分子雷射的物理性去污跡處理。
此外，藉由形成通孔14，而在通孔14內部產生空氣積存時，亦可進行適當的脫氣處理。該脫氣處理係在之後的步驟中，以防止因存在空氣積存而產生之對於通孔14內浸透藥液之阻礙的目的而進行。
由基板表面將去污跡溶液等進行水洗後，係對該基板 10施行中和處理及脫脂處理，將通孔14底部之銅連接盤13的表面、亦即活性化區域16進行清洗。具體而言，中和處理係在中和溶液中，例如以45℃將基板10浸漬5分鐘，而使銅連接盤13表面中和。以該中和溶液而言，係可使用含有硫酸、硫酸羥胺、活性劑、有機酸及離子交換水的中和溶液等。脫脂處理係在將浸漬於中和溶液的基板10水洗後，在脫脂溶液中，例如以65℃將基板10浸漬5分鐘，而將銅連接盤13表面的油脂等脫脂。以脫脂溶液而言，係可使用酸性溶液，亦可使用鹼性溶液。藉由該等中和處理、脫脂處理的步驟，將所露出的銅連接盤13表面的活性化區域16進行洗淨。
接著，使形成露出通孔14底部之配線圖案的銅連接盤13表面的活性化區域16活性化。活性化處理係使用由硫酸或鹽酸的10%溶液所構成的酸性溶液等，在酸性溶液中，使基板10浸漬5至10秒鐘而進行。以酸性溶液而言，係可使用硫酸或鹽酸的10%溶液等來進行，但在本實施形態中，以金屬而言係使用銅，且使銅連接盤作為導體層而形成為內層，因此以使用過硫酸鹽或硫酸及過氧化氫水溶液的混合溶液等來進行處理為宜。如上所示使其浸漬在酸性溶液(酸處理)，藉此中和殘留在銅連接盤13表面的活性化區域16的鹼，將較薄的氧化膜溶解，此外，可將已去除氧化膜的活性化區域16進行蝕刻(軟式蝕刻)，使在後步驟中所形成的銅鍍敷被膜的密接性提升，而形成為已將活性化區域16活性化的狀態。接著，該經活性 化的通孔14底部的活性化區域16係成為之後之無電解銅鍍敷之埋設開始點。其中，所謂通孔14底部係指藉由雷射等而由例如基板的下面進行開孔，即使銅連接盤13位於上方，通孔14中之銅連接盤13所露出的部位。
以上步驟係無電解鍍敷的前處理步驟，但並非侷限於以上說明的前處理，可適當採用不同的前處理方法，而且亦可依所採用金屬的種類，使處理時間或藥液的濃度等改變。
(填孔材之形成)
接著，如第2B圖所示，以已施行前處理之銅連接盤13表面的活性化區域16為開始點而將銅鍍敷埋設在通孔14內，形成填孔材17。在此，所謂填孔材係指填充鍍敷金屬，其內部藉由鍍敷金屬予以埋設的狀態的通孔。
填孔材17的形成係藉由使基板10浸漬在無電解銅鍍敷液，使銅鍍敷填充在通孔14。此時，在通孔14並未供予觸媒，亦即僅藉由無電解銅鍍敷液，使其填充銅鍍敷而形成填孔材17。具體而言，將經活性化的銅連接盤13表面的活性化區域16作為開始點，以使銅鍍敷由通孔14底部朝向開口部予以層積的方式填充，完全埋設而形成填孔材17。其中，對於該通孔14內之銅鍍敷的埋設亦可藉由在經活性化的活性化區域16噴灑無電解銅鍍敷液等，使通孔14底部的活性化區域16與鍍敷液相接觸，以由通孔14底部朝向開口部層積鍍敷金屬的方式來進行埋設。
根據本實施形態之配線基板之製造方法中之填孔材17的形成方法，在包含底部及內壁的通孔14整體未供予觸媒而僅使其接觸無電解鍍敷液，因此鍍敷被膜僅由經活性化的銅連接盤13表面的活性化區域16成長。藉此，可免除習知方法中已供予觸媒之來自通孔內壁的鍍敷被膜的成長，且可抑制因通孔之開口部附近之鍍敷彼此相疊合而引起之孔洞的發生。接著，結果可使因孔洞發生所造成的導通不良或斷線等消失，而可提升連接可靠性。
此外，如上所示，首先以第1段階而言，對於未供予觸媒的基板10，藉由無電解銅鍍敷，使銅鍍敷接觸底部經活性化的通孔14內，而形成填孔材17，因此可形成在通孔14內已完全埋設有鍍敷液的填孔材17。
以用於無電解銅鍍敷的銅鍍敷液而言，例如可使用採用EDTA作為錯合劑的鍍敷液。以該銅鍍敷液之組成之一例而言，係至少含有硫酸銅(10g/L)、EDTA(30g/L)，可藉由氫氧化鈉而使用被調整為pH12.5的無電解銅鍍敷液。此外，亦可使用採用羅謝爾鹽(Rochelle salt)作為錯合劑的無電解銅鍍敷液。接著，在該無電解銅鍍敷液中將基板10，以例如60至80℃的溫度條件浸漬30至600分鐘，以由通孔14底部朝向開口部而予以層積的方式依序使銅析出而埋設銅鍍敷，而形成填孔材17。其中，在進行該無電解銅鍍敷時，係充分進行液體攪拌，在通孔14內充分進行離子供給即可。以攪拌方法而言，有空氣攪拌或泵循環等方法。此外，長時間實施鍍敷時，係在鍍敷浴 中蓄積硫酸鈉，而有造成鍍敷之異常析出的原因的情形，因此適當地強制性汲出鍍敷液的一部分即可。
其中，如上所述，亦可使用無電解鎳鍍敷來作為無電解鍍敷。以鎳鍍敷液的組成而言，例如可使用至少含有硫酸鎳(20g/L)、次亞磷酸鈉(15g/L)、檸檬酸鹽(30g/L)，且被調整為pH8至9的鍍敷液。
此外，在填孔材17形成步驟中，由於會有無電解銅鍍敷亦析出於通孔14以外的部位的情形，因此在填孔材17形成後，亦可視需要而進行各種的銅析出物去除處理。具體而言，藉由進行上述之去污跡處理、由基板10的其中一方或兩面噴吹50至70kg/cm2 的高壓水而將屬於鍍敷殘渣的銅去除的高壓水洗處理、或進行擦刷或振動等之機械研磨或過氧化氫水溶液與硫酸的混合溶液、使用過硫酸銨鹽等所進行的化學研磨等研磨處理等處理，可將屬於鍍敷殘渣的銅去除。
再者，基於使在後步驟所形成的無電解銅鍍敷被膜與基板10表面的密接性提升的目的，亦可在形成填孔材17後，使基板10表面粗糙的粗化處理在接下來說明的處理之前進行。以該粗化處理而言，係可利用一般所知的粗化方法來進行。
(觸媒供予、及藉由無電解銅鍍敷之電路的形成)
接著，如第2C圖所示，在形成有填孔材17的基板10供予觸媒18，在填孔材17及作為絕緣層的樹脂基材12 上析出形成用以形成配線圖案的無電解銅鍍敷被膜20。
首先，觸媒供予步驟所使用的觸媒18係以使用含有2價的鈀離子(Pd2＋ )的觸媒液來進行為佳。以該觸媒液而言，係可形成為例如含有氯化鈀(PdCl2 ．2H2 O)、氯化亞錫(SnCl2 ．2H2 O)、鹽酸(HCl)的混合溶液。以觸媒液濃度之一例而言，係可使用具有Pd濃度為100至300mg/L、Sn濃度為10至20g/L、HCl濃度為150至250mL/L的各濃度組成的觸媒18。接著，在該觸媒液中，使基板10以例如溫度30至40℃的條件浸漬1至3分鐘，首先使Pd－Sn膠體吸附在基板10表面。接下來在常溫條件下，浸漬在由50至100mL/L的硫酸或鹽酸所構成的催速劑(accelerator)(促進劑)，進行觸媒的活性化。藉由該活性化處理，去除錯化合物的錫，形成為鈀吸附粒子，最後作為鈀觸媒，促進之後之無電解銅鍍敷所引起之銅的析出。其中，亦可使用氫氧化鈉或氨溶液作為催速劑。此外，在供予該觸媒18時，可使用改良劑液或鍍敷液而施行使作為絕緣層的樹脂基材12與銅鍍敷被膜的密接性強固的前處理，亦可施行使觸媒18對於基板10表面之親和更好的前處理。其中，觸媒液並不限於上述者，亦可使用含有Cu的觸媒液來進行。此外，亦可使用未含有錫的酸性膠體類型或鹼離子類型的觸媒液。
接著，如上所示在基板10供予觸媒18之後，如第2D圖所示，形成使作為配線圖案的部位露出的鍍敷阻劑19。亦即，形成將使在下一個步驟形成配線圖案的無電解 銅鍍敷析出的部位以外進行遮蔽(masking)的阻劑圖案。該阻劑圖案亦可在鍍敷處理後未予以去除，而發揮阻焊劑的功能。
在形成鍍敷阻劑19之後，使用10%硫酸及還原劑，將附著於基板表面的觸媒的鈀吸附粒子還原且使其活性化，而使基板10上之無電解銅鍍敷的析出提升。
接著，如第2E圖所示，在形成有阻劑圖案的基板10上形成作為配線圖案的無電解銅鍍敷被膜20，形成由銅所構成的配線電路。以無電解銅鍍敷所使用的銅鍍敷液而言，係可使用例如採用EDTA作為錯合劑的鍍敷液。以該銅鍍敷液的組成而言，係含有例如硫酸銅(10g/L)、EDTA(30g/L)，可使用藉由氫氧化鈉而被調整成pH12.5的銅鍍敷液。接著，在該無電解銅鍍敷液中，將基板10以例如60至80℃的溫度浸漬約20至300分鐘，藉由無電解銅鍍敷被膜20形成電路。其中，以鍍敷液而言，可使用在錯合劑採用羅謝爾鹽的無電解銅鍍敷液，該錯合劑的選擇係可按照所析出的銅鍍敷被膜的厚度來進行。
其中，在該無電解銅鍍敷處理中，亦與上述之填孔材17形成中之無電解銅鍍敷處理相同地，藉由空氣攪拌或泵循環等，充分進行鍍敷液的攪拌，充分進行在基板10表面供給離子。此外，當長時間實施鍍敷時，係在鍍敷浴中蓄積硫酸鈉，為了避免鍍敷之異常析出，適當地強制性將鍍敷液的一部分汲出。
其中，在本實施形態中係就在供予觸媒18後，形成 使作為配線圖案的部位露出的鍍敷阻劑19，在該處析出無電解銅鍍敷的鍍敷方法加以說明，但是並非侷限於此，例如亦可利用噴墨方式，直接塗佈觸媒或晶種粒子(金或銅等金屬)而形成圖案，在該處使無電解銅鍍敷析出。此外，亦可使用阻劑來遮蔽晶種圖案以外。
根據本實施形態之電路形成法，藉由無電解銅鍍敷形成填孔材17之後，由於僅藉由無電解銅鍍敷，在基板上形成電路，因此可防止如習知技術所示，當藉由電鍍形成電路時所產生之因銅電路表面的粗密等所造成之鍍敷被膜之厚度(電路的高度)的不均，而可形成膜厚分布均一的電路。
此外，根據本實施形態之電路形成法，並不需要藉由蝕刻來去除由在以電鍍的電路形成中形成為所需的無電解鍍敷被膜所構成的通電用底層，可防止因蝕刻所造成的斷線，而可使連接可靠性提升。
以上就各步驟加以說明，經由各步驟所形成的第2E圖所示的基板10係與第1圖所示的配線基板相對應，由以下所構成：構成絕緣層而作為基底基板的覆銅層積板11；構成導電層而形成配線圖案的銅連接盤13；將導體層間予以絕緣的樹脂基材12；在形成填孔材17時成為銅鍍敷層積之開始點的活性化區域16；在通孔14埋設銅鍍敷，以可導通的方式連接形成配線圖案的導電層間的填孔材17；構成作為導電層的銅鍍敷層21的一部分，使作為配線圖案的部位露出的鍍敷阻劑19；以及形成藉由無電解銅鍍 敷而使銅析出的配線圖案的無電解銅鍍敷被膜20。
本實施形態之配線基板之製造方法係如以上所示，由：藉由無電解鍍敷形成填孔材17的步驟；及在藉由無電解鍍敷形成有填孔材17的基板10形成鍍敷金屬之電路的步驟之2階段的步驟所構成，因此使鍍敷完全填充在供導通連接之用的通孔14，不會發生孔洞而使連接可靠性提升的配線基板，可製造防止導通不良或斷線且具有均一膜厚的配線基板。
接著，如上所示不會發生孔洞且具有均一膜厚的配線基板係在製造流通高速訊號的印刷配線基板極為有利，此外係提供一種與要求配線基板之高密度化、與複雜化流程相對應的技術。
其中，視需要而反覆以上步驟，藉此形成具有成為所希望數量之層的層積多層印刷配線基板。
(實施例)
以下就本發明之具體實施例加以說明。
(實施例1)
為了在由絕緣層與導電層所構成的層積基板，使用YAG雷射形成通孔，在去除通孔內的空氣積存之後，將所露出的內層銅連接盤的表面活性化而進行酸處理。具體而言，以35至44℃的條件，添加酸性清潔劑(上村工業(股)製Thru－Cup MSC)與硫酸系蝕刻之添加劑(上村工 業(股)製Thru－Cup MSE)，在10%硫酸浸漬約10秒鐘之短時間而將內層銅連接盤活性化。
在將銅連接盤已被活性化的基板水洗後，在全加成無電解銅鍍敷液(上村工業(股)製SP－2)中，使基板在60至80℃下浸漬約600分鐘而進行無電解銅鍍敷。
為了強固絕緣樹脂基材與銅鍍敷被膜的密接性，以清潔劑(上村工業(股)製Thru－Cup ACL－009)處理基板表面之後，首先為了有助於Pd－Sn觸媒的吸附，浸漬在鍍敷液(上村工業(股)製Thru－Cup PED－104)3至4分鐘，接著供予Pd－Sn觸媒(上村工業(股)製Thru－Cup AT－105)，為了使該所供予的觸媒活性化，使其浸漬在催速劑(上村工業(股)製Thru－Cup AL－106)5至10分鐘。
接著，在已供予觸媒的基板上形成有使作為配線圖案的部位露出的鍍敷阻劑圖案。
接著，在形成有阻劑的基板，使用酸性清潔劑(上村工業(股)製Thru－Cup MSC及上村工業(股)製Thru－Cup MSE)、10%硫酸及還原劑(上村工業(股)製ALCUP還原劑MAB)，而將Pd觸媒活性化。
之後使用全加成無電解銅鍍敷液(上村工業(股)製Thru－Cup SP－2)，形成阻劑圖案，僅利用無電解銅鍍敷而在使其活性化的基板形成電路。
(比較例1)
比較例1係不同於實施例1，在包含通孔的基板上供 予觸媒，形成作為通電用底層的無電解鍍敷被膜，在形成阻劑圖案之後，包含通孔的埋設，藉由電氣銅鍍敷形成電路。
亦即，在由絕緣層與導電層所構成的層積基板，藉由YAG雷射形成有通孔之後，以清潔劑(上村工業(股)製Thru－Cup ACL－009)處理基板表面，在鍍敷液(上村工業(股)製Thru－Cup PED－104)浸漬3至4分鐘而供予Pd－Sn觸媒(上村工業(股)製Thru－Cup AT－105)。之後，使其浸漬在催速劑(上村工業(股)製Thru－Cup AL－106)5至10分鐘，進行觸媒供予製程。
接著，將該已被供予觸媒的基板浸漬在將羅謝爾鹽作為錯合劑的半加成無電解銅鍍敷液(上村工業(股)製Thru－Cup PEA)中30分鐘，形成作為電解鍍敷之通電用底層的無電解銅鍍敷被膜。
接著，在該無電解鍍敷被膜上形成鍍敷阻劑圖案，將該基板浸漬在填孔材用電氣銅鍍敷液(上村工業(股)製Thru－Cup EVF)而進行電鍍，進行電路形成。
其中，形成有阻劑的部位中的無電解銅鍍敷被膜係藉由蝕刻予以去除。
(比較例2)
比較例2係不同於實施例1，在包含通孔的基板上供予觸媒之後，使用無電解鍍敷液，在包含通孔的基板表面形成由無電解銅鍍敷被膜所構成的電路。
亦即，在由絕緣層與導電層所構成的層積基板，同樣地藉由YAG雷射形成通孔，以清潔劑(上村工業(股)製Thru－Cup ACL－009)處理基板表面之後，在鍍敷液(上村工業(股)製Thru－Cup PED－104)浸漬3至4分鐘而供予Pd－Sn觸媒(上村工業(股)製Thru－Cup AT－105)，之後使其浸漬在催速劑(上村工業(股)製Thru－Cup AL－106)5至10分鐘，進行觸媒供予製程。
接著，在該已被供予觸媒的基板上形成作為配線圖案的鍍敷阻劑圖案之後，使用酸性清潔劑(上村工業(股)製Thru－Cup MSC及上村工業(股)製Thru－Cup MSE)、10%硫酸及還原劑(reducer)(上村工業(股)製ALCUP還原劑MAB)而使Pd觸媒活性化。
接著，在觸媒已被活性化的基板上使用全加成無電解銅鍍敷液(上村工業(股)製Thru－Cup SP－2)，僅以無電解銅鍍敷形成電路。
相對於在上述實施例1與比較例1及2所獲得的各配線基板，針對膜厚測定、通孔的埋設狀況、孔洞的発生狀況的各個進行調查。其中，膜厚測定係使用螢光X線微小膜厚計(SII NanoTechnology公司製)進行測定，針對通孔的埋設狀況及孔洞的發生狀況，以橫剖面觀察通孔剖面而進行調查。
在表1中，關於「有無孔洞」的調查，表中的「○」係表示沒有發生孔洞。此外，關於「通孔的埋設」的調查，表中的「○」係表示鍍敷完全被埋設在通孔內。
由表1的結果可知，在藉由適用本實施形態之製造方法的實施例1所形成的配線基板中，係形成有具有均勻之鍍敷膜厚的電路。此外，通孔係完全被銅鍍敷所埋設，完全不會發生孔洞。
相對於此，如比較例1所示，在以習知方法所形成的配線基板中，雖然在通孔完全埋設鍍敷，但是鍍敷膜厚不均一，而發生造成斷線等之影響之原因的孔洞。此外，在以比較例2所示之習知方法所形成的配線基板中，雖然鍍敷膜厚的均一性得以保持，但是鍍敷未完全埋設在通孔，而亦觀察到孔洞的發生。
由該結果可知，本實施形態之配線基板之製造方法係與習知的製造方法不同，可將鍍敷金屬完全地埋設在通孔內，既不會發生孔洞，亦可形成具有均一膜厚的配線基板。
其中，本發明並非侷限於上述之實施形態，即使有未逸脫該發明之要旨的範圍內的設計變更等，亦包含在本發 明中。
此外，本發明並非為僅適用於藉由上述實施形態之配線基板之製造方法、層積工法來製造高密度多層配線基板，亦可適用於例如晶圓級CSP(Chip Size package或Chip Scale package)、或TCP(Tape Carrier Package)等中之多層配線層的製造步驟。
如以上說明所示，根據本發明之配線基板之製造方法，由於具有藉由無電解鍍敷而使鍍敷金屬填充於通孔內的填孔材形成步驟，因此不會發生孔洞，而可形成完全由鍍敷予以填充的填孔材，此外，之後僅藉由無電解鍍敷來形成電路，因此可製造膜厚均一的配線基板。
1‧‧‧內層樹脂
2‧‧‧內層金屬電路(金屬連接盤)
3‧‧‧絕緣樹脂
4‧‧‧活性化區域
5‧‧‧通孔
6‧‧‧填孔材
7‧‧‧鍍敷阻劑
8‧‧‧無電解鍍敷金屬被膜
10‧‧‧基板
11‧‧‧覆銅層積板
12‧‧‧樹脂基材
13‧‧‧銅連接盤
14‧‧‧通孔
15‧‧‧雷射
16‧‧‧活性化區域
17‧‧‧填孔材
18‧‧‧觸媒
19‧‧‧鍍敷阻劑
20‧‧‧無電解銅鍍敷被膜
21‧‧‧銅鍍敷層
44‧‧‧無電解鍍敷被膜
45‧‧‧鍍敷阻劑
46‧‧‧電解鍍敷被膜
47‧‧‧通孔
54‧‧‧通孔
55‧‧‧鍍敷阻劑
56‧‧‧無電解鍍敷被膜
56a‧‧‧鍍敷被膜
57‧‧‧凹陷
1S‧‧‧第1絕緣層
2S‧‧‧第1導電層
3S‧‧‧第2絕緣層
8S‧‧‧第2導電層
第1圖係藉由本實施形態之製造方法所形成之配線基板之剖面圖之一例。
第2A圖至第2E圖係概略說明本實施形態之製造步驟之說明圖。
第3圖係藉由習知的製造方法所形成的配線基板的剖面圖。
第4圖係藉由習知的其他製造方法所形成的配線基板的剖面圖。
10‧‧‧基板
11‧‧‧覆銅層積板
12‧‧‧樹脂基材
13‧‧‧銅連接盤
14‧‧‧通孔
15‧‧‧雷射
16‧‧‧活性化區域
17‧‧‧填孔材
18‧‧‧觸媒
19‧‧‧鍍敷阻劑
20‧‧‧無電解銅鍍敷被膜
21‧‧‧銅鍍敷層

Claims (5)

  1. 一種配線基板之製造方法，係將形成配線圖案的複數導電層包夾絕緣層而予以層積，藉由填孔材而以可導通的方式連接上述導體層間的配線基板之製造方法，其特徵為具有：使無電解鍍敷液接觸形成在上述絕緣層之通孔底部所露出的配線圖案表面，由上述通孔底部朝上述通孔開口部層積鍍敷金屬被膜，而形成上述填孔材的填孔材形成步驟；以及在形成有上述填孔材的基板上供予鈀觸媒，於阻劑圖案形成後，將該鈀觸媒還原並活性化，藉由無電解鍍敷形成作為配線圖案的無電解鍍敷金屬被膜的配線圖案形成步驟。
  2. 如申請專利範圍第1項之配線基板之製造方法，其中，上述鍍敷金屬為銅。
  3. 如申請專利範圍第1項之配線基板之製造方法，其中，在上述填孔材形成步驟中，未供予觸媒而使鍍敷金屬層積。
  4. 如申請專利範圍第1項之配線基板之製造方法，其中，上述通孔直徑為1至100μm。
  5. 一種配線基板，係將形成配線圖案的複數導電層包夾絕緣層而予以層積，藉由填孔材而以可導通的方式連接上述導體層間的配線基板，其特徵為：上述填孔材係使無電解鍍敷液接觸形成在上述絕緣層之通孔底部所露出的配線圖案表面，由上述通孔底部朝上述通孔開口部層積鍍敷金屬被膜而形成。
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* Cited by examiner, † Cited by third party
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TWI358248B (en) * 2009-05-13 2012-02-11 Advanced Semiconductor Eng Embedded substrate having circuit layer device wit
JP5411829B2 (ja) * 2009-10-30 2014-02-12 パナソニック株式会社 多層回路基板の製造方法及び該製造方法により製造された多層回路基板
JP2011134879A (ja) * 2009-12-24 2011-07-07 Seiko Epson Corp ビルドアップ基板の製造方法
KR20120051991A (ko) * 2010-11-15 2012-05-23 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
KR20130039237A (ko) * 2011-10-11 2013-04-19 삼성전기주식회사 인쇄회로기판 및 그 제조방법
ITMI20121238A1 (it) * 2012-07-17 2014-01-18 St Microelectronics Srl Dispositivo trasformatore balun planare
CN103929903A (zh) * 2013-01-15 2014-07-16 日本特殊陶业株式会社 布线基板的制造方法
JP2014158010A (ja) * 2013-01-15 2014-08-28 Ngk Spark Plug Co Ltd 配線基板の製造方法
KR101516083B1 (ko) * 2013-10-14 2015-04-29 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
KR20170097026A (ko) 2014-12-19 2017-08-25 이데미쓰 고산 가부시키가이샤 도체 조성물 잉크, 적층 배선 부재, 반도체 소자 및 전자 기기, 그리고, 적층 배선 부재의 제조 방법
US10057981B2 (en) * 2015-06-10 2018-08-21 Industry Foundation Of Chonnam National University Stretchable circuit board and method of manufacturing the same
US10264720B1 (en) 2015-06-23 2019-04-16 Flextronics Ap, Llc Lead trimming module
US10321560B2 (en) * 2015-11-12 2019-06-11 Multek Technologies Limited Dummy core plus plating resist restrict resin process and structure
US10064292B2 (en) 2016-03-21 2018-08-28 Multek Technologies Limited Recessed cavity in printed circuit board protected by LPI
US10712398B1 (en) 2016-06-21 2020-07-14 Multek Technologies Limited Measuring complex PCB-based interconnects in a production environment
KR101882101B1 (ko) 2016-11-25 2018-07-25 건양대학교산학협력단 옻나무 추출물을 유효성분으로 함유 및 방출하는 아토피성 피부염 개선용 하이드로겔 패치형 조성물의 제조방법
US10182494B1 (en) 2017-09-07 2019-01-15 Flex Ltd. Landless via concept
US11979990B2 (en) * 2018-12-20 2024-05-07 Resonac Corporation Wiring board and method for manufacturing the same
CN110913571A (zh) * 2019-12-05 2020-03-24 深圳市友泰实业有限公司 新型可磁吸线路板及其制作方法
KR20230042748A (ko) 2021-05-18 2023-03-29 캐논 아네르바 가부시키가이샤 적층체 및 적층체의 제조 방법
JP2023078819A (ja) * 2021-11-26 2023-06-07 イビデン株式会社 配線基板及び配線基板の製造方法
CN114051325B (zh) * 2022-01-11 2022-03-18 四川英创力电子科技股份有限公司 一种压合盲孔板表面去残胶装置及去残胶方法
CN117881096B (zh) * 2024-03-13 2024-05-24 江苏普诺威电子股份有限公司 散热封装基板及其加工方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2694802B2 (ja) * 1993-12-28 1997-12-24 日本電気株式会社 プリント配線板の製造方法
JPH10247784A (ja) * 1997-03-04 1998-09-14 Ibiden Co Ltd 多層プリント配線板およびその製造方法
DE69936892T2 (de) * 1998-02-26 2007-12-06 Ibiden Co., Ltd., Ogaki Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern
JP3596476B2 (ja) * 2001-02-27 2004-12-02 独立行政法人 科学技術振興機構 配線基板の製造方法

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Publication number Publication date
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