JP2013538467A - チップの両側からの段階的ビア形成 - Google Patents

Abstract

半導体アセンブリ１０を製造する方法は、表面２１、裏面２２及び複数の導電性パッド５０を有する半導体素子２０を準備するステップと、表面２１の上方からそれぞれの導電性パッド５０に施される処理によって、少なくとも導電性パッド５０のそれぞれを通って延在する少なくとも１つの孔４０を形成するステップと、裏面２２から少なくとも部分的に半導体素子２０の厚さを通って延在する開口部３０を、少なくとも１つの孔３０及び開口部４０が表面と裏面との間の位置で交わるように形成するステップと、外部デバイスと電気的に接続するために裏面２２において露出している少なくとも１つの導電性素子６０、８０を形成するステップとを含むことができ、少なくとも１つの導電性素子は少なくとも１つの孔３０の内部にかつ少なくとも開口部４０内に延在し、導電性素子はそれぞれの導電性パッド５０と電気的に接続される。
【選択図】図１

Description

本発明は、超小型電子デバイスのパッケージング、特に半導体デバイスのパッケージングに関する。

［関連出願の相互参照］
本願は、「Staged Via Formation From Both Sides of Chip」と題する、２０１０年９月１７日に出願された米国特許出願第１２／８８４，６４９号の利益を主張し、その特許出願の開示は引用することにより本明細書の一部をなすものとする。

超小型電子素子は、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素のような半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージされたユニットとして提供される。幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、その基板又はチップキャリアは更にプリント回路基板のような回路パネル上に実装される。

半導体チップの第１の片面（例えば表面）には能動回路が作製される。能動回路との電気的接続を容易にするために、チップは同じ面上にボンドパッドを設けられる。ボンドパッドは通常、ダイのエッジの周囲に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約０．５μｍ厚の銅又はアルミニウムのような導電性金属から形成される。ボンドパッドは、単一層又は複数層の金属を含みうる。ボンドパッドのサイズはデバイスタイプによって異なるが、通常は一辺が数十マイクロメートルから数百マイクロメートルである。

シリコン貫通電極（ＴＳＶ：Through-silicon via）を用いて、ボンドパッドが半導体チップの第１の面とは反対側の第２の面（例えば裏面）に接続される。従来のビアは、半導体チップを貫通するホールと、第１の面から第２の面までホールを通って延在する導電性材料とを有している。ボンドパッドをビアに電気的に接続することにより、ボンドパッドと半導体チップの第２の面の導電性素子との連通を可能にすることができる。

従来のＴＳＶホールは、能動回路を含むように使用することができる第１の面の部分を低減する可能性がある。このように、能動回路に使用することができる第１の面の利用可能な空間が低減することにより、各半導体チップを製造するために必要なシリコンの量が増大する可能性があり、それにより、各チップのコストが増大する可能性がある。

従来のビアには、ビアの内側の非最適な応力分布と、例えば半導体チップとチップが結合される構造体との間の熱膨張係数（ＣＴＥ）の不整合とのために、信頼性の問題がある可能性がある。例えば、半導体チップ内の導電性ビアが、比較的薄くかつ堅い誘電材料によって絶縁されている場合、ビア内に著しい応力が存在する可能性がある。さらに、半導体チップがポリマー基板の導電性素子に結合されている場合、チップと基板のＣＴＥがより高い構造との間の電気的接続が、ＣＴＥ不整合のために応力を受けることになる。

チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスを、高解像度ディスプレイ及び関連する画像処理チップと一体化している。このようなデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるもののようなデータサーバにおける用途等の、他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。

半導体ビア形成及び相互接続においてもたらされた進歩にもかかわらず、更なる改善を行うことができる。

本発明の一態様によれば、半導体アセンブリを製造する方法は、表面と、該表面から離れている裏面と、複数の導電性パッドとを有する半導体素子を準備するステップを含みうる。各パッドは、前記表面において露出している上面を有することができ、該上面から離れている底面を有することができる。該方法は、前記表面の上方から前記それぞれの導電性パッドに施される処理により、少なくとも前記導電性パッドのそれぞれを通って延在する少なくとも１つの孔を形成するステップも含みうる。該方法は、前記裏面から少なくとも部分的に前記半導体素子の厚さを通って延在する開口部を形成するステップであって、それにより前記少なくとも１つの孔及び前記開口部が前記表面と前記裏面との間の位置において交わるようにする、形成するステップも含みうる。該方法は、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性素子を形成するステップも含みうる。前記少なくとも１つの導電性素子は前記少なくとも１つの孔の内部にかつ少なくとも前記開口部内に延在することができる。前記導電性素子は前記それぞれの導電性パッドと電気的に接続することができる。

特定の実施の形態において、前記方法は、少なくとも前記それぞれの導電性パッドの上の位置において前記それぞれの導電性パッドの上に部分的に重なり、前記孔の内部の前記半導体素子の内面の上に重なる連続した誘電体層を形成するステップも含みうる。例示的な実施の形態において、前記少なくとも１つの導電性素子を形成する前記ステップは、前記それぞれの導電性パッドに直接又は間接的に結合された少なくとも１つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも１つの導電性コンタクトとを形成することができる。該少なくとも１つの導電性コンタクトは前記裏面において露出することができる。特定の実施の形態において、少なくとも１つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なることができる。１つの実施の形態において、前記開口部は、前記裏面に沿った横方向に第１の幅を有することができ、前記導電性コンタクトのうちの少なくとも１つは、前記横方向に第２の幅を有することができ、前記第１の幅は前記第２の幅よりも大きい。特定の実施の形態において、前記少なくとも１つのコンタクトは、開口部の内部で半導体素子の一部分と垂直方向に位置決めすることができ、前記垂直方向は、前記半導体素子の厚さの方向である。

例示的な実施の形態において、前記少なくとも１つの孔を形成する前記ステップは、該少なくとも１つの孔が前記半導体素子の前記厚さを部分的に通って延在するように行うことができ。１つの実施の形態において、前記少なくとも１つの孔を形成する前記ステップは、該少なくとも１つの孔が、前記半導体素子の前記厚さを通して表面と裏面の間の距離の最大１／３まで延在するように行うことができる。開口部は、前記少なくとも１つの孔によって占有されていない前記半導体素子の前記厚さの残りの部分を通って延在することができる。特定の実施の形態において、前記半導体素子は複数の能動半導体デバイスを含みうる。前記複数の導電性パッドのうちの少なくとも１つは、前記複数の能動半導体デバイスのうちの少なくとも１つと電気的に接続することができる。例示的な実施の形態において、前記孔及び前記開口部のうちの任意のもののうちの１つ以上のものは、前記半導体素子に向かって微細研磨粒子の噴流を向けることによって形成することができる。

１つの実施の形態において、前記少なくとも１つの孔を形成する前記ステップは２つ以上の孔を形成することができる。前記開口部を形成する前記ステップは、該開口部が前記半導体素子の前記裏面から前記孔のうちの２つ以上まで延在するように行うことができる。特定の実施の形態において、前記開口部を形成する前記ステップは、該開口部が、前記半導体素子の表面に沿った第１の方向に延在する長さと、前記第１の方向を横切る第２の方向に延在する幅とを有する溝形状を有し、前記長さが前記幅よりも大きいように形成される。例示的な実施の形態において、前記表面の上方から前記それぞれの導電性パッドに施すことができる前記処理は、化学エッチング、レーザドリル加工又はプラズマエッチングとすることができる。１つの実施の形態において、積層アセンブリを製造する方法が、少なくとも第１の半導体アセンブリ及び第２の半導体アセンブリを提供することを含む。該方法は、前記第１の半導体アセンブリを前記第２の半導体アセンブリに電気的に接続するステップも含みうる。

特定の実施の形態において、少なくとも１つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続と、少なくとも１つの導電性ビアとを形成することができる。少なくとも１つの導電性相互接続は、少なくとも前記開口部内に延在することができる。各ビアは、それぞれの孔の内部に延在することができ、それぞれの導電性相互接続及びそれぞれのパッドに結合することができる。１つの実施の形態において、少なくとも１つの導電性素子を形成する前記ステップは、２つ以上の導電性相互接続を形成することができる。複数の前記孔は前記開口部と交わることができ、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在することができる。例示的な実施の形態において、各導電性相互接続は、少なくとも前記開口部の内面の上に重なる金属層をめっきすることによって形成することができる。前記導電性相互接続は前記開口部の輪郭に沿うことができる。特定の実施の形態において、前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在することができる。

１つの実施の形態において、少なくとも１つの導電性素子を形成するステップは、少なくとも前記開口部の内部に２つ以上の導電性相互接続を形成するように行うことができる。該２つ以上の導電性相互接続の各々は導電性ビアのうちの１つまで延在することができる。例示的な実施の形態において、各導電性相互接続は内部空間を画定することができる。特定の実施の形態において、前記方法は、各内部空間を誘電材料で充填するステップも含みうる。１つの実施の形態において、前記方法は、少なくとも前記開口部の前記内面の上に重なる誘電体層を形成するステップも含みうる。各導電性相互接続は前記誘電体層の面の間の体積を充填することができる。

例示的な実施の形態において、前記方法は、前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップも含みうる。前記穴は一定の直径を有することができるか又は前記表面に向かう方向に先細りにすることができ、前記開口部の輪郭に沿わない輪郭を有することができる。前記少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部にそれぞれの前記導電性相互接続を形成することができる。特定の実施の形態において、それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有することができる。１つの実施の形態において、前記導電性相互接続のそれぞれは、前記穴の内面に金属層をめっきすることによって形成することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は内部空間を画定することができる。

特定の実施の形態において、前記方法は、前記内部空間を誘電材料で充填するステップも含みうる。１つの実施の形態において、前記導電性相互接続のそれぞれは、前記穴内の体積を充填することができる。例示的な実施の形態において、前記導電性ビアのうちの少なくとも１つは、少なくとも前記孔のそれぞれの内面の上に重なる金属層をめっきすることによって形成することができる。前記導電性ビアは前記孔の輪郭に沿うことができる。特定の実施の形態において、前記導電性ビアのうちの前記少なくとも１つの各々は内部空間を画定することができる。１つの実施の形態において、前記方法は、各内部空間を誘電材料で充填する前記ステップも含みうる。例示的な実施の形態において、前記方法は、少なくとも前記孔のそれぞれの前記内面上に重なる誘電体層を形成する前記ステップも含みうる。前記導電性ビアのうちの前記少なくとも１つの各々は前記誘電体層の面の間の体積を充填することができる。

１つの実施の形態において、前記方法は、前記開口部を形成するステップの前に、各孔内に誘電体領域を形成し、各誘電体領域内を延在する穴を形成するステップも含みうる。前記穴は一定の直径を有するか又は前記裏面に向かう方向に先細りとすることができ、前記孔の輪郭に沿わない輪郭を有することができる。前記少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部に前記導電性ビアのそれぞれを形成することができる。例示的な実施の形態において、前記導電性ビアのそれぞれは円柱形状又は円錐台形状を有することができる。特定の実施の形態において、前記導電性ビアのそれぞれは、前記穴の上に重なる金属層をめっきすることによって形成することができる。１つの実施の形態において、前記導電性ビアのうちの少なくとも１つの各々は内部空間を画定することができる。

例示的な実施の形態において、前記方法は、各内部空間を誘電材料で充填するステップも含みうる。特定の実施の形態において、前記導電性ビアのうちの少なくとも１つの各々は、前記穴内の体積を充填することができる。１つの実施の形態において、各導電性ビアはその上端において第１の幅を有することができ、各導電性相互接続は、前記導電性ビアのそれぞれの前記上端と接する該導電性相互接続の底部において第２の幅を有することができ、前記第２の幅は前記第１の幅と異なる。例示的な実施の形態において、少なくとも１つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続を形成するように行うことができる。該少なくとも１つの導電性相互接続は、前記少なくとも１つの孔の内部にかつ少なくとも前記開口部内に延在することができる。各導電性相互接続はそれぞれのパッドまで延在することができる。

特定の実施の形態において、少なくとも１つの導電性素子を形成する前記ステップは２つ以上の導電性相互接続を形成することができる。複数の前記孔は前記開口部と交わることができる。前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在することができる。１つの実施の形態において、前記方法は、前記孔及び前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップも含みうる。前記穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有することができる。前記少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記穴内に前記導電性相互接続のそれぞれを形成することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有することができる。特定の実施の形態において、それぞれの前記導電性相互接続は、前記穴の内面の上に重なる金属層をめっきすることによって形成することができる。

本発明の一態様によれば、半導体アセンブリが半導体素子を具備しており、該半導体素子は、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有する。前記半導体素子は、前記表面に複数の導電性パッドを更に備えることができる。前記半導体アセンブリは、前記導電性パッドを通りかつ前記半導体素子の厚さを部分的に通って延在する少なくとも１つの孔も具備することができる。該少なくとも１つの孔は、前記表面と前記裏面との間の位置において前記開口部と交わることができる。前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化が存在することができるように、前記裏面に対して種々の角度で延在することができる。前記半導体アセンブリは、少なくとも前記導電性パッドの上方の位置において前記導電性パッドの上に部分的に重なり、前記孔の内部で前記半導体素子の内面の上に重なる連続した誘電体層も具備することができる。前記半導体アセンブリは、前記それぞれの導電性パッドに電気的に接触する少なくとも１つの導電性素子も具備することができる。該少なくとも１つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している第１の部分を有することができる。前記少なくとも１つの導電性素子は、少なくとも前記導電性パッドの上方の位置において前記連続した誘電体層の上に重なる第２の部分を有することができる。

本発明の一態様によれば、半導体アセンブリが半導体素子を具備しており、該半導体素子は、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有する。前記半導体素子は、前記表面に複数の導電性パッドを更に備えることができる。前記半導体アセンブリは、前記導電性パッドを通りかつ前記半導体素子の厚さを部分的に通って延在する少なくとも１つの孔も具備することができる。該少なくとも１つの孔は、前記表面と前記裏面との間の位置において前記開口部と交わることができる。前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化が存在することができるように、前記裏面に対して種々の角度で延在することができる。前記半導体アセンブリは、前記孔の内部の前記導電性パッドの内面の上に重なり、前記孔の内部の前記半導体材料の内面の上に重なる連続した誘電体層も具備することができる。前記半導体アセンブリは、前記それぞれの導電性パッドに電気的に接触する少なくとも１つの導電性素子も具備することができる。該少なくとも１つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している第１の部分を有することができる。前記少なくとも１つの導電性素子は、前記連続した誘電体層の上に重なる第２の部分を有することができる。

特定の実施の形態において、前記少なくとも１つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有することができる。前記誘電体層の少なくとも一部分は前記外側に面する面に接触することができる。１つの実施の形態において、前記少なくとも１つの導電性素子は、前記それぞれの導電性パッドに直接又は間接的に結合された少なくとも１つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも１つの導電性コンタクトとを備えうる。該少なくとも１つの導電性コンタクトは前記裏面において露出することができる。例示的な実施の形態において、前記少なくとも１つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なっていてもよい。特定の実施の形態において、前記開口部は、前記裏面に沿った横方向に第１の幅を有することができ、前記導電性コンタクトのうちの少なくとも１つは、前記横方向に第２の幅を有することができ、前記第１の幅は前記第２の幅よりも大きい。

１つの実施の形態において、前記少なくとも１つのコンタクトは、開口部の内部の半導体素子の一部分と垂直方向に位置合せすることができ、前記垂直方向は、前記半導体素子の厚さの方向である。例示的な実施の形態において、前記半導体素子は、複数の能動半導体デバイスを備えることができ、前記複数の導電性パッドのうちの少なくとも１つは、前記複数の能動半導体デバイスのうちの少なくとも１つと電気的に接続することができる。特定の実施の形態において、前記少なくとも１つの孔は２つ以上の孔とすることができ、前記開口部は、前記半導体素子の前記裏面から前記孔のうちの２つ以上まで延在することができる。１つの実施の形態において、前記開口部は、前記半導体素子の表面に沿った第１の方向に延在する長さと、前記第１の方向に対して横切る第２の横方向に延在する幅とを有する溝形状を有することができ、前記長さは前記幅よりも大きい。

例示的な実施の形態において、前記少なくとも１つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有することができる。前記少なくとも１つの導電性素子の少なくとも一部分は、前記外側に面する面の上に重なることができ、かつ該外側に面する面に電気的に接続することができる。特定の実施の形態において、積層アセンブリが、少なくとも第１の半導体アセンブリ及び第２の半導体アセンブリを備えることができる。前記第１の半導体アセンブリは前記第２の半導体アセンブリに電気的に接続することができる。１つの実施の形態において、前記少なくとも１つの導電性素子は、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続と、少なくとも１つの導電性ビアとを備えることができる。前記少なくとも１つの導電性相互接続は、少なくとも前記開口部内に延在することができる。各ビアは、それぞれの孔内に延在することができ、それぞれの導電性相互接続及びそれぞれのパッドに結合することができる。例示的な実施の形態において、前記少なくとも１つの導電性素子は２つ以上の導電性相互接続を含みうる。複数の前記孔は前記開口部と交わることができ、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在することができる。

特定の実施の形態において、各導電性相互接続は少なくとも前記開口部の内面の上に重なることができる。前記導電性相互接続は前記開口部の輪郭に沿うことができる。１つの実施の形態において、前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在することができる。例示的な実施の形態において、少なくとも１つの導電性素子は、少なくとも前記開口部の内部に延在する２つ以上の導電性相互接続を備えることができる。該２つ以上の導電性相互接続の各々は導電性ビアのうちの１つまで延在することができる。特定の実施の形態において、各導電性相互接続は内部空間を画定することができる。１つの実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填されている。例示的な実施の形態において、前記半導体アセンブリは、少なくとも前記開口部の前記内面の上に重なる誘電体層も具備することができる。各導電性相互接続は前記誘電体層の面の間の体積を充填することができる。

１つの実施の形態において、前記半導体アセンブリは、前記開口部の内部に配置された誘電体領域と該誘電体領域を通って延在する穴とを具備することもできる。該穴は、一定の直径を有することができるか又は前記表面に向かう方向に先細りにすることができ、前記開口部の輪郭に沿わない輪郭を有することができる。それぞれの前記導電性相互接続は、少なくとも前記穴の内部に延在することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有することができる。特定の実施の形態において、それぞれの前記導電性相互接続は内部空間を画定することができる。１つの実施の形態において、前記内部空間は、少なくとも部分的に誘電材料で充填することができる。例示的な実施の形態において、それぞれの前記導電性相互接続は、前記穴の内部の体積を充填することができる。特定の実施の形態において、前記導電性ビアのうちの少なくとも１つは、少なくとも前記孔のそれぞれの内面の上に重なることができる。前記導電性ビアは前記孔の輪郭に沿うことができる。

例示的な実施の形態において、前記導電性相互接続のうちの少なくとも１つの各々は内部空間を画定することができる。１つの実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填することができる。特定の実施の形態において、前記半導体アセンブリは、少なくとも前記孔のそれぞれの前記内面の上に重なる誘電体層も具備することができる。前記導電性ビアのうちの前記少なくとも１つの各々は前記誘電体層の面の間の体積を充填することができる。例示的な実施の形態において、前記半導体アセンブリはまた、各孔内に配置された誘電体領域と、各誘電体領域内を延在している穴とを具備することができる。該穴は、一定の直径を有することができるか又は前記裏面に向かう方向に先細りにすることができ、前記孔の輪郭に沿わない輪郭を有することができる。前記導電性ビアのそれぞれは少なくとも前記穴の内部に延在することができる。特定の実施の形態において、それぞれの前記導電性ビアは、円柱形状又は円錐台形状を有することができる。１つの実施の形態において、前記導電性ビアのうちの少なくとも１つの各々は、内部空間を画定することができる。

特定の実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填することができる。例示的な実施の形態において、前記導電性ビアのうちの少なくとも１つの各々は、前記穴の内部の体積を充填することができる。１つの実施の形態において、各導電性ビアはその上端において第１の幅を有することができ、各導電性相互接続は、前記導電性ビアのそれぞれの前記上端と接する該導電性相互接続の底端において第２の幅を有することができ、該第２の幅は前記第１の幅と異なる。特定の実施の形態において、前記少なくとも１つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続を備えることができる。該少なくとも１つの導電性相互接続は、前記少なくとも１つの孔の内部にかつ少なくとも前記開口部内に延在することができる。各導電性相互接続はそれぞれのパッドまで延在することができる。

例示的な実施の形態において、前記少なくとも１つの導電性素子は２つ以上の導電性相互接続を備えることができる。複数の前記孔は前記開口部と交わることができ、前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在することができる。１つの実施の形態において、前記半導体アセンブリは、前記孔及び前記開口部の内部に配置された誘電体領域と、該誘電体領域を通って延在する穴とを具備することもできる。該穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有することができる。それぞれの前記導電性相互接続は少なくとも前記穴の内部に延在することができる。特定の実施の形態において、それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有することができる。

本発明の一態様において、半導体センブリが半導体素子を具備しており、該半導体素子は、表面と、該表面から離れている裏面と、前記裏面から少なくとも部分的に前記半導体素子の厚さを通って延在している開口部と、前記表面から少なくとも部分的に前記半導体素子の前記厚さを通って延在している孔とを有する。該孔及び前記開口部は前記表面と前記裏面との間の位置で交わることができる。前記半導体素子は、前記表面において複数の導電性パッドを更に備えうる。少なくとも１つの導電性パッドを前記孔から横方向にずらすことができる。前記半導体アセンブリは、外部デバイスと電気的に接続するために前記裏面において露出している部分を有する少なくとも１つの導電性素子も具備することができる。該少なくとも１つの導電性素子は、前記孔の内部にかつ少なくとも前記開口部内に延在することができる。前記少なくとも１つの導電性素子は、前記それぞれの導電性パッドの面の上に部分的にのみ重なることができる。

特定の実施の形態において、前記少なくとも１つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続と、少なくとも１つの導電性ビアとを備えうる。前記少なくとも１つの導電性相互接続は、少なくとも前記開口部内に延在することができる。各ビアは、それぞれの孔の内部に延在することができ、導電性相互接続及びそれぞれのパッドに結合することができる。１つの実施の形態において、前記導電性ビアのうちの少なくとも１つは、少なくとも前記孔のそれぞれの内面の上に重なることができる。前記導電性ビアは前記孔の輪郭に沿うことができる。例示的な実施の形態において、前記導電性ビアのうちの前記少なくとも１つの各々は内部空間を画定することができる。特定の実施の形態において、各内部空間は、少なくとも部分的に誘電材料で充填することができる。

本発明の更なる態様は、他の電子デバイスとともに、本発明の上述した態様による超小型電子構造体、本発明の上述した態様による複合チップ、又は両方を組み込んだシステムを提供する。例えば、本システムを、携帯型ハウジングとすることができる単一ハウジング内に配置することができる。本発明のこの態様の好ましい実施の形態によるシステムを、同等の従来のシステムよりも小型にすることができる。

本発明の一実施形態によるビア構造体を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図１及び図２に示す本発明の実施形態による製造の段階を示す断面図である。 図１及び図２に示す本発明の実施形態による製造の段階を示す断面図である。 図１及び図２に示す本発明の実施形態による製造の段階を示す断面図である。 図１及び図２に示す本発明の実施形態による製造の段階を示す断面図である。 図１及び図２に示す本発明の実施形態による製造の段階を示す断面図である。 図１及び図２に示す本発明の実施形態による製造の段階を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 図６に示す本発明の実施形態による製造の段階を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図８に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図１１に示す本発明の実施形態による製造の段階を示す断面図である。 図１１に示す本発明の実施形態による製造の段階を示す断面図である。 図１１に示す本発明の実施形態による製造の段階を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示す本発明の実施形態による製造の段階を示す断面図である。 図１４に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 図１７に示す本発明の実施形態による製造の段階を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図１９に示す本発明の実施形態によるビア構造体を示す、対応する上から見た平面図である。 図１９に示す本発明の実施形態によるビア構造体を示す、別の対応する上から見た平面図である。 別の実施形態による複数のより小さい開口部に結合されたチャネル状開口部を含むビア構造体を示す斜視図である。 図１９に示す本発明の実施形態による製造の段階を示す断面図である。 図１９に示す本発明の実施形態による製造の段階を示す断面図である。 図１９に示す本発明の実施形態による製造の段階を示す断面図である。 図１９に示す本発明の実施形態による製造の段階を示す断面図である。 別の実施形態によるビア構造体を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示す本発明の実施形態による製造の段階を示す断面図である。 図２２に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。 本発明の一実施形態によるシステムの概略図である。

図１は、本発明の実施形態によるビア構造体を示す断面図である。図１に示すように、超小型電子ユニット１０は半導体素子２０を備え、半導体素子２０は、裏面２２から部分的に半導体素子２０を通って裏面から離れている表面２１に向かって延在する開口部３０を有している。半導体素子２０は、正面において露出している導電性パッド５０を通って延在する孔４０も有しており、孔及び開口部３０は、表面２１と裏面２２との間の位置で交わっている。導電性ビア６０が孔４０の内部に延在し、導電性相互接続８０が、開口部３０の内部に延在し、外部デバイスと電気的に接続するためのコンタクトとしての役割を果たすことができる、裏面において露出した面９０を有している。

図１において、表面に対して平行な方向を、本明細書では「水平」方向又は「横」方向と呼ぶのに対し、表面に対して垂直な方向を、本明細書では上方向又は下方向と呼び、本明細書ではまた「垂直」方向とも呼ぶ。本明細書で言及する方向は、言及される構造体の基準系にある。したがって、これらの方向は、標準の基準系又は重力基準系に対する任意の向きに位置することができる。１つの特徴が「面の上方に」別の特徴より高い高さに配置されていると言う場合、それは、その１つの特徴が、その面から離れる同じ直交方向において他方の特徴より遠い距離にあることを意味する。逆に、１つの特徴が「面の上方に」別の特徴より低い高さに配置されていると言う場合、それは、その１つの特徴が、その面から離れる同じ直交方向において他方の特徴より近い距離にあることを意味する。

半導体素子２０は、例えばシリコンから作製することができる半導体基板を備えることができる。複数の能動半導体デバイス（例えば、トランジスタ、ダイオード等）を、表面２１に及び／又はその下方に位置する半導体基板の能動半導体領域２３に配置することができる。複数の能動半導体デバイスを、他の内部コンポーネント及び／又は外部コンポーネントと相互接続するために導電性パッド５０に電気的に接続することができる。図１に示すように、導電性パッド５０の縁が、能動半導体領域２３の上に重なることができ、又は導電性パッドを、能動半導体領域から横方向にずらすことができる。表面２１と底面２２との間の半導体素子２０の厚さは、通常２００μｍ未満であり、大幅に小さく、例えば１３０μｍ、７０μｍ又は更に小さくすることができる。

半導体素子２０は、表面２１と導電性パッド５０との間に位置する誘電体層２４を更に含みうる。誘電体層２４は、導電性パッド５０を半導体素子２０から電気的に絶縁する。この誘電体層２４を、超小型電子ユニット１０の「パッシベーション層」と呼ぶことがある。誘電体層２４は、無機誘電材料若しくは有機誘電材料又はそれらの両方を含みうる。誘電体層２４は、電着コンフォーマルコーティング又は他の誘電材料、例えば光画像形成可能（photoimageable）ポリマー材料、例えばはんだマスク材料を含みうる。誘電体層２４は、酸化物材料又は他の誘電材料の１つ以上の層を含みうる。

開口部３０は、裏面２２から部分的に半導体素子２０を通って表面２１に向かって延在している。開口部３０は内面３１を有し、内面３１は、裏面２２から半導体素子２０を通って裏面２２によって画定される水平面に対して０度と９０度との間の角度で延在している。内面３１は、（例えば図１に示すように）一定の勾配又は（例えば図１１に示すように）変動する勾配を有することができる。例えば、裏面２２によって画定される水平面に対する内面３１の角度又は勾配の大きさを、内面３１が表面２１に向かって深く貫入するに従い低減する（すなわち、正又は負の方向の大きさを低減する）ことができる。

図１に示すように、開口部３０は、裏面２２における幅Ｗ１と、下面３２における、幅Ｗ１よりも小さい幅Ｗ２とを有しており、それにより開口部が、裏面から下面に向かう方向に先細りになっている。他の例では、開口部は一定の幅を有することができ、又は、開口部を下面から裏面に向かう方向に先細りにすることができる。開口部３０は、裏面２２から表面２１に向かって半分を越えて延在することができ、それにより、裏面２２に対して垂直な方向における開口部３０の高さが孔４０の高さより大きくなる。

開口部３０は、図２０Ｃに示すように、例えば矩形の溝でそこから複数の孔が延在しているものを含む、任意の上面図形状を有することができる。図２０Ａに示す実施形態等の一実施形態では、開口部は円形上面図形状を有することができる（図２０Ａでは、開口部は円錐台状３次元形状を有している）。図２０Ｃに示す実施形態では、開口部は、裏面に沿った第１の横方向において幅を有しており、開口部は、第１の横方向に対して横切る裏面に沿った第２の横方向において長さを有しており、長さは幅よりも大きい。幾つかの例では、開口部は、例えば、特に円柱、立方体又は角柱を含む、任意の３次元形状を有することがある。

孔４０は、導電性パッド５０の上面５１（すなわち、半導体素子２０から離れる方向に面している外側に面する面）から、導電性パッドを通って開口部３０まで延在することができる。図１に示すように、孔４０は、開口部３０の下面３２における幅Ｗ３と、導電性パッド５０の上面５１における、幅Ｗ３よりも大きい幅Ｗ４とを有し、それにより、孔は、導電性パッドの上面から開口部に向かう方向に先細りになっている。他の例では、孔は一定の幅を有することができるか、又は開口部から導電性パッド５０の上面５１に向かう方向に先細りにすることができる。

内面４１は、一定の勾配又は変動する勾配を有することができる。例えば、表面２１によって画定される水平面に対する内面４１の角度又は勾配の大きさを、内面４１が導電性パッド５０の上面５１から裏面２２に向かって深く貫入するに従い低減する（すなわち、正又は負の方向の大きさを低減する）ことができる。孔４０は、導電性パッド５０の上面５１から表面２１に向かって半分未満の距離を延在することができ、それにより、表面２１に対して垂直な方向における孔４０の高さが開口部３０の高さより小さくなる。

孔４０は、図２０Ａ〜図２０Ｃに示すように、例えば円形形状を含む任意の上面図形状を有することができる（図２０Ｃでは、孔は円錐台状３次元形状を有している）。幾つかの実施形態では、孔４０は、正方形、矩形、楕円形、又は他の任意の上面図形状を有することができる。幾つかの例では、凹部４０は、特に、例えば円柱、立方体又は角柱を含む、任意の３次元形状を有することができる。

任意の数の孔４０が単一の開口部３０から延在することができ、孔４０を、単一の開口部３０内で任意の幾何学的形態に配置することができる。図２０Ａに示す実施形態におけるような一実施形態では、４つの孔を１つのかたまりで配置することができる。図２０Ｃに示す実施形態におけるような別の実施形態では、複数の孔を、複数の軸に沿って延在している単一の溝状開口部から延在させることができる。様々な開口部及び孔形態及びこれらの形態を形成する方法の特定の例は、本明細書の一部をなすものとする本願と同一の譲受人が所有する米国特許出願公開第２００８／０２４６１３６号及び２０１０年７月２３日に出願された米国特許出願第１２／８４２，７１７号に記載されている。

半導体素子２０は、半導体素子２０の表面２１において露出しているか又は表面２１に位置している１つ以上の導電性パッド５０を備えている。図１には特に示さないが、能動半導体領域２３における能動半導体デバイスは、通常、導電性パッド５０に導電的に接続されている。したがって、能動半導体デバイスは、半導体素子２０の１つ以上の誘電体層内又はその上方に延在している組み込まれた配線を介して導電的にアクセス可能である。

幾つかの実施形態では、導電性パッドを、半導体素子の表面において直接露出させなくてもよい。代りに、導電性パッドを、半導体素子の表面において露出している端子まで延在するトレース又は他の導電性素子に、電気的に接続することができる。導電性パッド５０を、例えば銅又は金を含む任意の導電性金属から作製することができる。導電性パッド５０及び本明細書に開示する導電性パッドのうちの任意のものは、正方形、円形、楕円形、三角形、矩形又は他の任意の形状を含む任意の上面図形状を有することがある。

本明細書において用いられるとき、導電性素子が誘電体素子の表面「において露出して」いるという記述は、導電性素子が、誘電体素子の表面に対して垂直な方向において、誘電体素子の外側から誘電体素子の表面に向かって移動している理論的な点に接触することができることを示す。したがって、誘電体素子の表面において露出している端子又は他の導電性素子は、このような表面から突出することができるか、このような表面と同一平面とすることができるか、又はこのような表面に対して凹状であり、誘電体における孔又は窪みを通して露出させることがある。

導電性素子を形成するために使用可能な本質的に任意の技法を使用して、本明細書に記載する導電性素子を形成することができるが、２０１０年７月２３日に出願された米国特許出願第１２／８４２，６６９号においてより詳細に説明されているような非リソグラフィ技術を採用することができる。このような非リソグラフィ技法は、例えば、表面をレーザにより、又はフライス加工若しくはサンドブラスト加工等の機械的プロセスにより、導電性素子が表面の他の部分とは異なるように形成されるべきである経路に沿って表面のそれらの部分を処理するように、選択的に処理することを含みうる。例えば、レーザ又は機械的プロセスを使用して、特定の経路のみに沿って表面から犠牲層等の材料を焼灼又は除去し、それによりその経路に沿って延在する溝を形成することがある。そして、溝内に触媒等の材料を堆積させることができ、溝内に１つ以上の金属層を堆積させることがある。

導電性ビア６０は、孔４０の内部に延在し、導電性パッド５０及び導電性相互接続８０に電気的に接続されている。図示するように、導電性ビア６０は、導電性パッド５０を通って延在し、導電性パッド５０の上面５１の上に部分的に重なりかつその上面５１と接触している。

図１に示すように、導電性ビア６０は、半導体素子２０を導電性ビアから電気的に絶縁する誘電体層２５の内側の孔４０内の体積の全てを充填することができる。言い換えれば、孔４０内の誘電体層２５の内部に延在する第２の穴（aperture）７４は、孔の輪郭に沿い、導電性ビア６０は孔の輪郭に沿っている。図１に示すように、誘電体層２５は、孔４０内に露出している導電性パッド５０の内面５３と接触し、誘電体層は、孔から延出し、導電性パッドの上面５１と接触している。

図１に示すように、導電性ビア６０は中実である。（例えば図２に示すような）他の実施形態では、導電性ビアは内部空間を有することができ、この内部空間は、開放されたままとするか、誘電材料で充填するか、又は第２の導電性材料で充填することができることがある。

図１７に示すような他の実施形態では、孔内に位置する導電性相互接続の導電性ビア部分は、円柱形状又は円錐台形状を有することができる。導電性ビア６０を、例えば銅又は金を含む、金属又は金属の導電性化合物から作製することができる。

導電性相互接続８０は、開口部３０の内部に延在し、導電性ビア６０と電気的に接続されている。図１に示すように、導電性相互接続８０は、導電性相互接続から半導体素子２０を電気的に絶縁する誘電体層７０の内側の開口部３０内の体積の全てを充填することができる。言い換えれば、開口部３０の内部の誘電体層７０の内部に延在している第１の穴７１が開口部の輪郭に沿い、導電性相互接続８０は開口部の輪郭に沿う。

特定の実施形態では（かつ本明細書に記載する他の実施形態の全てにおいて）、下面３２における導電性相互接続８０の幅Ｗ２は、導電性相互接続及び導電性ビアが交わる導電性ビア６０のその上端における幅Ｗ３とは異なる。

図１に示すように、導電性相互接続８０は中実である。他の実施形態（例えば図５に示すような）では、導電性相互接続は内部空間を有することができ、この内部空間は、開放されたままとするか、誘電材料で充填するか、又は第２の導電性材料で充填することができることがある。

図１７に示すような他の実施形態では、開口部内に位置する導電性相互接続の単一の単体導電性相互接続部分は、円柱形状又は円錐台形状を有することがある。例えば銅又は金を含む任意の導電性金属から導電性相互接続８０を作製することがある。

導電性相互接続８０の面９０は、外部素子と相互接続するために誘電体層７０の外面７２において露出している。一実施形態では、露出面９０を、相互接続８０の上面、すなわちパッドのビアから最も遠い広がりにおける面とすることができるか、又は露出面は相互接続８０の上面でなくてもよい。図示するように、面９０は、誘電体層７０の外面７２によって画定される平面に、かつ半導体素子２０の裏面２２によって画定される平面の上方に位置している。他の実施形態では、導電性相互接続８０の面９０を、誘電体層７０の外面７２によって画定される平面の上方又は下方に配置することができ、かつ／又は面９０を、裏面２２によって画定される平面に又はその下方に配置することができる。導電性相互接続８０の面９０を、誘電体層７０の外面７２又は裏面２２に対して、例えば研削プロセス、ラップ仕上げプロセス又は研磨プロセスによって平坦化することができる。

幾つかの実施形態（例えば図１０に示す積層実施形態）では、導電性ボンド材を、面９０において、又は外部デバイスと相互接続するために半導体素子の裏面において露出している別の導電性コンタクトの面において露出させることができる。

図２は、代替的な導電性ビア形態を有する図１のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ａは、上述した超小型電子ユニット１０に類似しているが、導電性ビアが、誘電体層２５によって占有されない孔４０の内側の空間を完全に充填するのではなく、導電性ビア６０ａは、誘電体層の上に金属層として堆積し、それにより、導電性ビア６０ａの内側に内部空間２７が生成される。

ここで、図３Ａ〜図３Ｆを参照して、超小型電子ユニット１０又は１０ａ（図１及び図２）を製造する方法について説明する。図３Ａに示すように、超小型電子ユニット１０又は１０ａは、１つ以上の能動半導体領域２３と１つ以上の導電性パッド５０とを有している。半導体素子２０の裏面２２から表面２１に向かって下方に延在する開口部３０を形成することができる。裏面２２の残りの部分を保存することが望まれる場所にマスク層を形成した後、例えば、半導体素子２０を選択的にエッチングすることにより、開口部３０を形成することができる。例えば、光画像形成可能（photoimageable）層、例えばフォトレジスト層を堆積させ、裏面２２の一部分のみを覆うようにパターニングすることができ、その後、開口部３０を形成するように時限エッチングプロセスを行うことができる。支持ウェハ１２が、接着剤層１３によって半導体素子２０の表面２１に一時的に取り付けられることにより、裏面２２の処理中に半導体素子に追加の構造的支持が提供される。

各開口部３０は、平坦でありかつ概して表面２１から等距離である、下面３２を有している。裏面２２から下面３２に向かって下方に延在している開口部３０の内面３１は、図３Ａに示すように、傾斜させることができ、すなわち裏面２２に対して垂直角（直角）以外の角度で延在することができる。ウェットエッチングプロセス、例えば特に等方性エッチングプロセス及びテーパ刃を使用するのこ引きを使用して、傾斜した内面３１を有する開口部３０を形成することができる。特に、レーザダイシング、機械的フライス加工、化学エッチング、レーザドリル加工、プラズマエッチング、半導体素子２０に向かって微細研磨粒子の噴射を向けることを使用して、傾斜した内面３１を有する開口部３０（又は本明細書に記載する他の任意の孔若しくは開口部）を形成することもできる。

代替的に、開口部３０の内面は、傾斜している代りに、裏面２２から下方に、裏面２２に対して実質的に直角に、垂直方向に又は実質的に垂直方向に延在することができる。特に、異方性エッチングプロセス、レーザダイシング、レーザドリル加工、機械的除去プロセス、例えばのこ引き、フライス加工、超音波加工、半導体素子２０に向かって微細研磨粒子の噴流を向けることを使用して、本質的に垂直な内面を有する開口部３０を形成することができる。

特定の実施形態（図示せず）では、開口部３０を、２つ以上の超小型電子ユニット１０に位置する複数の導電性パッド５０の上に配置することができ、それにより、超小型電子ユニット１０が互いから切り離される時に、開口部３０の一部分が各超小型電子ユニット１０の上に位置することになる。本明細書においてかつ特許請求の範囲において用いられるとき、「開口部」という用語は、単一の超小型電子ユニット（例えば図２０Ａ及び図２０Ｂに示すような）の内部に完全に位置する開口部、形成される場合は複数の超小型電子ユニット１０（図示せず）を横切って延在する開口部、又は他の超小型電子ユニット１０から切り離された後の特定の超小型電子ユニット１０に位置する開口部の一部分を指すことがある。

半導体素子２０に開口部３０を形成した後、フォトレジスト層等の光画像形成可能層又は誘電体層７０を、半導体素子の裏面２２に堆積させることができる。様々な方法を使用して、誘電体層７０を形成することができる。一例では、流動性誘電材料を、半導体素子２０の裏面２２に施すことができ、その後、流動性材料は、「スピンコーディング」操作中に、裏面にわたってより均一に分散され、次いで、加熱を含みうる乾燥サイクルが続く。別の例では、誘電材料の熱可塑性フィルムを、半導体素子２０の裏面２２に施すことができ、その後、半導体素子は加熱されるか、又は真空環境で、すなわち周囲圧力未満の環境に配置されて加熱される。そして、これにより、フィルムは、凹部３０の内面３１及び下面３２上まで下方に流れる。別の例では、蒸着を用いて、誘電体層７０を形成することができる。

更に別の例では、半導体素子２０を誘電体堆積浴に浸漬して、コンフォーマル誘電体コーティング又は誘電体層７０を形成することができる。本明細書において用いられるとき、「コンフォーマルコーティング」は、誘電体層７０が半導体素子２０の開口部３０の輪郭に沿う場合等、コーティングされている表面の輪郭に沿う特定の材料のコーティングである。例えば電気泳動堆積法又は電解堆積法を含む電気化学堆積法を使用して、コンフォーマル誘電体層７０を形成することができる。

一例では、電気泳動堆積法を用いてコンフォーマル誘電体コーティングを形成することができ、それにより、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面のみに堆積する。堆積中、半導体デバイスウェハは所望の電位で保持され、浴を異なる望ましい電位で保持するために、浴内に電極が浸漬される。そして、限定されないが開口部３０の表面２２、内面３１、及び下面３２に沿って、導電性又は半導性であるデバイスウェハの露出面に、電着したコンフォーマル誘電体層７０を形成するために十分な時間、アセンブリは、適切な条件下で浴内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と浴との間に十分に強力な電場が維持される限り発生する。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる或る厚さに達した後に堆積を停止するという点で自己限定的である。

電気泳動堆積は、アセンブリの導電性及び／又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。加えて、電気泳動コーティングは、その誘電（非導電）特性に起因して、既存の誘電体層上に生じないように堆積することができる。言い換えれば、電気泳動堆積の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、電気泳動堆積は、導体の上に重なる誘電材料の層の上に生じないということである。通常、電気泳動堆積は、約１０マイクロメートルを超え数１０マイクロメートルまでの厚さの誘電体層の上では発生しない。コンフォーマル誘電体層７０を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表１に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。

別の例では、誘電体層を電解で形成することができる。このプロセスは、電気泳動堆積法に類似しているが、堆積した層の厚さが、それが形成される導電性又は半導性面に近接していることによって制限されない。このように、電解堆積誘電体層を、要件に基づいて選択される厚さになるように形成することができ、処理時間は、達成される厚さの係数である。

その後、図３Ｂに示すように、導電性相互接続８０は、開口部３０内に堆積して、開口部の内部に位置する誘電体層７０の部分の上に重なり、それにより、導電性相互接続８０の形状は内面３１及び下面３２の輪郭に沿う。導電性相互接続８０を形成するために、例示的な方法は、誘電体層７０の外面７２上への主金属層のスパッタリング、めっき又は機械的堆積のうちの１つ以上のものにより、金属層を堆積させることを含む。機械的堆積は、コーティングされる表面上に加熱された金属粒子の流れを高速で向けることを含みうる。このステップを、ブランケット堆積により、開口部３０の裏面２２、内面３１、及び下面３２に対して行うことができる。一実施形態では、主金属層は、アルミニウムを含むか又は本質的にアルミニウムからなる。別の特定の実施形態では、主金属層は、銅を含むか又は本質的に銅からなる。更に別の実施形態では、主金属層は、チタンを含むか又は本質的にチタンからなる。導電性相互接続８０を形成するプロセスにおいて、１つ以上の他の例示的な金属を用いることができる。特定の例では、複数の金属層を含む積層体を上述した面のうちの１つ以上のものの上に形成することができる。例えば、このような積層金属層としては、例えば、チタンの層及びそれに続くチタンの上に重なる銅の層（Ｔｉ−Ｃｕ）、ニッケルの層及びそれに続くニッケル層の上に重なる銅の層（Ｎｉ−Ｃｕ）、同様に設けられるニッケル−チタン−銅の積層体（Ｎｉ−Ｔｉ−Ｃｕ）、又はニッケル−バナジウムの積層体（Ｎｉ−Ｖ）を挙げることができる。

導電性相互接続８０は、誘電体層７０によって半導体素子２０から絶縁されている。図３Ｂに示すように、導電性相互接続８０は中実である。他の実施形態（例えば図４及び図５）では、導電性相互接続８０は、第２の導電性材料又は誘電材料で充填される内部空間を有することがある。

そして、図３Ｃに示すように、半導体素子２０の表面２１から支持ウェハ１２が除去され、半導体素子２０の裏面２２に支持ウェハ１４が接着剤層１５により一時的に取り付けられることにより、表面の処理中に半導体素子に追加の構造的支持が提供される。

そして、図３Ｄに示すように、マスク層（図示せず）を、表面２１及び導電性パッド５０の、表面及び導電性パッドの残りの部分を保存することが望まれる場所に堆積させることができる。例えば、光画像形成可能層、例えばフォトレジスト層を堆積させて、表面２１及び導電性パッド５０の一部分のみを覆うようにパターニングすることができる。その後、マスク開口部の下にある導電性パッドの金属を除去するように、マスク開口部の内部に露出している導電性パッド５０の一部分にエッチングプロセスを施すことができる。その結果、導電性パッド５０を通ってその上面５１から底面５２まで延在する孔４０が形成される。

そして、図３Ｅに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、孔４０が表面２１から開口部３０まで半導体素子内に延在する。孔４０の形成中に、パッシベーション層２４の一部分も除去され、このような部分を、導電性パッド５０のエッチング中に、半導体素子２０のエッチング中に、又は別個のエッチングステップとしてエッチングすることができる。エッチング、レーザドリル加工、機械的フライス加工、又は他の適切な技法を使用して、パッシベーション層２４の一部分を除去することができる。特定の実施形態では、図３Ｄ及び図３Ｅに示すプロセスステップを組み合わせて、単一のプロセスステップにすることができる。例えば、孔４０を形成する時、レーザを使用して、導電性パッド５０、パッシベーション層２４の一部分、及び半導体素子２０の一部分を単一プロセスステップでドリル加工することができる。孔４０を生成するプロセスステップのこの組合せを、本明細書に記載する実施形態のうちの任意のものにおいて使用することができる。

他のあり得る誘電体層の除去技法としては、本質的に等方性又は異方性とすることができる様々な選択的エッチング技法が挙げられる。異方性エッチングプロセスとしては、イオンの流れがエッチング対象である面に向けられる反応性イオンエッチングプロセスが挙げられる。反応性イオンエッチングプロセスは、概して、等方性イオンエッチングプロセスより選択的ではなく、そのため、イオンが高入射角で突き当たる面が、イオンの流れと一致して方向付けられる面より大きくエッチングされる。反応性イオンエッチングプロセスが使用される場合、望ましくは、マスク層は、望ましくはパッシベーション層２４の上に重なるように堆積し、そこに、孔４０と位置合せされる開口部が形成される。このように、エッチングプロセスにより、孔４０の内部に位置する部分以外のパッシベーション層２４の部分を除去することが回避される。

そして、図３Ｆに示すように、フォトレジスト等の光画像形成可能層又は誘電体層２５を、半導体素子２０の表面２１の、表面及び孔４０の内面４１の一部分を後続するステップで堆積する導電性ビアから電気的に絶縁することが望まれる場所に堆積させることができる。

そして、再び図１及び図２を参照すると、孔と位置合せされる導電性相互接続８０の部分を露出させるように、孔４０の内部に露出している誘電体層７０の部分に対して、エッチングプロセスを施すことができる。そして、導電性ビア６０又は６０ａが、例えばブランケット堆積により、孔の内部に位置する誘電体層２５の部分の上に重なって孔４０内に堆積し、それにより、導電性ビア６０の形状が、孔の内面４１、導電性パッド５０の露出面、及び誘電体層の外面２６のそれぞれの輪郭に沿う。導電性ビア６０又は６０ａは、導電性相互接続８０の露出部分から、導電性パッド５０の上面５１及び横面５４（図３Ｆに示す）の露出部分まで延在する。

図１に示すように、導電性ビア６０を、中実になるまで金属堆積プロセスを継続することにより形成することができ、それにより、導電性ビアの内側に開放空間がない。図２に示すように、導電性ビアが中実になる前に金属堆積プロセスを停止することにより、導電性ビア６０ａを形成することができ、それにより、導電性ビアの内側に内部空間２７が生成される。導電性ビア６０又は６０ａの形成後、半導体素子２０の裏面２２から支持ウェハ１４が除去される。

最後に、単一ウェハ（図示せず）の上に複数の超小型電子ユニット１０又は１０ａが合わせて形成される場合、のこ引き又は他のダイシング法によりダイシングレーンに沿って超小型電子ユニットを互いにから切り離すことによって、個別の超小型電子ユニットを形成することができる。デバイスウェハを個々のユニットに切断する種々の例示的なプロセスは、引用することにより本明細書の一部をなすものとする本願と同一の譲受人が所有する米国仮特許出願第６０／７６１，１７１号及び同第６０／７７５，０８６号に記載されており、それらのうちのいずれかを用いて、個々の超小型電子ユニットを形成するようにデバイスウェハを切断することができる。

図４は、代替的な導電性相互接続構成を有する図１のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｂは、上述した超小型電子ユニット１０に類似しているが、導電性相互接続が、誘電体層によって占有されない開口部の内側の空間を充填するのではなく、導電性相互接続８０ｂは、開口部３０内に誘電体層７０の上の金属層として堆積する。導電性相互接続８０ｂは、内面３１及び開口部３０の下面３２の輪郭に対してコンフォーマルであるが、導電性相互接続は、誘電体層７０によって内面３１及び下面３２から分離されている。

導電性相互接続８０ｂの内側に内部空間２８が生成され、内部空間２８は、外部デバイスに相互接続するために裏面２２において露出している、はんだ等の導体塊２９で充填される。導電性相互接続８０ｂは、開口部３０から裏面２２上に延出しているコンタクト面９０ｂを含むことができ、コンタクト面は、外部デバイスと電気的に接続するためのコンタクトとしての役割を果たすことができる。

特定の実施形態では、導電性相互接続８０ｂは、開口部３０の内部に位置する誘電体層７０の外面７２全体をコーティングすることができる。代替的に、導電性相互接続８０ｂは、開口部３０の内部に位置する誘電体層７０の外面７２の一部分（例えば半分）をコーティングすることができる。

導体塊２９は、比較的に溶融温度が低い可溶金属、例えば、はんだ、錫、又は複数の金属を含む共融混合物を含みうる。代替的に、導体塊２９は、湿潤性金属、例えば銅、又ははんだ若しくは別の可溶金属よりも溶融温度の高い他の貴金属若しくは非貴金属を含みうる。このような湿潤性金属を、対応する特徴、例えば回路パネル等の相互接続素子の可溶金属の特徴と接合して、超小型電子ユニット１０ｂをこのような相互接続素子に外部で相互接続することができる。特定の実施形態では、導体塊２９は、媒体内に散在する導電性材料、例えば導電性ペースト、例えば金属充填ペースト、はんだ充填ペースト、又は等方性導電性接着剤若しくは異方性導電性接着剤を含みうる。

図５は、代替的な導電性相互接続構成を有する図４のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｃは、上述した超小型電子ユニット１０ｂに類似しているが、導電性相互接続の内側にある内部空間が導体塊で充填されるのではなく、内部空間２８は誘電体領域７５で充填されている。また、導電性ビアが、誘電体層２５によって占有されていない孔４０の内側の空間を完全に充填するのではなく、超小型電子ユニット１０ｃは、図２に示す内部空間２７を有する導電性ビア６０ａを有している。

誘電体領域７５は、導電性相互接続８０ｂに対して優れた誘電体絶縁を提供することができる。誘電体領域７５を、コンプライアント（compliant：適合的）とし、その弾性係数及び厚さを、その係数及び厚さの積がコンプライアンシ（compliancy：適合性）を提供するように十分低くかつ厚くすることができる。

図５に示すように、誘電体領域７５は、導電性相互接続８０ｂ又は誘電体層７０によって占有されていない開口部３０の残りの部分を充填することができ、それにより、外面７６が、半導体素子２０の裏面２２によって画定される平面の上方に延在するが、その平面に対して平行である。外面７６はまた、誘電体層７０の外面７２によって画定される平面の上方にも位置し、外面７６は、導電性相互接続８０ｂのコンタクト面９０ｂによって画定される平面の下方に位置する。特定の実施形態では、誘電体領域７５の外面７６を、裏面２２及び外面７２によって画定される平面に又はその下方に配置することができ、外面を、コンタクト面９０ｂによって画定される平面に又はその上方に配置することができる。

別の実施形態では、複数の導電性相互接続８０ｂを導電性ビア６０から内面３１に沿って裏面２２まで延在させることができる。例えば、４つの導電性相互接続８０ｂがあり、各導電性相互接続を、円錐台状内面３１の周囲に９０度の間隔を空けて配置し、各導電性相互接続が、裏面２２において露出し外部デバイスと電気的に接続するためのコンタクトとしての役割を果たすことができる、コンタクト面９０ｂを有することがある。各導電性相互接続８０ｂを、誘電体領域７５によって他の導電性相互接続の各々から絶縁することがある。

開口部が溝形状を有する（例えば図２０Ｃに示すような）実施形態例では、間隔を空けて配置された導電性相互接続８０ｂが、溝形状開口部の第１の側面を画定する第１の内面３１ａと、開口部の第２の側面を画定する第２の内面３１ｂとに沿って交互に延在することができ、各導電性相互接続８０ｂは、それぞれの導電性ビア６０ａから延在する。

図６は、代替的な導電性相互接続形態を有する図１のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｄは、上述した超小型電子ユニット１０に類似しているが、導電性相互接続が、誘電体層によって占有されていない開口部の内側の空間を充填するのではなく、導電性相互接続８０ｄは、開口部３０の内部に位置する誘電体領域７５ｄに形成された第１の穴７１内に堆積する。

導電性相互接続８０ｄは、開口部３０の内面３１の輪郭又は下面３２の輪郭のいずれにもコンフォーマルではない。超小型電子ユニット１０ｄは、導電性相互接続８０ｄに電気的に接続された導電性コンタクト９０ｄを更に備えている。導電性コンタクト９０ｄは、開口部３０の内面３１の上に重なることができ、内面３１若しくは下面３２又は両方の上に完全に重なることができる。

誘電体領域７５ｄは、導電性相互接続８０ｄに対して優れた誘電体絶縁を提供することができる。誘電体領域７５ｄを、コンプライアントとし、その弾性係数及び厚さを、その係数及び厚さの積がコンプライアンシを提供するように十分低くかつ厚くすることができる。特に、このようなコンプライアントな誘電体領域７５ｄにより、それに取り付けられている導電性相互接続８０ｄ及び導電性コンタクト９０ｄが、導電性コンタクトに外部荷重が加えられたときに、半導体素子２０に対して幾分か撓曲又は移動することができる。そのように、超小型電子ユニット１０ｄの導電性コンタクト９０ｄと回路パネル（図示せず）の端子との間の結合は、超小型電子ユニットと回路パネルとの間の熱膨張係数（「ＣＴＥ」）の不整合による熱歪みに対してより優れた耐性を有することができる。

図６に示すように、誘電体領域７５ｄは、導電性相互接続８０ｄ又は誘電体領域７０によって占有されていない開口部３０の残りの部分を充填することができ、それにより、外面７６ｄは、半導体素子２０の裏面２２によって画定される平面まで延在する。特定の実施形態では、誘電体領域７５ｄの外面７６ｄを、裏面２２によって画定される平面の上方又は下方に配置することができる。

第１の穴７１は、誘電体領域７５ｄに設けられている。第１の穴７１は、円錐台形状を有しており、誘電体領域７５ｄを通って導電性コンタクト９０ｄの底面９１から導電性ビア６０まで延在している。特定の実施形態では、第１の穴は、例えば円柱形状（例えば図８）か又は裏面から異なる距離の円柱形状及び円錐台形状の組合せを含む、他の形状を有することができる。図示する実施形態では、第１の穴７１の輪郭（すなわち、第１の穴７１の外面の形状）は、開口部３０の輪郭（すなわち、開口部３０の内面３１の形状）に沿っていない。

特定の実施形態では、導電性相互接続８０ｄ及び導電性ビア６０は、それらが互いに接合される箇所において種々の幅を有することができ、それにより、導電性相互接続８０ｄの外面８１は、導電性ビア６０の外面６１への遷移箇所において勾配の不連続性を有することができる。

導電性相互接続８０ｄを、プロセス条件に応じて中実又は中空で形成することができる。適切なプロセス条件の下では、内部空間を含む導電性相互接続を生成することができ、その後、その内部空間を、誘電材料又は第２の導電性材料で充填することができ、それにより、誘電体層又は第２の導電性材料は第１の穴内で導電性相互接続の上に重なる。

導電性コンタクト９０ｄを、開口部３０に位置合せすることができ、開口部によって画定される半導体素子２０の領域の内部に全体的に又は部分的に配置することができる。図６に示すように、導電性コンタクト９０ｄは、開口部３０によって画定される領域の内部に全体的に配置される。導電性コンタクト９０ｄの上方に面する面９２によって画定される平面（通常、コンタクトの上面である）は、半導体素子２０の裏面２２によって画定される平面に対して実質的に平行である。

図示するように、導電性コンタクト９０ｄは、導電性ボンドパッド、例えば薄い平坦部材の形状を有している。他の実施形態では、導電性コンタクトを、例えば導電性ポストを含む、他の任意のタイプの導電性コンタクトとすることができる。

図示するように、開口部３０は、裏面２２に沿った横方向に第１の幅を有し、導電性コンタクト９０ｄは横方向に第２の幅を有し、第１の幅は第２の幅よりも大きい。

ここで、図７Ａ〜図７Ｊを参照して、超小型電子ユニット１０ｄを製造する方法について説明する。超小型電子ユニット１０ｄは、図７Ａ〜図７Ｊでは、まず半導体素子の表面から孔を形成し、そして、半導体素子の裏面から開口部を形成するものとして示されている。超小型電子ユニット１０ｄ及び本明細書に開示する他のビア構造体のうちの任意のものを、最初に孔を形成することにより（例えば図７Ａ〜図７Ｊに示すように）、又は最初に開口部を形成することにより（例えば図３Ａ〜図３Ｆに示すように）形成することができる。

図７Ａに示すように、超小型電子ユニット１０ｄは、１つ以上の能動半導体領域２３と、半導体素子２０の表面２１に位置する１つ以上の導電性パッド５０とを有している。半導体素子２０の裏面２２に支持ウェハ（図３Ｃ〜図３Ｆに示すもの等）を一時的に取り付けることにより、表面２１の処理中に半導体素子に追加の構造的支持を提供することができる。

図７Ｂに示すように、導電性パッドの金属の一部分を除去するように、導電性パッド５０の一部分にエッチングプロセスを施すことができる。結果として、導電性パッド５０を通してその上面５１から底面５２まで延在する孔４０が形成される。図３Ｄを参照して上述したように、孔４０を、導電性パッド５０を通して形成することができる。

その後、図７Ｃに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、孔４０が、表面２１から裏面２２に向かって半導体素子２０内に延在する。図３Ｅを参照して上述したように、孔４０を半導体素子２０内に延在させることができる。

その後、図７Ｄに示すように、図３Ｆを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層２５を、半導体素子２０の表面２１上にかつ孔４０内に堆積させることができる。

その後、図７Ｅに示すように、導電性ビア６０が孔４０内に堆積して、孔の内部に位置する誘電体層２５の部分に重なり、それにより、導電性ビア６０の形状が、図１を参照して上述したように、孔の内面４１、導電性パッド５０の露出面、及び誘電体層の外面２６のそれぞれの輪郭に沿う。特定の実施形態では、導電性ビアを、図２に示す導電性ビア６０ａのように、内部に内部空間があるように形成することができる。導電性ビア６０の形成後、支持ウェハ（図７Ａ〜図７Ｅには示さず）を、半導体素子２０の裏面２２から除去することができる。

その後、図７Ｆに示すように、支持ウェハ１２が、半導体素子２０の表面２１に接着剤層１３によって一時的に取り付けられ、裏面２２の処理中に半導体素子に追加の構造的支持が提供される。

その後、図７Ｇに示すように、表面２１と裏面２２との間の半導体素子２０の厚さを低減することができる。厚さを低減するために、裏面の研削、ラップ仕上げ若しくは研磨、又はそれらの組合せを使用することができる。このステップ中、例として、半導体素子２０の初期厚さＴ１（図７Ｆに示す）を、約７００μｍから約１３０μｍ以下の厚さＴ２（図７Ｇに示す）まで低減することができる。

その後、図７Ｈに示すように、図３Ａを参照して上述したように、裏面２２から孔４０まで下方に延在する開口部３０を形成することができる。孔に位置合せされる導電性ビア６０の部分を露出させるために、開口部３０の内部に露出している誘電体層２５の部分に、エッチングプロセスを施すことができる。

その後、図７Ｉに示すように、開口部３０の内側に誘電体領域７５ｄを形成することができる。任意選択的に、誘電体領域７５ｄを、その領域の露出した外面７６ｄが半導体素子の裏面２２又は裏面をコーティングする誘電体層の露出面と同一平面状又は実質的に同一平面状であるように、形成することができる。例えば、開口部３０に、例えば分配プロセス又はステンシル印刷プロセスによって自己平坦化誘電材料を堆積させることができる。別の例では、誘電体領域７５ｄを形成した後に、半導体素子２０の裏面２２に、研削プロセス、ラップ仕上げプロセス又は研磨プロセスを施すことにより、誘電体領域の外面７６ｄを裏面２２に対して平坦化することができる。

その後、図７Ｊに示すように、誘電体領域７５ｄを通って誘電体領域の外面７６ｄと導電性ビア６０との間に延在する、第１の穴７１が形成される。第１の穴７１を、例えばレーザアブレーション又は他の任意の適切な方法を介して形成することができる。導電性相互接続８０ｄを、第１の穴７１の内部に形成することができる。導電性相互接続８０ｄを、導電性ビア６０に電気的に接続し、誘電体領域７５ｄによって半導体素子２０から絶縁することができる。そして、導電性コンタクト９０ｄを形成することができる。導電性コンタクト９０ｄは、外部デバイスと相互接続するために誘電体領域７５ｄの外面７６ｄにおいて露出している。導電性コンタクト９０ｄは、その底面９１において導電性相互接続８０ｄに電気的に接続されている。幾つかの実施形態では、導電性相互接続８０ｄ及び導電性コンタクト９０ｄを、単一の無電解堆積ステップ中に形成することができる。他の実施形態では、導電性相互接続８０ｄ及び導電性コンタクト９０ｄを、別個の無電解堆積ステップによって形成することができる。導電性相互接続８０ｄ及び導電性コンタクト９０ｄの形成後、半導体素子２０の表面２１から支持ウェハを除去することができる。

最後に、単一ウェハ（図示せず）の上に複数の超小型電子ユニット１０ｄが合わせて形成される場合、超小型電子ユニットを、のこ引き又は他のダイシング方法によってダイシングレーンに沿って互いから切り離すことにより、個別の超小型ユニットを形成することができる。

図８は、代替的な導電性相互接続構成を有する図６のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｅは、上述した超小型電子ユニット１０ｄに類似しているが、導電性相互接続が円錐台形状を有するのではなく、導電性相互接続８０ｅは円柱形状を有している。

図９は、代替的な導電性ビア構成を有する図８のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｆは、上述した超小型電子ユニット１０ｅに類似しているが、導電性ビアが、誘電体層によって占有されていない孔の内側の空間を完全に充填するのではなく、導電性ビア６０ｆは、誘電体層２５の上に金属層として堆積し、それにより、導電性ビア６０ｆの内側に内部空間２７が形成される。図９に示すように、導電性コンタクト９０ｆ（又は本明細書に開示する導電性コンタクトのうちの任意のもの）の縁９８は、半導体素子２０の裏面２２の上に重なることができ、又は導電性コンタクト（又は本明細書に開示する導電性コンタクトのうちの任意のもの）の縁９９は、開口部３０の上に重なることができる。一実施形態（例えば図８に示すような）では、導電性コンタクト全体が開口部３０の上に重なることができる。

図１０は、図８に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ１００は、互いに電気的に接続された複数の超小型電子ユニット１０ｅを有している。図１０は、図８に示すような複数の超小型電子ユニット１０ｅを含むが、本明細書に開示する超小型電子ユニットのうちの任意のものを積層して積層アセンブリを形成することができる。図１０は積層された複数の超小型電子ユニット１０ｅを示すが、特定の実施形態では、積層アセンブリ１００（又は本明細書に開示する積層アセンブリのうちの任意もの）を、積層された複数の半導体ウェハの一部分とすることができ、各ウェハは、複数の横方向に隣接する超小型電子ユニット１０ｅを含む。このような積層ウェハアセンブリは、複数の積層アセンブリ１００を含むことができ、積層アセンブリ１００を、互いから、それらの間に延在するダイシングレーンによって分離することができる。積層アセンブリ１００を、例えばレーザによってダイシングレーンに沿って切断することにより、互いから分離することができる。

各超小型電子ユニット１０ｅに表面導電性パッド５０及び裏面導電性コンタクト９０ｅを設けることにより、幾つかの超小型電子ユニットを上下に積層して、超小型電子ユニットの積層アセンブリ１００を形成することができる。このような構成では、表面導電性パッド５０は、裏面導電性コンタクト９０ｅと位置合せされる。積層アセンブリにおける超小型電子ユニットのそれぞれの隣接するものの間の接続は、導体塊１０２を介している。表面２１の誘電体層２５と、誘電体層と裏面２２との間に延在する誘電体領域１０４とは、相互接続が設けられる場所を除き、積層アセンブリ１００における隣接する超小型電子ユニット１０ｅの間に電気的絶縁を提供する。

図１１は、代替的な導電性相互接続構成を有する図５のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｇは、上述した超小型電子ユニット１０ｃに類似しているが、導電性相互接続が露出した外面を有する誘電体領域で充填されるのではなく、超小型電子ユニット１０ｇは、導電性相互接続によって包囲される誘電体領域７５ｇで充填される導電性相互接続８０ｇと、外部デバイスと接続するために裏面２２ｇにおいて露出している導電性コンタクト９０ｇとを有している。また、超小型電子ユニット１０ｇは、内部空間を有する導電性ビアを有するのではなく、図１に示すように孔４０の内側の空間を完全に充填する導電性ビア６０を有している。加えて、開口部３０ｇは、裏面２２から下面３２まで超小型電子ユニット２０ｇ内に貫入するに従い変化する勾配を有する、内面３１を有している。

図１２は、代替的な導電性ビア構成を有する図１１のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｈは、上述した超小型電子ユニット１０ｇに類似しているが、導電性ビアが、誘電体層２５によって占有されていない孔４０の内側の空間を完全に充填するのではなく、超小型電子ユニット１０ｈは、図２に示すように、内部空間２７を含む導電性ビア６０ａを有している。

ここで、図１３Ａ〜図１３Ｃを参照して、超小型電子ユニット１０ｇを製造する方法について説明する。超小型電子ユニット１０ｇは、図１３Ａ〜図１３Ｃでは、図７Ａ〜図７Ｊに示す方法と同様に、まず半導体素子の表面から孔を形成し、その後、半導体素子の裏面から開口部を形成するものとして示されている。

図１３Ａに示す製造の段階の前に、超小型電子ユニット１０ｇに、図７Ａ〜図７Ｇに示すものと同じ製造の段階を施すことができる。その後、図１３Ａに示すように、図７Ｈを参照して上述したように、裏面２２ｇから孔４０まで下方に延在する開口部３０ｇを形成することができる。孔と位置合せされる導電性ビア６０の部分を露出させるように、開口部３０ｇの内部に露出している誘電体層２５の部分に対してエッチングプロセスを施すことができる。

その後、図１３Ｂに示すように、フォトレジスト等の光画像形成可能層又は誘電体層７０ｇを、図３Ａを参照して上述したように、半導体素子２０ｇの裏面２２ｇの上にかつ開口部３０ｇ内に堆積させることができる。

その後、図１３Ｃに示すように、導電性相互接続８０ｇは、開口部３０ｇの内部の誘電体層７０ｇの上に金属層として堆積し、それにより、導電性相互接続の内側に内部空間８５が生成される。図３Ｂを参照して説明したように、例示的な方法は、誘電体層７０ｇの外面７２ｇの上への主金属のスパッタリング、めっき又は機械的体積のうちの１つ以上のものにより、金属層を堆積させることを含む。

そして、図７Ｉを参照して説明したように、内部空間８５を、誘電体領域７５ｇによって充填することができる。任意選択的に、誘電体領域７５ｇを、その領域の露出した外面が、半導体素子の裏面２２ｇ又は誘電体層７０ｇの露出面７２ｇと同一平面状又は実質的に同一平面状であるように形成することができる。

そして、導電性コンタクト９０ｇを形成することができる。導電性コンタクト９０ｇは、外部デバイスと相互接続するために誘電体領域７５ｇの外面において露出している。導電性コンタクト９０ｇは、その底面９１ｇにおいて導電性相互接続８０ｇの上縁に電気的に接続されている。導電性相互接続８０ｇ及び導電性コンタクト９０ｇの形成の後、支持ウェハ１２を、半導体素子２０ｇの表面２１ｇから除去することができる。

図１４は、代替的な導電性相互接続形態を有する図５のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｉは、上述した超小型電子ユニット１０ｃに類似しているが、導電性相互接続が、開口部内に位置する誘電体層の外面全体をコーティングするのではなく、超小型電子ユニット１０ｉは、開口部３０の内部に位置している誘電体層７０の外面７２の一部分のみをコーティングするトレースの形状を有する導電性相互接続８０ｉを有している。また、導電性コンタクト９０ｉは、開口部３０の上に重ならない半導体素子２０の裏面２２をコーティングする誘電体層７０の外面７２の部分に沿って延在するトレースの形状を有している。また、内部空間を有する導電性ビアを有するのではなく、超小型電子ユニット１０ｉは、図１に示すように孔４０の内側の空間を完全に充填する導電性ビア６０を有している。

ここで、図１５Ａ〜図１５Ｉを参照して、超小型電子ユニット１０ｉを製造する方法について説明する。超小型電子ユニット１０ｉは、図１５Ａ〜図１５Ｉでは、図７Ａ〜図７Ｊに示す方法と同様に、まず半導体素子の表面から孔を形成し、そして、半導体素子の裏面から開口部を形成するものとして示されている。

図１５Ａ〜図１５Ｇに示すように、超小型電子ユニット１０ｉに対して、図７Ａ〜図７Ｇに示すものと同じ製造の段階を施すことができるが、図１５Ａ及び図１５Ｂに示す段階中に形成される孔４０は、半導体素子２０の裏面２２に、開口部３０の上に重ならない（すなわち、開口部３０から横方向にずれている）トレース状の導電性コンタクト９０ｉの形成を可能にするために十分な空間を残すように形成される。

その後、図１５Ｈに示すように、図７Ｈを参照して上述したように、裏面２２から孔４０まで下方に延在する開口部３０を形成することができる。そして、図１３Ｂを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層７０を、半導体素子２０の裏面２２の上にかつ開口部３０内に堆積させることができる。

その後、図１５Ｉに示すように、孔に位置合せされる導電性ビア６０の部分を露出させるように、孔４０の上に重なる誘電体層７０の部分と開口部３０の内部に露出している誘電体層２５の部分とに、エッチングプロセスを施すことができる。

そして、トレース状導電性相互接続８０ｉ及びトレース状導電性コンタクト９０ｉを、それぞれ、開口部３０の内部の誘電体層７０の上の金属層として（導電性相互接続）、かつ裏面２２に沿って延在するものとして（導電性コンタクト）堆積させることができる。導電性相互接続８０ｉ及び導電性コンタクト９０ｉを形成する例示的な方法を、レーザによって表面を選択的に処理する等の非リソグラフィ技法とすることができる。導電性コンタクト９０ｉは、外部デバイスと相互接続するために誘電体層７０の外面７２において露出している。導電性コンタクト９０ｉは、導電性パッド５０から横方向にずれている（すなわち、上に垂直に重ならない）。

その後、再び図１４を参照すると、図７Ｉを参照して説明したように、導電性相互接続８０ｉによって占有されない開口部３０内の残りの空間を、誘電体領域７５ｉによって充填することができる。任意選択的に、誘電体領域７５ｉを、その領域の露出した外面７６ｉが誘電体層７０ｉの露出面７２ｉと同一平面状又は実質的に同一平面状であるように形成することができる。誘電体領域７５ｉの形成後、支持ウェハ１２を、半導体素子２０の表面２１から除去することができる。

図１６は、図１４に示すようにビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ１１０は、互いに電気的に接続された複数の超小型電子ユニット１０ｉを有している。

図１０と同様に、幾つかの超小型電子ユニット１０ｉを上下に積層させて、超小型電子ユニットの積層アセンブリ１１０を形成することができる。特定の超小型電子ユニット１０ｉでは、導電性コンタクト９０ｉは導電性パッド５０の上に垂直に重ならないため、超小型電子ユニットの各隣接する対は、それぞれの開口部３０及び孔４０が、上方の超小型電子ユニットの導電性パッド５０が下方の超小型電子ユニットの導電性コンタクト９０ｉの上に重なるようにずれて、配置される。

このような構成では、図１０と同様に、積層アセンブリにおける超小型電子ユニットのそれぞれの隣接するものの間の接続は、導体塊１１２を介している。表面２１の誘電体層２５と、誘電体層と裏面２２との間に延在する誘電体領域１１４とは、相互接続が設けられる場所を除いて、積層アセンブリ１１０において隣接する超小型電子ユニット１０ｉの間に電気的絶縁を提供する。

図１７は、代替的な導電性ビア形態を有する図８のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｊは、上述した超小型電子ユニット１０ｅに類似しているが、導電性ビアが、孔の内部に位置する誘電体に対してコンフォーマルであるのではなく、超小型電子ユニット１０ｊは、孔４０の内部に位置する誘電体領域６５内に延在しかつそれに対して非コンフォーマルな導電性相互接続７８の導電性ビア部６０ｊを有している。

超小型電子ユニット１０ｊは、導電性パッド５０ｊと導電性コンタクト９０ｊとの間に延在する単一の単体導電性相互接続７８を備えている。導電性相互接続７８は、導電性コンタクト９０ｊから開口部３０を通って延在する導電性相互接続部８０ｊと、導電性相互接続部から孔４０を通って導電性パッド５０ｊまで延在する導電性ビア部６０ｊとを有している。導電性相互接続７８は、誘電体領域７５ｊ及び６５を通って延在する穴７１ｊを通って延在している。穴７１ｊ及び導電性相互接続７８は、開口部３０又は孔４０のいずれの輪郭にも沿っていない。

図１７に示すように、誘電体領域７５ｊは、導電性相互接続部８０ｊによって占有されない開口部３０の残りの部分を充填することができ、それにより、外面７６ｊは、半導体素子２０の裏面２２によって画定される平面の上方に延在するが、その平面に対して平行である。誘電体領域６５は、導電性ビア部６０ｊによって占有されない開口部４０の残りの部分を充填することができる。

特定の実施形態（図示せず）では、超小型電子ユニット１０ｊは、開口部３０の残りの部分を充填する単一の単体誘電体領域と、導電性相互接続７８によって占有されない孔４０とを有することができる。代替的に、このような単一の誘電体領域は、材料の２つ以上の層を含みうる。

図１７に示す実施形態では、誘電体領域７５ｊの厚さ及びその弾性係数の積によって提供されるコンプライアンシの程度を、超小型電子ユニット１０ｊと超小型電子ユニットが導電性コンタクトを介して取り付けられる基板との間の熱膨張の不整合による、導電性コンタクト９０ｊに加えられる応力を補償するのに十分とすることができる。誘電体領域の露出した外面７６ｊとこのような回路パネルとの間にアンダーフィル（図示せず）を設けて、ＣＴＥ不整合による熱応力に対する耐性を向上させることができる。

ここで、図１８Ａ〜図１８Ｇを参照して、超小型電子ユニット１０ｊを製造する方法について説明する。図１８Ａに示すように、図３Ａに関して上述したものに類似する方法で、半導体素子２０の裏面２２から表面２１に向かって下方に延在する開口部３０を形成することができる。支持ウェハ１２が半導体素子２０の表面２１に接着剤層１３によって一時的に取り付けられることにより、裏面２２の処理中に半導体素子に追加の構造的支持が提供される。

その後、図１８Ｂに示すように、図７Ｉを参照して上したものと同様の方法で、開口部３０の内側に誘電体領域７５ｊを形成することができる。任意選択的に、誘電体領域７５ｊを、その領域の露出した外面７６ｊが半導体素子２０の裏面２２と同一平面状又は実質的に同一平面状であるように形成することができる。

その後、図１８Ｃ〜図１８Ｅに示すように、超小型電子ユニット１０ｊに対して、図３Ｃ〜図３Ｅに示すものと同じ製造の段階を施すことにより、導電性パッド５０を通り半導体素子２０内に延在する孔４０を形成することができる。図３Ｄ及び図３Ｅを参照して上述したように、図１８Ｄ及び図１８Ｅに示すプロセスステップを結合して単一プロセスステップにすることができ、それにより、レーザによりこのような単一ステップで孔４０を形成することができる。

その後、図１８Ｆに示すように、図７Ｉを参照して上述したものと同様の方法で、孔４０の内側に誘電体領域６５を形成することができる。誘電体領域６５は、半導体素子２０内を延在して、孔４０の内部に露出している誘電体領域７５ｊの一部分と接することができる。任意選択的に、誘電体領域６５を、その領域の露出した外面６６が、導電性パッド５０の上面５１と同一平面状又は実質的に同一平面状であるように形成することができる。特定の実施形態（図示せず）では、誘電体領域６５を、図１に示す誘電体層２５が孔から導電性パッドの上面上に延出する方法と同様に、孔４０から導電性パッド５０の上面５１上に延出することができる。

その後、図１８Ｇに示すように、例えばレーザアブレーション又は機械的ドリル加工を介して、外面７６ｊから誘電体領域７５ｊ及び６５を通って外面６６まで延在する単一の穴７１ｊが生成される。特定の実施形態では、孔４０及び穴７１ｊを、レーザを用いて単一プロセスステップで形成することができ、それにより図１８Ｄ、図１８Ｅ及び図１８Ｇに示すプロセスステップが結合される。このような実施形態では、誘電体領域６５等の孔４０の露出した内面４１をコーティングする誘電体層又は領域を、孔４０及び穴７１ｊの形成の後に形成することができる（例えば図１８Ｆに示すように）。

その後、再び図１７を参照すると、銅又は金等の導電性金属で穴７１の内面をめっきすることにより、導電性相互接続７８が生成される。図６に示す導電性相互接続８０ｄと同様に、導電性相互接続７８は、中実とすることができ、又は開放したままであるか若しくは誘電材料で充填される内部空間を有することができる。好ましくは、導電性相互接続７８は、穴７１の内面とともに、導電性パッド５０の上面５１の上にめっきされ、その結果、金属の少なくとも２つの層を有するより厚い導電性パッド５０ｊがもたらされる。

そして、導電性コンタクト９０ｊを形成することができる。導電性コンタクト９０ｊは、外部デバイスと相互接続するために誘電体領域７５ｊの外面７６ｊにおいて露出している。幾つかの実施形態では、導電性相互接続７８及び導電性コンタクト９０ｊを、単一の無電解堆積ステップ中に形成することができる。他の実施形態では、導電性相互接続７８及び導電性コンタクト９０ｊを、別個の無電解堆積ステップによって形成することができる。導電性相互接続７８及び導電性コンタクト９０ｊの形成後、支持ウェハを、半導体素子２０の表面２１から除去することができる。

図１９は、単一の開口部まで延在している複数の孔を有する別の実施形態によるビア構造体を示す断面図である。図１９に示すように、超小型電子ユニット２１０は半導体素子２２０を備え、半導体素子２２０は、裏面２２２から部分的に半導体素子２２０を通って裏面から離れている表面２２１に向かって延在する開口部２３０を有している。半導体素子２２０はまた、表面２２１において露出しているそれぞれの導電性パッド２５０を通って延在する複数の孔２４０も有しており、孔２４０の各々は、表面と裏面２２２との間の位置において単一の開口部２３０と交わっている。それぞれの導電性ビア２６０は、各孔２４０の内部に延在しており、それぞれの導電性相互接続２８０は、開口部２３０の内部の各導電性ビアから、外部デバイスと電気的に接続するために裏面２２２において露出しているそれぞれの導電性コンタクト２９０まで延在している。

図１９に示すように、各導電性ビア２６０は、半導体素子２２０を導電性ビアから電気的に絶縁する誘電体層２６７の内側のそれぞれの孔２４０内部の体積の全てを充填することができる。導電性相互接続２８０は、内面２３１に対してコンフォーマルである誘電体層２７０の外面２７２と開口部２３０の下面２３２とに沿って延在し、それにより、導電性相互接続は開口部の輪郭に対してコンフォーマルである。

半導体素子２２０は、表面２２１と導電性パッド２５０との間に位置する誘電体層２２４（例えばパッシベーション層）を更に含みうる。誘電体領域２７５が、導電性相互接続２８０又は誘電体層２７０によって占有されていない開口部２３０の残りの部分を充填することができ、それにより、外面２７６が、半導体素子２２０の裏面２２２によって画定される平面の上方に延在するがその平面に対して平行である。

超小型電子素子２１０は、単一の開口部３０まで延在する孔４０の様々な組合せを有することができる。例えば、図２０Ａは、図１９に示す超小型電子ユニット２１０の１つのあり得る上から見た平面図とすることができる超小型電子ユニット２１０ａを示す。図２０Ａに示すように、超小型電子素子２１０ａは、実質的に円形の上面図形状を有する単一の開口部２３０まで延在する４つの孔２４０を有している。各孔２４０は、対応する正方形状の導電性パッド２５０の角を通って開口部２３０まで延在している。

図２０Ｂは、図１９に示す超小型電子ユニット２１０の別のあり得る上から見た平面図とすることができる超小型電子ユニット２１０ｂを示す。図２０Ｂに示すように、超小型電子素子２１０ｂは、実質的に楕円形の上面図形状を有する単一の開口部２３０まで延在する２つの孔２４０を有している。各孔２４０は、対応する正方形状の導電性パッド２５０の側面を通って開口部２３０まで延在している。

図２０Ｃは、図１９に示す超小型電子ユニット２１０に含まれる半導体素子２２０のあり得る斜視図とすることができる半導体素子２２０ｃを示す。半導体素子２２０ｃは、半導体素子の厚さに対して垂直な複数の横方向に延在している溝形状を有する単一の開口部２３０まで延在する複数の孔２４０を有している。孔２４０の列が、溝状開口部２３０によって画定される各横方向に沿って延在している。特定の実施形態では、開口部２３０は、半導体素子２２０の表面に沿った第１の方向に延在する長さと、上記第１の方向に対して横切る第２の横方向に延在する幅とを有することができ、長さは幅よりも大きい。

ここで、図２１Ａ〜図２１Ｄを参照して、図１９に示す超小型電子ユニット２１０を製造する方法について説明する。超小型電子ユニット２１０は、図２１Ａ〜図２１Ｄでは、図３Ａ〜図３Ｆに示す方法と同様に、まず半導体素子の表面から開口部を形成し、その後、半導体素子の裏面から孔を形成するものとして示されている。

図２１Ａに示す製造の段階の前に、超小型電子ユニット２１０に対して、図１３Ａ〜図１３Ｃに示すものと同様の製造の段階を施すことができ、そこでは、（ｉ）半導体素子の表面から延在する開口部が形成され、（ｉｉ）開口部の内面がコンフォーマル誘電体層でコーティングされ、（ｉｉｉ）誘電体層の外面上にコンフォーマル導電性相互接続がめっきされ、（ｉｖ）誘電体領域が、誘電体層又は導電性相互接続によって占有されていない開口部の残りの部分内に充填され、（ｖ）導電性コンタクトが、誘電体領域の外面上にめっきされ、（ｖｉ）半導体素子の表面がコンフォーマル誘電体層によってコーティングされる。

図２１Ａに示すように、超小型電子ユニット２１０は２つの導電性相互接続２８０を有しており、各導電性相互接続は、それぞれの導電性コンタクト２９０から開口部２３０の下面２３２まで延在しており、それにより、各導電性相互接続２８０の下端２８３がそれぞれの導電性パッド２５０の一部分の上に重なる。半導体素子２２０の表面２２１の上と各導電性パッド２５０の上面２５１の上とに、誘電体層２２５が堆積している。

その後、図２１Ｂに示すように、誘電体層２２５の一部分にエッチングプロセスを施すことができ、表面２２１上の、後に堆積する表面導電性ビア２６０の部分を電気的に絶縁したい場所において誘電体層の残りの部分が残される。図示するように、各導電性パッド２５０の上面２５１の一部分は、誘電体層２２５によってコーティングされたままである。特定の実施形態では、各導電性パッド２５０の上面２５１全体を、誘電体層２２５において生成された開口部の内部に露出させることができる。

その後、図２１Ｃに示すように、導電性パッドの金属の一部分を除去するように、各導電性パッド２５０の一部分にエッチングプロセスを施すことができる。結果として、各導電性パッド２５０を通してその上面２５１から底面２５２まで延在する孔２４０が形成される。図３Ｄを参照して上述したように、それぞれの導電性パッド２５０を通して各孔２４０を形成することができる。

その後、図２１Ｄに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、孔２４０が表面２２１から裏面２２２に向かって半導体素子２２０内に延在し、それにより、それぞれの導電性相互接続２８０の下端２８３が露出する。図３Ｅを参照して上述したように、孔２４０を半導体素子２２０内に延在させることができる。そして、図３Ｆを参照して上述したように、各それぞれの孔２４０の内面２４１の上に誘電体層２６７を堆積させることができる。図２１Ｄに示すように、誘電体層２６７は、各孔２４０において露出している誘電体層２７０と、パッシベーション層２２４との間に延在している。特定の実施形態では、誘電体層２６７は、導電性パッド２５０を通って完全に延在することができ、孔２４０の内部に露出している導電性パッドの内面２５３と接触し、誘電体層２６７は、孔から延出して、導電性パッドの上面２５１と接触することができる。

その後、再び図１９を参照すると、誘電体層２６７及び２２５の上に重なるそれぞれの孔２４０内に、例えばブランケット堆積によって導電性ビア２６０を堆積させることができ、それにより、各導電性ビア２６０の形状は、孔の内面２４１、導電性パッド２５０の露出面、及び誘電体層２２５の外面２２６のそれぞれの輪郭に沿う。各導電性ビア２６０は、それぞれの導電性相互接続２８０の露出した下端２８３から、上面２５１及び導電性パッド２５０の内面２５３（図２１Ｄに示す）の露出面まで延在している。

図２２は、代替的な導電性パッド及び導電性ビア構造を有する図１４のビア構造体の変形形態を示す断面図である。超小型電子ユニット１０ｋは、図１４を参照して上述した超小型電子ユニット１０ｉに類似しているが、孔が、少なくとも部分的に開口部の上に重なる導電性パッドを通して貫通するのではなく、孔４０ｋ及び開口部３０ｋは、導電性パッド５０ｋから横方向にずれている位置において生成される。導電性トレース６８が、導電性素子２０ｋの表面２１に沿って延在し、導電性ビア６０ｋを導電性パッド５０ｋに電気的に接続する。また、中実の導電性ビアを有するのではなく、超小型電子ユニット１０ｋは、図２に示すもののような内部空間を有する導電性ビア６０ｋを有している。

ここで、図２３Ａ〜図２３Ｊを参照して、超小型電子ユニット１０ｋを製造する方法について説明する。超小型電子ユニット１０ｋは、図２３Ａ〜図２３Ｊでは、図１５Ａ〜図１５Ｉに示す方法と同様に、まず半導体素子の表面から孔を形成し、そして、半導体素子の裏面から開口部を形成するものとして示されている。

図２３Ａに示すように、超小型電子ユニット１０ｋは、半導体素子２０ｋの表面２１に位置する１つ以上の導電性パッド５０ｋを有している。支持ウェハ（図３Ｃ〜図３Ｆに示すもの等）を、半導体素子２０ｋの裏面２２に一時的に取り付けて、表面２１の処理中に半導体素子に追加の構造的支持を提供することができる。

その後、図２３Ｂに示すように、パッシベーション層２４の一部分を、孔４０ｋを形成することが望まれる位置において除去することができ、その位置は、導電性パッド５０ｋから横方向にずれている。

その後、図２３Ｃに示すように、半導体材料、例えばシリコンを選択的にエッチングするように、別のエッチングプロセスを行うことができ、それにより、表面２１から裏面２２に向かって半導体素子２０ｋ内に孔４０ｋが形成される。孔４０ｋは、導電性パッド５０ｋから横方向にずれている位置に形成される。図３Ｅを参照して上述したように、孔４０ｋを半導体素子２０内にエッチングすることができる。

その後、図２３Ｄに示すように、図３Ｆを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層２５ｋを、半導体素子２０の表面２１上にかつ孔４０ｋ内に堆積させることができる。

その後、図２３Ｅに示すように、導電性ビア６０ｋが孔４０ｋ内に堆積して、孔の内部に位置する誘電体層２５ｋの部分の上に重なり、それにより、導電性ビア６０ｋの形状が、孔の内面４１ｋのそれぞれの輪郭に沿う。導電性ビア６０ｋを、図２に示す導電性ビア６０ａと同様に、内部に内部空間を有するように形成することができる。導電性コンタクト６８を、表面２１に沿って導電性ビア６０ｋと導電性パッド５０ｋとの間に延在するように形成することができる。特定の実施形態では、導電性ビア６０ｋ及び導電性トレース６８を、単一の無電解堆積ステップ中に形成することができる。

その後、図２３Ｆに示すように、フォトレジスト等の光画像形成可能層又は誘電体層１２４を、半導体素子２０ｋの表面２１上に、かつ導電性ビア６０ｋ、導電性トレース６８及び／又は導電性パッド５０ｋの一部分の上に堆積させ、例えば、図２４に示すもののような積層アセンブリにおいて、隣接する超小型電子ユニット１０ｋの間に電気的絶縁を提供することができる。誘電体層１２４の形成の後、支持ウェハ（使用する場合）を半導体素子２０の表面２１から除去することができる。

その後、図２３Ｇに示すように、支持ウェハ１２が半導体素子２０ｋの表面２１に、接着剤層１３によって一時的に取り付けられて、裏面２２の処理中に半導体素子に対して追加の構造的支持が提供される。

その後、図２３Ｈに示すように、表面２１と裏面２２との間の半導体素子２０ｋの厚さを、図７Ｅ及び図７Ｇを参照して説明したように低減することができる。このステップ中、例として、半導体素子２０ｋの初期厚さＴ３（図２３Ｇに示す）を、厚さＴ４（図２３Ｈに示す）まで低減することができる。

その後、図２３Ｉに示すように、図７Ｈを参照して上述したように、裏面２２から孔４０ｋまで下方に延在する開口部３０ｋを形成することができる。そして、図１３Ｂを参照して上述したように、フォトレジスト等の光画像形成可能層又は誘電体層７０ｋを、半導体素子２０ｋの裏面２２上にかつ開口部３０ｋ内に堆積させることができる。

その後、図２３Ｊに示すように、孔と位置合せされる導電性ビア６０ｋの部分を露出させるように、孔４０ｋの上に重なる誘電体層７０ｋの部分と開口部３０ｋの内部に露出している誘電体層２５ｋの部分とに、エッチングプロセスを施すことができる。

そして、図１５Ｉを参照して上述したように、トレース状導電性相互接続８０ｋ及びトレース状導電性コンタクト９０ｋを、それぞれ、開口部３０ｋの内部の誘電体層７０ｋ上に金属層として（導電性相互接続）、かつ裏面２２に沿って延在するものとして（導電性コンタクト）、堆積させることができる。導電性コンタクト９０ｋは、外部デバイスと、又は積層アセンブリの別の超小型電子ユニット１０ｋと相互接続するために、誘電体層７０ｋの外面７２において露出している。導電性コンタクト９０ｋは、開口部３０ｋ及び孔４０ｋから横方向にずれているが、導電性コンタクトは、導電性パッド５０ｋと垂直に位置合せされている（すなわち上に重なっている）。

その後、再び図２２を参照すると、図７Ｉを参照して説明したように、導電性相互接続８０ｋ又は誘電体層７０ｋによって占有されていない開口部３０ｋの内部の残りの空間を、誘電体領域７５ｋによって充填することができる。誘電体領域７５ｋの形成後、支持ウェハ１２を、半導体素子２０ｋの表面２１から除去することができる。

図２４は、図２２に示すようなビア構造体を有する複数のパッケージ化されたチップを含む積層アセンブリを示す断面図である。図示する実施形態では、積層アセンブリ１２０は、互いに電気的に接続されている複数の超小型電子ユニット１０ｋを有している。

図１６と同様に、幾つかの超小型電子ユニット１０ｋを上下に積層して、超小型電子ユニットの積層アセンブリ１２０を形成することができる。特定の超小型電子ユニット１０ｋでは、導電性コンタクト９０ｋが導電性パッド５０ｋの上に垂直に重なっているため、超小型電子ユニットの各隣接する対を、上方の超小型電子ユニットの導電性パッド５０ｋが下方の超小型電子ユニットの導電性コンタクト９０ｋの上に重なるようにそれぞれの開口部３０ｋ及び孔４０ｋが垂直に位置合せされて、位置決めすることができる。

このような構成では、図１６と同様に、積層アセンブリにおける超小型電子ユニットのそれぞれの隣接するものの間の接続は、導体塊１２２を介している。表面２１における誘電体層１２４及び裏面２２における誘電体領域７５ｋは、相互接続が提供される場所を除き、積層アセンブリ１２０における隣接する超小型電子ユニット１０ｋの間に電気的絶縁を提供する。上方の超小型電子ユニット１０ｋの表面２１と下方の超小型電子ユニットの下面２２との間に位置する接着剤層１２６が、隣接する超小型電子ユニット１０ｋを合わせて結合することができる。

半導体素子においてビア構造体を形成する本明細書に開示した方法を、単一半導体チップ等の超小型電子基板に適用することができるか、又は、同時に処理するために固定具に若しくはキャリアに規定された間隔で保持することができる複数の個々の半導体チップに、同時に適用することができる。代替的に、本明細書に開示した方法を、ウェハレベル、パネルレベル又はストリップレベルのスケールで、複数の半導体チップに関して同時に上述したような処理を行うように、超小型電子基板、又はウェハ若しくはウェハの一部分の形態で合わせて取り付けられる複数の半導体チップを含む素子に適用することができる。

上述した構造体は、並外れた３次元の相互接続機能を提供する。これらの機能を任意のタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることがある。すなわち、（ｉ）プロセッサ及びプロセッサと使用されるメモリ、（ｉｉ）同じタイプの複数のメモリチップ、（ｉｉｉ）ＤＲＡＭ及びＳＲＡＭ等の多様なタイプの複数のメモリチップ、（ｉｖ）画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、（ｖ）特定用途向け集積回路（「ＡＳＩＣ」）及びメモリである。

上述した構造体を、多様な電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム３００は、他の電子コンポーネント３０８及び３１０とともに上述したような構造体３０６を含む。説明した例では、コンポーネント３０８は半導体チップであり、コンポーネント３１０が表示画面であるが、他の任意のコンポーネントを使用することができる。当然ながら、例示を明確にするために図２５には２つの追加のコンポーネントのみを示すが、本システムは、任意の数のこのようなコンポーネントを含みうる。上述した構造体３０６を、例えば、図１に関連して上述したような超小型電子ユニット、又は図１０を参照して説明したような複数の超小型電子ユニットを組み込んだ構造体とすることができる。更なる変形形態では、両方を提供することができ、任意の数のこのような構造体を使用することができる。

構造体３０６並びにコンポーネント３０８及び３１０は、破線で概略的に示す共通ハウジング３０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル３０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体３０４を含み、それらのうちの１つのみを図２５に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらす任意の適切な構造を使用することができる。

ハウジング３０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面３１０は、ハウジングの表面において露出している。構造体３０６が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ３１１又は他の光学デバイスも提供することができる。この場合もまた、図２５に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。

本明細書に開示されているビア及びビア導電体は、２０１０年７月２３日に出願された、同時係属の本願と同一の譲受人に譲渡された米国特許出願第１２／８４２，７１７号、同第１２／８４２，６５１号、同第１２／８４２，６１２号、同第１２／８４２，６６９号、同第１２／８４２，６９２号及び同第１２／８４２，５８７号に、かつ米国特許出願公開第２００８／０２４６１３６号により詳細に開示されているもの等のプロセスによって形成することができ、それらの開示内容は、引用することにより本明細書の一部をなすものとする。

本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。

本明細書において記述される種々の従属請求項及び他の特徴は、初期の請求項において提示されるのとは異なる方法において組み合わせることができることは理解されよう。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。

本発明は、限定はしないが、半導体アセンブリ及び半導体アセンブリを製造する方法を含む、広範な産業上の利用可能性を有する。

Claims (90)

1. 半導体アセンブリを製造する方法であって、
   表面と、該表面から離れている裏面と、複数の導電性パッドとを有する半導体素子を準備するステップであって、各パッドは、前記表面において露出している上面を有するとともに、該上面から離れている底面を有する、準備するステップと、
   前記表面の上方から前記それぞれの導電性パッドに施される処理により、少なくとも前記導電性パッドのそれぞれを通って延在する少なくとも１つの孔を形成するステップと、
   前記裏面から少なくとも部分的に前記半導体素子の厚さを通って延在する開口部を形成するステップであって、それにより前記少なくとも１つの孔及び前記開口部が前記表面と前記裏面との間の位置において交わるようにする、形成するステップと、
   外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性素子を形成するステップであって、前記少なくとも１つの導電性素子は前記少なくとも１つの孔の内部にかつ少なくとも前記開口部内に延在し、前記導電性素子は前記それぞれの導電性パッドと電気的に接続される、形成するステップと
   を含んでなる、半導体アセンブリを製造する方法。
2. 少なくとも前記それぞれの導電性パッドの上の位置において前記それぞれの導電性パッドの上に部分的に重なり、前記孔の内部の前記半導体素子の内面の上に重なる連続した誘電体層を形成するステップを更に含む、請求項１に記載の方法。
3. 前記少なくとも１つの導電性素子を形成する前記ステップは、前記それぞれの導電性パッドに直接的に又は間接的に結合された少なくとも１つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも１つの導電性コンタクトとを形成し、該少なくとも１つの導電性コンタクトは前記裏面に露出している、請求項１に記載の方法。
4. 前記少なくとも１つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なる、請求項３に記載の方法。
5. 前記開口部は前記裏面に沿った横方向に第１の幅を有し、前記導電性コンタクトのうちの少なくとも１つは前記横方向に第２の幅を有し、前記第１の幅は前記第２の幅よりも大きいものである、請求項３に記載の方法。
6. 前記少なくとも１つのコンタクトは、前記開口部の内部で前記半導体素子の一部分と垂直方向に位置決めされ、前記垂直方向は、前記半導体素子の前記厚さの方向である、請求項３に記載の方法。
7. 前記少なくとも１つの孔を形成する前記ステップは、該少なくとも１つの孔が前記半導体素子の前記厚さを部分的に通って延在するように行われる、請求項１に記載の方法。
8. 前記少なくとも１つの孔を形成する前記ステップは、該少なくとも１つの孔が、前記半導体素子の前記厚さを通して前記表面と前記裏面の間の距離の最大１／３まで延在するように行われ、前記開口部は、前記少なくとも１つの孔によって占有されていない前記半導体素子の前記厚さの残りの部分を通って延在する、請求項７に記載の方法。
9. 前記半導体素子は複数の能動半導体デバイスを含み、前記複数の導電性パッドのうちの少なくとも１つは、前記複数の能動半導体デバイスのうちの少なくとも１つと電気的に接続される、請求項１に記載の方法。
10. 前記孔及び前記開口部のうちの１つ以上の任意は、前記半導体素子に向かって微細研磨粒子の噴流を向けることによって形成される、請求項１に記載の方法。
11. 前記少なくとも１つの孔を形成する前記ステップは２つ以上の孔を形成し、前記開口部を形成する前記ステップは、該開口部が前記半導体素子の前記裏面から前記孔のうちの２つ以上まで延在するように行われる、請求項１に記載の方法。
12. 前記開口部を形成する前記ステップは、該開口部が、前記半導体素子の表面に沿った第１の方向に延在する長さと、前記第１の方向を横切る第２の横方向に延在する幅とを有する溝形状を有し、前記長さが前記幅よりも大きいように形成される、請求項１１に記載の方法。
13. 前記表面の上方から前記それぞれの導電性パッドに施される前記処理は、化学エッチング、レーザドリル加工又はプラズマエッチングである、請求項１に記載の方法。
14. 少なくとも第１の半導体アセンブリ及び第２の半導体アセンブリを備える積層アセンブリを製造する方法であって、各半導体アセンブリは、請求項１に記載の方法によって製造され、前記第１の半導体アセンブリを前記第２の半導体アセンブリに電気的に接続するステップを更に含む、積層アセンブリを製造する方法。
15. 少なくとも１つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続であって、少なくとも前記開口部内に延在する、少なくとも１つの導電性相互接続と、少なくとも１つの導電性ビアであって、各ビアは、それぞれの孔の内部に延在するとともにそれぞれの導電性相互接続及びそれぞれのパッドに結合される、少なくとも１つの導電性ビアとを形成する、請求項１に記載の方法。
16. 少なくとも１つの導電性素子を形成する前記ステップは、２つ以上の導電性相互接続を形成し、複数の前記孔は前記開口部と交わり、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在する、請求項１５に記載の方法。
17. 各導電性相互接続は、少なくとも前記開口部の内面の上に重なる金属層をめっきすることによって形成され、前記導電性相互接続は前記開口部の輪郭に沿う、請求項１５に記載の方法。
18. 前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在する、請求項１７に記載の方法。
19. 少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記開口部の内部に２つ以上の導電性相互接続を形成するように行われ、該２つ以上の導電性相互接続の各々は前記導電性ビアのうちの１つまで延在する、請求項１５に記載の方法。
20. 各導電性相互接続は内部空間を画定する、請求項１７に記載の方法。
21. 各内部空間を誘電材料で充填するステップを更に含む、請求項２０に記載の方法。
22. 少なくとも前記開口部の前記内面の上に重なる誘電体層を形成するステップを更に含み、各導電性相互接続は前記誘電体層の面の間の体積を充填する、請求項１７に記載の方法。
23. 前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップであって、前記穴は一定の直径を有するか又は前記表面に向かう方向に先細りになり、前記開口部の輪郭に沿わない輪郭を有する、形成するステップを更に含み、
    前記少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部にそれぞれの前記導電性相互接続を形成する、請求項１５に記載の方法。
24. それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有する、請求項２３に記載の方法。
25. それぞれの前記導電性相互接続は、前記穴の内面に金属層をめっきすることによって形成される、請求項２３に記載の方法。
26. それぞれの前記導電性相互接続は内部空間を画定する、請求項２５に記載の方法。
27. 前記内部空間を誘電材料で充填するステップを更に含む、請求項２６に記載の方法。
28. それぞれの前記導電性相互接続は、前記穴内の体積を充填する、請求項２５に記載の方法。
29. 前記導電性ビアのうちの少なくとも１つは、少なくとも前記孔のそれぞれの内面の上に重なる金属層をめっきすることによって形成され、前記導電性ビアは前記孔の輪郭に沿う、請求項１５に記載の方法。
30. 前記導電性ビアのうちの前記少なくとも１つの各々は内部空間を画定する、請求項２９に記載の方法。
31. 各内部空間を誘電材料で充填するステップを更に含む、請求項３０に記載の方法。
32. 少なくとも前記孔のそれぞれの前記内面上に重なる誘電体層を形成するステップを更に含み、前記導電性ビアのうちの前記少なくとも１つの各々は前記誘電体層の面の間の体積を充填する、請求項２９に記載の方法。
33. 前記開口部を形成するステップの前に、
    各孔内に誘電体領域を形成するとともに、各誘電体領域内を延在する穴を形成するステップであって、前記穴は一定の直径を有するか又は前記裏面に向かう方向に先細りであり、前記孔の輪郭に沿わない輪郭を有する、形成するステップを更に含み、
    前記少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記穴の内部にそれぞれの前記導電性ビアを形成する、請求項１５に記載の方法。
34. それぞれの前記導電性ビアは円柱形状又は円錐台形状を有する、請求項３３に記載の方法。
35. それぞれの前記導電性ビアは、前記穴の内面の上に重なる金属層をめっきすることによって形成される、請求項３３に記載の方法。
36. 前記導電性ビアのうちの少なくとも１つは内部空間を画定する、請求項３５に記載の方法。
37. 各内部空間を誘電材料で充填するステップを更に含む、請求項３６に記載の方法。
38. 前記導電性ビアのうちの少なくとも１つは、前記穴内の体積を充填する、請求項３５に記載の方法。
39. 各導電性ビアはその上端において第１の幅を有し、各導電性相互接続は、前記導電性ビアのそれぞれの前記上端と接する該導電性相互接続の底部において第２の幅を有し、前記第２の幅は前記第１の幅と異なる、請求項３３に記載の方法。
40. 少なくとも１つの導電性素子を形成する前記ステップは、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続を形成するように行われ、該少なくとも１つの導電性相互接続は、前記少なくとも１つの孔の内部にかつ少なくとも前記開口部内に延在し、各導電性相互接続はそれぞれのパッドまで延在する、請求項１に記載の方法。
41. 少なくとも１つの導電性素子を形成する前記ステップは２つ以上の導電性相互接続を形成し、複数の前記孔は前記開口部と交わり、前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在する、請求項４０に記載の方法。
42. 前記孔及び前記開口部の内部に誘電体領域を形成するとともに、該誘電体領域を通って延在する穴を形成するステップであって、前記穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有する、形成するステップを更に含み、
    前記少なくとも１つの導電性素子を形成する前記ステップは、少なくとも前記穴内にそれぞれの前記導電性相互接続を形成する、請求項４０に記載の方法。
43. それぞれの前記導電性相互接続は円柱形状又は円錐台形状を有する、請求項４２に記載の方法。
44. それぞれの前記導電性相互接続は、前記穴の内面の上に重なる金属層をめっきすることによって形成される、請求項４２に記載の方法。
45. 半導体素子であって、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有し、前記表面に複数の導電性パッドを更に備える、半導体素子と、
    前記導電性パッドを通りかつ前記半導体素子の前記厚さを部分的に通って延在する少なくとも１つの孔であって、前記表面と前記裏面との間の位置において前記開口部と交わり、前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化があるように、前記裏面に対して種々の角度で延在する、少なくとも１つの孔と、
    少なくとも前記導電性パッドの上方の位置において前記導電性パッドの上に部分的に重なり、前記孔の内部で前記半導体素子の内面の上に重なる連続した誘電体層と、
    前記それぞれの導電性パッドに電気的に接触する少なくとも１つの導電性素子であって、外部デバイスと電気的に接続するために前記裏面において露出している第１の部分を有し、少なくとも前記導電性パッドの上方の位置において前記連続した誘電体層の上に重なる第２の部分を有する、少なくとも１つの導電性素子と
    を備えてなる、半導体アセンブリ。
46. 半導体素子であって、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に該半導体素子の厚さを通って延在している開口部とを有し、前記表面に複数の導電性パッドを更に備える、半導体素子と、
    前記導電性パッドを通りかつ部分的に前記半導体素子の前記厚さを部分的に通って延在する少なくとも１つの孔であって、前記表面と前記裏面との間の位置において前記開口部と交わり、前記孔及び前記開口部が交わる前記位置において、前記孔及び前記開口部の内面は、該孔及び該開口部の該内面の勾配の間に段階的変化があるように、前記裏面に対して種々の角度で延在する、少なくとも１つの孔と、
    前記孔の内部の前記導電性パッドの内面の上に重なり、前記孔の内部の前記半導体材料の内面の上に重なる連続した誘電体層と、
    前記それぞれの導電性パッドに電気的に接触する少なくとも１つの導電性素子であって、外部デバイスと電気的に接続するために前記裏面において露出している第１の部分を有し、前記連続した誘電体層の上に重なる第２の部分を有する少なくとも１つの導電性素子と
    を備えてなる、表面半導体アセンブリ。
47. 前記少なくとも１つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有し、前記誘電体層の少なくとも一部分は前記外側に面する面に接触する、請求項４５又は４６に記載の半導体アセンブリ。
48. 前記少なくとも１つの導電性素子は、前記それぞれの導電性パッドに直接的に又は間接的に結合された少なくとも１つの導電性相互接続と、該それぞれの導電性相互接続に結合された少なくとも１つの導電性コンタクトとを備え、該少なくとも１つの導電性コンタクトは前記裏面において露出している、請求項４５又は４６に記載の半導体アセンブリ。
49. 前記少なくとも１つの導電性コンタクトは、前記半導体素子の前記裏面の上に重なる、請求項４８に記載の半導体アセンブリ。
50. 前記開口部は前記裏面に沿った横方向に第１の幅を有し、前記導電性コンタクトのうちの少なくとも１つは前記横方向に第２の幅を有し、前記第１の幅は前記第２の幅よりも大きいものである、請求項４８に記載の半導体アセンブリ。
51. 前記少なくとも１つのコンタクトは、前記開口部の内部の前記半導体素子の一部分と垂直方向に位置合せされ、前記垂直方向は、前記半導体素子の厚さの方向である、請求項４８に記載の半導体アセンブリ。
52. 前記半導体素子は複数の能動半導体デバイスを備えており、前記複数の導電性パッドのうちの少なくとも１つは前記複数の能動半導体デバイスのうちの少なくとも１つと電気的に接続されている、請求項４５又は４６に記載の半導体アセンブリ。
53. 前記少なくとも１つの孔は２つ以上の孔であり、前記開口部は、前記半導体素子の前記裏面から前記孔のうちの２つ以上まで延在している、請求項４５又は４６に記載の半導体アセンブリ。
54. 前記開口部は、前記半導体素子の表面に沿った第１の方向に延在する長さと、前記第１の方向に対して横切る第２の横方向に延在する幅とを有する溝形状を有し、前記長さは前記幅よりも大きいものである、請求項４５又は４６に記載の半導体アセンブリ。
55. 前記少なくとも１つの導電性パッドは、前記半導体素子から離れる方向に面している外側に面する面を有し、前記少なくとも１つの導電性素子の少なくとも一部分は、前記外側に面する面の上に重なり、かつ該外側に面する面に電気的に接続されている、請求項４５又は４６に記載の半導体アセンブリ。
56. 少なくとも第１の半導体アセンブリ及び第２の半導体アセンブリを備える積層アセンブリであって、各半導体アセンブリは請求項４５又は４６に記載の半導体アセンブリであり、前記第１の半導体アセンブリは前記第２の半導体アセンブリに電気的に接続されている、積層アセンブリ。
57. 前記少なくとも１つの導電性素子は、外部デバイスに電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続であって、少なくとも前記開口部内に延在する、少なくとも１つの導電性相互接続と、少なくとも１つの導電性ビアであって、各ビアは、それぞれの孔内に延在するとともにそれぞれの導電性相互接続及びそれぞれのパッドに結合されている、少なくとも１つの導電性ビアとを備える、請求項４５又は４６に記載の半導体アセンブリ。
58. 前記少なくとも１つの導電性素子は２つ以上の導電性相互接続を含み、複数の前記孔は前記開口部と交わり、前記導電性相互接続は少なくとも前記開口部の内部で前記それぞれのビアまで延在している、請求項５７に記載の半導体アセンブリ。
59. 各導電性相互接続は少なくとも前記開口部の内面の上に重なり、前記導電性相互接続は前記開口部の輪郭に沿っている、請求項５７に記載の半導体アセンブリ。
60. 前記導電性相互接続は、前記開口部の前記内面のそれぞれの部分に沿って延在している、請求項５９に記載の半導体アセンブリ。
61. 前記少なくとも１つの導電性素子は、少なくとも前記開口部の内部に延在する２つ以上の導電性相互接続を備え、該２つ以上の導電性相互接続の各々は前記導電性ビアのうちの１つまで延在している、請求項６０に記載の半導体アセンブリ。
62. 各導電性相互接続は内部空間を画定する、請求項５９に記載の半導体アセンブリ。
63. 各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項６０に記載の半導体アセンブリ。
64. 少なくとも前記開口部の前記内面の上に重なる誘電体層を更に具備しており、各導電性相互接続は前記誘電体層の面の間の体積を充填する、請求項５９に記載の半導体アセンブリ。
65. 前記開口部の内部に配置された誘電体領域と該誘電体領域を通って延在する穴とを更に具備し、該穴は、一定の直径を有するか又は前記表面に向かう方向に先細りになり、前記開口部の輪郭に沿わない輪郭を有しており、
    それぞれの前記導電性相互接続は、少なくとも前記穴の内部に延在している、請求項５７に記載の半導体アセンブリ。
66. それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有している、請求項６５に記載の半導体アセンブリ。
67. それぞれの前記導電性相互接続は内部空間を画定する、請求項６５に記載の半導体アセンブリ。
68. 前記内部空間は、少なくとも部分的に誘電材料で充填されている、請求項６７に記載の半導体アセンブリ。
69. それぞれの前記導電性相互接続は、前記穴の内部の体積を充填している、請求項６５に記載の半導体アセンブリ。
70. 前記導電性ビアのうちの少なくとも１つは少なくとも前記孔のそれぞれの内面の上に重なり、前記導電性ビアは前記孔の輪郭に沿っている、請求項５７に記載の半導体アセンブリ。
71. 前記導電性相互接続のうちの前記少なくとも１つの各々は内部空間を画定する、請求項７０に記載の半導体アセンブリ。
72. 各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項７１に記載の半導体アセンブリ。
73. 少なくとも前記孔のそれぞれの前記内面の上に重なる誘電体層を更に具備し、前記導電性ビアのうちの前記少なくとも１つの各々は前記誘電体層の面の間の体積を充填している、請求項７０に記載の半導体アセンブリ。
74. 各孔内に配置された誘電体領域と、各誘電体領域内を延在している穴とを更に具備し、該穴は、一定の直径を有するか又は前記裏面に向かう方向に先細りになり、前記孔の輪郭に沿わない輪郭を有しており、
    それぞれの前記導電性ビアは少なくとも前記穴の内部に延在している、請求項５７に記載の半導体アセンブリ。
75. それぞれの前記導電性ビアは、円柱形状又は円錐台形状を有している、請求項７４に記載の半導体アセンブリ。
76. 前記導電性ビアのうちの少なくとも１つは、内部空間を画定する、請求項７４に記載の半導体アセンブリ。
77. 各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項７６に記載の半導体アセンブリ。
78. 前記導電性ビアのうちの少なくとも１つは、前記穴の内部の体積を充填している、請求７４に記載の半導体アセンブリ。
79. 各導電性ビアはその上端において第１の幅を有し、各導電性相互接続は、それぞれの前記導電性ビアの前記上端と接する該導電性相互接続の底端において第２の幅を有し、該第２の幅は前記第１の幅と異なる、請求項７４に記載の半導体アセンブリ。
80. 前記少なくとも１つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続を備え、該少なくとも１つの導電性相互接続は、前記少なくとも１つの孔の内部にかつ少なくとも前記開口部内に延在しており、各導電性相互接続はそれぞれのパッドまで延在している、請求項４５又は４６に記載の半導体アセンブリ。
81. 前記少なくとも１つの導電性素子は２つ以上の導電性相互接続を備え、複数の前記孔は前記開口部と交わり、前記導電性相互接続は、少なくとも前記開口部の内部にかつ前記それぞれの孔を通って前記それぞれのパッドまで延在している、請求項８０に記載の半導体アセンブリ。
82. 前記孔及び前記開口部の内部に配置された誘電体領域と、該誘電体領域を通って延在する穴とを更に具備し、該穴は前記孔の輪郭又は前記開口部の輪郭のいずれにも沿わない輪郭を有しており、
    それぞれの前記導電性相互接続は少なくとも前記穴の内部に延在している、請求項８０に記載の半導体アセンブリ。
83. それぞれの前記導電性相互接続は、円柱形状又は円錐台形状を有している、請求項８２に記載の半導体アセンブリ。
84. 半導体素子であって、表面と、該表面から離れている裏面と、該裏面から少なくとも部分的に前記半導体素子の厚さを通って延在している開口部と、前記表面から少なくとも部分的に前記半導体素子の前記厚さを通って延在している孔とを有し、該孔及び前記開口部は前記表面と前記裏面との間の位置で交わっており、該半導体素子は前記表面において複数の導電性パッドを更に備え、少なくとも１つの導電性パッドが前記孔から横方向にずれている、半導体素子と、
    外部デバイスと電気的に接続するために前記裏面において露出している部分を有する少なくとも１つの導電性素子であって、前記孔の内部にかつ少なくとも前記開口部内に延在し、前記それぞれの導電性パッドの面の上に部分的にのみ重なる少なくとも１つの導電性素子と
    を備えてなる、半導体アセンブリ。
85. 前記少なくとも１つの導電性素子は、外部デバイスと電気的に接続するために前記裏面において露出している少なくとも１つの導電性相互接続であって、少なくとも前記開口部内に延在する、少なくとも１つの導電性相互接続と、少なくとも１つの導電性ビアであって、各ビアは、それぞれの孔の内部に延在するとともにそれぞれの導電性相互接続及びそれぞれのパッドに結合されている、少なくとも１つの導電性ビアとを備える、請求項８４に記載の半導体アセンブリ。
86. 前記導電性ビアのうちの少なくとも１つは、少なくとも前記孔のそれぞれの内面の上に重なり、前記導電性ビアは前記孔の輪郭に沿っている、請求項８５に記載の半導体アセンブリ。
87. 前記導電性ビアのうちの前記少なくとも１つの各々は内部空間を画定する、請求項８６に記載の半導体アセンブリ。
88. 各内部空間は、少なくとも部分的に誘電材料で充填されている、請求項８７に記載の半導体アセンブリ。
89. 請求項４５、４６又は８４のいずれか一項に記載の半導体アセンブリと、該半導体アセンブリに電気的に接続された１つ以上の他の電子コンポーネントとを備えるシステム。
90. ハウジングを更に具備しており、前記半導体アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項８９に記載のシステム。

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