WO2022185997A1 - 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器 - Google Patents

半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器 Download PDF

Info

Publication number
WO2022185997A1
WO2022185997A1 PCT/JP2022/007189 JP2022007189W WO2022185997A1 WO 2022185997 A1 WO2022185997 A1 WO 2022185997A1 JP 2022007189 W JP2022007189 W JP 2022007189W WO 2022185997 A1 WO2022185997 A1 WO 2022185997A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
hole
resist
tapered shape
hole portion
Prior art date
Application number
PCT/JP2022/007189
Other languages
English (en)
French (fr)
Inventor
幸一 竹内
Original Assignee
ソニーグループ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーグループ株式会社 filed Critical ソニーグループ株式会社
Priority to US18/547,344 priority Critical patent/US20240120259A1/en
Publication of WO2022185997A1 publication Critical patent/WO2022185997A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to a semiconductor substrate in which a hole in a TSV or an interlayer insulating film formed in a mounting package of a semiconductor device is formed in a stepped hole structure or the like, a method for manufacturing the semiconductor substrate, and an electronic device having the semiconductor substrate.
  • TSV Through Silicon Via (hereinafter referred to as "TSV") and holes in interlayer insulating films are used.
  • the TSV or the hole in the interlayer insulating film is formed by forming a through hole that penetrates the silicon substrate or the insulating interlayer film and reaches the IO pad or bump of the connection target electrode, and the peripheral part and the inner peripheral surface of the through hole An insulating film is formed, a through hole is opened toward the electrode to be connected, and a barrier metal film, a metal seed layer and a conductive layer are formed in the bottom of the through hole to electrically connect to the electrode to be connected. It is a through electrode for
  • TSVs or holes in interlayer insulating films are used to electrically connect various devices that are three-dimensionally stacked in order to miniaturize and increase the density of semiconductor devices.
  • a wiring pattern is formed by photolithography on the surface of the silicon substrate or the insulating interlayer film around the TSV or the hole in the interlayer insulating film. . Tenting is performed in the step of forming a resist pattern for forming this wiring pattern.
  • thinner is spin-coated on the upper surface of a silicon substrate or an interlayer film in which a through-hole is formed to form a hole in the TSV or interlayer insulating film to wet the surface, and then a resist is spin-coated.
  • a resist is applied to the upper surface of the silicon substrate and the interlayer film.
  • the opening of the through-hole is covered so as to prevent the resist from penetrating deep into the through-hole.
  • tenting Such a state in which the resist covers the opening of the through-hole is called tenting.
  • the resist penetrates deep into the through-hole, in the case of a negative resist, the developer will not be sufficiently supplied to the bottom of the through-hole and the resist will remain. In the case of a positive resist, the light does not reach the bottom of the through-hole, so the resist remains after development. If the resist remains in this manner, there arises a problem that the conductive layer cannot be formed deep inside the through-hole when forming the conductive layer by copper plating after forming the wiring pattern by photolithography. For this reason, tenting is performed so that the resist does not enter deep into the through-hole.
  • Patent Document 1 and Patent Document 2 are disclosed as prior art for preventing foaming of a tenting film formed at the opening of a through hole.
  • Patent Document 1 by using an oxime-based photopolymerization initiator having a carbazole skeleton in a photosensitive resin having a polymer containing an alkoxy group (Si—OR), the internal curability and sensitivity of the photosensitive resin composition are improved. can be further improved. Thereby, a highly cured film can be formed. Techniques for suppressing deformation due to air expansion due to baking after tenting have been disclosed using this characteristic.
  • Patent Document 2 discloses a technique for improving strength by forming two layers of dry film resist (exposure is performed twice). Specifically, a visible light negative type photosensitive dry film (A1) and a visible light negative type photosensitive dry film (A1) containing an ultraviolet absorber that absorbs the ultraviolet light sensitive wavelength range are applied to one or both sides of a copper-clad laminate having through holes or the like. The surface of the film (B1) of the laminated film-coated copper-clad laminate obtained by laminating the film (B1) is irradiated with visible light as the first step so as to obtain a desired pattern.
  • a visible light negative type photosensitive dry film (A1) and a visible light negative type photosensitive dry film (A1) containing an ultraviolet absorber that absorbs the ultraviolet light sensitive wavelength range are applied to one or both sides of a copper-clad laminate having through holes or the like.
  • the surface of the film (B1) of the laminated film-coated copper-clad laminate obtained by laminating the film (B1) is irradiated with visible
  • the film (B1) was developed to remove the coating from the non-irradiated portions, and the surface of the remaining film (B1) and the exposed film (A1) was irradiated with ultraviolet rays in the second stage and exposed.
  • the film (A1) is cured.
  • a film (A1) is formed on the surface of the copper clad laminate such as through holes. be.
  • Patent Document 1 aims to improve the strength by the composition of the resist material.
  • the fluidity is high after coating containing a large amount of solvent, and the expansion of air after tenting cannot be sufficiently suppressed only by the composition of the resin.
  • Patent Document 2 improves strength by forming two layers of dry film resist (exposure is performed twice).
  • the dry film has a problem that high resolution cannot be obtained.
  • baking is required after applying the lower layer, so the air inside the tented TSV will still expand.
  • the present disclosure has been made in view of the problems described above, and constitutes a stepped blind hole by forming a step on the inner peripheral surface of the through hole.
  • the present disclosure has been made to solve the above problems, and a first aspect thereof includes an upper hole formed in a forward tapered shape, a lower hole formed in a reverse tapered shape, and a stepped portion formed at a boundary between the upper hole portion and the lower hole portion.
  • the second mode includes an upper hole portion formed in a forward tapered shape and having a curved cross section of the opening, a lower hole portion formed in a reverse tapered shape, the upper hole portion and the lower hole portion. and a step formed at the boundary with the hole.
  • a third aspect thereof includes an upper hole portion formed in a forward tapered shape, a lower hole portion formed in a reverse tapered shape, and a boundary formed between the upper hole portion and the lower hole portion.
  • the through electrodes may be bored in the silicon substrate.
  • the through electrodes may be bored in an insulating interlayer film.
  • the through electrodes may be formed through two or more insulating interlayer films.
  • the boundary or the step between the upper hole portion and the lower hole portion is 20% to 50% of the depth of the through electrode from the opening surface. You may arrange
  • the insulating interlayer film may be formed of a photosensitive organic material or inorganic material resin.
  • a fourth aspect thereof includes the steps of: forming a substrate on a wiring layer; forming a reverse-tapered through hole in the silicon substrate or the insulating interlayer film; forming an insulating film on the inner peripheral surface of the through hole and the upper surface of the silicon substrate or the insulating interlayer film; forming the bottom of the through hole and the silicon substrate or the insulating interlayer film; forming a seed layer on an upper surface of the insulating film; forming a seed layer on an upper surface of the insulating film; forming a resist layer on an upper surface of the silicon substrate or the insulating interlayer film; forming a resist pattern on the upper surface of the silicon substrate or the insulating interlayer film; forming a resist pattern on the upper surface of the silicon substrate or the insulating interlayer film; and using the resist pattern as a mask for the silicon substrate or the insulating interlayer film. and forming a pattern by copper plating on the upper surface of the insulating interlayer film.
  • a fifth aspect thereof includes an upper hole portion formed in a forward tapered shape, a lower hole portion formed in a reverse tapered shape, a step formed at the boundary between the upper hole portion and the lower hole portion, A semiconductor substrate having a through electrode with a An upper hole formed in a forward tapered shape and having a curved cross section of the opening, a lower hole formed in a reverse tapered shape, and formed at the boundary between the upper hole and the lower hole.
  • a semiconductor substrate having a through electrode provided with a stepped portion is an electronic device having a semiconductor substrate of any one of
  • the resist when the liquid resist is applied to the opening surface of the through hole, the resist stays at the position of the step of the stepped hole and can be tented while maintaining a predetermined film thickness.
  • a resist for tenting a through-hole can be formed thicker than before, thereby preventing bubbling of the resist due to expansion of air and reducing plating defects in a post-process.
  • An object of the present invention is to provide a substrate manufacturing method and an electronic device having a solid-state imaging device including the semiconductor substrate.
  • FIG. 1 is a schematic cross-sectional view of a solid-state imaging device having a semiconductor substrate in which TSVs are perforated; FIG. It is explanatory drawing of the process of tenting (the 1). It is explanatory drawing of the process of tenting (the 2).
  • FIG. 4 is an explanatory diagram of lithography in the tenting process;
  • FIG. 4 is an explanatory diagram of foaming in the tenting process.
  • FIG. 5 is an explanatory diagram of the taper angle of the inner peripheral surface of the through-hole and the tendency of the resist to sink.
  • FIG. 4 is an explanatory diagram of a dimensional relationship when an insulating film and a seed layer are formed in a through hole;
  • FIG. 2 is a cross-sectional view of a semiconductor substrate in a tenting state according to the basic form of the first embodiment;
  • 1 is a cross-sectional view of a solid-state imaging device having a semiconductor substrate according to the basic form of the first embodiment;
  • FIG. FIG. 4 is a cross-sectional view of a semiconductor substrate in a tenting state according to Modification 1 of the first embodiment;
  • FIG. 5 is a cross-sectional view of a solid-state imaging device having a semiconductor substrate according to modification 1 of the first embodiment
  • FIG. 10 is a cross-sectional view of a semiconductor substrate in a tenting state according to Modification 2 of the first embodiment
  • FIG. 5 is a cross-sectional view of a solid-state imaging device having a semiconductor substrate according to Modification 2 of the first embodiment
  • FIG. 11 is a cross-sectional view of a semiconductor substrate in a tenting state according to the basic form of the second embodiment
  • FIG. 11 is a cross-sectional view of a semiconductor substrate in a tenting state according to the basic form of the third embodiment
  • FIG. 4 is a process explanatory diagram (part 1) of the method for manufacturing the basic shape of the semiconductor substrate according to the first embodiment of the present disclosure
  • FIG. 11 is a process explanatory diagram (part 2) of the method for manufacturing the basic shape of the semiconductor substrate according to the first embodiment of the present disclosure
  • FIG. 3 is a process explanatory diagram (No. 3) of the method for manufacturing the basic shape of the semiconductor substrate according to the first embodiment of the present disclosure
  • FIG. 4 is a process explanatory diagram (part 4) of the method for manufacturing the basic shape of the semiconductor substrate according to the first embodiment of the present disclosure
  • FIG. 10 is a process explanatory diagram (No. 5) of the method for manufacturing the basic shape of the semiconductor substrate according to the first embodiment of the present disclosure
  • FIG. 11 is a process explanatory diagram (No. 6) of the manufacturing method of the basic shape of the first embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 11 is a process explanatory diagram (part 1) of a manufacturing method of Modification 1 of the first embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 10 is a process explanatory diagram (Part 2) of the manufacturing method of Modification 1 of the first embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 10 is a process explanatory diagram of a manufacturing method of a second modification of the first embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 11 is a process explanatory diagram (part 1) of a method for manufacturing a basic shape of a semiconductor substrate according to the second embodiment of the present disclosure
  • FIG. 11 is a process explanatory diagram (part 2) of the method for manufacturing the basic shape of the second embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 10 is a cross-sectional view of a semiconductor substrate according to a manufacturing method of Modification 1 of the second embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 10 is a cross-sectional view of a semiconductor substrate according to a manufacturing method of Modification 2 of the second embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 11 is a process explanatory diagram (part 1) of a method for manufacturing a basic shape of a semiconductor substrate according to the third embodiment of the present disclosure
  • FIG. 11 is a process explanatory diagram (part 2) of the method for manufacturing the basic shape of the semiconductor substrate according to the third embodiment of the present disclosure
  • FIG. 11 is a cross-sectional view of a semiconductor substrate according to a manufacturing method of Modification 1 of the third embodiment of the semiconductor substrate according to the present disclosure
  • FIG. 11 is a cross-sectional view of a semiconductor substrate according to a manufacturing method of Modification 2 of the third embodiment of the semiconductor substrate according to the present disclosure
  • 1 is a configuration diagram of an electronic device having a solid-state imaging device having a semiconductor substrate according to the present disclosure
  • FIG. 1 is a schematic cross-sectional view of a solid-state imaging device 100 having a semiconductor substrate in which a TSV 10A is bored.
  • the semiconductor substrate 1 of the solid-state imaging device 100 has a silicon substrate 10 and a sensor substrate 2 having a light receiving portion 3 provided on the silicon substrate 10, as shown in the figure.
  • a cover glass 4 is arranged facing the light receiving portion 3 of the sensor substrate 2 .
  • the solid-state imaging device 100 causes incident light from an optical system (not shown) to form an image on the light receiving section 3 on the sensor substrate 2 through the cover glass 4 (in this figure, the subject image is projected from the bottom to the top). light is received).
  • the light receiving section 3 is a device that converts an optical signal corresponding to the subject image formed on the light receiving section 3 into an electrical signal. That is, the incident light from the subject image is received in pixel units in the pixel area of the light receiving section 3, and the respective pixels are photoelectrically converted to generate signal charges corresponding to the pixels of the subject image, which are output as pixel signals from the outside. send to
  • the resolution of the image of the subject is determined by the number of pixels, and the higher the number of pixels, the higher the resolution of the image.
  • Pixels are converted into electrical signals by photoelectric conversion elements (not shown) provided in the sensor substrate 2 .
  • the photoelectric conversion element is, for example, a photodiode, receives light incident as a subject image through the cover glass 4, and photoelectrically converts the light to generate a signal charge.
  • the solid-state imaging device 100 includes a CMOS (Complementary Metal Oxide Semiconductor) type image sensor chip and a CCD (Charge Coupled Device) type image sensor chip.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • the semiconductor substrate 1 is provided with external connection terminals 5 for outputting to the outside pixel signals generated corresponding to the pixels of the subject image through photoelectric conversion by the sensor substrate 2 .
  • a through electrode called TSV 10A is bored.
  • the hole 10B is formed in the interlayer insulating film. Therefore, the copper wiring 46 arranged on the back surface of the light receiving section 3 of the sensor substrate 2 is formed by the TSV 10A or the seed layer 12 of the hole 10B in the interlayer insulating film, the copper plating layer 13, and the copper wiring pattern 14 extending therefrom. It is electrically connected to the external connection terminal 5 .
  • the TSV 10A has a through hole 19 formed in the silicon substrate 10 of the semiconductor substrate 1, the inner peripheral surface thereof is covered with an insulating film 11, and a seed layer 12 and a copper plating layer 13 are formed on the upper surface thereof. is formed by A copper wiring pattern 14 extends from the copper plated layer 13 along the upper surface of the semiconductor substrate 1 , and the upper surface thereof is covered with a solder mask 15 . Thereby, the copper wiring 46 arranged on the back surface of the light receiving portion 3 of the sensor substrate 2 is electrically connected to the external connection terminal 5 via the copper plating layer 13 and the wiring pattern 14 of the TSV 10A.
  • FIG. 1 is a diagrams for explaining the steps of tenting.
  • the through hole 19 is formed in the silicon substrate 10 and the inner peripheral surface thereof is covered with the insulating film 11 as described above.
  • a seed layer 12 is formed on the upper surface by sputtering or the like. After the seed layer 12 is formed, a copper plating layer 13 and a copper wiring pattern 14 are formed on the upper surface thereof, as shown in FIG.
  • a liquid negative resist 20 is dropped on the upper surface of the silicon substrate 10 on which the seed layer 12 is formed, and is spin-coated so as to cover the opening 19d of the through-hole 19. Apply so that it looks like At this time, air should be trapped in the through holes 19 . This state is called "tenting".
  • the reasons for tenting are as follows. That is, as shown in FIG. 4A, a through hole 19 is formed in a silicon substrate 10, and an insulating film 11 and a seed layer 12 are formed. Next, a description will be given of a case where the through-hole 19 is filled with resist without tenting when forming the resist pattern 22 as shown in FIG. 4A.
  • the negative resist 20 will be referred to as the "resist 20"
  • the semiconductor substrate 1 is rotated at high speed to dry the solvent remaining in the resist 20, as shown in FIG. 2B.
  • the semiconductor substrate 1 is baked (called PAB: Post Applied Bake) to further dry the solvent.
  • PAB Post Applied Bake
  • FIG. 3D exposure is performed through a photomask 25, and as shown in FIG. 3E, a resist pattern 22 for forming the wiring pattern 14 extending around the through hole 19 is formed by development, as shown in FIG. 3E. be.
  • FIG. 3F baking is performed, followed by cooling.
  • the portion 19b is formed in a forward tapered shape
  • the lower hole portion 19c below the step 19a is formed in a reverse tapered shape.
  • the stepped portion 19 a is a stepped portion that forms a horizontal stepped surface parallel to the surface of the silicon substrate 10 in the through hole 19 of the silicon substrate 10 . That is, the lower hole portion 19c is a hole portion having a smaller diameter than the upper hole portion 19b. , an annular horizontal surface along the hole shape of the through hole 19 is formed.
  • the "forward tapered shape” means a shape in which the inner diameter of the through-hole 19 gradually decreases from the opening 19d side to the step 19a side in the plate thickness direction of the silicon substrate 10, and the "reverse tapered shape”. is a shape in which the inner diameter of the through-hole 19 is gradually reduced in the opposite direction to the forward tapered shape.
  • the resist 20 can be stopped by the step 19a of the upper hole portion 19b. Therefore, tenting can be performed in the upper hole portion 19b. Moreover, the thickness of the resist 20 on the opening 19d of the through hole 19 can be made thicker than in the conventional art, and the foaming of the resist 20 due to expansion of the air inside the through hole 19 can be prevented. Further, by providing the stepped portion 19a, the resist 20 can be prevented from sinking to the bottom of the through-hole 19, thereby reducing copper plating defects in the post-process.
  • the taper angle ⁇ on the inner peripheral surface of the through-hole 19 and the susceptibility of the resist 20 to sagging will be described with reference to FIG.
  • the contact angle .theta A force acts on the resist 20 to make it spherical due to its surface tension. Therefore, the interface between the air in the through-hole 19 and the resist 20 is part of a spherical surface.
  • a force acts on the resist 20 to make it fall into the through-hole 19 . Therefore, as shown in FIG. 9, the more the inner peripheral surface is forward tapered, the larger the amount of recession of the resist.
  • the amount of sagging becomes smaller as the taper is reversed. However, when the reverse taper angle ⁇ becomes larger than the contact angle ⁇ , the resist 20 does not fall into the through hole 20 .
  • the resist 20 can be easily depressed. Further, after the resist 20 is temporarily received by the step 19a, the lower hole portion 19c is formed in a reverse tapered shape so that the resist 20 does not fall below the step 19a.
  • the opening diameter of the through hole 19 is a
  • the diameter of the junction between the lower end of the upper hole portion 19b and the step 19a is b
  • the diameter of the step 19a is c
  • the diameter of the lower hole portion 19c is Let d be the diameter of the lower end.
  • the depth of the upper hole portion 19b is h
  • the depth of the lower hole portion 19c is g.
  • each of the above dimensions is a>b ⁇ c or a>b>c, and It is desirable that (h+g) ⁇ 0.2 ⁇ h ⁇ (h+g) ⁇ 0.5.
  • FIG. 9B shows the relationship between the defect rate due to tenting foaming and development residue and the ratio h/(h+g) of the depth of the upper hole portion 19b.
  • the horizontal axis represents h/(h+g) and the vertical axis represents the defective rate.
  • FIG. 10 is a sectional view of the tenting state of the semiconductor substrate 1 according to the basic form of the first embodiment.
  • 11 is a cross-sectional view of a solid-state imaging device 100 having the semiconductor substrate 1.
  • FIG. 10 In the semiconductor substrate 1 shown in FIGS. 10 and 11, the silicon substrate 10 is used as the material for forming the through holes 19 .
  • a through hole 19 is formed on the left side of FIG. 11 to form the TSV 10A.
  • the periphery of the opening of the TSV 10A and the upper surface of the silicon substrate 10 are covered with an insulating film 11 and a seed layer 12, and a copper plating layer 13 is formed on the upper surface.
  • a wiring pattern 14 is provided by extending the copper plating layer 13 .
  • the bottom of the TSV 10A is electrically connected to the copper wiring 46 provided on the wiring layer 40 by the copper plating layer 13. As shown in FIG.
  • copper wiring 46 is formed over several layers in the wiring layer 40 arranged below the silicon substrate 10 .
  • a light receiving section 3 is arranged below the wiring layer 40 .
  • a photoelectric conversion element 9 is formed in the light receiving section 3 .
  • the photoelectric conversion elements 9 are light emitting diodes, for example, and are arranged in a matrix for each pixel.
  • Each photoelectric conversion element 9 is provided with a corresponding microlens array 8 .
  • a cover glass 4 is arranged facing the photoelectric conversion element 9 .
  • the cover glass 4 receives an incident subject image through an optical system lens (not shown) or the like (in this figure, the subject image is incident from the bottom to the top).
  • the photoelectric conversion element 9 converts the light incident on the cover glass 4 and the microlens array 8 into an electric signal on a pixel-by-pixel basis. Therefore, the resolution of the image of the subject is determined by the number of pixels, that is, the number of photoelectric conversion elements 9. The greater the number of pixels, the higher the resolution of the image.
  • Modification 1 of the first embodiment The basic form of the first embodiment according to the present disclosure uses the silicon substrate 10 as the material for forming the through electrodes 19 of the semiconductor substrate 1 as described above.
  • the through electrode 19 of the semiconductor substrate 1 is made of an interlayer film 30 made of an insulating material such as resin.
  • through-holes 19 are formed in the interlayer film 30 which is an insulator disposed above the wiring layer 40 .
  • the inner peripheral surface of the through hole 19 is covered with a seed layer 12 , and the seed layer 12 is electrically connected to the copper wiring 46 formed on the wiring layer 40 .
  • the resist 20 closes the opening 19d of the through hole 19 by tenting.
  • the interlayer film 30 is made of an insulating material, the insulating film 11 shown in the basic form does not have to be provided in the first place.
  • the insulating interlayer film 30 may be formed of a photosensitive organic or inorganic resin. When the interlayer film 30 is formed of such a material, the through holes 19 can be easily formed by exposure through the photomask 25 . Since the configuration other than the above is the same as the basic configuration of the first embodiment, the description is omitted.
  • the material for drilling the through electrode 19 of the semiconductor substrate 1 is a first interlayer film 31 made of an insulator such as resin. It is used as the second interlayer film 32 .
  • through holes 19 are formed in the first interlayer film 31 and the second interlayer film 32 made of an insulating material and arranged above the wiring layer 40 . More specifically, the lower hole portion 19c of the through hole 19 is formed in the first interlayer film 31, and the upper hole portion 19b of the through hole 19 is formed in the second interlayer film 32. As shown in FIG. The step 19a is arranged at the boundary 19e between the first interlayer film 31 and the second interlayer film 32. As shown in FIG. This boundary 19e is also a line where the forward taper of the upper hole portion 19b and the reverse taper of the lower hole portion 19c intersect.
  • the inner peripheral surface of the through hole 19 is covered with a seed layer 12 , and the seed layer 12 is electrically connected to the copper wiring 46 provided in the wiring layer 40 .
  • the resist 20 closes the opening 19d of the through hole 19 by tenting.
  • the first interlayer film 31 and the second interlayer film 32 are made of an insulator. Therefore, the insulating film 11 formed in the basic form does not need to be provided in the first place.
  • the insulating first interlayer film 31 and the second interlayer film 32 may be formed of photosensitive organic or inorganic resin.
  • the interlayer film 30 is formed of such a material, the through holes 19 can be easily formed by exposure through the photomask 25 . Further, since there is a boundary 19e between the first interlayer film 31 and the second interlayer film 32, it becomes easy to form the step 19a. Since the configuration other than the above is the same as the basic configuration of the first embodiment, the description is omitted.
  • the cross section of the opening 19d is formed in a rounded curved shape, and the upper hole 19b is formed in a forward tapered shape.
  • the resist 20 easily falls into the through hole 19 .
  • the resist 20 can be retained by forming the step 19a.
  • the lower hole portion 19c is formed in a reverse tapered shape, the resist 20 can be prevented from falling below the boundary 19e. Therefore, the thickness of the resist 20 can be tented in a thicker state than conventionally. As a result, foaming of the resist 20 due to air expansion can be prevented.
  • the step 19a is provided, the resist 20 can be retained there, and copper plating defects in the post-process can be reduced. Since the configuration other than the above is the same as the basic configuration of the first embodiment, the description is omitted.
  • the through holes 19 are formed in the same shape as the basic shape of the second embodiment shown in FIG. 16 .
  • the material for forming the through electrode 19 of the semiconductor substrate 1 is the interlayer film 30 made of an insulating material such as resin, as described with reference to FIGS. It is a thing. Since the configuration other than the above is the same as the basic configuration of the second embodiment, the description is omitted.
  • Modification 2 of the second embodiment according to the present disclosure is similar to the basic shape of the second embodiment shown in FIG. 16 in terms of the shape of through holes 19 . 14 and 15 described in the modification 2 of the first embodiment, the material for forming the through electrode 19 of the semiconductor substrate 1 is the first interlayer film 31 made of an insulating material such as resin, and the second interlayer film 31. 2 of the interlayer film 32 . Since the configuration other than the above is the same as the basic configuration of the second embodiment, the description is omitted.
  • the resist 20 By forming in this manner, when the liquid resist 20 is applied, the resist 20 easily falls into the through hole 19 because the upper hole portion 19b is formed in a forward tapered shape.
  • the lower hole portion 19c is formed in a reverse tapered shape, the resist is less likely to sink at the boundary 19e where the forward taper changes to the reverse taper. Therefore, the thickness of the resist 20 in the upper hole portion 19b can be thicker than in the other embodiments.
  • the effect of preventing foaming of the resist 20 due to expansion of air can be further improved, and defects in copper plating in the post-process can be reduced.
  • the steps 19a are not formed, the processing is facilitated and the processing time is shortened. A slight step 19a may be provided. As a result, the depth of the resist 20 falling into the bottom of the through-hole 19 can be adjusted, so that the thickness of the resist 20 can be adjusted. Since the configuration other than the above is the same as the basic configuration of the first embodiment, the description is omitted.
  • Modification 1 of the third embodiment is similar to the basic shape of the third embodiment shown in FIG. 17 in terms of the shape of through holes 19 . 12 and 13 described in Modification 1 of the first embodiment, the material for forming the through electrode 19 of the semiconductor substrate 1 is the interlayer film 30 made of an insulating material such as resin. is. Since the configuration other than the above is the same as the basic configuration of the third embodiment, the description is omitted.
  • Modification 2 of the third embodiment is similar to the basic form of the third embodiment shown in FIG. 17 in terms of the shape of through holes 19 . 14 and 15 described in the modification 2 of the first embodiment, the material for forming the through electrode 19 of the semiconductor substrate 1 is the first interlayer film 31 made of an insulating material such as resin, and the second interlayer film 31. 2 of the interlayer film 32 . Since the configuration other than the above is the same as the basic configuration of the third embodiment, the description is omitted.
  • an inversely tapered through hole 19 is bored above the pad of the copper wiring 46 mainly by anisotropic etching.
  • the resist opening 20a is widened by isotropic ashing, and the cycle process of anisotropic etching and isotropic ashing is repeated using the resist 20 as a mask.
  • a step 19a is formed at the boundary 19e between the lower hole portion 19c and the upper hole portion 19b of the through hole 19, so that the upper hole portion 19b has a forward tapered shape and the lower hole portion 19c has a reverse tapered shape.
  • an insulating film 11 (silicon oxynitride film) made of SiON is deposited on the inner peripheral surface of the through hole 19 and the upper surface of the silicon substrate 10 by a CVD (Chemical Vapor Deposition) method. to form. Also, the bottom of the through hole 19 is also formed thin.
  • the insulating film 11 is etched back by anisotropic etching to form a hole so that the bottom of the through-hole 19 and the pad of the copper wiring 46 communicate with each other.
  • a seed layer 12 for plating is formed on the inner peripheral surface of the through-hole 19 and the upper surface of the silicon substrate 10 in the order of a titanium (Ti) layer and a copper (Cu) layer by sputtering.
  • thinner is dropped on the upper surface of the silicon substrate 10, and the upper portion of the step 19a is wetted by spin coating while adjusting the amount and time of the thinner. That is, the area above the step 19a is pre-wet with thinner. This allows the resist to drop down to the steps 19a when the resist 20 is applied by spin coating in the next step.
  • a liquid resist 20 is dropped on the silicon substrate 10, and the semiconductor substrate 1 is rotated at a low speed to coat the entire upper surface of the silicon substrate 10 with the resist 20. Then, as shown in FIG. At this time, the resist 20 enters up to the stepped portion 19a of the through-hole 19, but does not enter up to the lower hole portion 19c formed in an inversely tapered shape. state.
  • the semiconductor substrate 1 is rotated at high speed to thin the liquid resist 20, and the solvent remaining in the liquid resist 20 is dried. As a result, the thickness of the resist 20 is slightly reduced and thinned.
  • the semiconductor substrate 1 is heated at about 100° C. to further dry the solvent in the liquid resist 20 .
  • the mask is aligned using alignment marks formed at the same time as the pattern around the through hole 19, and the copper plating layer 13 and the wiring pattern 14 around the through hole 19 are exposed.
  • the resist 20 in the exposed areas crosslinks.
  • the exposed seed layer 12 is removed using the copper plating layer 13 as a mask. Thereby, the TSV 10A, the copper plating layer 13 and the wiring pattern 14 can be formed on the semiconductor substrate 1.
  • the TSV 10A, the copper plating layer 13 and the wiring pattern 14 can be formed on the semiconductor substrate 1.
  • Modification 1 of the first embodiment of the semiconductor substrate 1 the silicon substrate 10 is replaced with an interlayer film 30 made of an insulating material such as resin as the material for forming the through electrode 19 of the semiconductor substrate 1 .
  • an interlayer film 30 made of an organic insulating interlayer film made of epoxy resin, polyimide resin, or the like is formed on the wiring layer 40 having the copper wiring 46 .
  • the interlayer film 30 is hardened by baking at a high temperature or curing with ultraviolet rays (cure: a heating process for stabilizing the structure inside the material).
  • a resist 20 is applied on the surface of the interlayer film 30, and a resist pattern 22 for the through holes 19 is formed by a lithography process. At this time, the exposure is aligned with the marks formed on the wiring structure.
  • an inversely tapered through hole 19 is bored above the pad of the copper wiring 46 mainly by anisotropic etching.
  • the resist opening 20a is widened by isotropic ashing, and the cycle process of anisotropic etching and isotropic ashing is repeated using the resist 20 as a mask.
  • the resist opening 20a is widened by isotropic ashing, and the cycle process of anisotropic etching and isotropic ashing is repeated using the resist 20 as a mask.
  • a step 19a is formed at the boundary 19e between the lower hole portion 19c and the upper hole portion 19b of the through hole 19, so that the upper hole portion 19b has a forward tapered shape and the lower hole portion 19c has a reverse tapered shape.
  • a seed layer 12 for plating is formed on the inner peripheral surface of the through-hole 19 and the upper surface of the interlayer film 30 by sputtering in this order of a titanium (Ti) layer and a copper (Cu) layer.
  • the subsequent steps are the same as those shown in FIGS. 20F to 23M. Thereby, the hole 10B in the interlayer insulating film, the copper plating layer 13 and the wiring pattern 14 can be formed.
  • a second interlayer film 32 (eg, Si3N4 (silicon nitride)) made of a material different from that of the first interlayer film 31 is formed. Then, a resist 20 is applied on the surface of the second interlayer film 32, and a resist pattern 22 for the through holes 19 is formed by a lithography process. At this time, the exposure is aligned with the marks formed on the wiring structure.
  • the resist opening 20a is widened by isotropic ashing, and the cycle process of anisotropic etching and isotropic ashing is repeated using the resist 20 as a mask.
  • a step 19a is formed at the boundary 19e between the lower hole portion 19c and the upper hole portion 19b of the through hole 19, the upper hole portion 19b is forward tapered, and the lower hole portion 19c is reverse tapered. shape.
  • an inversely tapered through hole 19 is bored above the pad of the copper wiring 46 mainly by anisotropic etching.
  • the resist opening 20a is widened by isotropic ashing, and the cycle process of anisotropic etching and isotropic ashing is repeated using the resist 20 as a mask.
  • a step 19a is formed at the boundary 19e between the lower hole portion 19c and the upper hole portion 19b of the through hole 19, so that the upper hole portion 19b has a forward tapered shape and the lower hole portion 19c has a reverse tapered shape.
  • the cross section of the opening 19f of the upper hole 19b has a rounded curved shape.
  • an insulating film 11 made of SiON is formed on the inner peripheral surface of the through-hole 19 and the upper surface of the semiconductor substrate 1 by CVD (Chemical Vapor Deposition). Also, the bottom of the through hole 19 is also formed thin. At this time, as shown in the figure, the CVD conditions are adjusted such that the insulating film 11 formed on the step 19a overhangs the lower hole portion 19c, or the lower hole portion 19c is tapered inversely. do. However, since the opening 19f of the upper hole 19b is formed in a large forward tapered shape, it does not form an overhang.
  • the insulating film 11 is etched back by anisotropic etching to form a hole in the bottom of the through hole 19 so that the bottom of the through hole 19 and the pad of the copper wiring 46 communicate with each other.
  • a seed layer 12 for plating is formed on the inner peripheral surface of the through-hole 19 and the upper surface of the silicon substrate 10 by sputtering in this order of a titanium (Ti) layer and a copper (Cu) layer.
  • the subsequent steps are the same as those shown in FIGS. 20F to 23M. Thereby, the TSV 10A, the copper plating layer 13 and the wiring pattern 14 can be formed.
  • Modification 1 of the second embodiment of the semiconductor substrate 1 Refers to the present disclosure.
  • the silicon substrate 10 is replaced with an interlayer film 30 made of an insulating material such as resin as the material for forming the through electrode 19 of the semiconductor substrate 1 .
  • the shape of the through-hole 19 is the same as the basic shape of the second embodiment.
  • the lower hole portion 19c is tapered in a reverse tapered shape, and the cross section of the opening 19d of the upper hole portion 19b is formed in a rounded curved shape.
  • the shape of the through-hole 19 is the same as the basic shape of the second embodiment.
  • the lower hole portion 19c is tapered in a reverse tapered shape, and the cross section of the opening 19d of the upper hole portion 19b is formed in a rounded curved shape.
  • an inversely tapered through hole 19 is bored above the pad of the copper wiring 46 mainly by anisotropic etching.
  • the resist opening 20a is widened by isotropic ashing, and with the resist 20 used as a mask, the cyclic process of anisotropic etching and isotropic ashing is repeated. As a result, a boundary 19e of the through-hole 19, an upper hole portion 19b and a lower hole portion 19c are formed.
  • an insulating film 11 made of SiON is formed on the inner peripheral surface of the through hole 19 and the upper surface of the semiconductor substrate 1 by CVD. Also, the bottom of the through hole 19 is also formed thin.
  • the insulating film 11 is etched back by anisotropic etching to form a hole in the bottom of the through-hole 19 so that the bottom of the through-hole 19 and the pad of the copper wiring 46 communicate with each other.
  • a seed layer 12 for plating is formed on the inner peripheral surface of the through-hole 19 and the upper surface of the silicon substrate 10 in the order of a titanium (Ti) layer and a copper (Cu) layer by sputtering.
  • Modification 1 of the third embodiment of the semiconductor substrate 1 Refer to the present disclosure.
  • the silicon substrate 10 is replaced with an interlayer film 30 made of an insulating material such as resin as the material for forming the through electrode 19 of the semiconductor substrate 1 .
  • the shape of the through-hole 19 is the same as the basic shape of the third embodiment. As shown in FIG. , and the lower hole portion 19c is formed in a reverse tapered shape.
  • the shape of the through-hole 19 is the same as the basic shape of the third embodiment. As shown in FIG. , and the lower hole portion 19c is formed in a reverse tapered shape.
  • the solid-state imaging device 100 is an image capture unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a mobile terminal device having an imaging function, or a copying machine using the solid-state imaging device 100 as an image reading unit. It is applicable to general electronic devices having The solid-state imaging device 100 may be formed as a single chip, or may be in the form of a module having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. There may be.
  • an imaging device 200 as an electronic device includes an optical unit 202, a solid-state imaging device 100, a DSP (Digital Signal Processor) circuit 203 as a camera signal processing circuit, a frame memory 204, and a display unit. 205 , a recording unit 206 , an operation unit 207 , and a power supply unit 208 .
  • the DSP circuit 203 , frame memory 204 , display section 205 , recording section 206 , operation section 207 and power supply section 208 are interconnected via a bus line 209 .
  • the optical unit 202 includes a plurality of lenses, takes in incident light (image light) from a subject, and forms an image on the light receiving unit 3 of the solid-state imaging device 100 .
  • the solid-state imaging device 100 converts the amount of incident light imaged on the light receiving section 3 by the optical section 202 into an electric signal in the photoelectric conversion element 9 of the light receiving section 3 on a pixel-by-pixel basis, and outputs the electric signal as a pixel signal.
  • the display unit 205 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, for example, and displays moving images or still images captured by the solid-state imaging device 100 .
  • a recording unit 206 records a moving image or still image captured by the solid-state imaging device 100 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 207 issues operation commands for various functions of the imaging device 200 under the user's operation.
  • the power supply unit 208 appropriately supplies various power supplies as operating power supplies for the DSP circuit 203, the frame memory 204, the display unit 205, the recording unit 206, and the operation unit 207 to these supply targets.
  • the tenting of the opening 19d of the through hole 19 can be reliably performed, so that the defect rate can be improved.
  • the imaging device 200 having the solid-state imaging device 100 including the semiconductor substrate 1 according to the present disclosure can be provided with high quality.
  • the present technology can also take the following configuration.
  • the boundary or the step between the upper hole portion and the lower hole portion is arranged at a depth direction position of 20% to 50% from the opening surface with respect to the depth of the through electrode. ) to (3).
  • the insulating interlayer film is made of a photosensitive organic or inorganic resin.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

貫通孔の開口部の、空気の膨張によるレジストの発泡を防止でき、後工程であるメッキ不良を低減する半導体基板、半導体基板の製造方法及び当該半導体基板を有する電子機器を提供する。　本開示に係る半導体基板は、順テーパ状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、上段孔部と下段孔部との境界に形成された段差と、を備えた貫通電極、若しくは順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、上段孔部と下段孔部との境界に形成された段差と、を備えた貫通電極、又は順テーパ状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、上段孔部と下段孔部に形成された境界と、を備えた貫通電極のいずれかをシリコン又は層間膜に形成するよう構成した。

Description

半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器
　本開示は、半導体装置の実装パッケージに穿設されるＴＳＶ又は層間絶縁膜中ホールを段付き穴構造等に形成した半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器に関する。
　従来、半導体デバイスの高機能化、高集積化に伴う３次元実装技術として、例えば、シリコン基板や樹脂などで形成された絶縁性の層間膜を、厚さ方向に垂直に貫通するシリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ　以下「ＴＳＶ」という。）や層間絶縁膜中ホールが用いられている。
　ＴＳＶ又は層間絶縁膜中ホールは、シリコン基板や絶縁性の層間膜を貫通して接続対象電極のＩＯパッド又はバンプなどに到達する貫通孔を形成し、その貫通孔の周辺部及び内周面に絶縁膜を形成し、貫通孔を接続対象電極に向けて開口し、貫通孔の底を内部にバリアメタル膜、金属のシード層及び導電層を成膜して接続対象電極と電気的に接続するための貫通電極である。
　ＴＳＶ又は層間絶縁膜中ホールは、このように、半導体装置の微細化、高密度化を図るために３次元に積層された各種デバイスを電気的に接続する用途に使用されている。上記のようにしてＴＳＶ又は層間絶縁膜中ホールが形成されると、ＴＳＶ又は層間絶縁膜中ホールの周辺部のシリコン基板又は絶縁性の層間膜の表面にフォトリソグラフィにて配線パターンが形成される。この配線パターンを形成するためのレジストパターンを製膜する工程においてテンティングが行われる。
　具体的には、ＴＳＶ又は層間絶縁膜中ホールを形成するために貫通孔が穿設されたシリコン基板や層間膜の上面にシンナーをスピンコートして表面を濡らし、その後にレジストをスピンコートすることによって、シリコン基板や層間膜の上面にレジストを塗布する。この場合においてレジストを貫通孔の奥まで浸入させないよう、貫通孔の開口部に蓋をするように覆う状態にする。このようにレジストが貫通孔の開口部を覆う状態にすることをテンティング（Ｔｅｎｔｉｎｇ）と呼んでいる。
　レジストを貫通孔の奥まで浸入させてしまうと、ネガレジストの場合は、貫通孔の底に現像液が十分供給されずにレジストが残ることになる。また、ポジレジストの場合は、貫通孔の底まで光が届かないために、現像後にレジストが残ることになる。このようにレジストが残ってしまうと、フォトリソグラフィにて配線パターンを形成したあと、銅メッキで導電層を形成する際に、貫通孔の奥に導電層が成膜できないという問題が生じる。このために貫通孔の奥にレジストが浸入しないようにテンティングが行われる。
　レジストの塗布がされ貫通孔の開口部にテンティングがされると、次は、塗布したレジストを乾燥させるためにベークを行う。しかし、ベークを行うと加熱により貫通孔の内部の空気が膨張して発泡（破裂）するという問題点がある。
　かかる発泡は、特にテンティングの膜厚が薄い場合に起こりやすい。そこで、貫通孔の開口部に形成されたテンティングの膜の発泡を防止するための先行技術として特許文献１及び特許文献２が開示されている。
　特許文献１には、アルコキシ基（Ｓｉ－ＯＲ）を含んだポリマーを有する感光性樹脂に、カルバゾール骨格を有するオキシム系光重合開始剤を用いることにより、感光性樹脂組成物の内部硬化性や感度をより向上させることができる。これにより高硬化の膜を形成できる。この特性を利用して、テンティング後のベークによる空気の膨張による変形を抑制する技術が開示されている。
　特許文献２には、ドライフィルムレジストを２層（露光は２回）にすることにより強度を向上させる技術が開示されている。具体的には、貫通孔等を有する銅張積層基板の片面又は両面に、紫外線ネガ型感光性ドライフィルム（Ａ１）及び紫外線感光波長域を吸収する紫外線吸収剤を含む可視光ネガ型感光性ドライフィルム（Ｂ１）をラミネートさせてなる積層フィルム被覆銅張積層板のフィルム（Ｂ１）の表面から、所望のパターンが得られるように可視光線を１段目として照射する。そののち、フィルム（Ｂ１）の現像処理を行って非照射部分の被膜を除去し、残存したフィルム（Ｂ１）及び露出したフィルム（Ａ１）の表面に紫外線を２段目として照射して、露出したフィルム（Ａ１）を硬化させる。次いで余分なフィルム（Ａ１）及びフィルム（Ｂ１）を現像処理液により剥離することにより、銅張積層板の貫通孔等の表面上にフィルム（Ａ１）を形成することを特徴とするパターン形成方法である。
特開２０１３－８４０１０号公報 特開２０１０－１８１８１３号公報
　しかしながら、特許文献１に開示された感光性樹脂組成物、感光性樹脂積層体及びパターン形成方法の技術は、レジスト材料の組成により強度向上を図るものである。しかし、溶剤を多く含む塗布後では流動性が高く、樹脂の構成だけではテンティング後の空気の膨張を十分抑制できないという問題がある。
　特許文献２に開示されたパターン形成方法の技術は、ドライフィルムレジストを２層（露光は２回）にすることにより強度を向上させるものである。しかし、ドライフィルムでは高い解像性が得られないという問題がある。また、液状のレジストを適用する場合、下層を塗布したあとにベークが必要であるため、テンティングされたＴＳＶの内部の空気が膨張することには変りがない。
　本開示は、上述した問題点に鑑みてなされたものであり、貫通孔の内周面に段差を形成することにより、段付き止まり穴を構成するものである。これにより貫通孔の開口部にテンティングを行ったときに、空気の膨張によるレジストの発泡を防止でき、後工程でのメッキ不良を低減する半導体基板、半導体基板の製造方法及び当該半導体基板を有する電子機器を提供することができる。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、順テーパ状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、前記上段孔部と前記下段孔部との境界に形成された段差と、を備えた貫通電極を有する半導体基板である。
　その第２の態様は、順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、前記上段孔部と前記下段孔部との境界に形成された段差と、を備えた貫通電極を有する半導体基板である。
　その第３の態様は、順テーパ状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、前記上段孔部と前記下段孔部に形成された境界と、を備えた貫通電極を有する半導体基板である。
　また、この第１から第３の態様において、前記貫通電極は、シリコン基板に穿設されてもよい。
　また、この第１から第３の態様において、前記貫通電極は、絶縁性の層間膜に穿設されてもよい。
　また、この第１から第３の態様において、前記貫通電極は、２以上の絶縁性の層間膜に穿設されてもよい。
　また、この第１から第３の態様において、前記上段孔部と前記下段孔部との前記境界又は前記段差は、前記貫通電極の深さに対して、前記開口面から２０％乃至５０％の深さ方向の位置に配設してもよい。
　また、この第１から第３の態様において、絶縁性の前記層間膜は、感光性を有する有機材料又は無機材料の樹脂で形成してもよい。
　その第４の態様は、配線層上に基板を形成する工程と、前記シリコン基板又は絶縁性の前記層間膜に逆テーパ状の貫通孔を穿設する工程と、前記貫通孔の上段を順テーパ状に形成する工程と、前記貫通孔の内周面及び前記シリコン基板若しくは絶縁性の前記層間膜の上面に絶縁膜を形成する工程と、前記貫通孔の底と前記シリコン基板又は絶縁性の前記層間膜の下方に配設された配線層の銅配線とを連通させる工程と、前記絶縁膜の上面にシード層を形成する工程と、前記貫通孔の開口部及び前記シリコン基板又は絶縁性の前記層間膜の上面にレジストをテンティング状態に塗布して乾燥させる工程と、前記シリコン基板又は絶縁性の前記層間膜の上面にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記シリコン基板又は絶縁性の前記層間膜の上面に銅メッキによるパターンを形成する工程と、を有する半導体基板の製造方法である。
　その第５の態様は、順テーパ状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、前記上段孔部と前記下段孔部との境界に形成された段差と、を備えた貫通電極を有する半導体基板、
　順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、前記上段孔部と前記下段孔部との境界に形成された段差と、を備えた貫通電極を有する半導体基板、
又は順テーパ状に形成された上段孔部と、逆テーパ状に形成された下段孔部と、前記上段孔部と前記下段孔部に形成された境界と、を備えた貫通電極を有する半導体基板、
のうちいずれか１つの半導体基板を有する電子機器である。
　上記の態様を取ることにより、液状のレジストを貫通孔の開口面に塗布したとき、レジストが段付き穴の段差の位置で留まり、所定の膜厚を維持してテンティングすることができる。
　本開示によれば、貫通孔のテンティングのレジストを従来よりも厚く形成することができ、これにより空気の膨張によるレジストの発泡を防止するとともに後工程であるメッキ不良を低減する半導体基板、半導体基板の製造方法及び当該半導体基板を備えた固体撮像装置を有する電子機器を提供することを目的とする。
ＴＳＶが穿設された半導体基板を有する固体撮像装置の模式断面図である。 テンティングの工程の説明図である（その１）。 テンティングの工程の説明図である（その２）。 テンティングの工程におけるリソグラフィの説明図である。 テンティングの工程における発泡の説明図である。 テンティングの工程におけるパターン倒れの説明図である。 本開示に係る半導体基板の第１実施形態の基本形のテンティング状態における断面図である。 貫通孔の内周面におけるテーパ角とレジストの落ち込み易さについての説明図である。 貫通孔に絶縁膜及びシード層を形成したときの寸法関係についての説明図である。 第１実施形態の基本形に係る半導体基板のテンティング状態における断面図である。 第１実施形態の基本形に係る半導体基板を有する固体撮像装置の断面図である。 第１実施形態の変形例１に係る半導体基板のテンティング状態における断面図である。 第１実施形態の変形例１に係る半導体基板を有する固体撮像装置の断面図である。 第１実施形態の変形例２に係る半導体基板のテンティング状態における断面図である。 第１実施形態の変形例２に係る半導体基板を有する固体撮像装置の断面図である。 第２実施形態の基本形に係る半導体基板のテンティング状態における断面図である。 第３実施形態の基本形に係る半導体基板のテンティング状態における断面図である。 本開示に係る半導体基板の第１実施形態の基本形の製造方法の工程説明図（その１）である。 本開示に係る半導体基板の第１実施形態の基本形の製造方法の工程説明図（その２）である。 本開示に係る半導体基板の第１実施形態の基本形の製造方法の工程説明図（その３）である。 本開示に係る半導体基板の第１実施形態の基本形の製造方法の工程説明図（その４）である。 本開示に係る半導体基板の第１実施形態の基本形の製造方法の工程説明図（その５）である。 本開示に係る半導体基板の第１実施形態の基本形の製造方法の工程説明図（その６）である。 本開示に係る半導体基板の第１実施形態の変形例１の製造方法の工程説明図（その１）である。 本開示に係る半導体基板の第１実施形態の変形例１の製造方法の工程説明図（その２）である。 本開示に係る半導体基板の第１実施形態の変形例２の製造方法の工程説明図である。 本開示に係る半導体基板の第２実施形態の基本形の製造方法の工程説明図（その１）である。 本開示に係る半導体基板の第２実施形態の基本形の製造方法の工程説明図（その２）である。 本開示に係る半導体基板の第２実施形態の変形例１の製造方法による半導体基板の断面図である。 本開示に係る半導体基板の第２実施形態の変形例２の製造方法による半導体基板の断面図である。 本開示に係る半導体基板の第３実施形態の基本形の製造方法の工程説明図（その１）である。 本開示に係る半導体基板の第３実施形態の基本形の製造方法の工程説明図（その２）である。 本開示に係る半導体基板の第３実施形態の変形例１の製造方法による半導体基板の断面図である。 本開示に係る半導体基板の第３実施形態の変形例２の製造方法による半導体基板の断面図である。 本開示に係る半導体基板を備えた固体撮像装置を有する電子機器の構成図である。
　次に、図面を参照して、本開示を実施するための形態（以下、「実施形態」と称する。）を下記の順序で説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　１．テンティングの工程と課題
　２．本開示に係る半導体基板の第１実施形態
　３．本開示に係る半導体基板の第２実施形態
　４．本開示に係る半導体基板の第３実施形態
　５．本開示に係る半導体基板の第１実施形態の製造方法
　６．本開示に係る半導体基板の第２実施形態の製造方法
　７．本開示に係る半導体基板の第３実施形態の製造方法
　８．本開示に係る半導体基板を備えた固体撮像装置を有する電子機器
　＜１．テンティングの工程と課題＞
　図１は、ＴＳＶ１０Ａが穿設された半導体基板を有する固体撮像装置１００の模式断面図である。固体撮像装置１００の半導体基板１は、本図に示すように、シリコン基板１０と、シリコン基板１０に配設された受光部３を有するセンサ基板２とを有している。そして、センサ基板２の受光部３に対向してカバーガラス４が配設されている。固体撮像装置１００は、光学系（不図示）からの入射光を、カバーガラス４を介してセンサ基板２上の受光部３に結像させる（本図では、下方から上方に向かって被写体像が入光される。）。
　受光部３は、受光部３上に結像された被写体像に対応した光信号を電気信号に変換する装置である。すなわち、被写体像からの入射光を、受光部３の画素領域で画素単位に受光し、それぞれの画素を光電変換することによって、被写体像の画素に対応した信号電荷を生成し、画素信号として外部に送出する。
　したがって、被写体の画像の解像度は、画素数によって決まり、画素数が多いほど画像の解像度は高くなる。画素は、センサ基板２に内設された光電変換素子（不図示）により電気信号に変換される。光電変換素子は、例えば、フォトダイオードであり、カバーガラス４を介して被写体像として入射する光を受光し、光電変換することで信号電荷を生成する。固体撮像装置１００には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサチップ、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型イメージセンサチップ含む。　　　
　半導体基板１には、センサ基板２で光電変換することによって、被写体像の画素に対応して生成された画素信号を外部に送出するための外部接続端子５が配設されている。そして、センサ基板２と外部接続端子５とを接続するために、半導体基板１がシリコン基板１０を有する場合には、ＴＳＶ１０Ａと呼ばれる貫通電極が穿設される。また、絶縁性の層間膜３０を有する場合には、層間絶縁膜中ホール１０Ｂが穿設される。したがって、センサ基板２の受光部３の裏面に配設された銅配線４６は、ＴＳＶ１０Ａ又は層間絶縁膜中ホール１０Ｂのシード層１２、銅メッキ層１３及びそこから外延された銅の配線パターン１４により外部接続端子５と電気的に接続されている。
　ＴＳＶ１０Ａは、本図に示すように、半導体基板１のシリコン基板１０に貫通孔１９を穿設し、その内周面を絶縁膜１１で被覆し、さらにその上面にシード層１２及び銅メッキ層１３をすることにより形成されている。そして、銅のメッキ層１３からは半導体基板１の上面に沿って銅の配線パターン１４が延設され、さらにその上面をソルダマスク１５で被覆している。これによりセンサ基板２の受光部３の裏面に配設された銅配線４６は、ＴＳＶ１０Ａの銅メッキ層１３及び配線パターン１４を介して外部接続端子５と電気的に接続される。
　ここで、ＴＳＶ１０Ａを形成する際に、テンティングの工程が必要となる。これについて、さらに詳しく説明する。図２、図３は、テンティングの工程を説明するための図である。ＴＳＶ１０Ａを形成するには、先述のように、シリコン基板１０に貫通孔１９を穿設し、その内周面を絶縁膜１１で被覆する。そして、さらにその上面にシード層１２をスパッタリング等により形成する。シード層１２を形成すると、次に、その上面に、図１に示すように、銅メッキ層１３及び銅の配線パターン１４を形成する。
　配線パターン１４を形成するには、半導体基板１の上面に配線パターン１４の形状をかたどったレジストパターン２２を生成する必要がある。そこで、シード層１２を形成したシリコン基板１０の上面に、図２Ａに示すように、液状のネガレジスト２０を滴下し、スピンコーティングにより貫通孔１９の開口部１９ｄの蓋をするように、しかも一様になるように塗布する。このとき貫通孔１９の中に空気が閉じ込められるようにする。この状態を「テンティング」と呼んでいる。
　テンティングをする理由は次のとおりである。すなわち、図４Ａに示すように、シリコン基板１０に貫通孔１９を穿設し、絶縁膜１１及びシード層１２を形成する。次に、図４Ａに示すようなレジストパターン２２を形成する際に、テンティングをしないで、貫通孔１９の中にレジストを充満した場合について説明する。
　貫通孔１９の底にネガレジスト２０が存在した場合には、図４Ｂに示すように、現像液が十分に供給されないために現像残りが発生する。また、ポジレジスト２１を用いた場合には、図４Ｃに示すように、貫通孔１９の底までフォトマスク２５を介した露光の光が届かず、同様に現像残りが発生する。かかる現像残りが発生すると、後工程での銅メッキ層１３を十分形成することができず、メッキ不良となる。また、ドライレジスト（フィルムレジスト）を用いた場合には、テンティング状態を形成できるものの、液状のレジストと比較して微細なパターンを形成できないという問題点がある。そこで、貫通孔１９の中にネガレジスト２０やポジレジスト２１を浸入させないよう「テンティング」が行われる。
　以下では、ネガレジスト２０を使用した例について説明する（以下、「ネガレジスト２０」を「レジスト２０」という。）。液状のレジスト２０をスピンコートした後は、図２Ｂに示すように、半導体基板１を高速回転させてレジスト２０中に残留している溶剤を乾燥させる。次に、図２Ｃに示すように、半導体基板１をベーク（ＰＡＢ：Ｐｏｓｔ　Ａｐｐｌｌｅｄ　Ｂａｋｅと呼ばれる。）をして溶剤をさらに乾燥させる。次に、図３Ｄに示すように、フォトマスク２５を介して露光し、図３Ｅに示すように、現像により貫通孔１９の周辺に外延する配線パターン１４を形成するためのレジストパターン２２が形成される。次に、図３Ｆに示すように、ベークを行い、その後冷却する。
　しかし、図５Ａに示すように、液状のレジスト２０をテンティング状に塗布したあと、溶剤を十分に乾燥させるために高い温度でベークすると、図５Ｂに示すように、貫通孔１９の中の空気が膨張して発泡（破裂）するという問題点がある。またレジストパターン２２を微細化するためにレジスト２０の塗布膜厚を薄くした場合（厚さＴ１）も発泡しやすくなる。
　そこで、図６Ａに示すように、発泡を抑制するためにレジスト２０の塗布膜厚を厚くする方法が考えられる（厚さＴ２）。しかし、レジスト２０の残留溶剤が多くなることとパターンのアスペクト比が大きくなるために、図６Ｂに示すように、露光、現像後にレジストパターン２２倒れが発生するという新たな問題が生じる。
＜２．本開示に係る半導体基板の第１実施形態＞
［第１実施形態の基本形］
　かかる問題に対し、本開示に係る第１実施形態の基本形は、図７に示すように、貫通孔１９の内周面に階段状の段差１９ａを形成するとともに、段差１９ａの上方である上段孔部１９ｂを順テーパ状に、段差１９ａの下方である下段孔部１９ｃを逆テーパ状に形成したものである。段差１９ａは、シリコン基板１０の貫通孔１９において、シリコン基板１０の板面に平行な水平状の段差面を形成する段差部である。すなわち、下段孔部１９ｃは、上段孔部１９ｂに対する縮径状の孔部であり、下段孔部１９ｃの内周面と上段孔部１９ｂの内周面との間に、段差１９ａによる段差面として、貫通孔１９の孔形状に沿う環状の水平面が形成されている。なお、「順テーパ状」とは、シリコン基板１０の板厚方向について、開口部１９ｄ側から段差１９ａ側の方向に貫通孔１９の内径を徐々に減少させた形状であり、「逆テーパ状」とは、順テーパ状とは逆方向に貫通孔１９の内径を徐々に減少させた形状である。
　このように形成することにより、液状のレジスト２０を塗布したときに、レジスト２０を上段孔部１９ｂの段差１９ａで留めることができる。したがって、上段孔部１９ｂでテンティングさせることができる。また、貫通孔１９の開口部１９ｄ上のレジスト２０の厚みを従来よりも厚くすることができ、貫通孔１９の内部の空気の膨張によるレジスト２０の発泡を防止することができる。さらに段差１９ａを設けることによりレジスト２０が貫通孔１９の底に落ち込むことを抑制でき、後工程である銅メッキ不良を低減することができる。
　ここで貫通孔１９の内周面におけるテーパ角Φとレジスト２０の落ち込み易さについて図８により説明する。液状のレジスト２０と内周面との接触角θは、レジスト２０の材料と貫通孔１９を穿設する材料の種類で決まる。レジスト２０は、その表面張力により球体状になろうとする力が働く、この力は、レジスト２０の浸入の抑止力として働く。したがって、貫通孔１９内の空気とレジスト２０との界面は、球面の一部となる。一方、地球の重力の作用により、レジスト２０には貫通孔１９の中に落ち込もうとする力が働く。そこで、図９に示すように、内周面が順テーパであるほどレジストの落ち込み量が大きくなる。また、逆テーパになるほど落ち込み量が小さくなる。しかし、逆テーパ角Φが接触角θよりも大きくなると、レジスト２０は貫通孔２０の中へ落ち込まなくなる。
　したがって、貫通孔１９の上段孔部１９ｂを順テーパ状に形成することによりレジスト２０を落ち込みやすくすることができる。また、レジスト２０を段差１９ａで一旦受け止めた後、下段孔部１９ｃを逆テーパ状に形成することにより段差１９ａより下方にはレジスト２０を落ち込まないようにすることができる。
　次に、貫通孔１９に絶縁膜１１及びシード層１２を形成したときの寸法関係について説明する。図９Ａの貫通孔１９の断面図において、貫通孔１９の開口径をａ、上段孔部１９ｂの下端と段差１９ａとの接合部の径をｂ、段差１９ａの径をｃ、下段孔部１９ｃの下端の径をｄとする。また、上段孔部１９ｂの深さをｈ、下段孔部１９ｃの深さをｇとする。
　そうすると、上記の各々の寸法は、
　ａ＞ｂ≧ｃ　又は　ａ＞ｂ＞ｃ　であり、かつ、
　（ｈ＋ｇ）×０．２＜ｈ≦（ｈ＋ｇ）×０．５　であることが望ましい。
　かかる根拠として、図９Ｂにテンティング発泡及び現像残りによる不良率と、上段孔部１９ｂの深さの割合ｈ／（ｈ＋ｇ）の関係を示す。本図に示すように、横軸にｈ／（ｈ＋ｇ）を、縦軸に不良率をとる。そうすると、ｈ／（ｈ＋ｇ）の値が０に近くなると、つまりｈが小さくなるとレジスト２０の厚さが薄くなるために発泡の不良率が増加する。また、ｈ／（ｈ＋ｇ）の値が大きくなると、レジスト２０の厚みが厚くなりすぎて、現像残りによる不良率が増加する。
　そこで、上段孔部１９ｂの深さｈを、発泡と現像残りが発生しない範囲に設定する。例えば、本図によれば、段差１９ａを（ｈ＋ｇ）×０．２＜ｈ≦（ｈ＋ｇ）×０．５の範囲に設けることが望ましい。
　図１０は、第１実施形態の基本形に係る半導体基板１のテンティング状態における断面図である。また、図１１は、当該半導体基板１を有する固体撮像装置１００の断面図である。図１０及び図１１の半導体基板１において、貫通孔１９を穿設する材料は、シリコン基板１０とするものである。そして、図１１の左方には、貫通孔１９が穿設されて、ＴＳＶ１０Ａが形成されている。ＴＳＶ１０Ａの開口部周辺及びシリコン基板１０の上面は絶縁膜１１及びシード層１２で覆われ、さらにその上面には銅メッキ層１３が形成されている。また、銅メッキ層１３を延設して配線パターン１４が設けられている。ＴＳＶ１０Ａの底部は、配線層４０に配設された銅配線４６と銅メッキ層１３により電気的に接続されている。
　なお、図１１において、シリコン基板１０の下方に配設された配線層４０には、何層かにわたって銅配線４６が形成されている。配線層４０の下方には受光部３が配設されている。受光部３には光電変換素子９が形成されている。光電変換素子９は、例えば発光ダイオードであり、画素ごとにマトリクス状に配設されている。それぞれの光電変換素子９には、それぞれに対応してマイクロレンズアレイ８配設されている。また、光電変換素子９に対向してカバーガラス４が配設されている。カバーガラス４は、光学系のレンズ（不図示）等を介して入射した被写体像を受光する（本図では、下方から上方に向かって被写体像が入光される。）。光電変換素子９は、カバーガラス４及びマイクロレンズアレイ８に入射した光を画素単位で電気信号に変換する。したがって、被写体の画像の解像度は、画素数、すなわち光電変換素子９の数によって決まり、画素数が多いほど画像の解像度は高くなる。
［第１実施形態の変形例１］
　本開示に係る第１実施形態の基本形は、以上のように半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０とするものである。一方、第１実施形態の変形例１は、図１２及び図１３に示すように、半導体基板１の貫通電極１９を穿設する材料を樹脂などの絶縁物による層間膜３０とするものである。
　具体的には、図１２に示すように、配線層４０の上方に配設された絶縁物である層間膜３０に貫通孔１９が穿設されている。貫通孔１９の内周面はシード層１２で覆われており、シード層１２は配線層４０に形成された銅配線４６に電気的に接続されている。そして、レジスト２０は、貫通孔１９の開口部１９ｄをテンティングにより塞いでいる。本変形例１では、層間膜３０は、絶縁物で構成されているために、基本形に示すような絶縁膜１１は、そもそも設ける必要がない。
　また、絶縁性の層間膜３０を、感光性を有する有機材料や無機材料の樹脂で形成してもよい。このような材料で層間膜３０を形成するとフォトマスク２５を介して露光させることで貫通孔１９を容易に穿設することができる。
　上記以外の構成については、第１実施形態の基本形と同様であるため説明を省略する。
［第１実施形態の変形例２］
　本開示に係る第１実施形態の変形例２は、図１４及び図１５に示すように、半導体基板１の貫通電極１９を穿設する材料を樹脂などの絶縁物による第１の層間膜３１と第２の層間膜３２とするものである。
　具体的には、図１４に示すように、配線層４０の上方に配設された絶縁物による第１の層間膜３１及び第２の層間膜３２に貫通孔１９が穿設されている。より詳しくは、貫通孔１９の下段孔部１９ｃは、第１の層間膜３１に穿設され、貫通孔１９の上段孔部１９ｂは、第２の層間膜３２に穿設されている。そして、段差１９ａは、第１の層間膜３１と第２の層間膜３２との境界１９ｅに配設されている。この境界１９ｅは、上段孔部１９ｂの順テーパと下段孔部１９ｃの逆テーパとが交差する線でもある。
　また、貫通孔１９の内周面はシード層１２で覆われており、シード層１２は、配線層４０に配設された銅配線４６に電気的に接続されている。そして、レジスト２０は、貫通孔１９の開口部１９ｄをテンティングにより塞いでいる。本変形例２では、第１の層間膜３１及び第２の層間膜３２は、絶縁物で構成されている。このために、基本形において形成されていた絶縁膜１１は、そもそも設ける必要がない。
　また、絶縁性の第１の層間膜３１及び第２の層間膜３２を、感光性を有する有機材料や無機材料の樹脂で形成してもよい。このような材料で層間膜３０を形成するとフォトマスク２５を介して露光させることで貫通孔１９を容易に穿設することができる。
　また、第１の層間膜３１と第２の層間膜３２との境界１９ｅがあるために段差１９ａを形成することが容易になる。
　上記以外の構成については、第１実施形態の基本形と同様であるため説明を省略する。
＜３．本開示に係る半導体基板の第２実施形態＞
［第２実施形態の基本形］
　本開示に係る第２実施形態の基本形は、図１６に示すように、貫通孔１９の内周面を階段状に段差１９ａを形成するとともに、上段孔部１９ｂを順テーパ状に、下段孔部１９ｃを逆テーパ状に形成し、さらに上段孔部１９ｂの開口部１９ｄの断面を、丸みを持たせた曲線状に形成したものである。
　このように形成することにより、液状のレジスト２０を塗布したときに、開口部１９ｄの断面を、丸みを持たせた曲線状に形成し、上段孔部１９ｂを順テーパ状に形成しているためにレジスト２０が貫通孔１９に落ち込みやすくなる。さらに、段差１９ａを形成することによりレジスト２０を留めることができる。また、下段孔部１９ｃを逆テーパ状に形成しているために境界１９ｅより下方にレジスト２０が落ち込まないようにすることができる。したがって、レジスト２０の厚みを従来よりも厚い状態でテンティングさせることができる。これにより、空気の膨張によるレジスト２０の発泡の防止をすることができる。さらに段差１９ａを設けているためにレジスト２０をそこに留めることができ、後工程である銅メッキ不良を低減することができる。
　上記以外の構成については、第１実施形態の基本形と同様であるため説明を省略する。　　　
［第２実施形態の変形例１］
　本開示に係る第２実施形態の変形例１は、貫通孔１９の形状を図１６に示す第２実施形態の基本形と同様に形成したものである。また、半導体基板１の貫通電極１９を穿設する材料は、第１実施形態の変形例１の図１２及び図１３において説明したのと同様に、樹脂などの絶縁物による層間膜３０により構成されるものである。
　上記以外の構成については、第２実施形態の基本形と同様であるため説明を省略する。
［第２実施形態の変形例２］
　本開示に係る第２実施形態の変形例２は、貫通孔１９の形状については図１６に示す第２実施形態の基本形と同様である。また、半導体基板１の貫通電極１９を穿設する材料は、第１実施形態の変形例２において説明した図１４及び図１５と同様に、樹脂などの絶縁物による第１の層間膜３１と第２の層間膜３２により構成されるものである。
　上記以外の構成については、第２実施形態の基本形と同様であるため説明を省略する。
＜４．本開示に係る半導体基板の第３実施形態＞
［第３実施形態の基本形］
　本開示に係る第３実施形態の基本形は、図１７に示すように、貫通孔１９の段差１９ａをなくするとともに境界１９ｅよりも、上段孔部１９ｂを順テーパ状に、下段孔部１９ｃを逆テーパ状に形成したものである。
　このように形成することにより、液状のレジスト２０を塗布したときに、上段孔部１９ｂを順テーパ状に形成しているためにレジスト２０が貫通孔１９に落ち込みやすくなる。また、下段孔部１９ｃを逆テーパ状に形成しているために、順テーパから逆テーパに変化する境界１９ｅのところで、レジストが落ち込みにくくなる。したがって、上段孔部１９ｂでのレジスト２０の厚みを他の実施形態よりもさらに厚い状態でテンティングさせることができる。これにより、空気の膨張によるレジスト２０の発泡の防止効果をより改善することができ、後工程である銅メッキ不良を低減することができる。また、段差１９ａを形成しないために、加工が容易となり、加工時間の短縮にもつながる。なお、わずかな段差１９ａを設けてもよい。これによりレジスト２０が貫通孔１９の底に落ち込む深さを調整することができるため、レジスト２０の厚みを調整することができる。
　上記以外の構成については、第１実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の変形例１］
　本開示に係る第３実施形態の変形例１は、貫通孔１９の形状については図１７に示す第３実施形態の基本形と同様である。また、第１実施形態の変形例１において説明した図１２及び図１３と同様に、半導体基板１の貫通電極１９を穿設する材料は、樹脂などの絶縁物による層間膜３０により構成されるものである。
　上記以外の構成については、第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の変形例２］
　本開示に係る第３実施形態の変形例２は、貫通孔１９の形状については図１７に示す第３実施形態の基本形と同様である。また、半導体基板１の貫通電極１９を穿設する材料は、第１実施形態の変形例２において説明した図１４及び図１５と同様に、樹脂などの絶縁物による第１の層間膜３１と第２の層間膜３２により構成されるものである。
　上記以外の構成については、第３実施形態の基本形と同様であるため説明を省略する。
＜５．本開示に係る半導体基板の第１実施形態の製造方法＞
［第１実施形態の基本形の製造方法］
　次に、本開示に係る半導体基板１の第１実施形態の基本形の製造方法について説明する。
　まず最初に、銅配線４６を有する配線層４０の上にシリコン基板１０を貼り合わせ、所望の厚さになるようにシリコン基板１０を研磨、平坦化する。
　そして、シリコン基板１０の面上にレジスト２０を塗布し、リソグラフィ工程により、貫通孔１９のレジストパターンを形成する。このとき、露光は配線構造に形成したマークにアライメントする。なお、アライメントとは、位置決めを行う位置補正機能のことである。
　次に、図１８Ａに示すように、レジスト２０をマスクにして、主として異方性エッチングにより銅配線４６のパッド上に逆テーパの貫通孔１９を穿設する。
　次に、図１８Ｂに示すように、レジスト開口部２０ａを等方性アッシングにより広げ、さらにレジスト２０をマスクにして、異方性エッチングと等方性アッシングのサイクル工程を繰り返す。これにより、貫通孔１９の下段孔部１９ｃと上段孔部１９ｂとの境界１９ｅに段差１９ａが形成され、上段孔部１９ｂは順テーパ状、下段孔部１９ｃは逆テーパ状となる。
　次に、図１８Ｃに示すように、ＣＶＤ（化学的気相成長：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯＮからなる絶縁膜１１（シリコン酸窒化膜）を貫通孔１９の内周面及びシリコン基板１０の上面に形成する。また、貫通孔１９の底も薄く成膜される。
　次に、図１９Ｄに示すように、異方性エッチングにより絶縁膜１１をエッチバックし、貫通孔１９の底と銅配線４６のパッドが連通するように穴をあける。
　次に、図１９Ｅに示すように、スパッタリングによりチタン（Ｔｉ）層、銅（Ｃｕ）層の順にメッキ用のシード層１２を貫通孔１９の内周面及びシリコン基板１０の上面に形成する。その後、シリコン基板１０の上面にシンナーを滴下し、シンナーの量及び時間を調整しながらスピンコートにより段差１９ａより上方を濡らす。すなわち、段差１９ａより上方をシンナーによりプリウエットする。これにより、次工程のレジスト２０のスピンコートによる塗布の際、レジストが段差１９ａまで落ち込むことができるようにする。
　次に、図２０Ｆに示すように、シリコン基板１０上に液状のレジスト２０を滴下し、半導体基板１を低速で回転させてレジスト２０をシリコン基板１０の上面全体に塗布する。このとき、レジスト２０は貫通孔１９の段差１９ａまで入り込むが、逆テーパ状に形成されている下段孔部１９ｃまでは入り込まず、貫通孔１９の下段孔部１９ｃに空気が閉じ込められて、テンティング状態となる。
　次に、図２０Ｇに示すように、半導体基板１を高速回転させて液状のレジスト２０を薄膜化するとともに、液状のレジスト２０の中に残留している溶剤を乾燥させる。これによりレジスト２０の厚みがやや減少して薄くなる。
　次に、図２１Ｈに示すように、半導体基板１を１００°Ｃ程度で加熱して液状のレジスト２０の中の溶剤をさらに乾燥させる。
[規則91に基づく訂正 28.03.2022]　
　次に、図２１Ｉに示すように、貫通孔１９の周辺のパターンと同時に形成したアライメントマークによりマスクの位置合わせをして、貫通孔１９の周辺の銅メッキ層１３及び配線パターン１４を露光する。露光された領域のレジスト２０は架橋する。
[規則91に基づく訂正 28.03.2022]　
　次に、図２２Ｊに示すように、架橋していないレジスト２０を現像液により除去する。これによりレジストパターン２２が形成される。
[規則91に基づく訂正 28.03.2022]　
　次に、図２２Ｋに示すように、レジストパターン２２をマスクとして貫通孔１９の内周面及びシリコン基板１０の上面に銅メッキをする。これにより銅メッキ層１３が形成される。
[規則91に基づく訂正 28.03.2022]　
　次に、図２３Ｌに示すように、レジストパターン２２を除去する。
[規則91に基づく訂正 28.03.2022]　
　次に、図２３Ｍに示すように、銅メッキ層１３をマスクとして露出しているシード層１２を除去する。これにより、半導体基板１にＴＳＶ１０Ａ、銅メッキ層１３及び配線パターン１４を形成することができる。
［第１実施形態の変形例１の製造方法］
　次に、本開示に係る半導体基板１の第１実施形態の変形例１の製造方法について説明する。本変形例１は、半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０に代えて樹脂などの絶縁物による層間膜３０とするものである。
　まず最初に、銅配線４６を有する配線層４０の上に、エポキシ樹脂やポリイミド樹脂等からなる有機系絶縁層間膜からなる層間膜３０を形成する。層間膜３０は高温でベーク又は紫外線でキュア（ｃｕｒｅ：素材内部の構造を安定化させるための加熱工程）して硬化させる。
　そして、層間膜３０の面上にレジスト２０を塗布し、リソグラフィ工程により、貫通孔１９のレジストパターン２２を形成する。このとき、露光は配線構造に形成したマークにアライメントする。
　次に、図２４Ａに示すように、レジスト２０をマスクにして、主として異方性エッチングにより銅配線４６のパッド上に逆テーパの貫通孔１９を穿設する。
レジスト開口部２０ａを等方性アッシングにより広げ、さらにレジスト２０をマスクにして、異方性エッチングと等方性アッシングのサイクル工程を繰り返す。
　次に、図２４Ｂに示すように、レジスト開口部２０ａを等方性アッシングにより広げ、さらにレジスト２０をマスクにして、異方性エッチングと等方性アッシングのサイクル工程を繰り返す。これにより、貫通孔１９の下段孔部１９ｃと上段孔部１９ｂとの境界１９ｅに段差１９ａが形成され、上段孔部１９ｂは順テーパ状、下段孔部１９ｃは逆テーパ状となる。
　次に、図２５Ｃに示すように、レジスト２０を除去する。
[規則91に基づく訂正 28.03.2022]　
　次に、図２５Ｄに示すように、スパッタリングによりチタン（Ｔｉ）層、銅（Ｃｕ）層の順にメッキ用のシード層１２を貫通孔１９の内周面及び層間膜３０の上面に形成する。
　これ以降の工程は、前記の図２０Ｆから図２３Ｍまでと同様である。これにより、層間絶縁膜中ホール１０Ｂ、銅メッキ層１３及び配線パターン１４を形成することができる。
［第１実施形態の変形例２の製造方法］
　次に、本開示に係る半導体基板１の第１実施形態の変形例２の製造方法について説明する。本変形例２は、半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０に代えて樹脂などの絶縁物による第１の層間膜３１及び第２の層間膜３２とするものである。
　まず最初に、銅配線４６を有する配線層４０の上に、エポキシ樹脂やポリイミド樹脂等からなる有機系絶縁層間膜からなる第１の層間膜３１を形成する。第１の層間膜３１は高温でベーク又は紫外線でキュアして硬化させる。
　次に、図２６Ａに示すように、第１の層間膜３１とは異なる材質の第２の層間膜３２（例えばＳｉ３Ｎ４（窒化ケイ素））を形成する。
　そして、第２の層間膜３２の面上にレジスト２０を塗布し、リソグラフィ工程により、貫通孔１９のレジストパターン２２を形成する。このとき、露光は配線構造に形成したマークにアライメントする。
　次に、図２６Ｂに示すように、レジスト開口部２０ａを等方性アッシングにより広げ、さらにレジスト２０をマスクにして、異方性エッチングと等方性アッシングのサイクル工程を繰り返す。これにより、図２６Ｃに示すように、貫通孔１９の下段孔部１９ｃと上段孔部１９ｂとの境界１９ｅに段差１９ａが形成され、上段孔部１９ｂは順テーパ状、下段孔部１９ｃは逆テーパ状となる。
　さらに、第１の層間膜３１よりも第２の層間膜３２のエッチングレートを高くすることにより、図２６Ｃに示すように、下段孔部１９ｃの上部が削られることがなく、より安定した逆テーパ形状を形成することができる。
[規則91に基づく訂正 28.03.2022]　
　次に、第２の層間膜３２上のレジスト２０を除去する。
　これ以降の工程は、前記の図２０Ｆから図２３Ｍまでと同様である。これにより、層間絶縁膜中ホール１０Ｂ、銅メッキ層１３及び配線パターン１４を形成することができる。
＜６．本開示に係る半導体基板の第２実施形態の製造方法＞
［第２実施形態の基本形の製造方法］
　次に、本開示に係る半導体基板１の第２実施形態の基本形の製造方法について説明する。
　まず最初に、銅配線４６を有する配線層４０の上にシリコン基板１０を貼り合わせ、所望の厚さになるようにシリコン基板１０を研磨、平坦化する。
　そして、シリコン基板１０の面上にレジスト２０を塗布し、リソグラフィ工程により、貫通孔１９のレジストパターン２２を形成する。このとき、露光は配線構造に形成したマークにアライメントする。
　次に、図２７Ａに示すように、レジスト２０をマスクにして、主として異方性エッチングにより銅配線４６のパッド上に逆テーパの貫通孔１９を穿設する。
　次に、図２７Ｂに示すように、レジスト開口部２０ａを等方性アッシングにより広げ、さらにレジスト２０をマスクにして、異方性エッチングと等方性アッシングのサイクル工程を繰り返す。これにより、貫通孔１９の下段孔部１９ｃと上段孔部１９ｂとの境界１９ｅに段差１９ａが形成され、上段孔部１９ｂは順テーパ状、下段孔部１９ｃは逆テーパ状となる。また、上段孔部１９ｂの開口部１９ｆの断面は、丸みを持たせた曲線状となる。
　次に、図２７Ｃに示すように、ＣＶＤ（化学的気相成長：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯＮからなる絶縁膜１１を貫通孔１９の内周面及び半導体基板１の上面に形成する。また、貫通孔１９の底も薄く成膜される。このとき、本図に示すように、段差１９ａに形成された絶縁膜１１が下段孔部１９ｃ対してオーバーハングするように、又は下段孔部１９ｃが逆テーパ状になるようにＣＶＤの条件を調整する。ただし、上段孔部１９ｂの開口部１９ｆは大きく順テーパ状に形成するためにオーバーハングとはならない。
　次に、図２８Ｄに示すように、異方性エッチングにより絶縁膜１１をエッチバックし、貫通孔１９の底と銅配線４６のパッドが連通するように貫通孔１９の底に穴をあける。
[規則91に基づく訂正 28.03.2022]　
　次に、図２８Ｅに示すように、スパッタリングによりチタン（Ｔｉ）層、銅（Ｃｕ）層の順にメッキ用のシード層１２を貫通孔１９の内周面及びシリコン基板１０の上面に形成する。
　これ以降の工程は、前記の図２０Ｆから図２３Ｍまでと同様である。これにより、ＴＳＶ１０Ａ、銅メッキ層１３及び配線パターン１４を形成することができる。
［第２実施形態の変形例１の製造方法］
　次に、本開示に係る半導体基板１の第２実施形態の変形例１の製造方法について説明する。本変形例１は、半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０に代えて樹脂などの絶縁物による層間膜３０とするものである。
　また、貫通孔１９の形状は、第２実施形態の基本形と同様に、図１６に示すように、貫通孔１９の内周面を階段状に段差１９ａを形成するとともに、上段孔部１９ｂを順テーパ状に、下段孔部１９ｃを逆テーパ状に形成し、さらに上段孔部１９ｂの開口部１９ｄの断面を、丸みを持たせた曲線状に形成したものである。
[規則91に基づく訂正 28.03.2022]　
　上記は相違点であるが、製造工程については、前記の図２４Ａ～図２５Ｄ及び前記の図２０Ｆから図２３Ｍまでと同様である。これにより、図２９に示すような層間絶縁膜中ホール１０Ｂ、銅メッキ層１３及び配線パターン１４を形成することができる。
［第２実施形態の変形例２の製造方法］
　次に、本開示に係る半導体基板１の第２実施形態の変形例２の製造方法について説明する。本変形例２は、半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０に代えて樹脂などの絶縁物による第１の層間膜３１及び第２の層間膜３２とするものである。
　また、貫通孔１９の形状は、第２実施形態の基本形と同様に、図１６に示すように、貫通孔１９の内周面を階段状に段差１９ａを形成するとともに、上段孔部１９ｂを順テーパ状に、下段孔部１９ｃを逆テーパ状に形成し、さらに上段孔部１９ｂの開口部１９ｄの断面を、丸みを持たせた曲線状に形成したものである。
[規則91に基づく訂正 28.03.2022]　
　上記は相違点であるが、製造工程については、前記の図２４Ａ～図２５Ｄ及び前記の図２０Ｆから図２３Ｍまでと同様である。これにより、図３０に示すような層間絶縁膜中ホール１０Ｂ、銅メッキ層１３及び配線パターン１４を形成することができる。
＜７．本開示に係る半導体基板の第３実施形態の製造方法＞
［第３実施形態の基本形の製造方法］
　次に、本開示に係る半導体基板１の第３実施形態の基本形の製造方法について説明する。まず最初に、銅配線４６を有する配線層４０の上にシリコン基板１０を貼り合わせ、所望の厚さになるようにシリコン基板１０を研磨、平坦化する。
　そして、シリコン基板１０面上にレジスト２０を塗布し、リソグラフィ工程により、貫通孔１９のレジストパターンを形成する。このとき、露光は配線構造に形成したマークにアライメントする。
　次に、図３１Ａに示すように、レジスト２０をマスクにして、主として異方性エッチングにより銅配線４６のパッド上に逆テーパの貫通孔１９を穿設する。
　次に、図３１Ｂに示すように、レジスト開口部２０ａを等方性アッシングにより広げ、さらにレジスト２０をマスクにして、異方性エッチングと等方性アッシングのサイクル工程を繰り返す。これにより、貫通孔１９の境界１９ｅと、その上方の上段孔部１９ｂと下方の下段孔部１９ｃとが形成され、上段孔部１９ｂは順テーパ状、下段孔部１９ｃは逆テーパ状となる。
　次に、図３１Ｃに示すように、ＣＶＤ法によりＳｉＯＮからなる絶縁膜１１を貫通孔１９の内周面及び半導体基板１の上面に形成する。また、貫通孔１９の底も薄く成膜される。
　次に、図３２Ｄに示すように、異方性エッチングにより絶縁膜１１をエッチバックし、貫通孔１９の底と銅配線４６のパッドが連通するように貫通孔１９の底に穴をあける。
　次に、図３２Ｅに示すように、スパッタリングによりチタン（Ｔｉ）層、銅（Ｃｕ）層の順にメッキ用のシード層１２を貫通孔１９の内周面及びシリコン基板１０の上面に形成する。
[規則91に基づく訂正 28.03.2022]　
　これ以降の工程は、前記の図２０Ｆから図２３Ｍまでと同様である。これにより、ＴＳＶ１０Ａ、銅メッキ層１３及び配線パターン１４を形成することができる。
［第３実施形態の変形例１の製造方法］
　次に、本開示に係る半導体基板１の第３実施形態の変形例１の製造方法について説明する。本変形例１は、半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０に代えて樹脂などの絶縁物による層間膜３０とするものである。
　また、貫通孔１９の形状は、第３実施形態の基本形と同様に、図１７に示すように、貫通孔１９の段差１９ａをなくするとともに、境界１９ｅを設け、その上段孔部１９ｂを順テーパ状に、下段孔部１９ｃを逆テーパ状に形成したものである。
[規則91に基づく訂正 28.03.2022]　
　上記の相違点はあるものの製造工程については、前記の図２４Ａ～図２５Ｄ及び前記の図２０Ｆから図２３Ｍまでと同様である。これにより、図３３に示すような層間絶縁膜中ホール１０Ｂ、銅メッキ層１３及び配線パターン１４を形成することができる。
［第３実施形態の変形例２の製造方法］
　次に、本開示に係る半導体基板１の第３実施形態の変形例２の製造方法について説明する。本変形例２は、半導体基板１の貫通電極１９を穿設する材料をシリコン基板１０に代えて樹脂などの絶縁物による第１の層間膜３１及び第２の層間膜３２とするものである。
　また、貫通孔１９の形状は、第３実施形態の基本形と同様に、図１７に示すように、貫通孔１９の段差１９ａをなくするとともに、境界１９ｅを設け、その上段孔部１９ｂを順テーパ状に、下段孔部１９ｃを逆テーパ状に形成したものである。
[規則91に基づく訂正 28.03.2022]　
　上記は相違点であるが、製造工程については、前記の図２４Ａ～図２５Ｄ及び前記の図２０Ｆから図２３Ｍまでと同様である。これにより、図３４に示すような層間絶縁膜中ホール１０Ｂ、銅メッキ層１３及び配線パターン１４を形成することができる。
　以上のような工程により、メッキ不良を低減する半導体基板１及び半導体基板１の製造方法を提供することができる。
＜８．本開示に係る半導体基板を備えた固体撮像装置を有する電子機器＞
　上述した第１実施形態から第３実施形態に係る半導体基板１を備えた固体撮像装置１００を有する電子機器の構成例について、図３５により説明する。
　固体撮像装置１００は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置１００を用いる複写機など、画像取込部（光電変換部）を有する電子機器全般に対して適用可能である。固体撮像装置１００は、ワンチップとして形成された形態のものであってもよいし、撮像部と信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態のものであってもよい。
　図３５に示すように、電子機器としての撮像装置２００は、光学部２０２と、固体撮像装置１００と、カメラ信号処理回路であるＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路２０３と、フレームメモリ２０４と、表示部２０５と、記録部２０６と、操作部２０７と、電源部２０８とを備える。ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７及び電源部２０８は、バスライン２０９を介して相互に接続されている。
　光学部２０２は、複数のレンズを含み、被写体からの入射光（像光）を取り込んで固体撮像装置１００の受光部３に結像する。固体撮像装置１００は、光学部２０２によって受光部３に結像された入射光の光量を受光部３の光電変換素子９において画素単位で電気信号に変換して画素信号として出力する。
　表示部２０５は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像装置１００で撮像された動画又は静止画を表示する。記録部２０６は、固体撮像装置１００で撮像された動画又は静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６及び操作部２０７の動作電源となる各種の電源を、これらの供給対象に対して適宜供給する。
　以上のように、本開示によれば、貫通孔１９の開口部１９ｄのテンティングを確実に行うことができるため不良率を改善することができる。これにより、本開示に係る半導体基板１を備えた固体撮像装置１００を有する撮像装置２００を高い品質で提供することができる。
　最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、さらに他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　順テーパ状に形成された上段孔部と、
　逆テーパ状に形成された下段孔部と、
　前記上段孔部と前記下段孔部との境界に形成された段差と、
を備えた貫通電極を有する半導体基板。
（２）
　順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、
　逆テーパ状に形成された下段孔部と、
　前記上段孔部と前記下段孔部との境界に形成された段差と、
を備えた貫通電極を有する半導体基板。
（３）
　順テーパ状に形成された上段孔部と、
　逆テーパ状に形成された下段孔部と、
　前記上段孔部と前記下段孔部に形成された境界と、
を備えた貫通電極を有する半導体基板。
（４）
　前記貫通電極は、シリコンに穿設された前記（１）から（３）のいずれか１つに記載の半導体基板。
（５）
　前記貫通電極は、絶縁性の層間膜に穿設された前記（１）から（３）のいずれか１つに記載の半導体基板。
（６）
　前記貫通電極は、２以上の絶縁性の層間膜に穿設された前記（１）から（３）のいずれか１つに記載の半導体基板。
（７）
　前記上段孔部と前記下段孔部との前記境界又は前記段差は、前記貫通電極の深さに対して、前記開口面から２０％乃至５０％の深さ方向の位置に配設した前記（１）から（３）のいずれか１つに記載の半導体基板。
（８）
　絶縁性の前記層間膜は、感光性を有する有機材料又は無機材料の樹脂で形成した前記（５）又は（６）に記載の半導体基板。
（９）
　配線層上に基板を形成する工程と、
　前記シリコン又は絶縁性の前記層間膜に逆テーパ状の貫通孔を穿設する工程と、
　前記貫通孔の上段を順テーパ状に形成する工程と、
　前記貫通孔の内周面及び前記シリコン基板若しくは絶縁性の前記層間膜の上面に絶縁膜を形成する工程と、
　前記貫通孔の底と前記シリコン又は絶縁性の前記層間膜の下方に配設された配線層の銅配線とを連通させる工程と、
　前記絶縁膜の上面にシード層を形成する工程と、
　前記貫通孔の開口部及び前記シリコン又は絶縁性の前記層間膜の上面にレジストをテンティング状態に塗布して乾燥させる工程と、
　前記シリコン又は絶縁性の前記層間膜の上面にレジストパターンを形成する工程と、
　前記レジストパターンをマスクとして前記シリコン又は絶縁性の前記層間膜の上面に銅メッキによるパターンを形成する工程と、
を有する半導体基板の製造方法。
（１０）
　順テーパ状に形成された上段孔部と、
　逆テーパ状に形成された下段孔部と、
　前記上段孔部と前記下段孔部との境界に形成された段差と、
を備えた貫通電極を有する半導体基板、
　順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、
　逆テーパ状に形成された下段孔部と、
　前記上段孔部と前記下段孔部との境界に形成された段差と、
を備えた貫通電極を有する半導体基板、
又は順テーパ状に形成された上段孔部と、
　逆テーパ状に形成された下段孔部と、
　前記上段孔部と前記下段孔部に形成された境界と、
を備えた貫通電極を有する半導体基板、
のうちいずれか１つの半導体基板を有する電子機器。
　１　　　半導体基板
　２　　　センサ基板
　３　　　受光部
　４　　　カバーガラス
　５　　　外部接続端子
　８　　　マイクロレンズアレイ
　９　　　光電変換素子
　１０　　シリコン基板
　１０Ａ　ＴＳＶ
　１０Ｂ　層間絶縁膜中ホール
　１１　　絶縁膜
　１２　　シード層
　１３　　銅メッキ層
　１４　　配線パターン
　１５　　ソルダマスク
　１９　　貫通孔
　１９ａ　段差
　１９ｂ　上段孔部
　１９ｃ　下段孔部
　１９ｄ、ｆ　開口部
　１９ｅ　境界
　２０　　レジスト
　２０ａ　レジスト開口部
　２１　　ポジレジスト
　２２　　レジストパターン
　２５　　フォトマスク
　３０　　層間膜
　３１　　第１の層間膜
　３２　　第２の層間膜
　４０　　配線層
　４６　　銅配線
　１００　固体撮像装置
　２００　撮像装置

Claims (10)

  1. 　順テーパ状に形成された上段孔部と、
    　逆テーパ状に形成された下段孔部と、
    　前記上段孔部と前記下段孔部との境界に形成された段差と、
    を備えた貫通電極を有する半導体基板。
  2. 　順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、
    　逆テーパ状に形成された下段孔部と、
    　前記上段孔部と前記下段孔部との境界に形成された段差と、
    を備えた貫通電極を有する半導体基板。
  3. 　順テーパ状に形成された上段孔部と、
    　逆テーパ状に形成された下段孔部と、
    　前記上段孔部と前記下段孔部に形成された境界と、
    を備えた貫通電極を有する半導体基板。
  4. 　前記貫通電極は、シリコンに穿設された請求項１に記載の半導体基板。
  5. 　前記貫通電極は、絶縁性の層間膜に穿設された請求項１に記載の半導体基板。
  6. 　前記貫通電極は、２以上の絶縁性の層間膜に穿設された請求項１に記載の半導体基板。
  7. 　前記上段孔部と前記下段孔部との前記境界又は前記段差は、前記貫通電極の深さに対して、前記開口面から２０％乃至５０％の深さ方向の位置に配設した請求項１に記載の半導体基板。
  8. 　絶縁性の前記層間膜は、感光性を有する有機材料又は無機材料の樹脂で形成した請求項５に記載の半導体基板。
  9. 　配線層上に基板を形成する工程と、
    　前記シリコン基板又は絶縁性の前記層間膜に逆テーパ状の貫通孔を穿設する工程と、
    　前記貫通孔の上段を順テーパ状に形成する工程と、
    　前記貫通孔の内周面及び前記シリコン基板若しくは絶縁性の前記層間膜の上面に絶縁膜を形成する工程と、
    　前記貫通孔の底と前記シリコン基板又は絶縁性の前記層間膜の下方に配設された配線層の銅配線とを連通させる工程と、
    　前記絶縁膜の上面にシード層を形成する工程と、
    　前記貫通孔の開口部及び前記シリコン基板又は絶縁性の前記層間膜の上面にレジストをテンティング状態に塗布して乾燥させる工程と、
    　前記シリコン基板又は絶縁性の前記層間膜の上面にレジストパターンを形成する工程と、
    　前記レジストパターンをマスクとして前記シリコン基板又は絶縁性の前記層間膜の上面に銅メッキによるパターンを形成する工程と、
    を有する半導体基板の製造方法。
  10. 　順テーパ状に形成された上段孔部と、
    　逆テーパ状に形成された下段孔部と、
    　前記上段孔部と前記下段孔部との境界に形成された段差と、
    を備えた貫通電極を有する半導体基板、
    　順テーパ状に形成され、かつ開口部の断面を曲線状に形成された上段孔部と、
    　逆テーパ状に形成された下段孔部と、
    　前記上段孔部と前記下段孔部との境界に形成された段差と、
    を備えた貫通電極を有する半導体基板、
    又は順テーパ状に形成された上段孔部と、
    　逆テーパ状に形成された下段孔部と、
    　前記上段孔部と前記下段孔部に形成された境界と、
    を備えた貫通電極を有する半導体基板、
    のうちいずれか１つの半導体基板を有する電子機器。
     
PCT/JP2022/007189 2021-03-02 2022-02-22 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器 WO2022185997A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/547,344 US20240120259A1 (en) 2021-03-02 2022-02-22 Semiconductor substrate, manufacturing method for semiconductor substrate, and electronic device having semiconductor substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-032939 2021-03-02
JP2021032939A JP2022133964A (ja) 2021-03-02 2021-03-02 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器

Publications (1)

Publication Number Publication Date
WO2022185997A1 true WO2022185997A1 (ja) 2022-09-09

Family

ID=83154340

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/007189 WO2022185997A1 (ja) 2021-03-02 2022-02-22 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器

Country Status (3)

Country Link
US (1) US20240120259A1 (ja)
JP (1) JP2022133964A (ja)
WO (1) WO2022185997A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218525A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd 回路基板及びその製造方法
JP2004363212A (ja) * 2003-06-03 2004-12-24 Hitachi Metals Ltd スルーホール導体を持った配線基板
JP2007005403A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Works Ltd 半導体基板への貫通配線の形成方法
WO2010109746A1 (ja) * 2009-03-27 2010-09-30 パナソニック株式会社 半導体装置及びその製造方法
JP2013538467A (ja) * 2010-09-17 2013-10-10 テッセラ，インコーポレイテッド チップの両側からの段階的ビア形成
JP2015146410A (ja) * 2014-02-04 2015-08-13 大日本印刷株式会社 ガラスインターポーザー基板、ガラスインターポーザー基板の製造方法
JP2019160893A (ja) * 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218525A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd 回路基板及びその製造方法
JP2004363212A (ja) * 2003-06-03 2004-12-24 Hitachi Metals Ltd スルーホール導体を持った配線基板
JP2007005403A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Works Ltd 半導体基板への貫通配線の形成方法
WO2010109746A1 (ja) * 2009-03-27 2010-09-30 パナソニック株式会社 半導体装置及びその製造方法
JP2013538467A (ja) * 2010-09-17 2013-10-10 テッセラ，インコーポレイテッド チップの両側からの段階的ビア形成
JP2015146410A (ja) * 2014-02-04 2015-08-13 大日本印刷株式会社 ガラスインターポーザー基板、ガラスインターポーザー基板の製造方法
JP2019160893A (ja) * 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法

Also Published As

Publication number Publication date
JP2022133964A (ja) 2022-09-14
US20240120259A1 (en) 2024-04-11

Similar Documents

Publication Publication Date Title
KR101409664B1 (ko) 후방 조명 이미지 센서를 위한 저 스트레스 캐비티 패키지와 그 제조 방법
US9230947B2 (en) Method of forming 3D integrated microelectronic assembly with stress reducing interconnects
US7919348B2 (en) Methods for protecting imaging elements of photoimagers during back side processing
US9054013B2 (en) Method of making 3D integration microelectronic assembly for integrated circuit devices
KR20220025792A (ko) 반도체 장치, 및, 반도체 장치의 제조 방법
CN108604574B (zh) 半导体装置及制造方法、成像装置、以及电子设备
US8552547B2 (en) Electronic device package and method for forming the same
US9520322B2 (en) Semiconductor device and method for manufacturing same
US10446598B2 (en) Semiconductor device, manufacturing method, and electronic apparatus
JP2011096918A (ja) 半導体装置および半導体装置の製造方法
CN105814670A (zh) 半导体元件、半导体元件的制造方法及电子装置
US20120193744A1 (en) Imagers with buried metal trenches and though-silicon vias
JP7389029B2 (ja) 固体撮像装置、電子機器、および固体撮像装置の製造方法
WO2022185997A1 (ja) 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器
WO2020173058A1 (zh) Cmos图像传感器封装模块及其形成方法、摄像装置
JP2009295859A (ja) 半導体装置および半導体装置の製造方法
KR102396489B1 (ko) 카메라 패키징 장치
WO2022153814A1 (ja) 半導体装置、電子機器、及び半導体装置の製造方法
KR20210136784A (ko) 반도체 칩을 포함하는 카메라 패키징 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22763053

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18547344

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22763053

Country of ref document: EP

Kind code of ref document: A1