CN117894763A - 封装结构及其形成方法、集成电路板 - Google Patents
封装结构及其形成方法、集成电路板 Download PDFInfo
- Publication number
- CN117894763A CN117894763A CN202410070650.7A CN202410070650A CN117894763A CN 117894763 A CN117894763 A CN 117894763A CN 202410070650 A CN202410070650 A CN 202410070650A CN 117894763 A CN117894763 A CN 117894763A
- Authority
- CN
- China
- Prior art keywords
- heat dissipation
- forming
- bottom heat
- conductive
- interposer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 86
- 230000017525 heat dissipation Effects 0.000 claims abstract description 347
- 238000004806 packaging method and process Methods 0.000 claims abstract description 33
- 230000008569 process Effects 0.000 claims description 59
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 26
- 239000010949 copper Substances 0.000 claims description 22
- 239000010931 gold Substances 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 13
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- 229910052759 nickel Inorganic materials 0.000 claims description 12
- 229910052709 silver Inorganic materials 0.000 claims description 12
- 239000004332 silver Substances 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 238000005137 deposition process Methods 0.000 claims description 8
- 238000009713 electroplating Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000005855 radiation Effects 0.000 abstract description 5
- 238000005530 etching Methods 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012761 high-performance material Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4882—Assembly of heatsink parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明实施例提供一种封装结构及其形成方法、集成电路板，所述封装结构包括：转接板，所述转接板包括底部散热结构；在所述转接板设置有所述底部散热结构的一侧键合的顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；位于所述顶芯片的边缘区内的散热通孔，所述散热通孔暴露所述底部散热结构；覆盖在所述散热通孔和所述顶芯片顶部的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。通过在封装结构内设置在顶芯片底部的底部散热结构和设置在顶芯片顶部，且与所述底部散热结构相接的顶部散热结构，能够解决封装结构的翘曲问题。
Description
技术领域
本发明实施例涉及芯片技术领域，具体涉及一种封装结构及其形成方法、集成电路板。
背景技术
随着对面积和性能的不断提升，先进封装进入2.5D&3D时代。其中，将异质芯片通过并排或垂直堆叠的方式集成至同一封装体上(如:CoWoS—Chip on Wafer onSubstrate)，成为产业界提升整体性能的最受欢迎的手段。
然而，现有的封装结构的散热效率不高。
发明内容
有鉴于此，本发明实施例提供一种封装结构及其形成方法、集成电路板，可以提高封装结构的散热效率。
为解决上述问题，本发明实施例提供一种封装结构，包括：
转接板，所述转接板包括位于所述转接板的表面内的底部散热结构；
在所述转接板设置所述底部散热结构的一侧键合的顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；
位于所述顶芯片的边缘区内的散热通孔，所述散热通孔暴露所述底部散热结构；
覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
可选的，所述转接板还包括贯穿所述转接板的导电插塞，所述导电插塞与所述底部散热结构在所述转接板上的投影相互隔离。
可选的，还包括：位于所述转接板和所述顶芯片之间的导电互连层，所述导电互连层一面与所述导电插塞电连接，另一面与所述顶芯片电连接；
其中，所述散热通孔贯穿所述导电互连层，以使所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
可选的，所述导电插塞在所述转接板表面的投影与所述底部散热结构在所述转接板表面的投影之间的距离大于或等于所述导电插塞的直径。
可选的，所述底部散热结构在所述转接板的深度小于或等于所述转接板的厚度。
可选的，所述底部散热结构在所述转接板表面的截面为多个条状的组合；
其中，所述条状截面中，各条底部散热结构的宽度大于或等于所述导电插塞的直径，且小于或等于所述导电插塞的直径的3倍。
可选的，所述底部散热结构为多个条状结构的组合，所述条状结构为N个时，对应的散热通孔为M*N个，其中，N为正整数，M为偶数，一条状结构对应M个散热通孔，且所述散热通孔均匀分布。
可选的，所述底部散热结构的材料为铝、铜、银、金、镍、钨中的一种或多种。
可选的，所述顶部散热结构在所述顶芯片上的厚度大于或等于所述顶芯片厚度的0.5倍，且小于或等于所述顶芯片厚度；
其中，所述顶部散热结构和所述顶芯片的厚度和小于或等于780μm。
可选的，所述顶部散热结构的材料为铝、铜、银、金、镍、钨中的一种或多种。
在本发明实施例中，还提供了一种封装结构的形成方法，包括：
提供转接板；
在所述转接板的表面内形成底部散热结构；
在所述转接板形成所述底部散热结构的一侧键合顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；
在所述顶芯片的边缘区内形成暴露所述底部散热结构的散热通孔；
形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
可选的，所述在所述转接板形成有所述底部散热结构的一侧键合顶芯片之前，还包括
形成贯穿所述转接板的导电插塞，所述导电插塞与所述底部散热结构在所述转接板表面的投影相互隔离。
可选的，所述形成贯穿所述转接板的导电插塞之后，所述在所述转接板形成有所述底部散热结构的一侧键合顶芯片之前，还包括：
在所述转接板上形成与所述导电插塞电连接的导电互连层；
所述在所述转接板形成有所述底部散热结构的一侧键合顶芯片的步骤中，所述顶芯片与所述导电互连层电连接；
所述在所述顶芯片的边缘区内形成暴露所述底部散热结构的散热通孔的步骤中，所述散热通孔贯穿所述顶芯片和所述导电互连层。
可选的，所述在所述转接板的表面内形成底部散热结构，包括：
在所述转接板上形成底部散热沟槽；
在所述底部散热沟槽内形成与所述转接板表面齐平的底部散热结构。
可选的，所述形成贯穿所述转接板的导电插塞，包括：
在所述转接板上形成导电通孔；
在所述导电通孔内形成与所述转接板表面齐平的导电插塞。
可选的，所述在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤同时执行；
在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤同时执行的流程包括：
在所述转接板上形成底部散热沟槽和导电通孔；
在所述底部散热沟槽和所述导电通孔内同时形成底部散热结构和导电插塞。
可选的，在所述底部散热沟槽和所述导电通孔内同时形成底部散热结构和导电插塞，包括：
形成覆盖在转接板表面的导电材料层，其中，该导电材料层完全填充导电通孔和底部散热沟槽；
基于平坦化工艺，去除覆盖在转接板表面的导电材料层，保留位于底部散热沟槽内的导电材料层作为底部散热结构，保留位于所述导电通孔内的导电材料层作为导电插塞。
可选的，所述形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，包括：
采用沉积工艺或电镀工艺在所述散热通孔和所述顶芯片表面的顶部散热结构。
可选的，所述形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，还包括：
平坦化所述顶部散热结构，形成具有预设厚度的顶部散热结构。
可选的，所述转接板为承载多个顶芯片的转接板，所述顶芯片的数量为多个；
所述形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构之后，还包括：
切割所述顶芯片和所述转接板，形成封装单元。
本发明实施例还提供一种集成电路板，包括至少一个本发明实施例提供的封装结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供了一种封装结构及其形成方法、集成电路板，所述封装结构包括：转接板，所述转接板包括底部散热结构；在所述转接板设置有所述底部散热结构的一侧键合的顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；位于所述顶芯片的边缘区内的散热通孔，所述散热通孔暴露所述底部散热结构；覆盖在所述散热通孔和所述顶芯片顶部的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
可以看出，本发明实施例通过在封装结构内设置在顶芯片底部的底部散热结构和设置在顶芯片顶部，且与所述底部散热结构相接的顶部散热结构，能够高效散去封装结构内的热量，提高封装结构的散热效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1～图14是本发明封装结构的形成方法一实施例中各步骤对应的结构示意图；
图15是本发明实施例提供的封装结构的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
由背景技术可知，现有的封装结构散热效率不高。
有鉴于此，本发明实施例提供了一种封装结构及其形成方法、集成电路板，所述封装结构包括：转接板，所述转接板包括底部散热结构；在所述转接板设置有所述底部散热结构的一侧键合的顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；位于所述顶芯片的边缘区内的散热通孔，所述散热通孔暴露所述底部散热结构；覆盖在所述散热通孔和所述顶芯片顶部的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
可以看出，本发明实施例通过在封装结构内设置在顶芯片底部的底部散热结构和设置在顶芯片顶部，且与所述底部散热结构相接的顶部散热结构，能够高效散去封装结构内的热量，提高封装结构的散热效率。
同时，发明人认为，封装结构散热效率不高，也是导致封装结构出现翘曲的原因。这是由于，封装结构散热效率不高，使得封装结构工作时产生的热量无法及时散发出去，进而产生了封装结构的翘曲问题。
因此，发明人进一步认为，通过提升封装结构的散热效率，使得封装结构工作时产生的热量能够及时散发出去，避免热量堆积出现封装结构的内部应力不均匀问题，从而解决了封装结构的翘曲问题。
进一步的，通过底部散热结构和顶部散热结构相接的结构，能够利用层层围绕顶芯片的热量传导通路进行散热，在提高散热性能的同时，还能平衡顶芯片周围的热密度，进一步避免应力不平衡产生的翘曲问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
在本发明实施例中，参考图1至图14，本发明实施例提供了一种封装结构的形成方法。所述方法包括：
参考图1，提供转接板100；
所述转接板100(也可称为interposer)是一种用于连接不同封装层或不同封装组件的中间组件，其通常为一种薄片或板，通过在其上布置连接器或导线，可以将多个芯片、封装或模块连接在一起，以实现电信号传输和数据通信。
转接板100的材料例如可以为有机基材(如FR-4)、陶瓷、硅基材或其他高性能材料，同时也可以包括不同类型的连接器、焊盘、球栅阵列等电连接结构(图中未示出)，以适应不同的连接需求。
所述转接板可以为承载一个顶芯片的转接板，也可以为承载多个顶芯片的转接板，相应的，对应承载一个顶芯片的转接板，在后续步骤中可以设置一个顶芯片与之键合，对应承载多个顶芯片的转接板，在后续步骤中可以设置多个顶芯片与之键合，本发明实施例以承载2个顶芯片为例进行图示(见图中的虚线分割线)，在其他示例中，本发明实施例在此不做具体的限定。
参考图2至图4，在所述转接板100的表面内形成底部散热结构；
所述底部散热结构用于为后续键合的顶芯片进行底部散热，从而在顶芯片的底部散去封装结构内的热量，从而避免热量的堆积。
所述底部散热结构在所述转接板的深度(即自转接板表面，也即底部散热结构的顶面至底部散热结构的底面的高度)可以小于或等于所述转接板的厚度，也就是说，所述底部散热结构可以贯穿所述转接板，也可以深入至所述转接板预设距离(该预设距离即为所述底部散热结构的深度)。需要说明的是，所述底部散热结构整体的深度可以均匀一致，也可以不一致，例如自一个方向至另一方向逐渐变大或逐渐变小，或者，呈现预设规律的变大变小等，本发明在此不做具体的限定。在本发明实施例中，以所述底部散热结构整体的深度均匀一致为例进行说明。
所述底部散热结构在所述转接板表面的截面可以为片状(即底部散热结构呈块状)，也可以为多个条状的组合(即底部散热结构为多个条状结构的组合)，或者，还可以为其他规则或不规则形状，其中，所述底部散热结构在所述转接板表面的截面以不影响其他结构(例如设置在所述转接板表面内的导电结构)为准进行设计。需要说明的是，所述底部散热结构的在所述转接板表面的截面面积越大，对应的散热效果越好。
以图2示出的底部散热结构在所述转接板表面的截面为多个条状的组合为例，各条底部散热结构的宽度不可过大，也不可过小。各条底部散热结构的宽度过大可能影响转接板中其他结构的设计，各条底部散热结构的宽度过小可能无法达到预期的散热效果，因此，所述条状截面中，各条底部散热结构的宽度可以大于或等于所述导电插塞的直径，且小于或等于所述导电插塞的直径的3倍。
所述底部散热结构的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种。
在具体的示例中，所述底部散热结构的形成流程可以包括：
参考图2至图3，其中，图2为本步骤中封装结构的俯视图，图3为图2中沿AA’方向的剖面图，在所述转接板上形成底部散热沟槽101；
所述底部散热沟槽用于为底部散热结构提供容纳空间。
其中，所述底部散热沟槽可以基于图形化工艺和刻蚀工艺形成，其中，图形化工艺用于在所述转接板表面形成图形化的第一掩膜层，并使得所述第一掩膜层暴露部分转接板表面，且覆盖转接板表面的其他区域，其中，该部分转接板表面用于形成底部散热沟槽；刻蚀工艺则用于去除第一掩膜层暴露的预设厚度的转接板，该预设厚度等于底部散热结构的深度。
进一步的，在形成底部散热沟槽后，可以去除第一掩膜层，以为后续工艺提供工艺空间。
参考图4至图5，其中，图4为本步骤中封装结构的俯视图，图5为图4中沿AA’方向的剖面图，在底部散热沟槽内形成与所述转接板表面齐平的底部散热结构102；
其中，所述底部散热结构102与所述转接板100表面齐平，用于为后续工艺提供平坦的工艺表面，避免不平坦的表面为器件造成工艺缺陷。
在具体的示例中，所述底部散热结构可以基于沉积工艺或电镀工艺，与平坦化工艺的结合形成。具体的，沉积工艺或电镀工艺可以形成覆盖在转接板表面的底部散热材料层，其中，该底部散热材料层完全填充所述底部散热沟槽。为去除转接板表面多余的底部散热材料层，则可以基于平坦化工艺，去除覆盖在转接板表面的底部散热材料层，保留位于所述底部散热沟槽内的底部散热材料层作为底部散热结构。
在可选示例中，所述转接板还可以进一步形成贯穿所述转接板的导电插塞。具体的，参考图6至图9，形成贯穿所述转接板的导电插塞，所述导电插塞与所述底部散热结构在所述转接板表面的投影相互隔离。
其中，所述导电插塞用于作为电连接结构实现后续键合的顶芯片的电连接。需要说明的是，所述导电插塞与所述底部散热结构在所述转接板表面的投影相互隔离，从而避免可能出现的电路问题，例如电路短路。
在可选示例中，所述导电插塞在所述转接板表面的投影与所述底部散热结构在所述转接板表面的投影之间的距离(参考图8中箭头所指的r位置)大于或等于所述导电插塞的直径，从而使得导电插塞与所述转接板之间保持安全距离。
所述导电插塞的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种。
在具体的示例中，所述导电插塞的形成流程可以包括：
参考图6至图7，其中，图6为本步骤中封装结构的俯视图，图7为图6中沿BB’方向的剖面图，在所述转接板上形成导电通孔103；
所述导电通孔103用于为后续形成导电插塞提供容纳空间。所述导电通孔103的位置基于导电插塞的位置确定，所述导电通孔的尺寸适应于所述导电插塞的尺寸。
在具体的示例中，可以基于图形化工艺和刻蚀工艺形成导电通孔。其中，图形化工艺用于在所述转接板表面形成图形化的第二掩膜层，并使得所述第二掩膜层暴露部分转接板表面，且覆盖转接板表面的其他区域，其中，该部分转接板表面用于形成导电通孔；刻蚀工艺则用于去除第二掩膜层暴露的转接板，从而形成导电通孔。
进一步的，在形成导电通孔后，可以去除第二掩膜层，以为后续工艺提供工艺空间。
参考图8至图9，其中，图8为本步骤中封装结构的俯视图，图9为图8中沿BB’方向的剖面图，在所述导电通孔内形成与所述转接板表面齐平的导电插塞104；
其中，所述导电插塞与所述转接板表面齐平，用于为后续工艺提供平坦的工艺表面，避免不平坦的表面为器件造成工艺缺陷。
在具体的示例中，所述导电插塞可以基于沉积工艺或电镀工艺，与平坦化工艺的结合形成。具体的，沉积工艺或电镀工艺可以形成覆盖在转接板表面导电插塞材料层，其中，该导电插塞材料层完全填充所述导电通孔。为去除转接板表面多余的导电插塞材料层，则可以基于平坦化工艺，去除覆盖在转接板表面的导电插塞材料层，保留位于所述导电通孔内的导电插塞材料层作为导电插塞。
其中，需要说明的是，所述在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤，可以同时执行，也可以依次执行，且依次执行时，执行顺序不分先后。在所述底部散热结构和所述导电插塞为相同材料时，可以优选使得所述在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤同时执行。
具体的，所述在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤同时执行的流程可以包括：在所述转接板上形成底部散热沟槽和导电通孔，之后，在所述底部散热沟槽和所述导电通孔内同时形成底部散热结构和导电插塞。
其中，在所述转接板上形成底部散热沟槽和导电通孔的步骤中，若所述底部散热沟槽贯穿所述转接板，可以基于同一图形化工艺同时暴露用于形成底部散热沟槽和导电通孔的区域，且覆盖转接板的其他区域，进而基于刻蚀工艺形成底部散热沟槽和导电通孔；
若所述底部散热沟槽未贯穿所述转接板，则可以基于两次图形化工艺和刻蚀工艺分别形成底部散热沟槽和导电通孔，具体可以分别形成底部散热沟槽和导电通孔的流程可以参考前述描述，分别形成第一掩膜层，并基于第一掩膜层刻蚀去除预设厚度的转接板，以形成底部散热沟槽，并进一步形成第二掩膜层，并基于第二掩膜层刻蚀去除第二掩膜层暴露的转接板，以形成导电通孔。
之后，则可以在所述底部散热沟槽和所述导电通孔内同时形成底部散热结构和导电插塞；具体例如可以形成覆盖在转接板表面的导电材料层，该导电材料层完全填充导电通孔和底部散热沟槽，其中，该导电材料层可以采用沉积工艺或电镀工艺形成；进一步的，可以基于平坦化工艺，去除覆盖在转接板表面的导电材料层，保留位于底部散热沟槽内的导电材料层作为底部散热结构，保留位于所述导电通孔内的导电材料层作为导电插塞。
在可选示例中，所述转接板还可以进一步形成与所述导电插塞电连接的导电互连层。具体的，参考图10，其中，图10为在图8中AA’方向剖面基础上进一步的演化，在所述转接板上形成与所述导电插塞电连接的导电互连层105。
所述导电互连层105用于提供顶芯片内部和顶芯片与其他结构(如导电插塞，图中未示出)的电连接线路。
所述导电互连层可以包括多个层结构，如依次交替堆叠的介质层和导电互连子层，介质层用于为导电互连层内的电连接线路提供支撑、保护和线路之间的隔离，导电互连子层用于形成具体的电连接线路，其中，不同层的导电互连子层之间可以基于贯穿导电互连子层之间的介质层的导电结构电连接。
所述导电互连层中，介质层的材料例如可以为氧化硅、氮化硅、氮氧化硅、碳化硅等中的一种或多种；导电互连子层的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种。
参考图11，其中，图11为在图10基础上进一步的演化，在所述转接板形成暴露所述底部散热结构的一侧键合顶芯片106；
所述顶芯片为用于实现具体器件功能的部件，所述顶芯片例如可以为CPU(Central Processing Unit，中央处理器)、GPU(graphics processing unit，图形处理器)、存储部件等。所述顶芯片包括有效区P和环绕所述有效区的边缘区Q；其中，有效区P可以理解为设置有顶芯片有效结构的区域，该有效结构可以包括MOS(金属-氧化物-半导体场效应晶体管)器件、电连接线路等，所述边缘区Q可以理解为环绕在有效区的边缘区域，该边缘区域内不设置顶芯片的有效结构。
通过区分有效区P和边缘区Q，从而可以在边缘区域设置散热结构，在不影响有效区内的有效结构的前提下实现器件的散热。
所述顶芯片可以基于键合工艺设置于转接板。其中，所述键合工艺例如可以为铜柱键合、凸块键合、混合键合等。通过该键合工艺，可以使得顶芯片电连接至转接板，例如电连接至转接板的导电插塞。其中，在所述转接板还形成有导电互连层时，所述顶芯片可以基于键合工艺，电连接至导电互连层，从而基于导电互连层电连接至导电插塞。
可以理解的是，在所述转接板为承载多个顶芯片的转接板时，本步骤所述顶芯片的数量也为多个，在可选示例中，参考图11，多个顶芯片还可以为尚未切割的芯片晶圆。
在一些可选的示例中，在键合所述顶芯片后，还可以进一步减薄所述顶芯片，从而为其他结构留出容纳空间，或者，降低封装结构的总体厚度。
参考图12，在所述顶芯片的边缘区内形成暴露所述底部散热结构的散热通孔107；
所述散热通孔107用于为后续的顶部散热结构与底部散热结构相接提供工艺基础。在键合顶芯片后，在所述顶芯片的边缘区内形成散热通孔107，以避免后续形成的顶部散热结构影响顶芯片有效区内的有效结构。
所述散热通孔的形成流程可以基于图形化工艺和刻蚀工艺的结合实现，具体的，所述散热通孔的形成流程可以包括：
在所述顶芯片表面形成图形化的第三掩膜层，所述第三掩膜层暴露边缘区的部分区域，且覆盖顶芯片表面的其他区域；之后，去除所述第三掩膜层暴露的顶芯片，形成散热通孔。其中，可以利用图形化工艺形成第三掩膜层，利用刻蚀工艺去除所述第三掩膜层暴露的顶芯片。进一步的，在形成散热通孔后，可以去除第三掩膜层，以为后续工艺提供工艺空间。
需要说明的是，在存在导电互连层时，所述形成散热通孔的过程中，还进一步去除暴露的导电互连层，从而所述散热通孔贯穿所述顶芯片和所述导电互连层，使得散热通孔暴露底部散热结构。
其中，可以理解的是，散热通孔用于使得顶部散热结构连接至底部散热结构，从而形成环绕顶芯片的热量传导通路，其中，在底部散热结构为多个条状结构的组合时，所述散热通孔可以与条状结构的数量相对应，例如条状结构为N个时，N为正整数，对应的散热通孔可以为N个、2N个、或3N个等，本发明在此不做具体的限定。
具体的，条状结构为N个时，对应的散热通孔为M*N个，其中，M为偶数，一条状结构对应M个散热通孔，且所述散热通孔均匀分布。在具体的示例中，对应的散热通孔为2N个，一条状结构对应2个散热通孔，分别对应至条状结构的2端，从而可以使得顶部散热结构和底部散热结构形成环绕顶芯片的热量传导环路，从而在提高散热性能的同时，进一步平衡顶芯片周围的热密度，避免应力不平衡产生的翘曲问题。
参考图13，形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构108，所述顶部散热结构108基于所述散热通孔与所述底部散热结构相接；
所述顶部散热结构，用于与底部散热结构相结合，提高器件的散热性能，平衡顶芯片周围的热密度，避免应力不平衡产生的翘曲问题。可以理解的是，覆盖所述散热通孔的顶部散热结构完全填充所述散热通孔，从而使得顶部散热结构基于所述散热通孔与所述底部散热结构相接。
其中，所述顶部散热结构的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种；
在具体的工艺中，所述顶部散热结构可以采用沉积工艺或电镀工艺形成。在进一步的示例中，为实现顶部散热结构在所述顶芯片上的厚度和表面平坦度的控制，还可以进一步执行对顶部散热结构的平坦化工艺，通过平坦化所述顶部散热结构，形成具有预设厚度的顶部散热结构。
在进一步的示例中，上述封装结构的形成方法可以同时实现多个顶芯片的并行封装，即，上述步骤中的转接板可以为承载多个顶芯片的转接板，相应的，顶芯片的数量为多个，在可选示例中，多个顶芯片还可以为尚未切割的芯片晶圆，相应的，各步骤中形成的各结构也基于多个顶芯片执行。在形成顶部散热结构后，所述封装方法还进一步包括：
参考图14，切割所述顶芯片和所述转接板，形成封装单元110。
其中，一封装单元110对应一个顶芯片，通过切割工艺，以形成对应的封装单元。
可以理解的是，本发明实施例顶部散热结构连接至底部散热结构，能够形成围绕顶芯片的热量传导通路，在提高散热性能的同时，还能平衡顶芯片周围的热密度，进一步避免应力不平衡产生的翘曲问题。
参考图15示出的本发明实施例提供的封装结构的结构示意图，所述封装结构包括：
转接板200，所述转接板200包括位于所述转接板的表面内的底部散热结构202；在所述转接板200设置所述底部散热结构202的一侧键合的顶芯片206，所述顶芯片206包括有效区P和环绕所述有效区P的边缘区Q；位于所述顶芯片206的边缘区Q内的散热通孔207，所述散热通孔207暴露所述底部散热结构202；覆盖在所述散热通孔207和所述顶芯片206表面的顶部散热结构208，所述顶部散热结构208基于所述散热通孔207与所述底部散热结构202相接。
所述转接板200为用于连接不同封装层或不同封装组件的中间组件，其通常为一种薄片或板，通过在其上布置连接器或导线，可以将多个芯片、封装或模块连接在一起，以实现电信号传输和数据通信。转接板的材料例如可以为有机基材(如FR-4)、陶瓷、硅基材或其他高性能材料，同时也可以包括不同类型的连接器、焊盘、球栅阵列等电连接结构，以适应不同的连接需求。
所述底部散热结构202用于为键合的顶芯片进行底部散热，从而在顶芯片的底部散去封装结构内的热量，从而避免热量的堆积。其中，所述底部散热结构位于所述转接板的表面内，指的是所述底部散热结构位于所述转接板内且顶部与所述转接板的表面齐平。
所述底部散热结构202在所述转接板的深度(即自转接板表面，也即底部散热结构的顶面至底部散热结构的底面的高度)可以小于或等于所述转接板的厚度，也就是说，所述底部散热结构可以贯穿所述转接板，也可以深入至所述转接板预设距离(该预设距离即为所述底部散热结构的深度)。需要说明的是，所述底部散热结构整体的深度可以均匀一致，也可以不一致，例如自一个方向至另一方向逐渐变大或逐渐变小，或者，呈现预设规律的变大变小等，本发明在此不做具体的限定。在本发明实施例中，以所述底部散热结构整体的深度均匀一致为例进行说明。
所述底部散热结构202在所述转接板表面的截面可以为片状(即底部散热结构呈块状)，也可以为多个条状的组合(即底部散热结构为多个条状结构的组合)，或者，还可以为其他规则或不规则形状，其中，所述底部散热结构在所述转接板表面的截面以不影响其他结构(例如设置在所述转接板表面内的导电结构)为准进行设计。需要说明的是，所述底部散热结构的在所述转接板表面的截面面积越大，对应的散热效果越好。
以底部散热结构202在所述转接板表面的截面为多个条状的组合为例，各条底部散热结构的宽度不可过大，也不可过小。各条底部散热结构的宽度过大可能影响转接板中其他结构的设计，各条底部散热结构的宽度过小可能无法达到预期的散热效果，因此，所述条状截面中，各条底部散热结构的宽度可以大于或等于所述导电插塞的直径，且小于或等于所述导电插塞的直径的3倍。
所述底部散热结构的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种。
在可选示例中，所述转接板上可以进一步设置有贯穿所述转接板的导电插塞(图中未示出)，所述导电插塞与所述底部散热结构在所述转接板表面的投影相互隔离。
其中，所述导电插塞用于作为电连接结构实现后续键合的顶芯片的电连接。需要说明的是，所述导电插塞与所述底部散热结构在所述转接板表面的投影相互隔离，从而避免可能出现的电路问题，例如电路短路。
在可选示例中，所述导电插塞在所述转接板表面的投影与所述底部散热结构在所述转接板表面的投影之间的距离大于或等于所述导电插塞的直径，从而使得导电插塞与所述转接板之间保持安全距离。
所述导电插塞的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种。
在进一步的可选示例中，所述转接板200上还可以进一步设置有位于所述转接板200和所述顶芯片206之间的导电互连层205，所述导电互连层205一面与所述导电插塞电连接，另一面与所述顶芯片206电连接。
所述导电互连层205可以包括多个层结构，如依次交替堆叠的介质层和导电互连子层，介质层用于为导电互连层内的电连接线路提供支撑、保护和线路之间的隔离，导电互连子层用于形成具体的电连接线路，其中，不同层的导电互连子层之间可以基于贯穿导电互连子层之间的介质层的导电结构电连接。
所述导电互连层中，介质层的材料例如可以为氧化硅、氮化硅、氮氧化硅、碳化硅等中的一种或多种；导电互连子层的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种。
其中，所述散热通孔贯穿所述导电互连层，以使所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
所述顶芯片206为用于实现具体器件功能的部件，所述顶芯片例如可以为CPU(Central Processing Unit，中央处理器)、GPU(graphics processing unit，图形处理器)、存储部件等。所述顶芯片包括有效区和环绕所述有效区的边缘区；其中，有效区可以理解为设置有顶芯片有效结构的区域，该有效结构可以包括MOS(金属-氧化物-半导体场效应晶体管)器件、电连接线路等，所述边缘区可以理解为环绕在有效区的边缘区域，该边缘区域内不设置顶芯片的有效结构。
通过区分有效区P和边缘区Q，从而可以在边缘区域设置散热结构，从而在不影响有效区内的有效结构的前提下实现器件的散热。
所述顶芯片键合于转接板。其中，所述键合的方式例如可以为铜柱键合、凸块键合、混合键合等。通过该键合方式，可以使得顶芯片电连接至转接板，例如电连接至转接板的导电插塞。其中，在所述转接板上还设置有导电互连层时，所述顶芯片可以键合至导电互连层，从而基于导电互连层电连接至导电插塞。
所述散热通孔207用于为顶部散热结构与底部散热结构相接提供通路空间。其中，散热通孔207位于所述顶芯片的边缘区Q内，以避免顶部散热结构影响顶芯片有效区内的有效结构。
散热通孔用于使得顶部散热结构连接至底部散热结构，从而形成环绕顶芯片的热量传导通路，其中，在底部散热结构为多个条状结构的组合时，所述散热通孔可以与条状结构的数量相对应，例如条状结构为N个时，N为正整数，对应的散热通孔可以为N个、2N个、或3N个等，本发明在此不做具体的限定。
具体的，条状结构为N个时，对应的散热通孔为M*N个，其中，M为偶数，一条状结构对应M个散热通孔，且所述散热通孔均匀分布。在具体的示例中，对应的散热通孔为2N个，一条状结构对应2个散热通孔，分别对应至条状结构的2端，从而可以使得顶部散热结构和底部散热结构形成环绕顶芯片的热量传导环路，从而在提高散热性能的同时，进一步平衡顶芯片周围的热密度，避免应力不平衡产生的翘曲问题。
所述顶部散热结构208，用于与底部散热结构相结合，提高器件的散热性能，平衡顶芯片周围的热密度，避免应力不平衡产生的翘曲问题。可以理解的是，覆盖所述散热通孔的顶部散热结构完全填充所述散热通孔，从而使得顶部散热结构基于所述散热通孔与所述底部散热结构相接。
所述顶部散热结构208的厚度大于或等于所述顶芯片厚度的0.5倍，且小于或等于所述顶芯片厚度；其中，所述顶部散热结构和所述顶芯片的厚度和小于或等于780μm。所述顶部散热结构的材料例如可以为铝(Al)、铜(Cu)、银(Ag)、金(Au)、镍(Ni)、钨(W)中的一种或多种；
在可选示例中，所述封装结构可以理解为被切割后的一个封装单元，也可以理解为多个封装单元的集合；其中，一封装单元对应一个顶芯片。
可以理解的是，本发明实施例顶部散热结构连接至底部散热结构，能够形成围绕顶芯片的热量传导通路，在提高散热性能的同时，还能平衡顶芯片周围的热密度，进一步避免应力不平衡产生的翘曲问题。
在本发明进一步的实施例中，还提供了一种集成电路板，所述集成电路板可以包括上述实施例提供的封装结构。
上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (21)
1.一种封装结构，其特征在于，包括：
转接板，所述转接板包括位于所述转接板的表面内的底部散热结构；
在所述转接板设置所述底部散热结构的一侧键合的顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；
位于所述顶芯片的边缘区内的散热通孔，所述散热通孔暴露所述底部散热结构；
覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
2.根据权利要求1所述的封装结构，其特征在于，所述转接板还包括贯穿所述转接板的导电插塞，所述导电插塞与所述底部散热结构在所述转接板上的投影相互隔离。
3.根据权利要求2所述的封装结构，其特征在于，还包括：位于所述转接板和所述顶芯片之间的导电互连层，所述导电互连层一面与所述导电插塞电连接，另一面与所述顶芯片电连接；
其中，所述散热通孔贯穿所述导电互连层，以使所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
4.根据权利要求2所述的封装结构，其特征在于，所述导电插塞在所述转接板表面的投影与所述底部散热结构在所述转接板表面的投影之间的距离大于或等于所述导电插塞的直径。
5.根据权利要求1所述的封装结构，其特征在于，所述底部散热结构在所述转接板的深度小于或等于所述转接板的厚度。
6.根据权利要求2所述的封装结构，其特征在于，所述底部散热结构在所述转接板表面的截面为多个条状的组合；
其中，所述条状截面中，各条底部散热结构的宽度大于或等于所述导电插塞的直径，且小于或等于所述导电插塞的直径的3倍。
7.根据权利要求6所述的封装结构，其特征在于，所述底部散热结构为多个条状结构的组合，所述条状结构为N个时，对应的散热通孔为M*N个，其中，N为正整数，M为偶数，一条状结构对应M个散热通孔，且所述散热通孔均匀分布。
8.根据权利要求1所述的封装结构，其特征在于，所述底部散热结构的材料为铝、铜、银、金、镍、钨中的一种或多种。
9.根据权利要求1所述的封装结构，其特征在于，所述顶部散热结构在所述顶芯片上的厚度大于或等于所述顶芯片厚度的0.5倍，且小于或等于所述顶芯片厚度；
其中，所述顶部散热结构和所述顶芯片的厚度和小于或等于780μm。
10.根据权利要求1所述的封装结构，其特征在于，所述顶部散热结构的材料为铝、铜、银、金、镍、钨中的一种或多种。
11.一种封装结构的形成方法，其特征在于，包括：
提供转接板；
在所述转接板的表面内形成底部散热结构；
在所述转接板形成所述底部散热结构的一侧键合顶芯片，所述顶芯片包括有效区和环绕所述有效区的边缘区；
在所述顶芯片的边缘区内形成暴露所述底部散热结构的散热通孔；
形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，所述顶部散热结构基于所述散热通孔与所述底部散热结构相接。
12.根据权利要求11所述的形成方法，其特征在于，所述在所述转接板形成有所述底部散热结构的一侧键合顶芯片之前，还包括
形成贯穿所述转接板的导电插塞，所述导电插塞与所述底部散热结构在所述转接板表面的投影相互隔离。
13.根据权利要求12所述的形成方法，其特征在于，所述形成贯穿所述转接板的导电插塞之后，所述在所述转接板形成有所述底部散热结构的一侧键合顶芯片之前，还包括：
在所述转接板上形成与所述导电插塞电连接的导电互连层；
所述在所述转接板形成有所述底部散热结构的一侧键合顶芯片的步骤中，所述顶芯片与所述导电互连层电连接；
所述在所述顶芯片的边缘区内形成暴露所述底部散热结构的散热通孔的步骤中，所述散热通孔贯穿所述顶芯片和所述导电互连层。
14.根据权利要求12所述的形成方法，其特征在于，所述在所述转接板的表面内形成底部散热结构，包括：
在所述转接板上形成底部散热沟槽；
在所述底部散热沟槽内形成与所述转接板表面齐平的底部散热结构。
15.根据权利要求14所述的形成方法，其特征在于，所述形成贯穿所述转接板的导电插塞，包括：
在所述转接板上形成导电通孔；
在所述导电通孔内形成与所述转接板表面齐平的导电插塞。
16.根据权利要求15所述的形成方法，其特征在于，所述在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤同时执行；
在所述转接板的表面内形成底部散热结构，和，所述形成贯穿所述转接板的导电插塞的步骤同时执行的流程包括：
在所述转接板上形成底部散热沟槽和导电通孔；
在所述底部散热沟槽和所述导电通孔内同时形成底部散热结构和导电插塞。
17.根据权利要求16所述的形成方法，其特征在于，在所述底部散热沟槽和所述导电通孔内同时形成底部散热结构和导电插塞，包括：
形成覆盖在转接板表面的导电材料层，其中，该导电材料层完全填充导电通孔和底部散热沟槽；
基于平坦化工艺，去除覆盖在转接板表面的导电材料层，保留位于底部散热沟槽内的导电材料层作为底部散热结构，保留位于所述导电通孔内的导电材料层作为导电插塞。
18.根据权利要求11所述的形成方法，其特征在于，所述形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，包括：
采用沉积工艺或电镀工艺在所述散热通孔和所述顶芯片表面的顶部散热结构。
19.根据权利要求18所述的形成方法，其特征在于，所述形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构，还包括：
平坦化所述顶部散热结构，形成具有预设厚度的顶部散热结构。
20.根据权利要求11所述的形成方法，其特征在于，所述转接板为承载多个顶芯片的转接板，所述顶芯片的数量为多个；
所述形成覆盖在所述散热通孔和所述顶芯片表面的顶部散热结构之后，还包括：
切割所述顶芯片和所述转接板，形成封装单元。
21.一种集成电路板，其特征在于，包括至少一个权利要求1～10任一项所述的封装结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410070650.7A CN117894763A (zh) | 2024-01-12 | 2024-01-12 | 封装结构及其形成方法、集成电路板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410070650.7A CN117894763A (zh) | 2024-01-12 | 2024-01-12 | 封装结构及其形成方法、集成电路板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117894763A true CN117894763A (zh) | 2024-04-16 |
Family
ID=90639462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410070650.7A Pending CN117894763A (zh) | 2024-01-12 | 2024-01-12 | 封装结构及其形成方法、集成电路板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117894763A (zh) |
-
2024
- 2024-01-12 CN CN202410070650.7A patent/CN117894763A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10879140B2 (en) | System and method for bonding package lid | |
| KR101387701B1 (ko) | 반도체 패키지 및 이의 제조방법 | |
| US6221751B1 (en) | Wafer fabrication of die-bottom contacts for electronic devices | |
| KR101645825B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US7700410B2 (en) | Chip-in-slot interconnect for 3D chip stacks | |
| KR20130038215A (ko) | 공정 균일성과 열 방산을 개선하기 위한 더미 티에스브이 | |
| JP2008311599A (ja) | モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法 | |
| KR100886706B1 (ko) | 적층 패키지 및 그의 제조 방법 | |
| TW202127619A (zh) | 封裝結構及其製造方法 | |
| EP3547364B1 (en) | Semiconductor chip and semiconductor package including the same | |
| CN113838823B (zh) | 晶片键合结构及其制作方法 | |
| KR20170023643A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20190096131A (ko) | 평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법 | |
| US20200075552A1 (en) | Multi-wafer stack structure and forming method thereof | |
| US20230053721A1 (en) | Bonding structure and manufacturing method therefor | |
| KR20080090826A (ko) | 멀티 칩 적층 패키지용 반도체 장치의 제조방법 | |
| CN108155155B (zh) | 半导体结构及其形成方法 | |
| TWI729964B (zh) | 封裝結構及其製造方法 | |
| CN114446876A (zh) | 晶圆切割方法 | |
| US11164834B2 (en) | Wafer structure and method for manufacturing the same, and chip structure | |
| JP2006041512A (ja) | マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ | |
| JP2006332210A (ja) | 半導体装置、積層型半導体装置、および半導体装置の製造方法 | |
| CN117894763A (zh) | 封装结构及其形成方法、集成电路板 | |
| KR20120020553A (ko) | 반도체 칩 및 반도체 칩의 형성 방법 | |
| CN115602606A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |