JPH0637258A - 集積回路 - Google Patents
集積回路Info
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- JPH0637258A JPH0637258A JP18937992A JP18937992A JPH0637258A JP H0637258 A JPH0637258 A JP H0637258A JP 18937992 A JP18937992 A JP 18937992A JP 18937992 A JP18937992 A JP 18937992A JP H0637258 A JPH0637258 A JP H0637258A
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- Japan
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- integrated circuit
- circuit
- wirings
- wiring
- noise
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 集積回路内のある回路部分の信号が、該集積
回路内の他の回路部分へと、ノイズとして誘導されてし
まうことを低減する。 【構成】 複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、
ＡＬ２a ・・・は、ノイズ発生源のデジタル部とノイズ
を低減するアナログ部とを分離する形状のレイアウトパ
ターンを有しており、重層構造で、複数の配線層それぞ
れに作り込まれている。これら複数の配線は互いにコン
タクトにより接続されている。又、定電位配線３によ
り、定電位部位５に接続されている。該定電位部位５
は、例えば電源線やグランド線である。重層構造の前記
複数の配線によって、電磁誘導や静電誘導や電磁波の輻
射を低減することができ、ノイズの誘導を低減すること
ができる。
回路内の他の回路部分へと、ノイズとして誘導されてし
まうことを低減する。 【構成】 複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、
ＡＬ２a ・・・は、ノイズ発生源のデジタル部とノイズ
を低減するアナログ部とを分離する形状のレイアウトパ
ターンを有しており、重層構造で、複数の配線層それぞ
れに作り込まれている。これら複数の配線は互いにコン
タクトにより接続されている。又、定電位配線３によ
り、定電位部位５に接続されている。該定電位部位５
は、例えば電源線やグランド線である。重層構造の前記
複数の配線によって、電磁誘導や静電誘導や電磁波の輻
射を低減することができ、ノイズの誘導を低減すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、所定の基板上に作り込
まれた素子間を、複数の配線層それぞれに作り込まれた
配線を用いて接続して形成された回路が組み込まれた集
積回路に係り、特に、集積回路内のある回路部分の信号
が、該集積回路内の他の回路部分へと、ノイズとして誘
導されてしまうことを低減することができる集積回路に
関する。
まれた素子間を、複数の配線層それぞれに作り込まれた
配線を用いて接続して形成された回路が組み込まれた集
積回路に係り、特に、集積回路内のある回路部分の信号
が、該集積回路内の他の回路部分へと、ノイズとして誘
導されてしまうことを低減することができる集積回路に
関する。
【０００２】
【従来の技術】従来から、集積回路内の回路部分が相互
に干渉し合い、ノイズが発生してしまう恐れがあること
が知られている。このようなノイズが発生してしまう
と、各回路部分の性能が劣化してしまう。
に干渉し合い、ノイズが発生してしまう恐れがあること
が知られている。このようなノイズが発生してしまう
と、各回路部分の性能が劣化してしまう。
【０００３】例えば集積回路内部の論理回路によって
は、該集積回路内部の多数の論理ゲートの出力や出力バ
ッファの出力が、同時に同一方向（立上がり又は立下が
り）に変化するものがある。例えば、ほぼ６４k bites
のアドレス指定を行うアドレスバスは、合計１６本のア
ドレス線が同時に動作する。又、指定されるアドレスに
よっては、同一方向に動作するアドレス線が多くなって
しまう。
は、該集積回路内部の多数の論理ゲートの出力や出力バ
ッファの出力が、同時に同一方向（立上がり又は立下が
り）に変化するものがある。例えば、ほぼ６４k bites
のアドレス指定を行うアドレスバスは、合計１６本のア
ドレス線が同時に動作する。又、指定されるアドレスに
よっては、同一方向に動作するアドレス線が多くなって
しまう。
【０００４】複数の論理ゲートや出力バッファのこのよ
うな同時動作が行われると、例えば電源線やグランド線
等にスイッチングノイズを生じさせてしまう恐れがあ
る。従って、同時動作する論理ゲートや出力バッファの
うち、一部の論理ゲートや出力バッファの動作を許容範
囲内で遅延させるということが行われている。例えば、
一般的なＭＰＵ（micro processor unit）チップから出
力されるアドレス線において、通常アドレスデコーダを
経由してメモリチップ等の選択を行うＭＳＢ（most sig
nificant bit) 側のアドレス線の動作に比べて、通常メ
モリチップ等に直接入力されるＬＳＢ（least signific
ant bit ）側のアドレス線の動作が、意図的に許容範囲
内で遅延されている。
うな同時動作が行われると、例えば電源線やグランド線
等にスイッチングノイズを生じさせてしまう恐れがあ
る。従って、同時動作する論理ゲートや出力バッファの
うち、一部の論理ゲートや出力バッファの動作を許容範
囲内で遅延させるということが行われている。例えば、
一般的なＭＰＵ（micro processor unit）チップから出
力されるアドレス線において、通常アドレスデコーダを
経由してメモリチップ等の選択を行うＭＳＢ（most sig
nificant bit) 側のアドレス線の動作に比べて、通常メ
モリチップ等に直接入力されるＬＳＢ（least signific
ant bit ）側のアドレス線の動作が、意図的に許容範囲
内で遅延されている。
【０００５】又、単一の基板上に所望の回路が組み込ま
れた集積回路においては、混在する各回路部分が、該単
一の基板上で相互に干渉し合い、性能劣化や信頼性の低
下等の問題が生じてしまう恐れがあることが知られてい
る。
れた集積回路においては、混在する各回路部分が、該単
一の基板上で相互に干渉し合い、性能劣化や信頼性の低
下等の問題が生じてしまう恐れがあることが知られてい
る。
【０００６】このため、例えば特開平１−２０６６４６
では、デジタル回路群とそれ以外の回路群、例えばアナ
ログ回路群とが混在する集積回路における、回路群相互
間の干渉を低減するという技術が開示されている。該特
開平１−２０６６４６で開示されている技術は、前記デ
ジタル回路群の領域とその他の回路群との間に、所定の
バイアス電圧源に接続されたＰ型ウエル領域又はＮ型ウ
エル領域を形成するというものである。該ウエル領域
は、その表面部に高濃度不純物層が形成されたものであ
る。該特開平１−２０６６４６によれば、単一の基板上
に作られたデジタル回路群とその他の回路群との間の相
互干渉を低減することができる。
では、デジタル回路群とそれ以外の回路群、例えばアナ
ログ回路群とが混在する集積回路における、回路群相互
間の干渉を低減するという技術が開示されている。該特
開平１−２０６６４６で開示されている技術は、前記デ
ジタル回路群の領域とその他の回路群との間に、所定の
バイアス電圧源に接続されたＰ型ウエル領域又はＮ型ウ
エル領域を形成するというものである。該ウエル領域
は、その表面部に高濃度不純物層が形成されたものであ
る。該特開平１−２０６６４６によれば、単一の基板上
に作られたデジタル回路群とその他の回路群との間の相
互干渉を低減することができる。
【０００７】
【発明が達成しようとする課題】しかしながら、近年集
積回路の集積度が向上し、集積回路内部に組み込まれる
回路の微細化が進むにつれ、集積回路内のノイズの問題
が増大している。これは、集積回路内のある回路部分の
信号が、該集積回路内の他の回路部分へ干渉し易くなっ
てしまうためである。
積回路の集積度が向上し、集積回路内部に組み込まれる
回路の微細化が進むにつれ、集積回路内のノイズの問題
が増大している。これは、集積回路内のある回路部分の
信号が、該集積回路内の他の回路部分へ干渉し易くなっ
てしまうためである。
【０００８】更に、近年集積回路の動作の高速化に伴っ
て、このような集積回路内における回路部分の相互干渉
の問題が増大している。集積回路の動作が高速化するに
つれ、前述のような電源線やグランド線に重畳されてし
まうスイッチングノイズが増大してしまう。又、前述の
ように単一の基板上に作り込まれた回路相互の干渉の問
題も増大してしまう。
て、このような集積回路内における回路部分の相互干渉
の問題が増大している。集積回路の動作が高速化するに
つれ、前述のような電源線やグランド線に重畳されてし
まうスイッチングノイズが増大してしまう。又、前述の
ように単一の基板上に作り込まれた回路相互の干渉の問
題も増大してしまう。
【０００９】本発明は、前記従来の問題点を解決するべ
くなされたもので、集積回路内のある回路部分の信号
が、該集積回路内の他の回路部分へと、ノイズとして誘
導されてしまうことを低減することができる集積回路を
提供することを目的とする。
くなされたもので、集積回路内のある回路部分の信号
が、該集積回路内の他の回路部分へと、ノイズとして誘
導されてしまうことを低減することができる集積回路を
提供することを目的とする。
【００１０】
【課題を達成するための手段】本発明は、所定の基板上
に作り込まれた素子間を、複数の配線層それぞれに作り
込まれた配線を用いて接続して形成された回路が組み込
まれた集積回路において、重層構造で、前記複数の配線
層それぞれに作り込まれた、ノイズ発生源の回路部分と
ノイズを低減する回路部分とを分離する形状のレイアウ
トパターンを有する複数の配線と、これら複数の配線を
互いに接続するコンタクトと、互いに接続された前記複
数の配線を、定電位部位に接続する定電位配線とを備え
たことにより、前記課題を達成したものである。
に作り込まれた素子間を、複数の配線層それぞれに作り
込まれた配線を用いて接続して形成された回路が組み込
まれた集積回路において、重層構造で、前記複数の配線
層それぞれに作り込まれた、ノイズ発生源の回路部分と
ノイズを低減する回路部分とを分離する形状のレイアウ
トパターンを有する複数の配線と、これら複数の配線を
互いに接続するコンタクトと、互いに接続された前記複
数の配線を、定電位部位に接続する定電位配線とを備え
たことにより、前記課題を達成したものである。
【００１１】
【作用】前述のように、集積回路の集積度を向上させた
り高速化を図るために、あるいはデジタル回路とアナロ
グ回路との組み合せ等、異質の回路部分を単一の基板上
に組み込むためには、集積回路内の回路部分相互の干渉
を低減することや、ノイズの発生を低減することが重要
であることに着目してなされたものである。
り高速化を図るために、あるいはデジタル回路とアナロ
グ回路との組み合せ等、異質の回路部分を単一の基板上
に組み込むためには、集積回路内の回路部分相互の干渉
を低減することや、ノイズの発生を低減することが重要
であることに着目してなされたものである。
【００１２】このため、本発明では、従来とは全く異な
る観点から、このような相互干渉の低減やノイズ発生の
低減を図るようにしている。即ち、本発明では、電磁誘
導や静電誘導、更には電磁波の輻射という観点に着目
し、前述のような集積回路内の回路部分相互の干渉の低
減やノイズ発生の低減を図るようにしている。
る観点から、このような相互干渉の低減やノイズ発生の
低減を図るようにしている。即ち、本発明では、電磁誘
導や静電誘導、更には電磁波の輻射という観点に着目
し、前述のような集積回路内の回路部分相互の干渉の低
減やノイズ発生の低減を図るようにしている。
【００１３】図５は、従来の集積回路内の断面図であ
る。
る。
【００１４】この図５においては、所定の基板上に作り
込まれた素子間を、複数の配線層、即ちポリシリコン層
ＰＬ、第１アルミニウム配線層ＡＬ１及び第２アルミニ
ウム配線層ＡＬ２それぞれに作り込まれた配線、即ち配
線ＰＬb 、ＰＬc 、ＡＬ１b、ＡＬ１c 及びＡＬ２b を
用いて接続して形成された回路の断面が示されている。
込まれた素子間を、複数の配線層、即ちポリシリコン層
ＰＬ、第１アルミニウム配線層ＡＬ１及び第２アルミニ
ウム配線層ＡＬ２それぞれに作り込まれた配線、即ち配
線ＰＬb 、ＰＬc 、ＡＬ１b、ＡＬ１c 及びＡＬ２b を
用いて接続して形成された回路の断面が示されている。
【００１５】本発明においては、この図５の符号Ｓ１に
示されるような電磁波の輻射、あるいは電磁誘導や静電
誘導の発生に着目してなされたものである。
示されるような電磁波の輻射、あるいは電磁誘導や静電
誘導の発生に着目してなされたものである。
【００１６】この図５においては、前記配線ＡＬ２b や
配線ＡＬ１b 等に流れる電流の急激な変化により、符号
Ｓ１に示されるような電磁波が輻射され、他の回路部
分、即ち前記配線ＡＬ１c 等に誘導起電圧が発生してし
まう様子が模式的に示されている。
配線ＡＬ１b 等に流れる電流の急激な変化により、符号
Ｓ１に示されるような電磁波が輻射され、他の回路部
分、即ち前記配線ＡＬ１c 等に誘導起電圧が発生してし
まう様子が模式的に示されている。
【００１７】なお、この図５のＳi Ｏ2 は、シリコン酸
化膜である。又、この図５の断面図、及び後述する図２
の断面図や図４の断面図では、層間絶縁膜の記載は省略
されている（実際には、各配線層間等に層間絶縁膜が形
成されていることは言うまでもない）。
化膜である。又、この図５の断面図、及び後述する図２
の断面図や図４の断面図では、層間絶縁膜の記載は省略
されている（実際には、各配線層間等に層間絶縁膜が形
成されていることは言うまでもない）。
【００１８】図１は本発明の要旨を示す平面図である。
【００１９】この図１に示される集積回路チップ１に
は、所定の基板上に作り込まれた素子間を、複数の配線
層それぞれに作り込まれた配線を用いて接続して形成さ
れた回路が組み込まれている。例えば該集積回路チップ
１には、デジタル回路やアナログ回路が組み込まれてい
る。
は、所定の基板上に作り込まれた素子間を、複数の配線
層それぞれに作り込まれた配線を用いて接続して形成さ
れた回路が組み込まれている。例えば該集積回路チップ
１には、デジタル回路やアナログ回路が組み込まれてい
る。
【００２０】又、この図１に示されるように、前記集積
回路チップ１が、重層構造で、前記複数の配線層それぞ
れに作り込まれた、ノイズ発生源の回路部分とノイズを
低減する回路部分とを分離する形状のレイアウトパター
ンを有する複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、
ＡＬ２a ・・・を有している。前記ノイズを低減する回
路部分とは、前記ノイズ発生源の回路部分からのノイズ
の侵入を低減し、保護される部分である。
回路チップ１が、重層構造で、前記複数の配線層それぞ
れに作り込まれた、ノイズ発生源の回路部分とノイズを
低減する回路部分とを分離する形状のレイアウトパター
ンを有する複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、
ＡＬ２a ・・・を有している。前記ノイズを低減する回
路部分とは、前記ノイズ発生源の回路部分からのノイズ
の侵入を低減し、保護される部分である。
【００２１】この図１では、前記ノイズ発生源の回路部
分が一例としてデジタル部となっており、前記ノイズを
低減する回路部分が一例としてアナログ部となってい
る。これらノイズ発生源の回路部分やノイズを低減する
回路部分はこのようなものに限定されるものではなく、
例えばこれらが共にデジタル部であってもよい。例え
ば、デジタル部であってもＤＲＡＭ（dynamic raldom a
ccess memory）のメモリセル等については、他回路部分
からのノイズの侵入を低減する必要があるものである。
分が一例としてデジタル部となっており、前記ノイズを
低減する回路部分が一例としてアナログ部となってい
る。これらノイズ発生源の回路部分やノイズを低減する
回路部分はこのようなものに限定されるものではなく、
例えばこれらが共にデジタル部であってもよい。例え
ば、デジタル部であってもＤＲＡＭ（dynamic raldom a
ccess memory）のメモリセル等については、他回路部分
からのノイズの侵入を低減する必要があるものである。
【００２２】なお、前記複数の配線ＰＬ１a 、ＰＬ２a
、ＡＬ１a 、ＡＬ２a ・・・は、図２を用いて詳しく
後述するように、互いにコンタクト７にて接続されてい
る。又、このようにコンタクト７にて互いに接続された
前記複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、ＡＬ２
a ・・・は、定電位配線３により、定電位部位５に接続
されている。該定電位部位５は、例えば、低インピーダ
ンスの定電圧源の電源配線やグランド配線等である。本
発明は、該定電位部位５を具体的に限定するものではな
い。
、ＡＬ１a 、ＡＬ２a ・・・は、図２を用いて詳しく
後述するように、互いにコンタクト７にて接続されてい
る。又、このようにコンタクト７にて互いに接続された
前記複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、ＡＬ２
a ・・・は、定電位配線３により、定電位部位５に接続
されている。該定電位部位５は、例えば、低インピーダ
ンスの定電圧源の電源配線やグランド配線等である。本
発明は、該定電位部位５を具体的に限定するものではな
い。
【００２３】図２は、本発明の要旨を示す断面図であ
る。
る。
【００２４】この図２は、前記図１の平面図のI −I 断
面の断面図である。この図２において、前記図１で前述
した、前記ノイズ発生源の回路部分と前記ノイズを低減
する回路部分とを分離する形状のレイアウトパターンの
前記複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、ＡＬ２
a ・・・は、重層構造となっており、又互いにコンタク
ト７にて接続されている。重層構造となっている前記複
数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、ＡＬ２a ・・
・の高さ h1 について、本発明は限定するものではない
が、近傍の他の回路部分の高さ h2 、 h3 よりも高いこ
とが好ましい。又、本発明は、前記複数の配線ＰＬ１a
、ＰＬ２a 、ＡＬ１a 、ＡＬ２a ・・・を互いに接続
しているコンタクト７の形状を具体的に限定するもので
はないが、配線間の対向する面を全面に連続して接続す
るものであることが好ましい。しかしながら、集積回路
製造技術上の制限により、所定の形状のコンタクト７を
多数打たなければならない場合には、後述する実施例の
如く、異なる配線層間を接続するコンタクト７は、平面
上で重ならない位置にすることが好ましい。これは、一
般にコンタクト７上の表面形状は一般に平坦ではないの
で、更にこの上にコンタクト７を打つことは製品品質上
好ましくないためである。
面の断面図である。この図２において、前記図１で前述
した、前記ノイズ発生源の回路部分と前記ノイズを低減
する回路部分とを分離する形状のレイアウトパターンの
前記複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、ＡＬ２
a ・・・は、重層構造となっており、又互いにコンタク
ト７にて接続されている。重層構造となっている前記複
数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 、ＡＬ２a ・・
・の高さ h1 について、本発明は限定するものではない
が、近傍の他の回路部分の高さ h2 、 h3 よりも高いこ
とが好ましい。又、本発明は、前記複数の配線ＰＬ１a
、ＰＬ２a 、ＡＬ１a 、ＡＬ２a ・・・を互いに接続
しているコンタクト７の形状を具体的に限定するもので
はないが、配線間の対向する面を全面に連続して接続す
るものであることが好ましい。しかしながら、集積回路
製造技術上の制限により、所定の形状のコンタクト７を
多数打たなければならない場合には、後述する実施例の
如く、異なる配線層間を接続するコンタクト７は、平面
上で重ならない位置にすることが好ましい。これは、一
般にコンタクト７上の表面形状は一般に平坦ではないの
で、更にこの上にコンタクト７を打つことは製品品質上
好ましくないためである。
【００２５】以上説明したとおり本発明によれば、電磁
誘導や静電誘導、更には電磁波等の輻射等の観点から、
集積回路内の回路部分相互の干渉を低減することがで
き、ノイズ等の問題を低減することができる。
誘導や静電誘導、更には電磁波等の輻射等の観点から、
集積回路内の回路部分相互の干渉を低減することがで
き、ノイズ等の問題を低減することができる。
【００２６】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００２７】図３は、本発明の実施例の集積回路チップ
上の平面拡大図である。
上の平面拡大図である。
【００２８】この図３において、前記ノイズ発生源の回
路部分は、デジタル部となっている。一方、前記ノイズ
を低減する回路部分はアナログ部となっている。これら
デジタル部とアナログ部とは配線ＰＬ１a 、ＰＬ２a 、
ＡＬ１a 及びＡＬ２a により分離されている。前記配線
ＰＬ１a は、第１ポリシリコン層に作り込まれている。
前記配線ＰＬ２a は、第２ポリシリコン層に作り込まれ
ている。前記配線ＡＬ１a は、第１アルミニウム配線層
に作り込まれている。前記配線ＡＬ２a は、第２アルミ
ニウム配線層に作り込まれている。
路部分は、デジタル部となっている。一方、前記ノイズ
を低減する回路部分はアナログ部となっている。これら
デジタル部とアナログ部とは配線ＰＬ１a 、ＰＬ２a 、
ＡＬ１a 及びＡＬ２a により分離されている。前記配線
ＰＬ１a は、第１ポリシリコン層に作り込まれている。
前記配線ＰＬ２a は、第２ポリシリコン層に作り込まれ
ている。前記配線ＡＬ１a は、第１アルミニウム配線層
に作り込まれている。前記配線ＡＬ２a は、第２アルミ
ニウム配線層に作り込まれている。
【００２９】又、この図３において、配線ＰＬ１d は、
前記配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 及びＡＬ２a と
電気的に絶縁された状態で交差している。該配線ＰＬ１
d は、前記第１ポリシリコン層に作り込まれたもので
り、前記アナログ部から前記デジタル部へのある信号を
伝達するために用いられている。
前記配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 及びＡＬ２a と
電気的に絶縁された状態で交差している。該配線ＰＬ１
d は、前記第１ポリシリコン層に作り込まれたもので
り、前記アナログ部から前記デジタル部へのある信号を
伝達するために用いられている。
【００３０】図４は、本実施例の集積回路チップの断面
図である。
図である。
【００３１】この図４においては、前記図３のII−II断
面の断面図が示されている。この図４に示されるよう
に、前記複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 及び
ＡＬ２a は、異なる配線層に作り込まれた配線であり、
重層構造となっている。又、これら配線ＰＬ１a 、ＰＬ
２a 、ＡＬ１a 及びＡＬ２a は、互いにコンタクト７に
より接続されている。これらコンタクト７は、集積回路
チップ平面上で互いに重ならないように配置されてい
る。即ち、この図４においては、この図４の上下方向で
示される他層のコンタクト７が、この図４の左右方向で
位置がずれるように配置されている。このように前記コ
ンタクト７が前記集積回路チップ平面上で重ならないよ
うに位置がずらされているのは、前記コンタクト７が打
たれた配線の上面は平坦になっていないため、更にその
上方に別の前記コンタクト７を打つことが、集積回路品
質上好ましくないためである。
面の断面図が示されている。この図４に示されるよう
に、前記複数の配線ＰＬ１a 、ＰＬ２a 、ＡＬ１a 及び
ＡＬ２a は、異なる配線層に作り込まれた配線であり、
重層構造となっている。又、これら配線ＰＬ１a 、ＰＬ
２a 、ＡＬ１a 及びＡＬ２a は、互いにコンタクト７に
より接続されている。これらコンタクト７は、集積回路
チップ平面上で互いに重ならないように配置されてい
る。即ち、この図４においては、この図４の上下方向で
示される他層のコンタクト７が、この図４の左右方向で
位置がずれるように配置されている。このように前記コ
ンタクト７が前記集積回路チップ平面上で重ならないよ
うに位置がずらされているのは、前記コンタクト７が打
たれた配線の上面は平坦になっていないため、更にその
上方に別の前記コンタクト７を打つことが、集積回路品
質上好ましくないためである。
【００３２】又この図４において、前記アナログ部と前
記デジタル部との間で信号を伝達する前記配線ＰＬ１d
は、他の配線ＰＬ１a やＰＬ２a 等と絶縁されている様
子が示されている。なお、前記配線ＰＬ１d のような配
線、即ち、前記配線ＰＬ１a、ＰＬ２a 、ＡＬ１a 及び
ＡＬ２a により分離されている回路部分相互を接続する
配線は、より下層の配線層に作り込む方が、これら回路
部分間の相互干渉低減上好ましい。なお、この図４の前
記配線ＰＬ１d は、最も下層の配線層である第１ポリシ
リコン層に作り込まれている。
記デジタル部との間で信号を伝達する前記配線ＰＬ１d
は、他の配線ＰＬ１a やＰＬ２a 等と絶縁されている様
子が示されている。なお、前記配線ＰＬ１d のような配
線、即ち、前記配線ＰＬ１a、ＰＬ２a 、ＡＬ１a 及び
ＡＬ２a により分離されている回路部分相互を接続する
配線は、より下層の配線層に作り込む方が、これら回路
部分間の相互干渉低減上好ましい。なお、この図４の前
記配線ＰＬ１d は、最も下層の配線層である第１ポリシ
リコン層に作り込まれている。
【００３３】以上説明したとおり、本実施例によれば、
前記デジタル部と前記アナログ部との相互干渉を低減す
ることができる。例えば、前記デジタル部から輻射され
る電磁波によって、前記アナログ部中の回路部分にノイ
ズが誘導されてしまうことを低減することができる。
又、本実施例によれば、前記配線ＰＬ１d を用いて、前
記アナログ部と前記デジタル部との信号の伝達をも行う
ことが可能である。
前記デジタル部と前記アナログ部との相互干渉を低減す
ることができる。例えば、前記デジタル部から輻射され
る電磁波によって、前記アナログ部中の回路部分にノイ
ズが誘導されてしまうことを低減することができる。
又、本実施例によれば、前記配線ＰＬ１d を用いて、前
記アナログ部と前記デジタル部との信号の伝達をも行う
ことが可能である。
【００３４】
【発明の効果】以上説明したとおり、本発明によれば、
集積回路内のある回路部分の信号が、該集積回路内の他
の回路部分へと、ノイズとして誘導されてしまうことを
低減することができるという優れた効果を得ることがで
きる。
集積回路内のある回路部分の信号が、該集積回路内の他
の回路部分へと、ノイズとして誘導されてしまうことを
低減することができるという優れた効果を得ることがで
きる。
【図１】本発明の要旨を示す集積回路チップ平面図
【図２】本発明の要旨を示す集積回路チップ断面図
【図３】本発明の実施例の集積回路チップの平面拡大図
【図４】前記実施例の前記平面拡大図の断面図
【図５】従来の集積回路チップの断面拡大図
１…集積回路チップ ３…定電位配線 ５…定電位部位 ７…コンタクト ＰＬ１a 、ＰＬ１d …第１ポリシリコン層に作り込まれ
た配線 ＰＬ２a 、ＰＬ２b 、ＰＬ２c …第２ポリシリコン層に
作り込まれた配線 ＡＬ１a 、ＡＬ１b 、ＡＬ１c …第１アルミニウム配線
層に作り込まれた配線 ＡＬ２a 、ＡＬ２b 、ＡＬ２c …第２アルミニウム配線
層に作り込まれた配線
た配線 ＰＬ２a 、ＰＬ２b 、ＰＬ２c …第２ポリシリコン層に
作り込まれた配線 ＡＬ１a 、ＡＬ１b 、ＡＬ１c …第１アルミニウム配線
層に作り込まれた配線 ＡＬ２a 、ＡＬ２b 、ＡＬ２c …第２アルミニウム配線
層に作り込まれた配線
Claims (1)
- 【請求項１】所定の基板上に作り込まれた素子間を、複
数の配線層それぞれに作り込まれた配線を用いて接続し
て形成された回路が組み込まれた集積回路において、 重層構造で、前記複数の配線層それぞれに作り込まれ
た、ノイズ発生源の回路部分とノイズを低減する回路部
分とを分離する形状のレイアウトパターンを有する複数
の配線と、 これら複数の配線を互いに接続するコンタクトと、 互いに接続された前記複数の配線を、定電位部位に接続
する定電位配線とを備えたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18937992A JPH0637258A (ja) | 1992-07-16 | 1992-07-16 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18937992A JPH0637258A (ja) | 1992-07-16 | 1992-07-16 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637258A true JPH0637258A (ja) | 1994-02-10 |
Family
ID=16240335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18937992A Pending JPH0637258A (ja) | 1992-07-16 | 1992-07-16 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637258A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246553A (ja) * | 2001-02-16 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路のノイズ低減装置 |
| JP2003037178A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体集積回路装置 |
| JP2007043195A (ja) * | 2006-10-10 | 2007-02-15 | Fujitsu Ltd | 半導体集積回路の設計方法 |
| JP2009231513A (ja) * | 2008-03-21 | 2009-10-08 | Elpida Memory Inc | 半導体装置 |
| JP2011176339A (ja) * | 2001-07-23 | 2011-09-08 | Agere Systems Guardian Corp | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
-
1992
- 1992-07-16 JP JP18937992A patent/JPH0637258A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246553A (ja) * | 2001-02-16 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路のノイズ低減装置 |
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| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| US8575743B2 (en) | 2006-02-28 | 2013-11-05 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| JP2007043195A (ja) * | 2006-10-10 | 2007-02-15 | Fujitsu Ltd | 半導体集積回路の設計方法 |
| JP2009231513A (ja) * | 2008-03-21 | 2009-10-08 | Elpida Memory Inc | 半導体装置 |
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