JPH06244235A - 半導体集積回路 - Google Patents

半導体集積回路

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Abstract

(57)【要約】 【目的】 簡単な構成の変更のみで半導体チップサイズ
を縮小する。 【構成】 Ｐ形基板１１上にはＮ+ 拡散層１２が形成さ
れＦＥＴを形成している。Ｎ+ 拡散層１２からはアルミ
配線１４が引き出され、酸化膜１３によりＰ形基板１１
と絶縁隔離されてチップ外端部方向へと延びている。こ
のアルミ配線１４の上部には、チップ外端部近傍でアル
ミ配線１４と接続された第２のアルミ配線１５が設けら
れ、絶縁性の層間膜２１により絶縁隔離されつつ、上記
ＦＥＴ形成領域方向に折り返されるように延びている。
層間膜２１としては、例えばＳｉＯ2 又はＳｉＮ等の窒
化物が用いられる。第２のＡｌ配線１５及び層間膜２の
上部には、出力パッド１８の部分を除きチップ全体を覆
うようにして絶縁性の保護膜１６が設けられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におけ
る入出力用パッドの配置と構造に関する。
【０００２】
【従来の技術】一般に、半導体集積回路（入換え、ＩＣ
と呼ぶ）には、ワイヤボンディング等により外部回路と
接続されて信号授受の出入口となる入出力パッドが多数
設けられている。このようなＩＣにおいては、従来、上
記パッドを配置するための入出力領域は、ＩＣ本来の機
能を担う内部ロジック回路やドライバ回路等の内部回路
領域とは別個にこれらと平面的に並列配置されるように
なっていた。
【０００３】図４は、上記したＩＣの一例として、従来
のサーマルヘッド用ドライバＩＣを表した平面図であ
る。このＩＣは、幅Ｗ2 ＝約１ｍｍ，長さＬ＝約５ｍｍ
のチップであって、ロジック回路領域３３，このロジッ
ク回路領域３３に平面的に隣接し多数の入力パッド３１
が配置される入力パッド領域３２，ロジック回路領域３
３に平面的に隣接したドライバ回路領域３４，及びこの
ドライバ回路領域３４に平面的に隣接し多数の出力パッ
ド３５が配置される出力パッド領域３６から構成されて
いる。
【０００４】図２は、図４における切断線ＡＡ′に沿っ
た断面を表したものである。この図に示すように、Ｐ形
基板１１上にはＮ+ 拡散層１２が形成されてドライバ回
路領域３４（図４）の一部を形成している。Ｎ+ 拡散層
１２からはアルミ（Ａｌ）配線１４が引き出され、酸化
膜１３によりＰ形基板１１と絶縁隔離されて出力パッド
領域３５へと延びている。Ｎ+ 拡散層１２，Ａｌ配線１
４及び酸化膜１３の上部には、出力パッド１８の部分を
除きチップ全体を覆うようにして絶縁性の保護膜１６が
設けられている。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体集積回路では、入出力パッドを配置するための入出
力領域は、ＩＣ本来の機能を担う内部回路領域とは別個
に平面的に並列配置されていたので、入出力パッド領域
の分だけチップ全体の面積が大きくなる。このため、１
枚のウェハから何個のチップがとれるかといういわゆる
取れ数が少なくなり、コスト低減が困難となる。
【０００６】この問題に対し、例えば各パッドを内部回
路中の余裕間隙に適宜配置して入出力パッド領域を削除
する方法も考えられるが、この方法では各パッドの配置
を最適化するためにパターンルールを微細化必要が生
じ、あるいはパターンの複雑化を招くという問題があ
り、必ずしもコスト低減に寄与し得ないという問題があ
った。
【０００７】この発明は、かかる課題を解決するために
なされたもので、簡単な構成の変更のみでチップサイズ
を縮小することができる半導体集積回路を得ることを目
的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、ロジック回路やドライバ回路等の回路と、こ
れらの回路への入力信号を入力するための入力パッド
と、これらの回路からの出力信号を出力するための出力
パッドと、を有する半導体集積回路において、前記ロジ
ック回路やドライバ回路等の回路領域上に絶縁性の層間
膜を設け、該層間膜上に前記入力パッド及び出力パッド
を設けたことを特徴とするものである。
【０００９】
【作用】この発明に係る半導体集積回路では、入出力パ
ッドが内部回路領域上に重畳して設けられ、従来チップ
面積の一部を占めていたパッド配置領域が不要となる。
【００１０】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１１】図３は本発明の一実施例における半導体集
積回路の平面図である。この図で、従来例（図４）と同
一部分には同一の符号を付すものとする。
【００１２】このＩＣは、幅Ｗ2 ＝約０．７ｍｍ，長さ
Ｌ＝約５ｍｍのチップであって、ロジック回路領域３
３，このロジック回路領域３３の上部に後述の層間膜を
介して設けられ多数の入力パッド３１が配置される入力
パッド領域３２，ロジック回路領域３３に平面的に隣接
して設けられたドライバ回路領域３４，及びこのドライ
バ回路領域３４上に層間膜を介して設けられ多数の出力
パッド３５が配置される出力パッド領域３６から構成さ
れている。
【００１３】図１は、図３における切断線ＡＡ′に沿っ
た断面を表したものである。この図においても、従来例
（図２）と同一部分には同一の符号を付すものとする。
【００１４】この図に示すように、Ｐ形基板１１上には
Ｎ+ 拡散層１２が形成されてドライバ回路領域３４（図
３）の一部としてのＦＥＴ（電界効果トランジスタ）を
形成している。Ｎ+ 拡散層１２からは、約７０００オン
グストロームの厚さのアルミ配線１４が引き出され、酸
化膜１３によりＰ形基板１１と絶縁隔離されてチップ外
端部方向へと延びている。このアルミ配線１４の上部に
は、チップ外端部近傍でアルミ配線１４と接続され約１
００００〜２００００オングストロームの厚さを有する
第２のアルミ配線１５が設けられ、約２００００オング
ストロームの厚さの絶縁性の層間膜２１により絶縁隔離
されつつ、上記ＦＥＴ形成領域方向に折り返されるよう
に延びている。なお、層間膜２１としては、例えばＳｉ
Ｏ2 又はＳｉＮ等の窒化物が用いられる。
【００１５】第２のＡｌ配線１５及び層間膜２１の上部
には、出力パッド１８の部分を除きチップ全体を覆うよ
うにして絶縁性の保護膜１６が設けられている。
【００１６】このような構成とすることにより、出力パ
ッド領域３６をドライバ回路領域３４の上部に重畳して
形成することができ、ドライバ回路領域を縮小すること
なくチップ全体の幅Ｗ1 が従来の１ｍｍから約０．７ｍ
ｍとなった。従って、チップ面積も従来の約７割程度と
なり、ウェハからの取れ数も増大する結果となった。な
お、Ａｌ配線１４，第２のＡｌ配線１５及び層間膜２１
の厚さは上記のような値に限定されるものではなく、適
宜変更することが可能である。但し、ワイヤボンディン
グ時のショックによる層間リークを考慮すると、上記の
値以上の値が適当と考えられる。
【００１７】また、本実施例では、層間膜２１として窒
化物を用いることとしたが、これに限定されるものでは
なく、絶縁性及び耐衝撃性の良好なものであれば他のも
のでもよい。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
前記ロジック回路やドライバ回路等の回路領域上に絶縁
性の層間膜を設け、該層間膜上に前記入力パッド及び出
力パッドを設けることとしたので、従来チップ面積の一
部を占めていたパッド配置領域が不要となる。従って、
チップサイズを小型化することができ、ウェハからの取
れ数も増大するため、コスト低減にも大きな効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施例における半導体集積回路の断
面を示す断面図である。
【図２】従来の半導体集積回路の断面を示す断面図であ
る。
【図３】本発明の一実施例における半導体集積回路を示
す平面図である。
【図４】従来の半導体集積回路を示す平面図である。
【符号の説明】
１１ Ｐ形基板 １２ Ｎ+ 拡散層 １３ 酸化膜 １４，１５ Ａｌ配線 １６ 保護膜 １８，３５ 出力パッド ２１ 層間膜 ３１ 入力パッド ３２ 入力パッド領域 ３３ ロジック回路領域 ３４ ドライバ回路領域 ３６ 出力パッド領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ロジック回路やドライバ回路等の回路
    と、これらの回路への入力信号を入力するための入力パ
    ッドと、これらの回路からの出力信号を出力するための
    出力パッドと、を有する半導体集積回路において、 前記ロジック回路やドライバ回路等の回路領域上に絶縁
    性の層間膜を設け、該層間膜上に前記入力パッド及び出
    力パッドを設けたことを特徴とする半導体集積回路。
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