JPH07335835A - パルス回路及びアナログ回路混載の半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】パルス回路のスイッチングによる基板電位の変
動によりアナログ回路のＳＮ比の劣化や誤動作の発生を
抑止可能なパルス回路及びアナログ回路混載集積回路を
提供する。 【構成】同一チップに混載されたパルス回路２及びアナ
ログ回路３の両接地ライン（低位電源線）２０、３０
が、互いに異なる接地電極用パッド１３ａ，１３ｂから
互いに独立して延設されるとともに、それぞれ基板１０
にコンタクトされてるので、パルス回路２側の第１の接
地ライン２０に大電流が流れて、接地ライン２０の電位
が上昇してもアナログ回路側の第２の接地ライン３０の
電位上昇を抑圧することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ回路の接地電
位変動を抑止可能なパルス回路及びアナログ回路混載の
半導体集積回路装置に関する。本発明の装置は、例え
ば、車両の車速信号をデジタル処理してパルス信号を出
力するパルス回路領域と、上記車速信号をアナログ処理
してアナログ信号を出力するアナログ回路領域とを有す
る半導体集積回路装置に適用され得る。

【０００２】

【従来の技術】従来、例えば負荷をスイッチング制御す
る出力トランジスタ回路などのパルス回路とアナログ回
路とを混載したパルス回路及びアナログ回路混載の半導
体集積回路装置が知られている。この種の半導体集積回
路装置では、各回路の接地電位と基板電位とは等しくす
るのが簡単であり、この場合には、各回路の接地ライン
（低位電源線）を適宜、基板にコンタクトさせることに
より、基板に接地電位を付与するのが一般的である。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
た従来のパルス回路及びアナログ回路混載の半導体集積
回路装置では、例えばパルス回路の出力回路部の出力ト
ランジスタが多数同時にオンすると、接地電極用パッド
から接地ライン（低位電源線）に大電流が通電され、そ
の結果、接地ライン（低位電源線）の末端では接地ライ
ンの抵抗×電流に等しい電圧降下分だけ、接地ライン
（低位電源線）の電位が上昇し、それに伴い、接地ライ
ン（低位電源線）の末端（接地電極用パッドから遠い部
分）に接続される基板電位は上昇し、更に、上記出力ト
ランジスタのスイッチングに伴って電位変動するという
不具合が生じた。

【０００４】通常のパルス回路（二値回路）では、入力
信号電圧を二値化して出力するためのしきい値電圧が通
常、入力信号電圧の振幅の中間レベルに設定されるの
で、マージンが大きく、多少の基板電位の変動は許容で
き、また、入力信号電圧とともにしきい値電圧も連動し
てシフトすることも多く、上記した基板電位の変動はそ
れほど問題とはならない。

【０００５】しかしながら、同一チップ上に、例えば微
小信号電圧振幅を増幅したり、精密なアナログ処理を行
うアナログ回路が混載される場合、このような基板電位
の変動はアナログ回路の出力信号のＳＮ比の大幅な低下
や誤動作を招くという可能性を生じてしまう。本発明は
上記問題点に鑑みなされたものであり、パルス回路のス
イッチングによる基板電位の変動によりアナログ回路の
ＳＮ比の劣化や誤動作の発生を抑止可能なパルス回路及
びアナログ回路混載集積回路を提供することを、その目
的としている。

【０００６】

【課題を解決するための手段】本発明の第１の構成のパ
ルス回路及びアナログ回路混載の半導体集積回路装置
は、一導電型の基板の表面部に複数、形成される反対導
電型の島状領域を含むパルス回路領域と、前記基板の表
面部に複数、形成される反対導電型の島状領域を含むア
ナログ回路領域とを備え、前記両領域は互いに離れて配
置されるパルス回路及びアナログ回路混載の半導体集積
回路装置において、前記パルス回路領域の周辺部に延設
されて前記パルス回路領域の低位電源線を成すとともに
前記基板にコンタクトされて前記基板に電位を付与する
第１の接地配線と、前記アナログ回路領域の周辺部に延
設されて前記アナログ回路領域の低位電源線を成すとと
もに前記基板にコンタクトされて前記基板に電位を付与
する第２の接地配線とを備え、前記両接地配線は、等電
位が印加される一対の接地電極用パッドに個別に接続さ
れることを特徴としている。

【０００７】本発明の第２の構成は、上記第１の構成に
おいて更に、前記パルス回路領域の出力トランジスタ
が、リアクタンス負荷を駆動するものであることを特徴
としている。本発明の第３の構成は、上記第１の構成に
おいて更に、前記両領域の境界部に沿って前記基板の表
面部に配設されるとともに前記基板に対して逆バイアス
される反対導電型の線状領域からなる少数キャリヤ吸収
領域を備え、前記両接地配線が、前記線状領域を挟んで
配設されることを特徴としている。

【０００８】本発明の第４の構成は、上記第３の構成に
おいて更に、前記線状領域が、前記両回路領域の少なく
とも一方を囲包することを特徴としている。本発明の第
５の構成は、上記第４の構成において更に、前記線状領
域は、前記両回路領域の両方を個別に囲包することを特
徴としている。本発明の第６の構成は、上記第３〜第５
の構成において更に、前記アナログ回路の信号入力回路
部を更に囲包する第２の線状領域を有することを特徴と
してい本発明の第７の構成は、上記第３〜第６の構成に
おいて更に、前記パルス回路の信号出力回路部を更に囲
包する第３の線状領域を有することを特徴としている。

【０００９】

【作用及び発明の効果】第１発明の装置では、同一チッ
プに混載されたパルス回路及びアナログ回路の両接地ラ
イン（低位電源線）が、互いに異なる接地電極用パッド
から互いに独立して延設されるとともに、それぞれ基板
にコンタクトされているので、以下の作用効果を奏す
る。

【００１０】まず、パルス回路、特にその出力回路部を
構成する出力トランジスタが多数同時にオンしたりする
と、高位電源線から負荷及び上記出力トランジスタを通
じてパルス回路側の第１の接地ライン（低位電源線）に
大電流が流れて、接地ライン（低位電源線）の電位、特
にその接地電極用パッドから離れた部位の電位が上昇
し、それに伴い、第１の接地ライン（低位電源線）直下
の基板電位が上昇するが、アナログ回路側の第２の接地
ライン（低位電源線）はこの第１の接地ライン（低位電
源線）とは別個に配設されているので、第２の接地ライ
ン（低位電源線）の電位が第１の接地ライン（低位電源
線）の電位上昇の影響を受けて上昇することは小さい。

【００１１】すなわち、第１の接地ライン（低位電源
線）の電位上昇は抵抗が大きい基板を通じて第２の接地
ライン（低位電源線）に影響するのが主であり、第２の
接地ライン（低位電源線）の配線抵抗（配線インピーダ
ンス）は両接地ライン（低位電源線）間の基板チャンネ
ルの介在抵抗に比較して格段に小さいので、第１の接地
ライン（低位電源線）の電位上昇や電位変動の影響が第
２の接地ライン（低位電源線）に影響を与える効果は大
幅に小さくなる。

【００１２】なお、第２の接地ライン（低位電源線）に
流れる電流はアナログ回路の消費電流のみであり変動は
小さいので、第２の接地ライン（低位電源線）の電位変
動は小さく、その影響はほとんど無視することができ
る。したがって、本構成によれば、パルス回路のスイッ
チングによる基板電位の変動や上昇によりアナログ回路
のＳＮ比の劣化や誤動作の発生を抑止することができ、
しかも、パルス回路とアナログ回路とを同一チップに集
積できるので、チップ数の削減とともに、両回路間の相
互配線の簡略化も図ることができる。

【００１３】本発明の第２の構成によれば、上記第１の
構成において更に、パルス回路領域の出力トランジスタ
が、リアクタンス負荷をスイッチング駆動し、そのため
にスイッチングの度にリアクタンス負荷に蓄積された磁
気エネルギの放出により一層基板電位の変動が増大する
が、本第１の構成の採用により上述したように第２の接
地ライン（低位電源線）の変動は良好に抑止される。

【００１４】本発明の第３の構成によれば、一導電型の
基板表面部に形成されて逆バイアスされる反対導電型の
線状領域が両接地配線（接地ライン（低位電源線））の
間に延設されるので、両接地ラインにそれぞれ個別に接
続される基板の両接続部位間の抵抗が増大し、その分、
第１の接地ライン（低位電源線）の電位上昇、電位変動
の影響による第２の接地ライン（低位電源線）の電位変
動、電位上昇が低減される。

【００１５】すなわち、線状領域は基板に対して逆バイ
アスされるので、線状領域と基板との間の接合空乏層が
線状領域の周囲に大きく張り出すこととなり、両接地ラ
イン（低位電源線）間における基板内の電流経路は、大
きく線状領域を迂回することになり、その分、両接地ラ
イン（低位電源線）間の基板抵抗が増大し、それによ
り、第１接地ライン（低位電源線）に対する第２接地ラ
イン（低位電源線）の電位追従が抑制される。

【００１６】更に、この線状領域は、パルス回路の反対
導電型領域がノイズ電圧などにより基板に対して順バイ
アスしたりして一導電型の基板に少数キャリヤを注入す
る場合でもそれを吸収、補集することにより、少数キャ
リヤがアナログ回路の反対導電型に注入されて、アナロ
グ回路のＳＮ比を低下させたり、誤動作させたりすると
いう問題も同時に抑止することができる。

【００１７】本発明の第４又は第５の構成によれば、上
記第３又は第４の構成において更に、線状領域が、両回
路領域の一方又は両方を囲包するので、上記少数キャリ
ヤが第２の接地ライン（低位電源線）に注入されるのを
一層抑止することができる。本発明の第６又は第７の構
成によれば、上記第３〜第５の構成において更に、アナ
ログ回路の信号入力回路部又はパルス回路の信号出力回
路部を更に囲包する第２又は第３の線状領域を更に有す
るので、アナログ回路のＳＮ比の低下及び誤動作の発生
を一層抑止することができる。

【００１８】

【実施例】

（実施例１）本発明のパルス回路及びアナログ回路混載
の半導体集積回路装置の一実施例をチップ平面図である
図１を参照して説明する。１は、接合分離型のパルス回
路及びアナログ回路混載集積回路であって、Ｐ型シリコ
ンからなる基板１０の表面部の左半分はバイポーラデジ
タル集積回路部（以下、単にパルス回路ともいう）２が
形成されるパルス回路領域１１となっており、基板１０
の表面部の右半分はバイポーラアナログ集積回路部（以
下、単にアナログ回路ともいう）３が形成されるアナロ
グ回路領域１２となっている。

【００１９】１３は、ワイヤボンディング用のアルミ電
極パッドであり、それぞれ不図示の金線により各リード
に接続されている。パッド１３の一つをなす１３ａは、
パルス回路領域１１用の接地電極用パッドをなし、パル
ス回路領域１１用の接地ライン（低位電源線、本発明で
いう第１の接地配線）２０に接続されている。同様に、
パッド１３の一つをなす１３ｂは、アナログ回路領域１
２用の接地電極用パッドをなし、アナログ回路領域１２
用の接地ライン（低位電源線、本発明でいう第１の接地
配線）３０に接続されている。

【００２０】パルス回路領域１１に形成されるパルス回
路２は、外部の車速センサ（図示せず）から入力される
車速信号を所定の大きさの二値波形に成形する波形成形
回路１１ａと、波形成形回路１１ａから出力されるパル
ス信号を分周する分周回路１１ｂと、波形成形回路１１
ａから出力される分周パルス信号を増幅する積算計駆動
回路（本発明でいう出力回路部）１１ｃとからなる。出
力回路部１１ｃは、エミッタが接地ライン（低位電源
線）２０に接続される４個の出力トランジスタ（３個を
図示）Ｔ１〜Ｔ４を有し、各出力トランジスタＴ１〜Ｔ
４のコレクタは図２に示すように、上記積算計４の４個
の駆動コイル４１〜４４を個別に駆動する構成となって
いる。

【００２１】一方、アナログ回路領域１２に形成される
アナログ回路３は、波形成形回路１１ａから出力される
パルス信号の周波数に応じた信号電圧を出力する周波数
電圧変換回路（ｆ−Ｖ変換）回路１２ａと、ｆ−Ｖ変換
回路１２ａから出力される信号電圧に応じた振幅を有す
る疑似サイン波形電圧及び疑似コサイン波形電圧を出力
する疑似サイン、疑似コサイン波形電圧発生回路１２ｂ
と、この疑似サイン、疑似コサイン波形電圧をアナログ
電力増幅して交差コイル型速度メータの両駆動コイル
（図示せず）に個別に出力する交差コイル駆動回路１２
ｃとからなる。

【００２２】したがって、接地ライン２０は回路１１ａ
〜１１ｃの低位電源線を構成し、接地ライン３０は回路
１２ａ〜１２ｃの低位電源線を構成している。また、接
地ライン２０、３０は、図３に示すように基板１０上の
絶縁膜（図示せず）のコンタクト開口（図示せず）を通
じてＰ型基板１０に個別にコンタクトされている。ま
た、基板１０の表面部には、図１〜図３に示すように、
パルス回路２とアナログ回路３との境界部に位置して、
両回路２、３を分断するように、少数キャリヤ吸収領域
からなる線状領域５が延設されている。この線状領域５
は、Ｎ⁺ 埋め込み領域５１とＮ^- エピ領域５２とＮ⁺ 表
面領域５３とからなり、通常の接合分離形式のバイポー
ラトランジスタの製造工程により形成されている。この
線状領域５には高位電源線（図示せず）から電源電圧Ｖ
ｄｄを印加されており、これにより線状領域５の周囲に
は図３に示すように分厚く空乏領域５９が形成されてい
る。

【００２３】以下、この装置の動作及び作用効果を説明
する。例えば、パルス回路２の出力回路部１１ｃの出力
トランジスタＴ４などがオンすると、大きなコイル駆動
電流が接地ライン２０に流れ、その結果、接地電極用パ
ッド１３ａと反対側に位置する接地ライン２０の末端部
２０ａの電位は接地ライン２０の抵抗電圧降下により数
百ｍＶ程度上昇し、それに応じて接地ライン２０の末端
部２０ａの近傍の基板１０の電位も上昇することにな
る。

【００２４】しかし、本実施例では、パルス回路２の接
地ライン２０とアナログ回路３の接地ライン３０とは分
離して敷設されるとともに異なる接地電極用パッド１３
ａ、１３ｂに個別に接続されているので、上記した接地
ライン２０の末端部２０ａに近接するアナログ回路領域
１２の基板電位の上昇は極めて良好に抑止されることに
なる。すなわち、上記末端部２０ａに近接していてもア
ナログ回路領域１２直下の基板１０はアナログ回路領域
１２専用の接地ライン３０により電位を付与されてお
り、かつ、基板１０の抵抗はアルミニウムからなる接地
ライン３０より充分に高いのでアナログ回路領域１２直
下の基板電位及び接地ライン３０の電位の上昇、変動は
充分に抑止することができる。

【００２５】更に、この実施例では、両回路２、３の境
界部に逆バイアスされた線状領域５の空乏領域５９が張
り出すことになるので、両接地ライン２０、３０間を接
続する基板抵抗は一層高くなり、接地ライン２０の電位
上昇、電位変動が接地ライン３０に影響しにくくなって
いる。 （実施例２）他の実施例を図４を参照して説明する。

【００２６】この実施例は、パルス回路領域１１とアナ
ログ回路領域１２とをそれぞれＮ型逆バイアス領域から
なる線状領域５で包囲するとともに、パルス回路領域１
１の出力回路部１１ｃとアナログ回路領域１２の入力回
路部（センスアンプ部）１２ｉとを更に線状領域５と同
一断面形状のＮ型逆バイアス領域からなる線状領域５
１、５２で包囲したものである。このようにすれば、パ
ルス回路領域１１の接地ライン２０の電流状態にかかわ
らず、実施例１で説明したアナログ回路領域１２、特に
入力回路部（センスアンプ部）１２ｉの接地電位及び基
板電位の上昇、変動を一層抑止することができる。

【００２７】（実施例３）他の実施例を図２を参照して
説明する。この実施例は、図１において、パルス回路領
域１１に敷設されたパルス回路２用の電源線（図２では
４０）とは別に、アナログ回路領域１２にアナログ回路
３用の電源線４ｂを敷設し、更に図２の電源線４０を電
源電極用パッド１３ｃに接続し、電源線４ｂを電源電極
用パッド１３ｄに接続したものである。

【００２８】次にこの実施例の作用効果を説明する。コ
イル４１〜４４のようなリアクタンス負荷をスイッチン
グ駆動するとそれらに蓄積された磁気エネルギの放出に
より、電源線４０にも瞬時的に大きな電磁パルスが重畳
し、特に電源電極用パッド１３ｃから離れた電源線４０
の末端部では電源線４０の電圧降下によりその電位変化
は著しくなる。

【００２９】しかし、本実施例によれば、パルス回路２
及びアナログ回路３の電源線及びパッドをそれぞれ別々
に形成しているので、このリアクタンス負荷スイッチン
グによる電位変動が接地ラインや電源線を通じてアナロ
グ回路３の電源電圧に影響することが一層抑止できる。 （実施例４）他の実施例を図５及び図６を参照して説明
する。

【００３０】この実施例は、図１の接地電極用パッド１
３ａに隣接して、電源電極パッド１３ｃを配設し、更に
これらパッド１３ａ、１３ｃに隣接して所定個数のツェ
ナーダイオードＺＤ１〜ＺＤｎを直列接続してなる定電
圧回路７が配設される点にある。なお、４０はアルミニ
ウムからなる高位電源線であり、６１、６２はＩＣパッ
ケージのリードであり、リード６１は金線（図示せず）
により電源電極パッド１３ｃに接続され、リード６２も
金線（図示せず）により接地電極用パッド１３ａに接続
されている。

【００３１】図６に、この装置の要部等価回路を示す。
図６において、リード６１〜６２の左側がＩＣ外部の電
源配線を示し、右側がＩＣ内部の電源配線を示す。Ｃｓ
はそれぞれ寄生容量であり、ｒ１、ｒ２は外部電源配線
及び外部接地配線１００、２００の抵抗、ｒ３はリード
６１、６２からパッド１３ａ，１３ｃまでの配線抵抗、
ｒ４は接地ライン（低位電源線）２０、電源ライン４０
の配線抵抗、ＲＬはパルス回路２の抵抗とする。

【００３２】本実施例においては、互いに隣接する一対
のパッド１３ａ、１３ｃに隣接してチップ内にツェナー
ダイオードからなる定電圧回路７を配設している。した
がって、定電圧回路７を例えばｍ，ｍ点間に外付けする
場合に比べて抵抗ｒ２、ｒ３と寄生容量Ｃｓからなるロ
ーパスフィルタ効果により、入力サージ電圧の高周波成
分（入力サージ電圧の大部分を占める）はこのローパス
フィルタにより遮断された後、定電圧回路７に印加され
ることになり、その結果、定電圧回路７のサージ耐量が
外付けの場合に比較して大幅に向上する。また、電源電
極パッド１３ｃと接地電極用パッド１３ａと定電圧回路
７とが互いに隣接して配設しているので、パッド１３
ａ、１３ｃと定電圧回路７とが互いに隣接して配設して
いるので、パッド１３ａ、１３ｃとの間の介在抵抗が小
さく、その結果、サージ電圧入力時にパッド１３ａ、１
３ｃ間の電位がこの介在抵抗の電圧降下により上昇する
のを抑制することができ、パッド１３ａ、１３ｃに接続
される両ライン２０、４０の間の電圧変化を良好に抑止
することができる。

【００３３】更に、パルス回路２によりコイル４１〜４
４をスイッチングした場合の接地ライン（低位電源線）
２０と電源線４０との間の電圧増加も、この定電圧回路
７により良好に抑止することができ、この電圧増加が外
部配線又は基板を回り込んでアナログ回路側の接地ライ
ン（低位電源線）３０と電源線４ｂとの間の電圧を増大
させるのが抑止される。

【００３４】図７に、この実施例のＩＣの全体ブロック
図を示す。図７に示すように、上記各実施例では、車速
信号電圧を波形整形回路１１ａにより波形整形した二値
信号を用いてアナログ出力及びパルス出力を形成し、そ
れらにより積算計１００及びアナログ速度メータ２００
を１チップのＩＣにより駆動するので、積算計駆動用の
パルス処理ＩＣとアナログ速度メータ駆動用のアナログ
ＩＣとを個別に製造するのに比べてチップ面積が倍増す
るのではなく、この波形整形回路１１ａの分だけチップ
面積を節約し、またこのＩＣを搭載するプリント基板の
小型化を実現することができる。

【００３５】もちろん、接地電極用パッド１３ｂに隣接
してアナログ回路３用の電源電極パッドを設け、これら
に隣接してアナログ回路領域１２側の定電圧回路７を配
設することもできる。このようにすれば、上記した作用
効果を一層向上することができる。なお、Ｄは逆導通用
の接合ダイオードである。なお、本明細書でいうツェナ
ーダイオードはツェナー効果を利用する定電圧ダイオー
ドの他、アバランェ降伏などを利用する定電圧ダイオー
ドを含むことは従来通りである。

【００３６】（実施例５）他の実施例を図８を参照して
説明する。この実施例は、実施例１において、新たに入
力信号遅延回路７を追加し、更に、波形整形回路をなす
コンパレータ１１ａの出力を制御する論理ゲート９０を
追加したものである。論理ゲート９０としてここではア
ンド回路を採用している。入力信号遅延回路９は、外付
けの大容量のコンデンサ９１と、コンパレータ９２と、
定電流源９３と、逆導通ダイオード９４とからなる。ま
た、コンパレータ１１ａの−入力端には上記二値化のた
めのしきい値電圧Ｖｒｅｆ１が印加されており、コンパ
レータ９２の−入力端には所定の直流電圧Ｖｒｅｆ２
（Ｖｒｅｆ１に等しくてもよい）が印加されている。

【００３７】この実施例の動作を以下に説明する。車両
のイグニッションスイッチ（図示せず）をオンすると、
回路２、３の電源線４０、４１（図２参照）に電源電圧
Ｖｄｄが印加されて電源線４０、４１（図２参照）の電
位が上昇し、回路２、３の各部電圧が所定の増加率で所
定の値に上昇していく。

【００３８】一方、上記電源電圧Ｖｄｄは電源線４０及
び定電流源９３を通じてコンデンサ９１を充電し、コン
デンサ９１の電位が上昇してコンパレータ９２の−入力
端の直流電圧Ｖｒｅｆ２を超えると、コンパレータ９２
の出力がハイレベルとなり、論理ゲート９は車速信号電
圧Ｖｉを分周回路１１ｂ及びｆ−Ｖ変換回路１２ａに入
力することを許可する。

【００３９】このようにすれば、電源電圧Ｖｄｄの立ち
上がりに比べて車速信号電圧Ｖｉがパルス回路２及びア
ナログ回路３に入力するのを遅延することができ、その
結果、電源電圧Ｖｄｄの立ち上がり時に積算計１００や
速度メータ２００が誤表示するのを防止することができ
る。特にこの実施例では、積算計１００を駆動するため
のパルス回路２と、速度メータ２００を駆動するための
アナログ回路３との入力信号が共通の波形整形回路１１
ａから出力されるので、この波形整形回路１１ａの出力
信号をゲート制御するだけで積算計１００及び速度メー
タ２００の誤表示を一挙に防止することができ、また、
外付けコンデンサ９１を含む入力信号遅延回路９も１個
でよいという効果を奏することができる。

【図面の簡単な説明】

【図１】 実施例１の回路装置のチップレイアウトを示
す図である。

【図２】 実施例１の回路装置の模式ブロック回路図で
ある。

【図３】 実施例１の回路装置の要部断面図である。

【図４】 他の実施例の回路装置のチップレイアウトを
示す図である。

【図５】 他の実施例の回路装置の要部のチップレイア
ウトを示す図である。

【図６】 図５の実施例の等価回路図である。

【図７】 図５の実施例の全体ブロック回路図である。

【図８】 他の実施例の全体ブロック回路図である。

【符号の説明】

１０は基板、１１はパルス回路領域、１２はアナログ回
路領域、２はパルス回路、３はアナログ回路、２０は第
１の接地配線（パルス回路領域の接地ライン（低位電源
線））、３０は第２の接地配線（アナログ回路領域の接
地ライン（低位電源線））、１３ａ、１３ｂは接地電極
用パッド、４１〜４４はコイル（リアクタンス負荷）、
５は線状領域、５２は第２の線状領域、５１は第３の線
状領域。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一導電型の基板の表面部に複数、形成さ
   れる反対導電型の島状領域を含むパルス回路領域と、前
   記基板の表面部に複数、形成される反対導電型の島状領
   域を含むアナログ回路領域とを備え、前記両領域は互い
   に離れて配置されるパルス回路及びアナログ回路混載の
   半導体集積回路装置において、 前記パルス回路領域の周辺部に延設されて前記パルス回
   路領域の低位電源線を成すとともに前記基板にコンタク
   トされて前記基板に電位を付与する第１の接地配線と、
   前記アナログ回路領域の周辺部に延設されて前記アナロ
   グ回路領域の低位電源線を成すとともに前記基板にコン
   タクトされて前記基板に電位を付与する第２の接地配線
   とを備え、前記両接地配線は、等電位が印加される一対
   の接地電極用パッドに個別に接続されることを特徴とす
   るパルス回路及びアナログ回路混載の半導体集積回路装
   置。
2. 【請求項２】 前記パルス回路領域の出力トランジスタ
   は、リアクタンス負荷を駆動するものである請求項１記
   載のパルス回路及びアナログ回路混載の半導体集積回路
   装置。
3. 【請求項３】 前記両領域の境界部に沿って前記基板の
   表面部に配設されるとともに前記基板に対して逆バイア
   スされる反対導電型の線状領域からなる少数キャリヤ吸
   収領域を備え、前記両接地配線は、前記線状領域を挟ん
   で配設される請求項１記載のパルス回路及びアナログ回
   路混載の半導体集積回路装置。
4. 【請求項４】 前記線状領域は、前記両回路領域の少な
   くとも一方を囲包する請求項３記載のパルス回路及びア
   ナログ回路混載の半導体集積回路装置。
5. 【請求項５】 前記線状領域は、前記両回路領域の両方
   を個別に囲包する請求項４記載のパルス回路及びアナロ
   グ回路混載の半導体集積回路装置。
6. 【請求項６】 前記アナログ回路の信号入力回路部を更
   に囲包する第２の線状領域を有する請求項３〜５のいず
   れか記載のパルス回路及びアナログ回路混載の半導体集
   積回路装置。
7. 【請求項７】 前記パルス回路の信号出力回路部を更に
   囲包する第３の線状領域を有する請求項３〜６のいずれ
   か記載のパルス回路及びアナログ回路混載の半導体集積
   回路装置。