JPH08274248A - 超広帯域集積回路装置 - Google Patents

超広帯域集積回路装置

Info

Publication number
JPH08274248A
JPH08274248A JP7100197A JP10019795A JPH08274248A JP H08274248 A JPH08274248 A JP H08274248A JP 7100197 A JP7100197 A JP 7100197A JP 10019795 A JP10019795 A JP 10019795A JP H08274248 A JPH08274248 A JP H08274248A
Authority
JP
Japan
Prior art keywords
metal pattern
integrated circuit
ultra
circuit device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7100197A
Other languages
English (en)
Inventor
Yuuki Imai
祐記 今井
Satoshi Yamaguchi
山口  聡
Zuidou Shibata
随道 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP7100197A priority Critical patent/JPH08274248A/ja
Publication of JPH08274248A publication Critical patent/JPH08274248A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15173Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Waveguides (AREA)

Abstract

(57)【要約】 【目的】 直流からマイクロ波、ミリ波まで動作可能な
超広帯域集積回路装置を提供することを目的とするもの
である。 【構成】 信号用金属パタンを基板の内部に設け、蓋と
基板表面のグランド金属パタンとを設け、この基板表面
のグランド金属パタンと基板裏面側のグランド金属とを
接続するスルーホールまたはヴィアを設け、ICチップ
を外部から電磁界的に密閉したものである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ICチップを搭載した
直流からマイクロ波、ミリ波帯まで動作可能な超広帯域
集積回路装置に関するものである。
【0002】
【従来の技術】図9は、従来の超広帯域集積回路装置の
うちの代表的な超広帯域集積回路装置Dの構造を示す図
であり、図9(2)は、蓋を省略した超広帯域集積回路
装置Dを上からみた平面図であり、図(1)は、図9
(2)におけるa−b面の縦断面図である。
【0003】この従来の超広帯域集積回路装置Dにおい
て、ICチップ2と信号用誘電体基板3と電源用誘電体
基板4とが、金属板1上に搭載され、信号用金属パタン
5が基板3の表面に形成され、電源用金属パタン6が基
板4の表面に形成されている。なお、超広帯域集積回路
装置Dにおいては、信号用パタン5がコプレーナ線路で
形成されている例を示しているが、マイクロストリップ
線路を用いる場合も多く、この場合、信号用誘電体基板
3上のグランド導体7は形成されない。
【0004】また、金属製の蓋8は、誘電体ブロック9
によって、金属パタン5、6と電気的に絶縁された状態
で取り付けられ、ICチップ2を外部から密閉する構造
になっている。なお、IC電極12と、電源用金属パタ
ン6または信号用金属パタン5とは、通常、ボンディン
グワイヤ10によって接続されている。なお、符号Lは
キャビティの寸法を示すものであり、符号13は金属ブ
ロックを示すものである。
【0005】
【発明が解決しようとする課題】上記従来の超広帯域集
積回路装置Dにおいては、まず、基板3、4の工作精
度、金属板1と基板3、4との間の組み立て精度、基板
3、4とブロック9との間の組み立て精度をそれほど小
さくすることができず、したがって、通常は、ICチッ
プ2の寸法に比べて、キャビティの寸法Lが大きくな
る。ここで、キャビティ内の電磁波の共振は、キャビテ
ィ寸法にほぼ反比例して下がるので、キャビティの寸法
Lが増加すると共振周波数が低下し、高周波での使用が
困難になる。たとえば、上記従来例において、2mm角の
ICチップを搭載すると、キャビティの寸法Lは、4mm
×4mm以上になり、この場合、共振周波数は35GHz
以下になり、これ以上の周波数では使用することができ
ないという問題がある。
【0006】また、超広帯域集積回路装置Dにおいて
は、誘電体基板3、4と誘電体ブロック9とが存在する
ので、この部分を介して、キャビティ内部から外部へ電
磁波が漏れ、キャビティ寸法が実効的に大きくなり、共
振周波数がさらに低くなるという問題がある。
【0007】図10は、上記従来の超広帯域集積回路装
置Dの共振特性を示す図であり、ボンディングされない
状態において、上記影響による実験結果と解析結果とを
調べたものである。
【0008】図10から、通過特性S12が0dBにな
る点で、共振がおきる周波数を判定することができる。
本来のキャビティ寸法で決まる周波数35GHzに比べ
て、3割以上も低い20GHzで共振していることがわ
かる。
【0009】さらに、図9に示すように、上記従来の超
広帯域集積回路装置Dでは、信号用パタン5と電源用パ
タン6とが基板の表面に形成され、したがって、空間を
介して、信号用パタン5と電源用パタン6とが電磁界的
に結合しており、この電磁界的な結合によって、高周波
信号が入力から出力へ漏れ、つまり、信号用パタン5か
ら電源用パタン6への漏れが、高周波特性の劣化の原因
となっているという問題がある。
【0010】したがって、従来の超広帯域集積回路装置
Dは、実用化されているものの、その使用周波数帯は最
大でも直流から10GHz程度に限られている。
【0011】本発明は、直流からマイクロ波、ミリ波ま
で動作可能な超広帯域集積回路装置を提供することを目
的とするものである。
【0012】
【課題を解決するための手段】本発明は、信号用金属パ
タンを基板の内部に設け、蓋と基板表面のグランド金属
パタンと基板裏面のグランド金属とを設け、この基板表
面のグランド金属パタンと基板裏面のグランド金属とを
スルーホールまたはヴィアとによって接続し、ICチッ
プを外部から電磁界的に密閉したものである。
【0013】
【作用】本発明は、信号用金属パタンを基板の内部に設
け、蓋と基板表面のグランド金属パタンと基板裏面のグ
ランド金属とを設け、この基板表面のグランド金属パタ
ンと基板裏面のグランド金属とをスルーホールまたはヴ
ィアとによって接続し、ICチップを外部から電磁界的
に密閉したので、超広帯域集積回路装置の高周波特性が
向上し、直流からマイクロ波、ミリ波まで動作可能であ
る。
【0014】
【実施例】図1は、本発明の第1の実施例である超広帯
域集積回路装置D1を示す図であり、図1(2)は、蓋
を省略した超広帯域集積回路装置D1を上から見た平面
図、図1(1)は、図1(2)におけるa−b面の縦断
面図である。図1(3)、図1(4)は、超広帯域集積
回路装置D1における基板中の金属配線(伝送線路)2
1の信号の進行方向と垂直の方向の縦断面図である。
【0015】超広帯域集積回路装置D1において、誘電
体基板14がアルミナや窒化アルミ等で構成され、この
誘電体基板14の表面のほぼ全領域に、交流的にグラン
ドとなるグランド金属パタン15が形成され、つまり、
誘電体基板14の表面の領域のうちで、信号端子金属パ
タン16、電源端子金属パタン17、パッド金属パタン
18を除いたほとんどの領域に、グランド金属パタン1
5が形成されている。このグランド金属パタン15は、
スルーホールまたはヴィア19によって、グランドとな
る基板裏面のグランド金属20に接続されている。
【0016】そして、基板表面のグランド金属パタン1
5をグランド導体とし、基板中の金属配線21をストリ
ップ導体とするマイクロストリップ線路またはストリッ
プ線路が、基板の伝送線路として使用されている。な
お、上記各金属パタン15、16、17、18として、
金、タングステン等を使用できる。
【0017】また、蓋25は、表面が金メッキ等の金属
で覆われた材料、誘電体中に金属を埋め込んだ材料また
はコバール等の金属で形成され、基板表面のグランド金
属パタン15に電気的に接続され、ICチップ22を取
り囲む形態で取り付けられている。なお、蓋25の具体
例の縦断面図を図2(3)に示してあり、蓋25は、誘
電体251の表面が金属膜252で覆われ、誘電体25
1中に金属253が埋め込まれている蓋である。
【0018】信号端子金属パタン16とパッド金属パタ
ン18とが、基板中の金属配線21とスルーホールまた
はヴィア19とを介して接続され、また、電源端子金属
パタン17とパッド金属パタン18とが、基板中の金属
配線21とスルーホールまたはヴィア19とを介して接
続されている。さらに、上記実施例では、ICチップ2
2の電極23とパッド金属パタン18とは、ボンディン
グワイヤ24によって接続されている。なお、符号L1
は、キャビティ寸法を示すものであり、符号27は、蓋
25と基板表面のグランド金属パタン15とが接続され
る領域を示すものである。
【0019】次に、超広帯域集積回路装置D1の動作に
ついて説明する。
【0020】まず、図1から明らかなように、超広帯域
集積回路装置D1において、スルーホールまたはヴィア
19を介して、基板中の金属配線21とパッド金属パタ
ン18とを接続しており、スルーホールまたはヴィア1
9の位置決め精度が、従来例における基板の工作精度、
組み立て精度よりも高いので、キャビティ寸法L1が大
きくなることがなく、従来例よりもキャビティ寸法L1
が非常に小さくなり、ICチップ22の寸法に比べて、
たとえば、キャビティ寸法L1が0.2mm程度大きくな
るだけですむ。したがって、超広帯域集積回路装置D1
は、キャビティの寸法の増加による共振周波数の低下が
非常に少ない。
【0021】また、超広帯域集積回路装置D1におい
て、信号用金属パタン21が誘電体基板14の表面に存
在せず、また、蓋25と、基板表面のグランド金属パタ
ン15と、スルーホールまたはヴィア19とによって、
ICチップ22が電磁界的に外部から完全に密閉されて
いるので、超広帯域集積回路装置D1は、誘電体を介す
る電磁界の外部への漏れによるキャビティ寸法の実効的
な増加もないので、超高周波でも使用が可能である。
【0022】また、図1(3)は、超広帯域集積回路装
置D1において、基板中の金属配線(伝送線路)21の
信号の進行方向と垂直の方向の断面図であり、基板表面
のグランド金属パタン15と、スルーホールまたはヴィ
ア19と、基板裏面のグランド金属20とによって、基
板中の金属配線21が、他の配線と電磁界的にシールド
されている。したがって、従来生じていた信号の漏れ込
みがなく、この点でも、超広帯域集積回路装置D1は、
高周波特性の劣化を防ぐことができる。
【0023】図1(4)は、図1(3)と同様に、超広
帯域集積回路装置D1において、基板中の金属配線(伝
送線路)21の信号の進行方向と垂直の方向の断面図で
あり、基板中の金属配線21は、基板表面のグランド金
属パタン15とスルーホールまたはヴィア19と基板裏
面のグランド金属20とによって、他の配線と電磁界的
にシールドされており、従来生じていた信号の漏れ込み
がないが、基板中の金属配線21の直下に、基板裏面の
グランド金属20が存在していない点が、図1(3)と
は異なるものの、図1(3)に示す場合と基本的な性能
の差はなく、使用可能である。
【0024】図2は、本発明の第2の実施例である超広
帯域集積回路装置D2を示す図であり、図2(2)は、
蓋を省略した超広帯域集積回路装置D2を上から見た平
面図、図2(1)は、図2(2)におけるa−b面から
見た縦断面図である。
【0025】超広帯域集積回路装置D2において、第1
の誘電体28と第2の誘電体29とによって誘電体基板
が構成され、第1の誘電体28は、ポリイミド等の薄層
であり、スパッタリング、蒸着等で形成され、第2の誘
電体29は、アルミナ、窒化アルミ等で構成されてい
る。また、第1の誘電体28は、たとえば5μm〜20
μmの厚みを有するものであり、第2の誘電体29は、
たとえば0.4mmの厚みを有するものである。
【0026】また、第1の誘電体28の表面の第1のグ
ランド金属パタン30をグランド導体とし、第1の誘電
体28中の金属配線21をストリップ導体としたマイク
ロストリップ線路が、基板の伝送線路として使用されて
いる。
【0027】また、第2のグランド金属パタン31が、
第1の誘電体28と第2の誘電体29との界面に形成さ
れ、スルーホールまたはヴィア19と第2のグランド金
属パタン31とを介して、第1のグランド金属パタン3
0が基板裏面のグランド金属20に接続されている。
【0028】さらに、信号端子金属パタン16と電源端
子金属パタン17とが、第2の誘電体29の上に形成さ
れている。
【0029】つまり、第1の誘電体28が、超広帯域集
積回路装置D1における誘電対基板14に対応するもの
であり、換言すれば、超広帯域集積回路装置D1におい
て、誘電体基板14(第1の誘電体28)と基板裏面の
グランド金属20との間に、第2の誘電体29と第2の
グランド金属パタン31とを設けたものが、超広帯域集
積回路装置D2であるといえる。ただし、超広帯域集積
回路装置D2における第1の誘電体28が薄層である点
は、超広帯域集積回路装置D1と異なる点である。
【0030】超広帯域集積回路装置D2においては、超
広帯域集積回路装置D1と比較すると、ポリイミド等の
薄層の誘電体28中に配線21が形成されているので、
パッド金属パタン18、電極23等のパタンを、蒸着等
によって微細化でき(横幅、奥行き、高さの全てにおけ
る微細化ができ)、このパタン微細化によってキャビテ
ィを小型化できる。また、パタン微細化によって、配線
同士のシールド効果も増加することができる。
【0031】なお、超広帯域集積回路装置D2におい
て、パタン微細化によるキャビティの小型化を達成する
ためには、第2のグランド金属パタン31を使用する必
要はないが、超広帯域集積回路装置D2において第2の
グランド金属パタン31を使用すると、第2の誘電体2
9の影響を遮蔽し、ICチップ22のシールドをより確
実にすることができる。
【0032】図3は、上記各実施例の変形例である超広
帯域集積回路装置D11、D21を示す縦断面図であ
り、図3(1)は、超広帯域集積回路装置D1のICチ
ップ22をバンプ32で接続している超広帯域集積回路
装置D11を示す図であり、図3(2)は、超広帯域集
積回路装置D2のICチップ22をバンプ32で接続し
ている超広帯域集積回路装置D21を示す図である。
【0033】超広帯域集積回路装置D11、D21は、
フリップチップを用いたバンプ32によって、ICチッ
プ22を接続する装置であり、バンプ32として、金や
錫鉛等を使用することができる。
【0034】超広帯域集積回路装置D11、D21にお
いて、ICチップ22の電極23の直下にパッド金属パ
タン18を配置することができるので、この分だけキャ
ビティの寸法L11、L21をさらに小さくすることが
でき、これによって、共振周波数の低下を阻止でき、高
周波特性の劣化を防ぐことができる。つまり、超広帯域
集積回路装置D11、D21は、ボンディングワイヤ2
4でICチップ22を配線している超広帯域集積回路装
置D1、D2よりも、高周波特性の劣化が少ない。
【0035】図4は、本発明の第3の実施例である超広
帯域集積回路装置D3を示す図であり、図4(2)は、
蓋を省略した超広帯域集積回路装置D3を上から見た平
面図であり、図4(1)は、図4(2)におけるa−b
面から見た縦断面図であり、図4(3)は、超広帯域集
積回路装置D3の右側面図である。
【0036】超広帯域集積回路装置D3は、基本的に
は、超広帯域集積回路装置D1と同じであるが、蓋25
の代りに、それとは形状が異なる蓋25aを使用してい
る点が、超広帯域集積回路装置D1とは異なる。つま
り、蓋25aは、ICチップ22を取り囲むとともに、
信号端子金属パタン16を外部へ接続させる方向と、電
源端子金属パタン17を外部へ接続させる方向とを除い
て、基板表面のグランド金属パタン15と接続され、I
Cチップ22を密閉するように形成されている。
【0037】超広帯域集積回路装置D3において、蓋2
5a、スルーホールまたはヴィア19、基板裏面のグラ
ンド金属20によって、信号端子金属パタン16、電源
端子金属パタン17は、電磁界的に他の端子とシールド
される。このために、超広帯域集積回路装置D1の長所
に加えて、端子間(信号端子金属パタン16と電源端子
金属パタン17との間)においても、信号の漏れ込みを
防ぐことが可能であり、高周波性能がさらに改善され
る。なお、超広帯域集積回路装置D3においても、図3
に示したフリップチップを用いたバンプ32によってI
Cチップ22を接続するようにしてもよい。
【0038】図5は、本発明の第4の実施例である超広
帯域集積回路装置D4、D41の構造を示す縦断面図で
あり、図6は、超広帯域集積回路装置D4、D41にお
けるICチップ22aの配線構成を示す図である。な
お、図6(2)は、ICチップ22aの配線構成を示す
平面図であり、図6(1)は、図6(2)のa−b面の
縦断面図である。
【0039】図6に示すように、ICチップ22aの配
線構成は、誘電体層33と半導体層34とで構成され、
誘電体層33の表面には、電源供給用電極35と信号引
き出し用電極36とを除くほぼ全領域にグランド用電極
37が形成され、半導体層34の表面に形成されたトラ
ンジスタ等の素子と、電源供給用電極35、信号引き出
し用電極36との接続は、配線39とスルーホール38
とによって行われている。
【0040】超広帯域集積回路装置D4、D41におい
ては、ICチップ22aの表面にグランド用電極37が
形成されているので、基板表面のグランド金属パタン1
5とグランド用電極37とを多数のバンプ39で接続可
能であり、したがって、ICチップ22aと基板14と
の間の空間を実効的に電気的グランドで埋めることがで
き、超広帯域集積回路装置D1、D2、D3よりも、キ
ャビティ寸法L4、L41をさらに小さくすることがで
き、より高周波まで使用可能になる。なお、超広帯域集
積回路装置D4、D41においても、超広帯域集積回路
装置D3における蓋25aの形状を採用するようにして
もよい。
【0041】図7は、超広帯域集積回路装置D1、D1
1、D2、D21、D3、D4、D41において、IC
チップ22、22aの電極と基板のパッド電極パタン1
8とを電気的に接続していない状態における共振特性を
示す図である。
【0042】この結果から、通過特性S12は、50G
Hz付近で0dBになっており、上記各実施例の超広帯
域集積回路装置D1〜D41では、共振周波数は50G
Hzの極めて高い周波数になっていることがわかる。な
お、S11は反射係数を示すカーブである。
【0043】図8は、GaAsを用いた超広帯域のアン
プICを上記各実施例の超広帯域集積回路装置に搭載し
た場合の特性を示す図である。図8に示すように、上記
各実施例における利得の周波数特性は、ほぼ50GHz
まで平坦性が良好であり、正常動作していることがわか
る。
【0044】なお、上記各実施例において、ICチップ
22、22aの電極とパッド金属パタン18とが、ボン
ディングワイヤ24、フリップチップのバンプ32によ
って接続されているが、この代わりに、タブ等の他の接
続手段を使用するようにしてもよい。
【0045】上記各実施例において、基板裏面のグラン
ド金属パタン20を省略するようにしてもよい。通常の
実装では、基板裏面をグランドとなる金属のブロックに
接着する場合が多く、この場合、基板の裏面が必然的に
グランドになるので、グランド金属パタン20を超広帯
域集積回路装置に設ける必要がなくなる。
【0046】
【発明の効果】本発明によれば、超広帯域集積回路装置
において、直流からマイクロ波、ミリ波まで動作可能で
あるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施例である超広帯域集積回路
装置D1を示す図である。
【図2】本発明の第2の実施例である超広帯域集積回路
装置D2を示す図である。
【図3】上記各実施例の変形例である超広帯域集積回路
装置D11、D21を示す縦断面図である。
【図4】本発明の第3の実施例である超広帯域集積回路
装置D3を示す図である。
【図5】本発明の第4の実施例である超広帯域集積回路
装置D4、D41の構造を示す縦断面図である。
【図6】超広帯域集積回路装置D4、D41におけるI
Cチップ22aの配線構成を示す図である。
【図7】超広帯域集積回路装置D4において、ICチッ
プ22aの電極と基板のパッド電極パタン18とを電気
的に接続していない状態における共振特性を示す図であ
る。
【図8】GaAsを用いた超広帯域のアンプICチップ
を本発明の超広帯域集積回路装置に搭載した場合の特性
を示す図である。
【図9】従来の超広帯域集積回路装置のうちの代表的な
超広帯域集積回路装置Dの構造を示す図であル。
【図10】上記従来の超広帯域集積回路装置Dの共振特
性を示す図である。
【符号の説明】
D1、D11、D2、D21、D3、D4、D41…超
広帯域集積回路装置、 L1、L11、L2、L21、L3、L4、L41…キ
ャビティの寸法、 14…誘電体基板、 15…基板表面のグランド金属パタン、 16…信号端子金属パタン、 17…電源端子金属パタン、 18…パッド金属パタン、 19、38…スルーホールまたはヴィア、 20…基板裏面のグランド金属パタン、 21…基板中の金属配線、 22、22a…ICチップ、 23…電極、 24…ボンディングワイヤ、 25、25a…蓋、 28…第1の誘電体、 29…第2の誘電体、 30…第1のグランド金属パタン、 31…第2のグランド金属パタン、 32…バンプ、 33…誘電体層、 34…半導体層、 37…グランド用電極、 39…配線。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 ICチップが誘電体基板に搭載され、上
    記ICチップとの電気的接続を確保するパッド金属パタ
    ンと、外部との電気的接続を確保する信号端子金属パタ
    ンと、電源端子金属パタンとが上記誘電体基板上に設け
    られている超広帯域集積回路装置において、 上記誘電体基板の表面のうちで、上記パッド金属パタン
    と上記信号端子金属パタンと上記電源端子金属パタンと
    を除く部分に設けられている基板表面のグランド金属パ
    タンと;上記基板表面のグランド金属パタンに接続さ
    れ、上記誘電体基板中に形成されているスルーホールま
    たはヴィアと;上記信号端子金属パタンまたは上記電源
    端子金属パタンと、上記パッド金属パタンとを接続する
    伝送線路として使用され、上記誘電体基板の内部に形成
    されているマイクロストリップ線路またはストリップ線
    路と;上記ICチップが搭載されている領域を密閉し、
    表面が金属で覆われた材料、誘電体中に金属を埋め込ん
    だ材料または金属で形成されている蓋と;を有すること
    を特徴とする超広帯域集積回路装置。
  2. 【請求項2】 請求項1において、 上記誘電体基板が、薄層の誘電体で構成され、この薄層
    の誘電体が第2の誘電体に固定されていることを特徴と
    する超広帯域集積回路装置。
  3. 【請求項3】 請求項2において、 上記薄層の誘電体と上記第2の誘電体との間に、第2の
    グランド金属パタンが設けられていることを特徴とする
    超広帯域集積回路装置。
  4. 【請求項4】 請求項1〜請求項3のいずれか1項にお
    いて、 上記ICチップの電極と上記パッド金属パタンとがバン
    プで接続されていることを特徴とする超広帯域集積回路
    装置。
  5. 【請求項5】 請求項1〜請求項4のいずれか1項にお
    いて、 上記蓋は、上記ICチップ22を取り囲むものであると
    ともに、上記信号端子金属パタンを外部へ接続させる方
    向と、上記電源端子金属パタンを外部へ接続させる方向
    とを除いて、上記基板表面のグランド金属パタンと接続
    されているものであることを特徴とする超広帯域集積回
    路装置。
  6. 【請求項6】 請求項1〜請求項5のいずれか1項にお
    いて、 上記ICチップの表面にグランド用電極が形成され、上
    記基板表面のグランド金属パタンと上記グランド用電極
    とがバンプで接続されていることを特徴とする超広帯域
    集積回路装置。
JP7100197A 1995-03-31 1995-03-31 超広帯域集積回路装置 Pending JPH08274248A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7100197A JPH08274248A (ja) 1995-03-31 1995-03-31 超広帯域集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7100197A JPH08274248A (ja) 1995-03-31 1995-03-31 超広帯域集積回路装置

Publications (1)

Publication Number Publication Date
JPH08274248A true JPH08274248A (ja) 1996-10-18

Family

ID=14267584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7100197A Pending JPH08274248A (ja) 1995-03-31 1995-03-31 超広帯域集積回路装置

Country Status (1)

Country Link
JP (1) JPH08274248A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130483A (en) * 1997-03-05 2000-10-10 Kabushiki Kaisha Toshiba MMIC module using flip-chip mounting
KR100892226B1 (ko) * 2001-07-23 2009-04-09 에이저 시스템즈 가디언 코포레이션 집적회로들의 직류(dc) 및 무선 주파수(rf) 차폐 방법 및 구조
CN104282664A (zh) * 2013-07-12 2015-01-14 联华电子股份有限公司 具有屏蔽结构的半导体装置
CN106206546A (zh) * 2016-07-14 2016-12-07 中国电子科技集团公司第五十五研究所 一种应用于18GHz的陶瓷墙型外壳
KR20200135951A (ko) * 2018-03-23 2020-12-04 아날로그 디바이시즈 인터내셔널 언리미티드 컴퍼니 반도체 패키지들

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130483A (en) * 1997-03-05 2000-10-10 Kabushiki Kaisha Toshiba MMIC module using flip-chip mounting
KR100892226B1 (ko) * 2001-07-23 2009-04-09 에이저 시스템즈 가디언 코포레이션 집적회로들의 직류(dc) 및 무선 주파수(rf) 차폐 방법 및 구조
CN104282664A (zh) * 2013-07-12 2015-01-14 联华电子股份有限公司 具有屏蔽结构的半导体装置
CN104282664B (zh) * 2013-07-12 2018-09-04 联华电子股份有限公司 具有屏蔽结构的半导体装置
CN106206546A (zh) * 2016-07-14 2016-12-07 中国电子科技集团公司第五十五研究所 一种应用于18GHz的陶瓷墙型外壳
KR20200135951A (ko) * 2018-03-23 2020-12-04 아날로그 디바이시즈 인터내셔널 언리미티드 컴퍼니 반도체 패키지들

Similar Documents

Publication Publication Date Title
EP0503200B1 (en) Package for microwave integrated circuit
US8592957B2 (en) Semiconductor device having shield layer and chip-side power supply terminal capacitively coupled therein
US5229727A (en) Hermetically sealed microstrip to microstrip transition for printed circuit fabrication
CN110556365A (zh) 用于集成电路晶片的匹配电路
JP3457802B2 (ja) 高周波用半導体装置
JP2005150345A (ja) 高周波パッケージ
US6936921B2 (en) High-frequency package
US6717255B2 (en) Chip carrier for a high-frequency electronic package
JPH08274248A (ja) 超広帯域集積回路装置
JP3217677B2 (ja) 高周波用半導体装置
JP2603310B2 (ja) 高周波集積回路用パッケージ
JPH10308478A (ja) 半導体モジュール
JP3935082B2 (ja) 高周波用パッケージ
JPH0575313A (ja) 混成集積回路装置
JP3409767B2 (ja) 高周波回路基板
JP3556470B2 (ja) 高周波用モジュール
JP3410673B2 (ja) 半導体装置及び半導体チップの実装方法
JP2008263360A (ja) 高周波基板装置
JPH02135802A (ja) 混成集積回路装置
JPH05199019A (ja) 高周波回路パッケージ
JP5720261B2 (ja) 電子回路及び送受信システム
JP3181036B2 (ja) 高周波用パッケージの実装構造
JP3569481B2 (ja) ミリ波半導体装置
JPH06244602A (ja) マイクロ波集積回路およびそのパッケージ
JP3176337B2 (ja) 高周波用半導体パッケージの実装構造

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080125

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090125

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100125

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees